JPH0991999A - フェイルビットマップの表示方法 - Google Patents

Abstract

(57)【要約】 【課題】 疑似２交点方式を採るダイナミック型ＲＡＭ
等に適したフェイルビットマップの表示方法を提供す
る。この結果、フェイルビットマップ機能を備える試験
解析システム等の試験解析効率を高め、試験コストを削
減する。 【解決手段】 疑似２交点方式を採るダイナミック型Ｒ
ＡＭ等を試験対象としかつフェイルビットマップ機能を
有する試験解析システム等において、フェイルビットマ
ップの表示単位を、メモリアレイの非反転及び反転ビッ
ト線に対応して設けるとともに、これらの表示単位を、
半導体基板上の実際のメモリセルの配置に対応付けてレ
イアウトする。これにより、例えば隣接する４個のメモ
リセル（５，３），（３，２），（６，２）ならびに
（４，１）間で発生した短絡障害等を、同様に隣接する
４個の表示単位により対応付けて表示することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はフェイルビットマ
ップの表示方法に関し、例えば、２交点又は疑似２交点
方式によるメモリセル配置を採るダイナミック型ＲＡＭ
（ランダムアクセスメモリ）等のメモリ集積回路を対象
とする試験解析システムならびにそのフェイルビットマ
ップのレイアウトに利用して特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置されるダイナミック型メモリセルを含
むメモリアレイをその基本構成要素とするダイナミック
型ＲＡＭがある。また、ローカルエリアネットワークを
介して結合されるサーバ及びワークステーションと、こ
れらのワークステーションのいずれかに結合されるメモ
リテスタとを含み、ダイナミック型ＲＡＭ等の不良解析
等に供される試験解析システムがある。試験解析システ
ムは、ダイナミック型ＲＡＭ等のメモリアレイでの不良
発生状況をメモリセル単位で表示しうるいわゆるフェイ
ルビットマップ機能を備える。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
等を試験対象とする従来の試験解析システムにおいて、
メモリセルに対応して設けられるフェイルビットマップ
の表示単位は単純格子に沿って番号順にレイアウトさ
れ、半導体基板上におけるメモリセルの実際の配置とは
厳密な意味で対応付けされない。また、ダイナミック型
ＲＡＭ等では、ビット線が非反転及び反転ビット線から
なる相補信号線とされるにもかかわらず、フェイルビッ
トマップ上では非反転及び反転ビット線をまとめて１本
のビット線として扱われることが多い。このため、特に
メモリセルが一対又は二対の相補ビット線の非反転又は
反転ビット線に所定の規則性をもって交互に結合される
２交点又は疑似２交点方式のダイナミック型ＲＡＭ等で
は、例えば実際には隣接する複数のメモリセル間で発生
した短絡障害が、フェイルビットマップ上では隣接しな
い表示単位によりばらけて表示されてしまう。したがっ
て、フェイルビットマップの表示内容をもって即座に短
絡障害か単独障害かを判別することが困難となるため、
不良アドレスの個別分析により障害原因の究明にあたら
ざるを得ない。この結果、試験解析システムとしての試
験解析効率が低下し、ダイナミック型ＲＡＭ等の不良解
析に要する時間が長くなってその試験コストが増大す
る。

【０００４】この発明の目的は、２交点又は疑似２交点
方式のダイナミック型ＲＡＭ等に適したフェイルビット
マップの表示方法を提供することにある。この発明の他
の目的は、フェイルビットマップ機能を備える試験解析
システム等の試験解析効率を高め、ダイナミック型ＲＡ
Ｍ等の試験コストを削減することにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、２交点又は疑似２交点方式を
採るダイナミック型ＲＡＭ等をその試験対象としかつフ
ェイルビットマップ機能を有する試験解析システム等に
おいて、フェイルビットマップの表示単位を、メモリア
レイの非反転及び反転ビット線に対応して設けるととも
に、これらの表示単位を半導体基板上の実際のメモリセ
ルの配置に対応付けてレイアウトする。

【０００７】上記した手段によれば、例えば隣接する複
数のメモリセル間で発生した短絡障害等を、同様に隣接
する複数の表示単位により対応付けて表示することがで
きるため、フェイルビットマップの表示内容をもって短
絡障害か単独障害かを即座に判別し、障害原因等を容易
に究明することができる。この結果、フェイルビットマ
ップ機能を備える試験解析システム等の試験解析効率を
高めることができ、これによって２交点又は疑似２交点
方式を採るダイナミック型ＲＡＭ等の不良解析に要する
時間を短縮して、その試験コストを削減することができ
る。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
フェイルビットマップの表示方法を採る試験解析システ
ムの一実施例のハードウェア構成図が示され、図２に
は、図１の試験解析システムのフェイルビットマップ解
析処理の一実施例の処理フロー図が示されている。これ
らの図をもとに、まずこの実施例の試験解析システムの
構成及び動作ならびにフェイルビットマップ解析処理の
概要を説明する。

【０００９】図１において、この実施例の試験解析シス
テムは、サーバＳＥＲＶをその中心装置とする。このサ
ーバＳＥＲＶには、ハードディスクＨＤＤ０及び磁気テ
ープ装置ＭＴＥが結合されるとともに、ローカルエリア
ネットワークＬＡＮを介して例えば４台のワークステー
ションＥＷＳ１〜ＥＷＳ４が結合される。このうち、ワ
ークステーションＥＷＳ１には、ハードディスクＨＤＤ
１が結合されるとともに、プローバＰＲ１を含むメモリ
テスタＭＴ１が結合され、ワークステーションＥＷＳ２
には、プローバＰＲ２を含むメモリテスタＭＴ２が結合
される。プローバＰＲ１のテストステージには、試験解
析に際して被試験ウエハＴＷＦ１が搭載され、プローバ
ＰＲ２のテストステージには、被試験ウエハＴＷＦ２が
搭載される。被試験ウエハＴＷＦ１及びＴＷＦ２には、
例えば疑似２交点方式を採る複数のダイナミック型ＲＡ
Ｍ（メモリ集積回路）が形成される。

【００１０】メモリテスタＭＴ１は、プローバＰＲ１の
プローブカードを介して被試験ウエハＴＷＦ１上のダイ
ナミック型ＲＡＭと電気的に結合され、その試験プログ
ラムに沿った所定の機能試験を行う。メモリテスタＭＴ
１による機能試験の結果は、ワークステーションＥＷＳ
１を介してハードディスクＨＤＤ１に格納されるととも
に、ワークステーションＥＷＳ１からローカルエリアネ
ットワークＬＡＮを介してサーバＳＥＲＶに送られる。
同様に、メモリテスタＭＴ２は、プローバＰＲ２のプロ
ーブカードを介して被試験ウエハＴＷＦ２上のダイナミ
ック型ＲＡＭと電気的に結合され、その試験プログラム
に沿った所定の機能試験を行う。メモリテスタＭＴ２に
よる機能試験の結果は、ワークステーションＥＷＳ２か
らローカルエリアネットワークＬＡＮを介してサーバＳ
ＥＲＶに送られる。

【００１１】一方、サーバＳＥＲＶは、ワークステーシ
ョンＥＷＳ１又はＥＷＳ２から送られるメモリテスタＭ
Ｔ１又はＭＴ２による機能試験の結果に所定の加工処理
を施し、ハードディスクＨＤＤ０に格納する。さらに、
ワークステーションＥＷＳ１〜ＥＷＳ４は、このハード
ディスクＨＤＤ０に格納された各種の試験データをロー
カルエリアネットワークＬＡＮを介して読み出す機能を
有する。

【００１２】ところで、この実施例の試験解析システム
によるフェイルビットマップ解析処理は、図２に示され
るように、メモリテスタＭＴ１及びプローバＰＲ１によ
るステップＳＴ１のＰ検つまりプローブ検査によって開
始される。このプローブ検査では、プローバＰＲ１のテ
ストステージに搭載された被試験ダイナミック型ＲＡＭ
がメモリテスタＭＴ１からプローブカードを介して順次
アクセスされ、その全アドレスに対するライトリードテ
ストが実施される。各ダイナミック型ＲＡＭに対するラ
イトリードテストの結果は、ステップＳＴ２においてメ
モリテスタＭＴ１にフェイルビットデータとして取り込
まれ、ステップＳＴ３においてワークステーションＥＷ
Ｓ１を介してハードディスクＨＤＤ１に格納される。

【００１３】次に、サーバＳＥＲＶは、ステップＳＴ４
においてハードディスクＨＤＤ１に格納されたフェイル
ビットデータをローカルエリアネットワークＬＡＮを介
してリードし、ステップＳＴ５においてフィジカルアド
レスつまり物理アドレスへの変換を行う。また、ステッ
プＳＴ６においてフェイルビットマップ上における表示
単位のＦＢＭアドレスに変換した後、ステップＳＴ７に
おいてこれらのＦＢＭアドレスをハードディスクＨＤＤ
０に書き込む。これらのＦＢＭアドレスは、ステップＳ
Ｔ８において例えばワークステーションＥＷＳ３等から
ローカルエリアネットワークＬＡＮを介してリードさ
れ、ステップＳＴ９においてそのディスプレイに表示さ
れるとともに、必要に応じてプリントアウトされる。

【００１４】図３には、図１の試験解析システムの試験
対象となるダイナミック型ＲＡＭ（被試験ＤＲＡＭ）の
メモリアレイＭＡＲＹの一実施例のアレイ構成図が示さ
れ、図４には、その一実施例の部分的なアレイ構造図が
示されている。また、図５には、図１の試験解析システ
ムのフェイルビットマップの表示形式を説明するための
一実施例のレイアウト図が示されている。さらに、図６
には、図１の試験解析システムの試験対象となるダイナ
ミック型ＲＡＭの短絡障害発生時の一実施例を示す部分
的なアレイ構造図が示され、図７には、図１の試験解析
システムのフェイルビットマップの短絡障害発生時にお
ける表示内容を説明するための一実施例のレイアウト図
が示されている。これらの図をもとに、この実施例の試
験解析システムの試験対象となるダイナミック型ＲＡＭ
のアレイ構成とフェイルビットマップのレイアウトなら
びにその特徴について説明する。なお、図４及び図６
は、図３のアレイ構成図の点線で囲まれた部分に対応す
る。また、以下のアレイ構造図及びレイアウト図におい
て、各メモリセルに付された数字（ｍ，ｎ）は、ｍが結
合されるワード線の番号を表し、ｎがビット線の番号を
表している。

【００１５】図３において、この実施例の試験解析シス
テムの試験対象となるダイナミック型ＲＡＭのメモリア
レイＭＡＲＹは、特に制限されないが、図の垂直方向に
平行して配置される１６本のワード線Ｗ０〜ＷＦ（ここ
で、９を超えるワード線等の番号は、１６進数により表
される。以下同様）と、水平方向に平行して配置される
８組の相補ビット線Ｂ０＊〜Ｂ７＊（ここで、例えば非
反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０Ｂをあわせて
相補ビット線Ｂ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にハイレベルとされるいわ
ゆる非反転信号等についはてその名称の末尾にＴを付し
て表し、それが有効とされるとき選択的にロウレベルと
されるいわゆる反転信号等についてはその名称の末尾に
Ｂを付して表す。以下同様）とを含む。これらのワード
線及び相補ビット線の交点には、情報蓄積キャパシタ及
びアドレス選択ＭＯＳＦＥＴからなる１６×８つまり１
２８個のダイナミック型メモリセルが、２組の非反転及
び反転ビット線を繰り返し単位とする疑似２交点方式に
より格子配置される。なお、メモリアレイＭＡＲＹを構
成するワード線及び相補ビット線ならびにメモリセルの
数は、説明を簡素化するための一例であって、実際には
桁違いの大きな値とされる。

【００１６】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜ＷＦは、その下方においてＸアドレスデコーダＸ
Ｄに結合され、相補ビット線Ｂ０＊〜Ｂ７＊は、その右
方においてセンスアンプＳＡの対応する単位増幅回路Ｕ
ＳＡ０〜ＵＳＡ７に結合される。ＸアドレスデコーダＸ
Ｄは、図示されないＸアドレスバッファから供給される
４ビットのＸアドレス信号をデコードして、メモリアレ
イＭＡＲＹの対応するワード線Ｗ０〜ＷＦを択一的に所
定の選択レベルとする。また、センスアンプＳＡの単位
増幅回路ＵＳＡ０〜ＵＳＡ７は、図示されない内部制御
信号に従って選択的にかつ一斉に動作状態とされ、メモ
リアレイＭＡＲＹの選択されたワード線に結合される８
個のメモリセルから対応する相補ビット線Ｂ０＊〜Ｂ７
＊を介して出力される微小読み出し信号をそれぞれ増幅
して、回路の電源電圧をハイレベルとし接地電位をロウ
レベルとする２値読み出し信号に拡大する。

【００１７】ここで、メモリアレイＭＡＲＹを構成する
メモリセルのそれぞれは、図４に例示されるように、ポ
リシリコン等からなるホームプレート状の電極を有する
情報蓄積キャパシタＣＳと、例えばメモリセル（２，
２）及び（３，２）のように横方向つまり行方向に隣接
する２個のメモリセルの電極に挟まれた第１の拡散層を
共通のドレインとするアドレス選択ＭＯＳＦＥＴとを含
む。これらのアドレス選択ＭＯＳＦＥＴの共通のドレイ
ンとなる第１の拡散層は、斜線を付したコンタクトＣＯ
ＮＴを介して上層の金属配線層からなる非反転ビット線
Ｂ０Ｔ〜Ｂ７Ｔあるいは反転ビット線Ｂ０Ｂ〜Ｂ７Ｂに
結合され、そのソースとなる図示されない第２の拡散層
は、対応する情報蓄積キャパシタＣＳの電極に結合され
る。また、各アドレス選択ＭＯＳＦＥＴの第１及び第２
の拡散層の中間つまりチャネルの上層には、比較的薄い
膜厚の絶縁層をはさんでそのゲートとなるワード線Ｗ０
〜ＷＦがポリシリコン等によって形成される。これらの
ワード線は、図示されないシャント部を介して上層の金
属配線層からなるワード線に結合される。

【００１８】この実施例の試験解析システムにおいて、
被試験ダイナミック型ＲＡＭのメモリアレイＭＡＲＹに
おける障害の分布状況を示すフェイルビットマップは、
図５に示されるように、その表示単位が、相補ビット線
Ｂ０＊〜Ｂ７＊の非反転及び反転ビット線に対応して設
けられるとともに、これらの表示単位が、半導体基板上
におけるメモリセルの配置に対応付けてレイアウトされ
る。したがって、例えば図６に斜線で示されるように、
隣接する４個のメモリセル（５，３），（３，２），
（６，２）及び（４，１）で発生した短絡障害は、図７
に斜線で示されるように、同様に隣接する４個の表示単
位で表示されるため、フェイルビットマップの表示内容
をもって短絡障害か単独障害かを即座に判別し、障害原
因等を容易に究明できるものとなる。この結果、フェイ
ルビットマップ機能を備える試験解析システムの試験解
析効率を高め、被試験ダイナミック型ＲＡＭの不良解析
に要する時間を短縮して、その試験コストを削減するこ
とができる。

【００１９】なお、従来の試験解析システムの場合、フ
ェイルビットマップの表示単位は、例えば図８に示され
るように、非反転及び反転ビット線対つまり相補ビット
線に対応して設けられ、しかも単純格子に沿って番号順
にレイアウトされる。したがって、前記図６で例示した
短絡障害は、図８に斜線で示されるように、飛び飛びに
レイアウトされた４個の表示単位によりばらけて表示さ
れる。この結果、フェイルビットマップの表示内容をも
って短絡障害か単独障害かを即座に判別することが困難
となるため、不良アドレスの個別分析により障害原因の
究明にあたらざるを得ず、試験解析システムとしての試
験解析効率が低下していた。

【００２０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えば疑似２交点方式のダイナミック型ＲＡＭ等
を試験対象としかつフェイルビットマップ機能を有する
試験解析システム等において、フェイルビットマップの
表示単位をメモリアレイの非反転及び反転ビット線に対
応して設けるとともに、これらの表示単位を半導体基板
上の実際のメモリセルの配置に対応付けてレイアウトす
ることで、例えば隣接する複数のメモリセル間で発生し
た短絡障害等を、同様に隣接する複数の表示単位により
対応付けて表示できるため、フェイルビットマップの表
示内容をもって短絡障害か単独障害かを即座に判別し、
障害原因等を容易に究明することができるという効果が
得られる。 （２）上記（１）項により、フェイルビットマップ機能
を備える試験解析システム等の試験解析効率を高めるこ
とができるという効果が得られる。 （３）上記（１）項及び（２）項により、疑似２交点方
式を採るダイナミック型ＲＡＭ等の不良解析に要する時
間を短縮して、その試験コストを削減することができる
という効果が得られる。

【００２１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、試験解析システムは、任意数のワー
クステーションを備えることができるし、そのシステム
構成や接続形態は、この実施例による制約を受けない。
図２において、ステップＳＴ１及びＳＴ２におけるフェ
イルビットデータの取得は、例えば非接触型のプローバ
を利用して行うことができるし、ステップＳＴ９におけ
るフェイルビットマップの表示も、プリンタ等により記
録を残すことができる。試験解析システムによるフェイ
ルビットマップ解析処理は、任意の処理フローを採るこ
とができるし、装置の処理分担もこの限りではない。

【００２２】図３において、メモリアレイＭＡＲＹを構
成するワード線及びビット線ならびにメモリセルの数
は、任意に設定できるし、そのレイアウト形態も任意で
ある。図４において、メモリアレイＭＡＲＹを構成する
メモリセルの具体的な形状及び構造は、この実施例によ
る制約を受けない。図５において、フェイルビットマッ
プでは、例えばドレインとなる拡散層を共有するメモリ
セルに対応した二つの表示単位を隙間なく近接してレイ
アウトし、その他の表示単位間には若干の隙間を設けて
レイアウトしてもよい。また、各表示単位に付される番
号は、その全てをフェイルビットマップに表示する必要
はない。フェイルビットマップの具体的な表示内容や表
示単位の形状等は、種々の実施形態を採りうる。

【００２３】図３ないし図７の実施例では、疑似２交点
方式を採るダイナミック型ＲＡＭについて言明している
が、被試験ダイナミック型ＲＡＭは、例えば図９に示さ
れるいわゆる２交点方式を採ることができる。この場
合、フェイルビットマップの表示単位は、図１０に例示
されるように、やはり非反転及び反転ビット線に対応し
て設けられ、半導体基板上におけるメモリセルの実際の
配置に対応付けてレイアウトされるため、前記実施例と
同様な効果を得ることができる。

【００２４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である２交
点又は疑似２交点方式のダイナミック型ＲＡＭをその試
験対象とする試験解析システムに適用した場合について
説明したが、それに限定されるものではなく、例えば、
ダイナミック型ＲＡＭを基本に構成される疑似スタティ
ック型ＲＡＭやシンクロナスＤＲＡＭ及びスタティック
型ＲＡＭ等の各種メモリ集積回路を試験対象とする試験
解析システム及び各種テスタにも適用できる。この発明
は、少なくともフェイルビットマップ機能を有する半導
体試験装置ならびにそのフェイルビットマップの表示方
法に広く適用できる。

【００２５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２交点又は疑似２交点方式
を採るダイナミック型ＲＡＭ等をその試験対象としかつ
フェイルビットマップ機能を有する試験解析システム等
において、フェイルビットマップの表示単位を非反転及
び反転ビット線に対応して設けるとともに、これらの表
示単位を半導体基板上の実際のメモリセルの配置に対応
付けてレイアウトすることで、例えば隣接する複数のメ
モリセル間で発生した短絡障害等を、同様に隣接する複
数の表示単位により対応付けて表示できるため、フェイ
ルビットマップの表示内容をもって短絡障害か単独障害
かを即座に判別し、障害原因等を容易に究明することが
できる。この結果、フェイルビットマップ機能を備える
試験解析システム等の試験解析効率を高め、２交点又は
疑似２交点方式を採るダイナミック型ＲＡＭ等の不良解
析に要する時間を短縮して、その試験コストを削減する
ことができる。

【図面の簡単な説明】

【図１】この発明が適用された試験解析システムの一実
施例を示すハードウェア構成図である。

【図２】図１の試験解析システムによるフェイルビット
マップ解析処理の一実施例を示す処理フロー図である。

【図３】図１の試験解析システムの試験対象となるダイ
ナミック型ＲＡＭのメモリアレイの一実施例を示すアレ
イ構成図である。

【図４】図１の試験解析システムの試験対象となるダイ
ナミック型ＲＡＭのメモリアレイの一実施例を示す部分
的なアレイ構造図である。

【図５】図１の試験解析システムのフェイルビットマッ
プの表示形式を説明するための一実施例を示すレイアウ
ト図である。

【図６】図１の試験解析システムの試験対象となるダイ
ナミック型ＲＡＭの短絡障害発生時の一実施例を示す部
分的なアレイ構造図である。

【図７】図１の試験解析システムのフェイルビットマッ
プの短絡障害発生時における表示内容を説明するための
一実施例を示すレイアウト図である。

【図８】従来の試験解析システムのフェイルビットマッ
プの短絡障害発生時における表示内容を説明するための
一例を示すレイアウト図である。

【図９】図１の試験解析システムの試験対象となるダイ
ナミック型ＲＡＭのメモリアレイの他の一実施例を示す
アレイ構成図である。

【図１０】図１の試験解析システムのフェイルビットマ
ップの表示形式を説明するための他の一実施例を示すレ
イアウト図である。

【符号の説明】 ＬＡＮ……ローカルエリアネットワーク、ＳＥＲＶ……
サーバ、ＥＷＳ１〜ＥＷＳ４……ワークステーション、
ＨＤＤ０〜ＨＤＤ１……ハードディスク、ＭＴＥ……磁
気テープ装置、ＭＴ１〜ＭＴ２……メモリテスタ、ＰＲ
１〜ＰＲ２……プローバ、ＴＷＦ１〜ＴＷＦ２……被試
験ウエハ。ＳＴ１〜ＳＴ９……処理ステップ、ＦＢＭ…
…フェイルビットマップ。ＤＲＡＭ……ダイナミック型
ＲＡＭ、ＭＡＲＹ……メモリアレイ、Ｗ０〜ＷＦ……ワ
ード線、Ｂ０Ｔ〜Ｂ７Ｔ……非反転ビット線、Ｂ０Ｂ〜
Ｂ７Ｂ……反転ビット線、ＸＤ……Ｘアドレスデコー
ダ、ＳＡ……センスアンプ、ＵＳＡ０〜ＵＳＡ７……単
位増幅回路。ＣＳ……情報蓄積キャパシタ、ＣＯＮＴ…
…コンタクト。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フェイルビットマップの表示単位が、試
   験解析の対象となるメモリ集積回路の半導体基板上にお
   けるメモリセルの配置と対応付けてレイアウトされるこ
   とを特徴とするフェイルビットマップの表示方法。
2. 【請求項２】 上記メモリ集積回路は、非反転及び反転
   ビット線からなる相補ビット線と、相補ビット線に直交
   して配置されるワード線と、相補ビット線及びワード線
   の交点に格子状に配置されるダイナミック型メモリセル
   とを含むメモリアレイを具備するものであって、上記フ
   ェイルビットマップの表示単位は、各相補ビット線の非
   反転及び反転ビット線に対応して設けられるものである
   ことを特徴とする請求項１のフェイルビットマップの表
   示方法。
3. 【請求項３】 上記メモリ集積回路のメモリアレイにお
   けるメモリセルの配置は、２交点方式又は疑似２交点方
   式により行われるものであることを特徴とする請求項１
   又は請求項２のフェイルビットマップの表示方法。
4. 【請求項４】 上記フェイルビットマップは、サーバ
   と、ローカルエリアネットワークを介してサーバに結合
   される複数のワークステーションと、これらのワークス
   テーションのいずれかに結合されるメモリテスタ及びプ
   ローバとを含むメモリ集積回路の試験解析システムに供
   されるものであることを特徴とする請求項１，請求項２
   又は請求項３のフェイルビットマップの表示方法。