JP2022544180A - 回路位置特定メカニズムを備えた装置 - Google Patents

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Abstract

装置は、基板と、基板上に配備された回路コンポーネントと、回路の上方の位置識別層であって、装置内の回路コンポーネントの物理的位置を表すための１つ以上の区画ラベルを含む該位置識別層とを含む。

Description

開示する実施形態は、装置に関し、特に、回路位置特定（ｃｉｒｃｕｉｔ－ｌｏａｃｔｉｎｇ）メカニズムを備えた電子装置に関する。
電子装置（例えば、シリコンベースのデバイス）は、製造中、テスト中、及び／又は配備後に形成され得る回路の欠陥を頻繁に経験する。例えば、コンピュータ又はその他の電子デバイス内の内部半導体集積回路及び／又は外部リムーバブルデバイスとして頻繁に提供されるメモリデバイスは、欠陥のあるストレージ回路（例えば、メモリセル）を含み得る。揮発性メモリ及び不揮発性メモリ等、様々なタイプのメモリが存在し得るが、タイプに関係なく、欠陥のあるストレージ回路が発生し得る。例えば、ランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び/又は同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む揮発性メモリは、欠陥のあるメモリトランジスタを含み得る。また、フラッシュメモリ（例えば、ＮＡＮＤ及びＮＯＲ）、相変化メモリ（ＰＣＭ）、抵抗変化型メモリ（ＲＲＡＭ）、及び/又は磁気ランダムアクセスメモリ（ＭＲＡＭ）等の不揮発性メモリは、欠陥のあるフローティングゲートトランジスタ及び/又はその他の回路ユニットを含み得る。こうした回路の欠陥は、欠陥のない他の回路に悪影響を与え得るため、回路の欠陥は、通常、装置の配備前に位置特定され、改善/除去される。
図１Ａは、従来のシリコンデバイス１００（“デバイス１００”）の概略断面図である。デバイス１００は、シリコン基板１０２と、電子回路コンポーネント（例えば、トランジスタ）を含む回路コンポーネント層１０６とを含む。デバイス１００は、電子回路コンポーネントに接続し、該電子回路コンポーネントとの間で電気信号をルーティングする１つ以上の金属層（例えば、下部金属層１０４及び／又は上部金属層１０６）を更に含む。デバイス１００はまた、回路コンポーネント層１０６と金属層との間に配備された１つ以上の絶縁層１１０（例えば、酸化物材料）を含む。したがって、絶縁層１１０は、回路コンポーネントと金属層との間に限定された接続を提供し、さもなければ、回路のその他の部分を金属層から電気的に絶縁する。デバイス１００は、シリコン基板１０２の上方に上面を形成し、金属層の内の１つ以上及び／又は回路コンポーネント層１０６を外部環境から保護／絶縁するパッシベーション層１１２を含み得る。
従来の設計を説明するために、図１Ｂは、シリコンデバイス（例えば、デバイス１００）の一部分の概略上面図であり、図１Ｃは、従来の上部金属層（例えば、上部金属層１０６）の上面図であり、図１Ｄは、欠陥のある回路を含むシリコンデバイスの一部分の上面図であり、図１Ｅは、欠陥のある回路を含むシリコンデバイスを説明する例示的表示であり、図１Ｂは、表面の欠陥を含むシリコンデバイスの一部分の上面図である。図１Ａ～図１Ｆを共に参照すると、デバイス１００は、意図しない短絡、誤動作するトランジスタ等の１つ以上の欠陥のある回路１２０を含み得る。しかしながら、欠陥のある回路１２０を位置特定することは、反復的であり得及び／又は大量にあり得る他の回路接続に通常基づく。説明する例として、デバイス１００がメモリデバイスである場合、ストレージ回路（例えば、メモリアレイ）内の欠陥のある回路１２０は、多数の個々のセルの反復的配列に起因して、位置特定することが困難であり得る。欠陥のある回路１２０は、ある方向に沿ったマーク１２２（例えば、ワード線のマーク／接続部）の第１のセットと、直交する方向に沿ったマーク１２４（例えば、ビット線のマーク／接続部）の第２のセットとをカウントすることによって位置特定され得る。述べたように、メモリセルの非常に多くの数と、回路接続部の反復的な性質とに起因して、こうしたカウントは困難であり、しばしば誤る。
上部金属層１０６は、欠陥のある回路１２０を位置特定するための努力を更に複雑にし得る。上部金属層１０６は、図１Ｃ～図１Ｄに説明するように、メッシュパターン又は蛇行パターン等の反復パターンを含み得、それらは、欠陥のある回路１２０を位置特定する際の困難さを増加させる反復パターンを更に導く。上部金属層１０６は、外観検査中及び／又は処理ツール（例えば、顕微鏡、レーザー／ｘ線/紫外線照明カメラ等）を使用してデバイス１００を観察した場合に観察可能であり得る。例えば、上部金属層１０６は、回路ビューアディスプレイ１５０（例えば、発光顕微鏡画像）で見られ得る。回路ビューアディスプレイ１５０上に表示される潜在的な障害位置１５２（例えば、ホットスポット）を識別／参照することは、図１Ｅに示すように、上部金属層１０６の同時に存在する反復パターンに起因して困難であり得る。同様に、反復パターンは、図１Ｆに示すように、上部金属層１０６の中／上方／下方にあり得る表面の欠陥１３２を位置特定／参照することを困難にする。
シリコンデバイスの概略図である。 シリコンデバイスの一部分の概略上面図である。 従来の上部金属層の上面図である。 欠陥のある回路を含むシリコンデバイスの一部分の上面図である。 欠陥のある回路を含むシリコンデバイスの一部分を説明する例示的表示である。 表面の欠陥を含むシリコンデバイスの一部分の上面図である。 本技術の実施形態に従って構成された装置のブロック図である。 本技術の実施形態に従って構成された集積回路デバイスの概略図である。 本技術の実施形態に従った装置の一部分の概略上面図である。 本技術に実施形態に従った図３Ａに示したセグメント３Ｂの詳細図である。 本技術の実施形態に従った図３Ｂに示したセグメント３Ｃの詳細図である。 本技術の実施形態に従った装置の一部分の表面の特徴を説明する上面図である。 本技術の実施形態に従った装置分の一部分を説明する表示である。 本技術の実施形態に従った装置を製造する例示的な方法を説明するフロー図である。 本技術の実施形態に従った装置を含むシステムの概略図である。
以下により詳細に説明するように、本明細書に開示する技術は、電子装置、電子装置を備えたシステム、及びその中の回路を位置特定するための関連する方法に関する。装置は、装置内の回路コンポーネントを位置特定するための基準を提供する位置識別層を含む。幾つかの実施形態では、位置識別層は、境界（例えば、金属部分）及びスロット（例えば、境界によって囲まれる地域／空間）を含む金属メッシュ等の反復パターンを含む金属層であり得る。位置識別層は、装置内の物理的な位置をマーキング及び識別するために使用される記号、文字、及び／又は数字等の区画ラベルを含み得る。言い換えれば、区画ラベルは、対応する地域/領域を識別するマーキングとして機能し得る読みやすい書体又はパターンであり得る。幾つかの実施形態では、区画ラベルは、所定のパターンに従って、選択スロットをフィラー（例えば、ダミーフィラー及び／又は酸化物材料）で充填することによって形成され得る。残余のスロットは、未充填のままであり得、又はそれらは、異なるフィラー材料（例えば、異なる酸化物材料）で充填され得る。
説明目的のため、装置は、１つ以上の２次元（２Ｄ）メモリアレイを含むフラッシュメモリデバイスの文脈で説明されるであろう。しかしながら、本明細書に開示する技術は、非メモリデバイス（例えば、プロセッサ若しくは論理デバイス）並びに／又はその他のメモリデバイス（例えば、揮発性メモリデバイス及び／若しくは磁気メモリデバイス）等のその他の文脈／実施形態で実装され得ることが理解される。
図２Ａは、本技術の実施形態に従って構成された装置（例えば、メモリデバイス２００）を有するシステム２０１のブロック図である。示されるように、メモリデバイス２００は、メインメモリ２０２（例えば、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、カルコゲナイドＰＣＭ等）と、メインメモリ２０２をホストデバイス２０８（例えば、上流の中央処理装置（ＣＰＵ））に動作可能に結合するコントローラ２０６とを含む。メインメモリ２０２は、複数のメモリ領域又はメモリユニット２２０を含み、それらは、複数のメモリセル２２２を各々含む。メモリユニット２２０は、個々のメモリダイ、単一のメモリダイ内のメモリプレーン、又はシリコン貫通ビア（ＴＳＶ）と垂直方向に接続されたメモリダイのスタック等であり得る。例えば、一実施形態では、メモリユニット２２０の各々は、半導体ダイから形成され得、単一のデバイスパッケージ（図示せず）内の他のメモリユニットダイと共に配列され得る。他の実施形態では、複数のメモリユニット２２０は、単一のダイ上に共同設置され得、及び／又は複数のデバイスパッケージに渡って分散され得る。メモリセル２２２は、例えば、データを永続的又は半永続的に蓄積するように構成されたフローティングゲート、チャージトラップ、相変化、強誘電性、磁気抵抗性、及び／又はその他の適切なストレージ素子を含み得る。メインメモリ２０２及び／又は個々のメモリユニット２２０はまた、情報を処理する及び／又はコントローラ２０６と通信するため等、メモリセル２２２及びその他の機能にアクセスする及び／又はそれらをプログラミングする（例えば、書き込む）ためのマルチプレクサ、デコーダ、バッファ、読み出し／書き込みドライバ、アドレスレジスタ、データ出力／データ入力レジスタ等のその他の回路コンポーネント（図示せず）を含み得る。
メモリセル２２２は、（例えば、ワード線に各々対応する）行２２４及び（例えば、ビット線に各々対応する）列２２６内に配列され得る。各ワード線は、当該ワード線のメモリセル２２２が蓄積するように構成されたデータ状態の数に依存して、１つ以上のメモリページを含み得る。例えば、各メモリセル２２２が２つのデータ状態の内の１つを蓄積するように構成されたメモリセル２２２（例えば、各々１ビットを蓄積するように構成されたＳＬＣメモリセル）の単一ワード線は、単一のメモリページを含み得る。或いは、各メモリセル２２２が４つのデータ状態の内の１つを蓄積するように構成されたメモリセル２２２（例えば、各々２ビットを蓄積するように構成されたＭＬＣメモリセル）の単一ワード線は、２つのメモリページを含み得る。更に、各メモリセル２２２が２つのデータ状態の内の１つを蓄積するように構成されたメモリセル２２２（例えば、ＳＬＣメモリセル）で構成されたワード線が２つのメモリページに及び得るように、メモリページは、“偶数－奇数ビット線アーキテクチャ”でインターリーブされ得、そこでは、単一のワード線の奇数列２２６内の全てのメモリセル２２２は第１のメモリページとしてグループ化され、同じワード線の偶数列２２６内の全てのメモリセル２２２は第２のメモリページとしてグループ化される。各メモリセル２２２がより多数のデータ状態を蓄積するように構成されたメモリセル２２２（例えば、ＭＬＣ、ＴＬＣ、ＱＬＣ等として構成されたメモリセル）のワード線で偶数－奇数ビット線アーキテクチャが利用される場合、ワード線当たりのメモリページの数は（例えば、４個、６個、８個等）更に多くなり得る。
各列２２６は、共通のソースに接続された、直列結合されたメモリセル２２２のストリングを含み得る。各ストリングのメモリセル２２２は、ソース選択トランジスタ（例えば、電界効果トランジスタ）とドレイン選択トランジスタ（例えば、電界効果トランジスタ）との間に直列に接続され得る。ソース選択トランジスタはソース選択線に共通に結合され得、ドレイン選択トランジスタはドレイン選択線に共通に結合され得る。
他の実施形態では、メモリセル２２２は、説明する実施形態に示されているものとは異なるタイプの階層及び／又はグループに配列され得る。更に、例証の目的で、ある一定数のメモリセル、行、列、ブロック、及びメモリユニットを用いて、説明する実施形態では示されているが、メモリセル、行、列、ブロック、及びメモリユニットの数は変更され得、他の実施形態では、説明する例に示されるよりも規模が大きくてもよく、小さくてもよい。例えば、幾つかの実施形態では、メモリデバイス２００は、唯一のメモリユニット２２０を含み得る。或いは、メモリデバイス２００は、２個、３個、４個、８個、２０個、又はそれ以上（例えば、２６個、３２個、６４個、若しくはそれ以上）のメモリユニット２２０を含み得る。メモリユニット２２０は、各々２個のメモリブロックを含むものとして図２には示されているが、他の実施形態では、各メモリユニット２２０は、１個、３個、４個、８個、又はそれ以上（例えば、２６個、３２個、６４個、２００個、２２８個、２５６個、若しくはそれ以上のメモリブロック）を含み得る。幾つかの実施形態では、各メモリブロック２２８は、例えば、２１５個のメモリページを含み得、ブロック内の各メモリページは、例えば、２１２個のメモリセル２２２（例えば、“４ｋ”ページ）を含み得る。
コントローラ２０６は、マイクロコントローラ、専用論理回路（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）等）、又はその他の適切なプロセッサであり得る。コントローラ２０６は、メモリ内に蓄積された命令を実行するように構成されたプロセッサ２３０を含み得る。説明する例では、コントローラ２０６のメモリは、メインメモリ２０２の管理及びメモリデバイス２００とホストデバイス２０８との間の通信処理を含む、メモリデバイス２００の動作を制御するための様々なプロセス、論理フロー、及びルーチンを実施するように構成された組み込みメモリ２３２を含む。幾つかの実施形態では、組み込みメモリ２３２は、例えば、メモリポインタ、フェッチされたデータ等を蓄積するメモリレジスタを含み得る。組み込みメモリ２３２は、メモリレジスタを蓄積するための揮発性及び／又は不揮発性メモリ（例えば、ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤ、ＮＯＲ、ＰＣＭ）を含み得、（例えば、マイクロコードを蓄積するための）リードオンリーメモリ（ＲＯＭ）をも含み得る。図２に記載する例では、メモリデバイス２００はコントローラ２０６を含むものとして説明されているが、本技術の別の実施形態では、メモリデバイスは、コントローラを含まなくてもよく、代わりに、（例えば、外部ホストによって、又はメモリデバイスとは別個のプロセッサ若しくはコントローラによって提供される）外部制御に依存し得る。
動作中、コントローラ２０６は、メモリページ及び／又はメモリブロック２２８のグループに書き込むこと等によって、メインメモリ２０２の様々なメモリ領域を直接書き込み得、さもなければプログラミング（例えば、消去）し得る。ＮＡＮＤベースのメモリでは、書き込み動作は、特定のデータ値（例えば、論理０又は論理１の何れかの値を有するデータビットのストリング）を用いて、選択されたメモリページ内のメモリセル２２２をプログラミングすることをしばしば含む。消去動作は、該消去動作がメモリブロック２２８全体又は複数のメモリブロック２２８を同じデータ状態（例えば、論理１）にリセットすることを除いて、書き込み操作と同様である。
コントローラ２０６は、ホストデバイスインターフェース２１０を介してホストデバイス２０８と通信する。幾つかの実施形態では、ホストデバイス２０８及びコントローラ２０６は、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、シリアルＡＴアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）等のシリアルインタフェース、又はその他の適切なインターフェース（例えば、パラレルインターフェース）を介して通信し得る。ホストデバイス２０８は、様々なリクエストを（例えば、パケット又はパケットのストリームの形式で）をコントローラ２０６へ送信し得る。リクエストは、情報を書き込む、消去する、戻すための、及び／又は特定の動作（例えば、ＴＲＩＭ動作）を実施するためのコマンドを含み得る。リクエストは、電力損失アルゴリズムの実装をトリガーし得る状態（例えば、電力損失イベント等）の変化を指し示す割り込み又は別のコマンドをも含み得る。
ホストデバイス２０８は、情報の一時的又は永続的な蓄積のためにメモリを利用することが可能な幾つかの電子デバイスの内の何れか１つ、又はそのコンポーネントであり得る。例えば、ホストデバイス２０８は、デスクトップ若しくはポータブルコンピュータ、サーバー、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダー、デジタルメディアプレーヤー）、又はそれらの何らかのコンポーネント（例えば、中央処理装置、コプロセッサ、専用メモリコントローラ等）等のコンピューティングデバイスであり得る。ホストデバイス２０８は、ネットワークデバイス（例えば、スイッチ、ルータ等）、若しくはデジタル画像、オーディオ、及び／若しくはビデオのレコーダ、車両、電化製品、おもちゃ、又は幾つかのその他の製品の内の何れか１つであり得る。一実施形態では、ホストデバイス２０８は、メモリデバイス２００に直接接続され得るが、他の実施形態では、ホストデバイス２０８は、（例えば、ネットワーク接続を介して、又は仲介デバイスを通じて）メモリデバイス２００に間接的に接続され得る。
システム２０１及び／又は装置の様々な部分は、集積回路デバイスを使用して実装され得る。図２Ｂは、本技術の実施形態に従って構成された集積回路デバイス２５０（“デバイス２５０”）の概略断面図である。デバイス２５０は、基板２５２と、電子回路コンポーネント（例えば、トランジスタ、抵抗器、コンデンサ等）を含み得る回路コンポーネント層２５６とを有し得る。デバイス２５０は、電子回路コンポーネント（例えば、回路コンポーネント層２５６内のコンポーネント）に結合され、該電子回路コンポーネントとの間で電気信号をルーティングする１つ以上の金属層２５４を更に含み得る。デバイス２５０はまた、回路コンポーネント層２５６と金属層２５４との間に配備された１つ以上の絶縁層２６０（例えば、酸化物材料）を含む。したがって、絶縁層２６０は、回路コンポーネントと金属層２５４との間に限定された電気的接続を提供し、さもなければ、該回路のその他の部分を金属層から電気的に絶縁する。デバイス２５０は、デバイス２５０を外部環境から保護／絶縁する、シリコン基板２５２の上方に上面を形成するパッシベーション層２６２を含み得る。
以下で詳細に説明するように、デバイス２５０は、デバイス２５０の異なる物理的位置及び／又は地域を識別する視覚的マーキング／インジケータ（すなわち、区画ラベル２７２）を含む位置識別層２７０を含み得る。区画ラベル２７２は、位置識別層２７０上に書き込まれる記号、文字、数字、又はそれらの組み合わせを含み得る。位置識別層２７０は、水平面に沿って拡張し得、区画ラベル２７２の各々は、水平面に沿ったユニークな位置／地域を識別し得る。したがって、区画ラベル２７２は、デバイス２５０の１つ以上の回路コンポーネント及び／又はその他の物理的態様（例えば、欠陥）を位置特定及び／又は識別するための視覚的基準を提供するために使用され得る。幾つかの実施形態では、区画ラベル２７２は、回路コンポーネント又はその他の物理的機構を位置特定及び/又は識別するための視覚的基準としてワード線のマークを置き換え得る。
幾つかの実施形態では、位置識別層２７０は、上部金属層又は異なる内部金属層等の金属層であり得る。例えば、位置識別層２７０は、電気信号に結合され、該電気信号をルーティングし、並びに／又は供給電圧及び／若しくはグランド等の基準電圧接続を機能的回路（例えば、回路コンポーネント層２５６内の回路コンポーネント）に提供する電気機能的金属層（例えば、上部金属層）を含み得る。また、位置識別層２７０は、電気的接続に対して非機能的であり得る。他の実施形態では、位置識別層２７０は、酸化物又はポリマー材料等のその他の非金属材料を含み得る。幾つかの実施形態では、位置識別層２７０は、位置識別層２７０の材料（例えば、金属及び／又は導電性材料）によって取り囲まれたスロットを形成する反復パターン（例えば、メッシュパターン）を有する平面構造体であり得る。幾つかの実施形態では、以下で詳細に説明するように、区画ラベル２７２は、記号、文字等を挿画／形成するために、ダミーフィラー等でスロットを充填することに基づいて形成され得る。ダミーフィラーは、その他の（例えば、カプセル化及び／又は保護）機能を必ずしも提供することなく区画ラベル２７２に対して使用される酸化物材料を含み得る。幾つかの実施形態では、スロットは、１００μｍ未満の寸法（例えば、長さ及び／幅）を有し得る。説明する例として、スロットは、長さが４μｍで幅が１μｍの長方形を有し得る。
説明目的のために、位置識別層２７０は、図２のメインメモリ２０２（例えば、図２のメモリユニット２２０及びその中の図２のメモリセル２２２）に関して説明される。しかしながら、位置識別層２７０は、その他の回路（例えば、コントローラ２０６、論理回路等）を位置特定するためのマーカー／インジケータと重なり合い得、該マーカー／インジケータを提供し得ることが理解される。例えば、区画ラベル２７２は、デバイス２５０内のバッファ、アンプ、論理ゲート、トレース等の上方に、下方に、及び／又は隣接して配置され得る。
図３Ａは、本技術の実施形態に従った装置（例えば、デバイス２５０）の一部分の概略上面図である。上で説明したように、デバイス２５０は、デバイス２５０に渡って水平方向に沿って拡張する位置識別層２７０を含み得る。幾つかの実施形態では、位置識別層２７０は、位置識別層２７０に渡る１つ以上のパターンに従う区画ラベル２７２を含み得る。例えば、区画ラベル２７２は、対応する方向に沿って（例えば、幅及び／又は長さに沿って）増分する文字及び／又は数字を含み得る。図３Ａに説明するように、区画ラベル２７２は、第１の方向に沿って増分する数字と、第１の方向に直交する第２の方向に沿って増分する文字とを含み得る。
上で説明したように、位置識別層２７０は、水平方向に沿った位置／地域を説明するために使用され得る区画ラベル２７２を含み得る。例えば、位置識別層２７０は、デバイス２５０上の１つ以上の対象の回路３０２（例えば、欠陥のある回路／コンポーネント）の物理的位置を識別するために使用され得る。図３Ａに説明する例に対しては、対象の回路３０２の位置は、地域“ＡＣ６６”及び／又はその中の１番目の“６”の上方／下方にある。したがって、区画ラベル２７２は、より単純で／効率的な位置特定メカニズムを提供し得、それによって、上で説明した従来のデバイスと比較して、回路を位置特定する際の潜在的なユーザの誤りを低減する。例えば、区画ラベル２７２は、対象の回路３０２の位置を特定するために必要な（例えば、ワード線及び／又はビット線に対する）任意のカウントを低減又は排除し得る。また、区画ラベル２７２は、図２Ａのメモリセル２２２等の対象の回路３０２及び／又は該回路内の（例えば、類似若しくは一致する形状、タイプ、配列、及び／又は間隔を有するコンポーネントのセットに基づく）反復部分と関連付けられた欠陥を位置特定及び／又は識別するための効率的なメカニズムを提供し得る。
区画ラベル２７２の例示的な詳細を説明するために、図３Ｂは、図３Ａに示したセグメント３Ｂの詳細図であり、図３Ｃは、本技術の実施形態に従った図３Ｂに示したセグメント３Ｃの更なる詳細図である。図３Ｂ及び図３Ｃを共に参照すると、図２Ｂの位置識別層２７０は、側面／その表面に渡る等した位置識別層２７０内のユニークな領域又は地域を各々含むマクロセル３１０を含み得る。マクロセル３１０の各々は、区画ラベル２７２の内の１つに対応し得る。
幾つかの実施形態では、位置識別層２７０は、メッシュ設計を有する金属層／構造体又はその一部分を含み得る。例えば、位置識別層２７０は、スロット３１４を画定する境界３１２（例えば、金属接続部）を含み得る。したがって、区画ラベル２７２は、対応する記号、文字、及び/又は数字を挿画する/書き込むために、所定のパターンに従ってスロット３１４のセットを識別フィラー３２０（例えば、ダミーフィラー）で充填することに基づいて形成され得る。言い換えれば、区画ラベル２７２の各々は、文字、数字、及び／又は記号のユニークなセットを形成又は表示するためにダミーフィラーで充填された対応するマクロセル３１０内のスロット３１４のセットを含み得る。したがって、区画ラベル２７２は、デバイス２５０内の任意の回路コンポーネント及び／又は物理的特徴（例えば、欠陥）を含む、対応する領域／地域を識別及び／又は位置特定するための視覚的基準を提供し得る。幾つかの実施形態では、スロット３１４のその他の実体は、未充填のままであり得、又は異なる材料で充填され得る。幾つかの実施形態では、識別フィラー３２０は、密度、色、及び／又は組成等の少なくとも１つの物理的特徴を有し得る。
幾つかの実施形態では、スロット３１４は、平面（例えば、デバイス２５０の横方向／水平方向の表面）に沿ったラベルピクセル３３０及び／又は関連する座標に対応し得る。区画ラベル２７２に対する記号、文字、及び／又は数字は、記号、文字、及び／又は数字がデジタルディスプレイ上に示される方法と同様に、ラベルピクセル３３０を使用して描画され得る。例えば、ラベルピクセル３３０の各々は、区画ラベル２７２によって表される地域内にスロット３１４の内の１つ以上のセット（例えば、図３Ｃに説明するような４スロット×４スロット）を含み得る。ラベルピクセル３３０の各々は、表された地域及び／又は位置識別層２７０内のその相対位置に従って（例えば、番号付けされて、及び／又は座標系に従って）識別され得る。ラベルピクセル３３０のセットは、対応する区画ラベル２７２に対する記号、文字、及び／又は数字を形成する／示すために識別フィラー３１０で充填され得る。１つ以上の実施形態では、スロット３１４の内の１つ以上は、対応するピクセルを視覚的に識別するためにラベルピクセル３３０の各々内で（例えば、色、密度、組成等の異なる視覚的特徴を有する異なるタイプのフィラーを介して、又はスロットを未充填に保つことによって）マーキングされ得る。言い換えれば、ピクセル３３０の各々は、対応するピクセルの境界を視覚的に識別するために使用され得るマーキングを含み得る。したがって、ラベルピクセル３３０は、対象の回路を位置特定する際に利用され得る。
区画ラベル２７２に関連する例示的な欠陥を説明するために、図４は、本技術の実施形態に従った装置（例えば、デバイス２５０）の一部分の表面の特徴を説明する上面図である。デバイス２５０は、図２の位置識別層２７０上に、及び／又は位置識別層２７０の上方／下方の１つ以上の構造体内に意図しない欠陥４０２を含み得る。例えば、デバイス２５０は、上部金属層、図２Ｂのパッシベーション層２６２、図２Ｂの絶縁層２６０、図２Ｂの回路コンポーネント層２５６等の上に欠陥４０２を含み得る。
幾つかの実施形態では、欠陥４０２は、拡大鏡／装置の有無にかかわらず、ヒューマンインスペクターにとって視覚的であり得る。幾つかの実施形態では、欠陥４０２は、可視スペクトルの波長を有する光波を検出するカメラによって捕捉され得る。欠陥４０２を観察する際に、区画ラベル２７２は、欠陥４０２に隣接して及び／又は重な合って見られ得る。したがって、ヒューマンインスペクターは、隣接する／重なり合う区画ラベル２７２及び／又はラベルピクセル３３０に対応する１つ以上の領域内に欠陥４０２が配置されることを識別し得る。したがって、区画ラベル２７２及び／又はラベルピクセル３３０は、従来の設計（例えば、図１Ｆ）と比較して、ヒューマンインスペクターに改善された位置特定メカニズムを提供する。
区画ラベル２７２に関連する例示的な欠陥を更に説明するために、図５は、本技術の実施形態に従った装置の一部分を説明する表示である。幾つかの実施形態では、図２Ｂのデバイス２５０は、発光顕微鏡、レーザー画像デバイス、Ｘ線ベースの画像装置、赤外線ベースの画像装置等の分析ツールを使用して検査され得る。分析ツールは、デバイス２５０を通って伝播する及び／又はその中の１つ以上の部分に反射する検出信号（例えば、光波）に基づいて、デバイス２５０内の内部欠陥５０２を検出及び／又は視覚化し得る。例えば、分析ツールは、熱（すなわち、放射／反射された赤外線信号）を検出することに基づいて、デバイス２５０内のホットスポット及び／又は電気的短絡を表示し得る。
内部欠陥５０２を検出／視覚化することに加えて、分析ツールは、区画ラベルを同時に描写し得る。区画ラベル２７２は、図３Ｃの他の周囲のスロット３１４とは異なる図３Ｃの識別フィラー３２０を含むので、検出信号の伝播／反射は、周囲のスロット３１４とは異なる区画ラベル２７２に対する影響を受け得る。したがって、分析ツールは、内部欠陥５０２と共に、区画ラベル２７２と周囲の領域との間の差異を検出及び視覚化し得る。したがって、識別フィラー３２０を含む区画ラベル２７２は、従来の設計（例えば、図１Ｄ及び／又は図１Ｅ）と比較して、内部欠陥５０２を位置特定するための改善された位置特定メカニズムを提供する。
図６は、本技術の実施形態に従った装置（例えば、図２Ａのメモリデバイス２００、その一部分、及び／又は図２Ｂのデバイス２５０）を製造する例示的な方法６００を説明するフロー図である。方法６００は、その中に図２Ｂの区画ラベル２７２を有する図２Ｂの位置識別層２７０を含む装置を製造するためのプロセスを含み得る。
ブロック６０２において、装置を製造するために、基板（例えば、図２Ｂの基板２５２）が提供され得る。基板は、ＰＣＢ等に対する、半導体材料（例えば、シリコンベースの材料）及び／又はコア材料（例えば、セラミック、ガラス、及び／又はエポキシ材料）を含み得る。
ブロック６０４において、金属層（例えば、図２Ｂの金属層２５４）が形成され得る。ブロック６０６において、回路層（例えば、図２Ｂの回路コンポーネント層２５６）が形成され得る。幾つかの実施形態では、回路層を形成することは、ブロック６０８に説明するように１つ以上の絶縁層（例えば、図２Ｂの絶縁層２６０）を提供すること、及び／又はブロック６１０に説明するように回路（例えば、トランジスタ、抵抗器、コンデンサ等の回路コンポーネント層２５６内のコンポーネント）を提供することを含み得る。幾つかの実施形態では、ブロック６０４～６１０は、材料（例えば、絶縁材料、ドーピング材料、及び／若しくは導電性／金属材料）を堆積すること、（例えば、エッチング及び／若しくは化学機械平坦化を介して）材料を除去すること、並びに／又は半導体デバイス及び／若しくは集積回路を形成するための領域をドーピングすることを含み得る。幾つかの実施形態では、ブロック６０４～６１０は、回路コンポーネントを相互に及び／又は基板に取り付けることを含み得る。
ブロック６１２において、識別層（例えば、金属メッシュ構造体等の図２Ｂの位置識別層２７０）が回路層の上方に取り付けられ得る。ブロック６１４に説明するような幾つかの実施形態では、識別層に対してラベル（例えば、図２Ｂの区画ラベル２７２）が創出され得る。例えば、図３Ｃのスロット３１４の選択実体は、区画ラベル２７２に対する数字、文字、及び／又は記号を形成／表示するために、図３Ｃの識別フィラー３２０で充填される。区画ラベル２７２の位置及び／又はスロット３１４の充填された実体は、基板２５２の上方の回路コンポーネント及び／又はグリッドシステムの位置に対応し得る。スロット３１４を識別フィラー３２０で充填するためのプロセスは、回路層の上方に識別層を取り付ける前及び／又は後に実装され得る。
ブロック６１６に説明するような幾つかの実施形態では、識別層を取り付けることは、識別層を回路コンポーネントの内の１つ以上に電気的に結合することを含み得る。例えば、回路層内の回路コンポーネントの内の１つ以上は、金属メッシュ構造体の１つ以上の部分に直接接続され得、又は直接接触し得る。また、回路コンポーネントの内の１つ以上と金属メッシュ構造体とは、別の回路コンポーネント及び／又は導電性構造体（例えば、金属ピラー、シリコン貫通ビア（ＴＳＶ）、ワイヤ等）を通じて結合され得る。したがって、識別層は、回路層内の１つ以上の回路コンポーネント及び／又は電圧基準（例えば、電源電圧若しくは電気的グランド）に（例えば、はんだのリフロー及び/又は金属構造体若しくはその一部分の融合を介して）電気的に結合され得る。
ブロック６１８において、上部パッシベーション層（例えば、図２Ｂのパッシベーション層２６２、封止材等）が識別層の上方に形成され得る。幾つかの実施形態では、上部パッシベーション層の１つ以上の物理的特徴は、上で説明したように、区画ラベル２７２に対するフィラーのそれとは異なり得る。幾つかの実施形態では、位置識別層２７０内の区画ラベル２７２が上部パッシベーション層を通って可視化されたままであるように、上部パッシベーション層は、光を通過させることが可能な物理的特徴を有し得る。幾つかの実施形態では、上部パッシベーション層、基板２５２、及び／又は識別フィラー３２０は、分析ツールを通じて回路コンポーネント層２５６を観察する等の場合に、上部パッシベーション層及び／又は基板を通って区画ラベル２７２を可視化することを可能にする物理的特徴を有し得る。
図７は、本技術の実施形態に従ったメモリデバイスを含むシステムの概略図である。図２Ａ～図６を参照して上で説明した前述のメモリデバイスの内の何れか１つは、無数のより大きな及び／又はより複雑なシステムの内の何れかに組み込まれ得、その代表的な例が図７に概略的に示されたシステム７８０である。システム７８０は、メモリデバイス７００、電源７８２、ドライバ７８４、プロセッサ７８６、及び／又はその他のサブシステム若しくはコンポーネント７８８を含み得る。メモリデバイス７００は、図２Ａ～図６を参照して上で説明したメモリデバイスの機構と概して同様の機構を含み得、それ故、ホストデバイスから直接読み出されたリクエストを実施するための様々な機構を含み得る。もたらされるシステム７８０は、メモリストレージ、データ処理、及び／又はその他の適切な機能等の多種多様な機能の内の何れかを実施し得る。したがって、代表的なシステム７８０は、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダー、及びデジタルオーディオプレーヤー）、コンピュータ、車両、電化製品、及びその他の製品を含み得るが、これらに限定されない。システム７８０のコンポーネントは、単一のユニット内に収容され得、又は（例えば、通信ネットワークを通じて）複数の相互接続されたユニットに渡って分散され得る。システム７８０のコンポーネントはまた、リモートデバイスと多種多様なコンピュータ可読媒体の内の何れかとを含み得る。
上で説明した方法は可能な実装を説明すること、並びに動作及びステップは、再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
本明細書に説明する情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。
メモリデバイスを含む本明細書に論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板又はダイ上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電率は、リン、ホウ素、又はヒ素を含むがこれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。その他の例及び実装は、開示及び添付の特許請求の範囲内にある。機能を実装する機構はまた、機能の一部分が異なる物理的な位置に実装されるように分散されることを含め、様々な位置に物理的に設置され得る。
請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“に基づいて”は、状態の閉集合への言及として解釈されないであろう。例えば、“状態Ａに基づいて”として説明される例示的ステップは、本開示の範囲から逸脱することなく、状態Ａ及び状態Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“に基づいて”は、句“に少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。
前述のことから、発明の具体的実施形態は、例証の目的で本明細書に説明されているが、発明の範囲から逸脱することなく様々な修正がなされ得ることは理解されるであろう。むしろ、前述の説明では、本技術の実施形態に対して完全で有効な説明を提供するために、多数の具体的詳細が論じられている。関連技術の当業者は、しかしながら、開示が具体的詳細の内の１つ以上なしに実践され得ることを認識するであろう。他の実例では、技術のその他の態様を曖昧にすることを避けるために、メモリシステム及びデバイスとしばしば関連付けられる周知の構造体又は動作は示されず、又は詳細には説明されていない。一般的に、本明細書に開示されるそれらの具体的実施形態に加えて、様々なその他のデバイス、システム、及び方法が本技術の範囲内にあり得ることは理解されるべきである。

Claims (20)

  1. 基板と、
    前記基板上に配備された回路コンポーネントと、
    前記回路の上方の位置識別層であって、前記位置識別層は、
    その中にスロットを備えた平面メッシュ構造体と、
    前記装置内の前記回路コンポーネントの物理的位置に対応する１つ以上の区画ラベルであって、スロットの１つ以上のセット内のフィラー材料を含む前記１つ以上の区画ラベルと
    を含む、前記位置識別層と
    を含む、装置。
  2. 前記位置識別層は金属メッシュであり、
    前記フィラー材料はダミーフィラーである、
    請求項１に記載の装置。
  3. 前記金属メッシュは、導電性であり、上部金属層を含む、請求項２に記載の装置。
  4. 前記上部金属層は、前記回路コンポーネントの内の１つ以上に電気的に結合される、請求項３に記載の装置。
  5. 前記上部金属層は、結合された前記回路コンポーネントに供給電圧又はグランド接続を提供するように構成される、請求項４に記載の装置。
  6. 前記区画ラベルの各々は、（１）前記位置識別層内にユニークな領域を含むマクロセルに対応し、（２）前記ユニークな領域を識別するための数字、文字、記号、又はそれらの組み合わせのユニークなセットを含む、請求項１に記載の装置。
  7. 前記スロットの内の１つ以上は、数字、文字、記号、又はそれらの組み合わせの前記ユニークなセットを提供するために前記フィラー材料で選択的に充填されたピクセルに対応する、請求項６に記載の装置。
  8. 前記ピクセルは、前記回路コンポーネントを更に位置特定するための座標に対応する、請求項７に記載の装置。
  9. 前記回路コンポーネントは前記基板の表面の上方に配列され、
    前記平面メッシュ構造体は、前記表面と重なり合い、前記表面に平行して拡張する、
    請求項１に記載の装置。
  10. 前記位置識別層の上方の上部パッシベーション層を更に含み、
    前記１つ以上の区画ラベルは、前記上部パッシベーション層を通って可視化される、
    請求項１に記載の装置。
  11. 前記上部パッシベーション層は第１の材料を含み、
    前記１つ以上の区画ラベルは、前記第１の材料とは異なる少なくとも１つの物理的特徴を有する第２の材料を含む、
    請求項１０に記載の装置。
  12. 前記第２の材料は、前記第１の材料のものとは異なる密度、色、組成、又はそれらの組み合わせを有する、請求項１１に記載の装置。
  13. 前記１つ以上の区画ラベルは、前記装置内の物理的機構、欠陥、又はそれらの組み合わせを位置特定するための視覚的基準を提供する、請求項１０に記載の装置。
  14. 前記装置は半導体デバイスを含む、請求項１に記載の装置。
  15. 前記半導体デバイスはメモリデバイスである、請求項１４に記載の装置。
  16. 装置を製造する方法であって、
    基板を提供することと、
    前記基板の上方に回路コンポーネントを形成することと、
    前記回路コンポーネントの上方に位置識別層を取り付けることであって、前記位置識別層は、
    その中にスロットを備えた平面メッシュ構造体と、
    前記装置内の前記回路コンポーネントの物理的位置を表すための１つ以上の区画ラベルと
    を含むこと
    を含む方法。
  17. 前記１つ以上の区画ラベルを形成するために、前記スロットのセットを所定のパターンに従ってフィラー材料で充填することを更に含む、請求項１６に記載の方法。
  18. 前記位置識別層は金属メッシュであり、
    前記位置識別層を取り付けることは、前記位置識別層を前記回路コンポーネントの内の１つ以上に電気的に結合することを含む、
    請求項１６に記載の方法。
  19. 前記基板の上方に第１の金属層を形成することと、
    前記位置識別層の上方に上部パッシベーション層を形成すること
    を更に含み、
    前記位置識別層は上部金属層を含み、
    回路コンポーネントを形成することは、
    前記第１の金属層の上方に少なくとも1つの絶縁層を形成することと、
    前記回路コンポーネントを少なくとも１つの絶縁層の上方に形成することであって、前記回路コンポーネントの内の少なくとも１つは前記第１の金属層に電気的に結合されること
    を含む、請求項１６に記載の方法。
  20. 基板と、
    前記基板の上方の第１の金属層と、
    前記第１の金属層の上方の、前記第１の金属層に電気的に結合された回路層であって、側面に沿って反復パターンで配列されたコンポーネントのセットを含む前記回路層と、
    前記回路層の上方の上部金属層であって、前記上部金属層は、
    その中にスロットを有するメッシュ構造体と、
    前記回路層内の欠陥及び／又はコンポーネントを位置特定及び識別する際の視覚的基準を提供するための前記スロットのセット内のフィラー材料と
    を含む、前記上部金属層と、
    前記上部金属層の上方の上部パッシベーション層と
    を含み、
    前記フィラー材料は、前記上部パッシベーション層を通って可視化され及び/又は検出可能である、
    半導体デバイス。
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