JPH05144293A - 半導体メモリーｔｅｇ及び半導体メモリー回路の検査方法 - Google Patents
半導体メモリーｔｅｇ及び半導体メモリー回路の検査方法Info
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- JPH05144293A JPH05144293A JP3304772A JP30477291A JPH05144293A JP H05144293 A JPH05144293 A JP H05144293A JP 3304772 A JP3304772 A JP 3304772A JP 30477291 A JP30477291 A JP 30477291A JP H05144293 A JPH05144293 A JP H05144293A
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- semiconductor memory
- memory cell
- memory
- cell array
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Abstract
(57)【要約】
【目的】 実際のメモリー特性を反映する半導体メモリ
ーＴＥＧを提供する。 【構成】 実際の半導体メモリー回路と同じ規模のメモ
リーセルアレイ２を有し、少なくともメモリーセルアレ
イ２の中心部３及び周辺部４に位置する特定のメモリー
セルにワード線６及びビット線５を配線し、夫々のワー
ド線６及びビット線５に所望の電圧を独立に印加できる
ように構成する。
ーＴＥＧを提供する。 【構成】 実際の半導体メモリー回路と同じ規模のメモ
リーセルアレイ２を有し、少なくともメモリーセルアレ
イ２の中心部３及び周辺部４に位置する特定のメモリー
セルにワード線６及びビット線５を配線し、夫々のワー
ド線６及びビット線５に所望の電圧を独立に印加できる
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリーの開発
に際して半導体メモリーの設計に必要な諸特性の測定、
或いは半導体メモリーの生産時の良品チェック等に用い
る測定用の半導体メモリー装置、所謂半導体メモリーＴ
ＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に関す
る。又、本発明は、この半導体メモリーＴＥＧを用いて
電気的特性を測定する半導体メモリー回路の検査方法に
関する。
に際して半導体メモリーの設計に必要な諸特性の測定、
或いは半導体メモリーの生産時の良品チェック等に用い
る測定用の半導体メモリー装置、所謂半導体メモリーＴ
ＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に関す
る。又、本発明は、この半導体メモリーＴＥＧを用いて
電気的特性を測定する半導体メモリー回路の検査方法に
関する。
【０００２】
【従来の技術】半導体メモリーの開発、又は半導体メモ
リーの生産時の良品チェックには、単体のメモリートラ
ンジスタの特性を測定できるようにしたＴＥＧと呼ばれ
るものが使用されている。
リーの生産時の良品チェックには、単体のメモリートラ
ンジスタの特性を測定できるようにしたＴＥＧと呼ばれ
るものが使用されている。
【０００３】現在、一般に使用されているメモリートラ
ンジスタのＴＥＧは単体、又は数ビット乃至数１０ビッ
トのメモリーセルアレイで形成されたものが使用されて
いる。
ンジスタのＴＥＧは単体、又は数ビット乃至数１０ビッ
トのメモリーセルアレイで形成されたものが使用されて
いる。
【０００４】
【発明が解決しようとする課題】従来の半導体メモリー
ＴＥＧは、上述したように、単体又は数ビット乃至数１
０ビットのメモリーセルアレイで形成されたものが使用
されているが、セル数が少ないために、実際の回路で使
用される例えばメガビット級のメモリーセルアレイとは
加工形成に違いが生じ、実際のメモリー特性を反映した
ものとはなっていない。
ＴＥＧは、上述したように、単体又は数ビット乃至数１
０ビットのメモリーセルアレイで形成されたものが使用
されているが、セル数が少ないために、実際の回路で使
用される例えばメガビット級のメモリーセルアレイとは
加工形成に違いが生じ、実際のメモリー特性を反映した
ものとはなっていない。
【０００５】又、メモリーセルアレイの中心部と周辺部
では、パターンの疎密の違いによるＲＩＥ（反応性イオ
ンエッチング）のエッチングレートの違い、又はフォト
レジスト工程でのレジスト膜厚の差による加工寸法の違
い、更にはディストーション（露光時のレンズによるゆ
がみ）によるパターンずれの違いが生じ、メモリー特性
に差が生じてくる。しかし、現行のＴＥＧでは、このよ
うな差を調べることが出来なかった。
では、パターンの疎密の違いによるＲＩＥ（反応性イオ
ンエッチング）のエッチングレートの違い、又はフォト
レジスト工程でのレジスト膜厚の差による加工寸法の違
い、更にはディストーション（露光時のレンズによるゆ
がみ）によるパターンずれの違いが生じ、メモリー特性
に差が生じてくる。しかし、現行のＴＥＧでは、このよ
うな差を調べることが出来なかった。
【０００６】例えば、１６メガビットのフラッシュＥＥ
ＰＲＯＭのようなメモリーセル特性の均一性が要求され
る半導体メモリーでは、上述したような特性差を調べる
ことがより必要となっている。
ＰＲＯＭのようなメモリーセル特性の均一性が要求され
る半導体メモリーでは、上述したような特性差を調べる
ことがより必要となっている。
【０００７】本発明は、上述の点に鑑み、メモリーセル
アレイの中心部と周辺部との電気的諸特性の違いを測定
することが出来る半導体メモリーＴＥＧを提供するもの
である。
アレイの中心部と周辺部との電気的諸特性の違いを測定
することが出来る半導体メモリーＴＥＧを提供するもの
である。
【０００８】また、本発明は、この半導体メモリーＴＥ
Ｇを用いて、電気的特性の差を調べる半導体メモリー回
路の検査方法を提供するものである。
Ｇを用いて、電気的特性の差を調べる半導体メモリー回
路の検査方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明の半導体メモリー
ＴＥＧ１は、実際の半導体メモリー回路と同じ規模のメ
モリーセルアレイ２を有し、少なくとも、メモリーセル
アレイ２の中心部３及び周辺部４に位置する特定のメモ
リーセルＡ〜Ｉに接続されたワード線６及びビット線５
に、所望の電圧を独立に印加できるように構成する。な
お、ここでいうところの実際の半導体メモリー回路と同
じ規模とは、例えば１６メガビットの半導体メモリーの
場合、複数の回路ブロックに区分されて形成されるが、
１６メガビット全部、或いはその１回路ブロック（メガ
ビットオーダ）のいずれをも含むものである。
ＴＥＧ１は、実際の半導体メモリー回路と同じ規模のメ
モリーセルアレイ２を有し、少なくとも、メモリーセル
アレイ２の中心部３及び周辺部４に位置する特定のメモ
リーセルＡ〜Ｉに接続されたワード線６及びビット線５
に、所望の電圧を独立に印加できるように構成する。な
お、ここでいうところの実際の半導体メモリー回路と同
じ規模とは、例えば１６メガビットの半導体メモリーの
場合、複数の回路ブロックに区分されて形成されるが、
１６メガビット全部、或いはその１回路ブロック（メガ
ビットオーダ）のいずれをも含むものである。
【００１０】又、本発明の半導体メモリー回路の検査方
法は、上述した半導体メモリーＴＥＧ１を用いてメモリ
ーセルアレイ２の中心部３及び周辺部４の製造プロセス
条件の違いによる電気的特性の差を測定するようにな
す。
法は、上述した半導体メモリーＴＥＧ１を用いてメモリ
ーセルアレイ２の中心部３及び周辺部４の製造プロセス
条件の違いによる電気的特性の差を測定するようにな
す。
【００１１】即ち、実際の半導体メモリー回路の製造プ
ロセスと同じ製造プロセスによって実際の半導体メモリ
ー回路と同じ規模のメモリーセルアレイ２を有する半導
体メモリーＴＥＧ１を作成し、半導体メモリーＴＥＧ１
のメモリーセルアレイ２の中心部３と周辺部４に位置す
る特定のメモリーセルＡ〜Ｉに接続されたビット線５、
ワード線６、更には共通のソース配線１０に所望の電圧
を印加し、メモリーセルアレイ２の中心部３と周辺部４
における電気的特性を測定するようになす。
ロセスと同じ製造プロセスによって実際の半導体メモリ
ー回路と同じ規模のメモリーセルアレイ２を有する半導
体メモリーＴＥＧ１を作成し、半導体メモリーＴＥＧ１
のメモリーセルアレイ２の中心部３と周辺部４に位置す
る特定のメモリーセルＡ〜Ｉに接続されたビット線５、
ワード線６、更には共通のソース配線１０に所望の電圧
を印加し、メモリーセルアレイ２の中心部３と周辺部４
における電気的特性を測定するようになす。
【００１２】
【作用】第１の発明に於いては、実際の半導体メモリー
回路と同じ規模のメモリーセルアレイ２を形成し、その
メモリーセルアレイ２の中心部３と周辺部４に位置する
特定のメモリーセルＡ〜Ｉに所望の電圧を印加できるよ
うに構成することにより、実際の半導体メモリー回路中
のメモリーセルと同等な特性を有する半導体メモリーＴ
ＥＧ１が得られる。
回路と同じ規模のメモリーセルアレイ２を形成し、その
メモリーセルアレイ２の中心部３と周辺部４に位置する
特定のメモリーセルＡ〜Ｉに所望の電圧を印加できるよ
うに構成することにより、実際の半導体メモリー回路中
のメモリーセルと同等な特性を有する半導体メモリーＴ
ＥＧ１が得られる。
【００１３】第２の発明に於いては、第１の発明の半導
体メモリーＴＥＧ１を用い、そのメモリーセルアレイ２
の中心部３と周辺部４に位置する特定のメモリーセルＡ
〜Ｉに接続されたビット線５、ワード線６及びソース配
線１０に所望の電圧を印加してその電気的特性を測定す
るので、メモリーセルアレイ２の中心部３と周辺部４で
の製造プロセス条件の違いによる電気的特性の差を測定
することができる。
体メモリーＴＥＧ１を用い、そのメモリーセルアレイ２
の中心部３と周辺部４に位置する特定のメモリーセルＡ
〜Ｉに接続されたビット線５、ワード線６及びソース配
線１０に所望の電圧を印加してその電気的特性を測定す
るので、メモリーセルアレイ２の中心部３と周辺部４で
の製造プロセス条件の違いによる電気的特性の差を測定
することができる。
【００１４】
【実施例】以下、図面を参照して本発明による半導体メ
モリーＴＥＧ及び半導体メモリー回路の検査方法の実施
例を説明する。
モリーＴＥＧ及び半導体メモリー回路の検査方法の実施
例を説明する。
【００１５】本実施例に関わるＴＥＧは１６メガビット
のフラッシュＥＥＰＲＯＭのＴＥＧに適用した場合であ
る。
のフラッシュＥＥＰＲＯＭのＴＥＧに適用した場合であ
る。
【００１６】フラッシュＥＥＰＲＯＭのＴＥＧとして
は、最低限次に示すメモリー諸特性が測れることが要求
される。
は、最低限次に示すメモリー諸特性が測れることが要求
される。
【００１７】 （１） 特定のメモリーセルへの書込み。 （２） メモリーセルの消去。 （３） 非選択セル（書き込み済）のディスターブ。 （ａ） リード（読み出し）ディスターブ：リードバイ
ヤス時のビット線共有セルのビット線への電荷の抜け。 （ｂ） ライト（書き込み）ディスターブ：ライトバイ
ヤス時のビット線共有セルのビット線への電荷の抜け。 （ｃ） ライト（書き込み）ディスターブ：ライトバイ
ヤス時のワード線共有セルのワード線への電荷の抜け。 （４） ソフトライト：読み出し動作時の誤書込み。 （５） 書き込み時の寄生トランジスタ効果による隣接
セルへの電流リーク。
ヤス時のビット線共有セルのビット線への電荷の抜け。 （ｂ） ライト（書き込み）ディスターブ：ライトバイ
ヤス時のビット線共有セルのビット線への電荷の抜け。 （ｃ） ライト（書き込み）ディスターブ：ライトバイ
ヤス時のワード線共有セルのワード線への電荷の抜け。 （４） ソフトライト：読み出し動作時の誤書込み。 （５） 書き込み時の寄生トランジスタ効果による隣接
セルへの電流リーク。
【００１８】本実施例に係るフラッシュＥＥＰＲＯＭの
ＴＥＧは、上記した諸特性について、すべて測定出来る
ようにし、更にメモリーセルアレイの中心部と周辺部の
製造プロセス条件の差、従って加工形状の差による特性
差を測定出来るように構成するものである。
ＴＥＧは、上記した諸特性について、すべて測定出来る
ようにし、更にメモリーセルアレイの中心部と周辺部の
製造プロセス条件の差、従って加工形状の差による特性
差を測定出来るように構成するものである。
【００１９】図１は、本実施例の１６メガビットのフラ
ッシュＥＥＰＲＯＭのＴＥＧ１の全体図である。このＴ
ＥＧ１は実際の半導体メモリー回路と同じ規模のメモリ
ーセルアレイ２、即ちこの場合、通常１６メガビットの
メモリーセルアレイは数ブロック例えば４つの回路ブロ
ック（従って１回路ブロックは４メガビット）に区分さ
れて形成されており、従って、１６トメガビットのメモ
リーセルアレイ、又はソースを共通とする１回路ブロッ
ク程度のメガビットオーダーのセルアレイにより構成
し、このメモリーセルアレイ２の中の中央部３及び周辺
部４のそれぞれ９ビット分のメモリーセルに対しての
み、それぞれビット線５〔ＣＢ０，ＣＢ１，ＣＢ２，Ｅ
Ｂ０，ＥＢ１，ＥＢ２〕及びワード線６〔ＣＷ０，ＣＷ
１，ＣＷ２，ＥＷ０，ＥＷ１，ＥＷ２〕を配線し、独立
に電圧が印加出来るように構成する
ッシュＥＥＰＲＯＭのＴＥＧ１の全体図である。このＴ
ＥＧ１は実際の半導体メモリー回路と同じ規模のメモリ
ーセルアレイ２、即ちこの場合、通常１６メガビットの
メモリーセルアレイは数ブロック例えば４つの回路ブロ
ック（従って１回路ブロックは４メガビット）に区分さ
れて形成されており、従って、１６トメガビットのメモ
リーセルアレイ、又はソースを共通とする１回路ブロッ
ク程度のメガビットオーダーのセルアレイにより構成
し、このメモリーセルアレイ２の中の中央部３及び周辺
部４のそれぞれ９ビット分のメモリーセルに対しての
み、それぞれビット線５〔ＣＢ０，ＣＢ１，ＣＢ２，Ｅ
Ｂ０，ＥＢ１，ＥＢ２〕及びワード線６〔ＣＷ０，ＣＷ
１，ＣＷ２，ＥＷ０，ＥＷ１，ＥＷ２〕を配線し、独立
に電圧が印加出来るように構成する
【００２０】即ち、中央部３の９ビット分のメモリーセ
ルに対してドレイン領域に接続された３本のビット線５
〔ＣＢ０，ＣＢ１，ＣＢ２〕及びコントロールゲートに
接続された３本のワード線６〔ＣＷ０，ＣＷ１，ＣＷ
２〕を配線し、その各端部にパッド部８Ｃ及び９Ｃを形
成する。又、周辺部４の９ビット分のメモリーセルに対
して、ドレイン領域に接続された３本のビット線５〔Ｅ
Ｂ０，ＥＢ１，ＥＢ２〕及びコントロールゲートに接続
された３本のワード線６〔ＥＷ０，ＥＷ１，ＥＷ２〕を
配線し、その各端部にパッド部８Ｅ及び９Ｅを形成す
る。
ルに対してドレイン領域に接続された３本のビット線５
〔ＣＢ０，ＣＢ１，ＣＢ２〕及びコントロールゲートに
接続された３本のワード線６〔ＣＷ０，ＣＷ１，ＣＷ
２〕を配線し、その各端部にパッド部８Ｃ及び９Ｃを形
成する。又、周辺部４の９ビット分のメモリーセルに対
して、ドレイン領域に接続された３本のビット線５〔Ｅ
Ｂ０，ＥＢ１，ＥＢ２〕及びコントロールゲートに接続
された３本のワード線６〔ＥＷ０，ＥＷ１，ＥＷ２〕を
配線し、その各端部にパッド部８Ｅ及び９Ｅを形成す
る。
【００２１】更に、各ソース領域に共通に接続されたソ
ース配線Ｓを形成し、その端部にパッド部１１を形成す
る。また、メモリーセルアレイ２の外側に基板電位を与
えるための配線１２が形成され、その端部に基板パッド
部１３を形成する。
ース配線Ｓを形成し、その端部にパッド部１１を形成す
る。また、メモリーセルアレイ２の外側に基板電位を与
えるための配線１２が形成され、その端部に基板パッド
部１３を形成する。
【００２２】このメモリーセルアレイ２は、実際の半導
体メモリー回路の製造プロセスと同じ製造プロセスによ
って作られる。
体メモリー回路の製造プロセスと同じ製造プロセスによ
って作られる。
【００２３】メモリーセルアレイ２の中心部３に位置す
る特定の９ビット分のメモリーセルの構造を図２に拡大
して示し、その等価回路を図３に示す。又、図４にフラ
ッシュＥＥＰＲＯＭの単体セルの原理的構成を示す。
る特定の９ビット分のメモリーセルの構造を図２に拡大
して示し、その等価回路を図３に示す。又、図４にフラ
ッシュＥＥＰＲＯＭの単体セルの原理的構成を示す。
【００２４】単体セルを説明する。ＥＥＰＲＯＭ２８
は、図４に示すように、第１導電型例えば、Ｐ型の半導
体基板２１に第２導電型即ちＮ型のソース領域２１及び
ドレイン領域２２を形成し、ソース領域２１及びドレイ
ン領域２２間のチャンネル部２３上に薄い絶縁膜２４Ａ
を介して、ソース領域２１及びドレイン領域２２に跨が
るようにフローティングゲート２５を形成し、更に、そ
の上に絶縁膜２４Ｂを介してコントロールゲート２６を
形成して構成される。フローティングゲート２５及びコ
ントロールゲート２６は例えば、多結晶シリコンによっ
て形成される。２７は絶縁膜である。
は、図４に示すように、第１導電型例えば、Ｐ型の半導
体基板２１に第２導電型即ちＮ型のソース領域２１及び
ドレイン領域２２を形成し、ソース領域２１及びドレイ
ン領域２２間のチャンネル部２３上に薄い絶縁膜２４Ａ
を介して、ソース領域２１及びドレイン領域２２に跨が
るようにフローティングゲート２５を形成し、更に、そ
の上に絶縁膜２４Ｂを介してコントロールゲート２６を
形成して構成される。フローティングゲート２５及びコ
ントロールゲート２６は例えば、多結晶シリコンによっ
て形成される。２７は絶縁膜である。
【００２５】このＥＥＰＲＯＭ２８では、データの書込
み時には、ソース領域２１を接地電位とし、コントロー
ルゲート２６とドレイン領域２２に高電圧（例えばコン
トロールゲート２６に１２Ｖ、ドレイン領域２２に８
Ｖ）を加え、生成したホットエレクトロンをフローティ
ングゲート２５に注入する。消去はコントロールゲート
２６を接地電位にし、ドレイン領域２２を開放してソー
ス領域２１に高電圧（例えば１２Ｖ）を加え、Ｆ−Ｎ
（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）でトンネル消去で
電子を放出させて行う。読み出し時には、例えばソース
領域２１を接地電位とし、ドレイン領域２２に１Ｖ、コ
ントロールゲート２６に５Ｖ加えて読み出しを行う。
み時には、ソース領域２１を接地電位とし、コントロー
ルゲート２６とドレイン領域２２に高電圧（例えばコン
トロールゲート２６に１２Ｖ、ドレイン領域２２に８
Ｖ）を加え、生成したホットエレクトロンをフローティ
ングゲート２５に注入する。消去はコントロールゲート
２６を接地電位にし、ドレイン領域２２を開放してソー
ス領域２１に高電圧（例えば１２Ｖ）を加え、Ｆ−Ｎ
（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）でトンネル消去で
電子を放出させて行う。読み出し時には、例えばソース
領域２１を接地電位とし、ドレイン領域２２に１Ｖ、コ
ントロールゲート２６に５Ｖ加えて読み出しを行う。
【００２６】次に、メモリーセルアレイ２の中央部３に
位置する９ビット分のメモリーセルを説明する。図２に
示すように、夫々ソース領域２１、ドレイン領域２２、
フローティングゲート２５及びコントロールゲート２６
を有してなる９ビット分のメモリーセルＡ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉがマトリックス状に形成され
る。ソース領域２１は２行分のメモリーセルに対して共
通とされ、各ソース領域２１が共通のソース線１０に接
続される。また、メモリーセルＡ，Ｂ及びＣに共通に接
続されたコントロールゲート２６、メモリーセルＤ，Ｅ
及びＦに共通に接続されたコントロールゲート２６、メ
モリーセルＧ，Ｈ及びＩに共通に接続されたコントロー
ルゲート２６が夫々ワード線ＣＷ１，ＣＷ０，ＣＷ２と
なり、之等ワード線ＣＷ１，ＣＷ０，ＣＷ２に直交し
て、列方向のメモリーセルＡ，Ｄ及びＧ、メモリーセル
Ｂ，Ｅ及びＨ、メモリーセルＣ，Ｆ及びＩのドレイン領
域に共通に接続した例えばＡｌよりなる３本のビット線
ＣＢ１，ＣＢ０，ＣＢ２が配線される。各メモリーセル
内は選択酸化による厚いフィールド絶縁層３０によって
分離される。
位置する９ビット分のメモリーセルを説明する。図２に
示すように、夫々ソース領域２１、ドレイン領域２２、
フローティングゲート２５及びコントロールゲート２６
を有してなる９ビット分のメモリーセルＡ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉがマトリックス状に形成され
る。ソース領域２１は２行分のメモリーセルに対して共
通とされ、各ソース領域２１が共通のソース線１０に接
続される。また、メモリーセルＡ，Ｂ及びＣに共通に接
続されたコントロールゲート２６、メモリーセルＤ，Ｅ
及びＦに共通に接続されたコントロールゲート２６、メ
モリーセルＧ，Ｈ及びＩに共通に接続されたコントロー
ルゲート２６が夫々ワード線ＣＷ１，ＣＷ０，ＣＷ２と
なり、之等ワード線ＣＷ１，ＣＷ０，ＣＷ２に直交し
て、列方向のメモリーセルＡ，Ｄ及びＧ、メモリーセル
Ｂ，Ｅ及びＨ、メモリーセルＣ，Ｆ及びＩのドレイン領
域に共通に接続した例えばＡｌよりなる３本のビット線
ＣＢ１，ＣＢ０，ＣＢ２が配線される。各メモリーセル
内は選択酸化による厚いフィールド絶縁層３０によって
分離される。
【００２７】尚、メモリーセルアレイ２の周辺部４に位
置する特定の９ビット分のメモリーセルの構成も図２と
同様であるので、その詳細説明は省略する。
置する特定の９ビット分のメモリーセルの構成も図２と
同様であるので、その詳細説明は省略する。
【００２８】次に、かかるＴＥＧ１を使用して、１６メ
ガビットのフラッシュＥＥＰＲＯＭの電気的諸特性の測
定を説明する。
ガビットのフラッシュＥＥＰＲＯＭの電気的諸特性の測
定を説明する。
【００２９】書込み特性は、例えば中央のビット線ＣＢ
０と中央のワード線ＣＷ０に書込電圧を印加し、特定し
たメモリーセルＥに書込みを行うことにより測定するこ
とが出来る。この書込み時、両隣のビット線ＣＢ１，Ｃ
Ｂ２の電流をモニターすることにより、フィールド絶縁
層３０によるアイソレーション部の寄生トランジスタに
よるリーク電流がモニターできる。更に、ワード線ＣＷ
１，ＣＷ２及びソース配線Ｓに電圧を印加することによ
り、バックバイヤス効果によるリーク電流の低減効果を
調べることができる。
０と中央のワード線ＣＷ０に書込電圧を印加し、特定し
たメモリーセルＥに書込みを行うことにより測定するこ
とが出来る。この書込み時、両隣のビット線ＣＢ１，Ｃ
Ｂ２の電流をモニターすることにより、フィールド絶縁
層３０によるアイソレーション部の寄生トランジスタに
よるリーク電流がモニターできる。更に、ワード線ＣＷ
１，ＣＷ２及びソース配線Ｓに電圧を印加することによ
り、バックバイヤス効果によるリーク電流の低減効果を
調べることができる。
【００３０】メモリーセルＥを除く、他の特定のメモリ
ーセルＡ〜Ｉについても夫々対応するビット線５及びワ
ード線６に書込電圧を印加することにより書込み特性を
測定することができ、またこの書込み時の両隣のビット
線のリーク電流を調べることができる。更にバックバイ
ヤス効果によるリーク電流の低減効果を調べることがで
きる。
ーセルＡ〜Ｉについても夫々対応するビット線５及びワ
ード線６に書込電圧を印加することにより書込み特性を
測定することができ、またこの書込み時の両隣のビット
線のリーク電流を調べることができる。更にバックバイ
ヤス効果によるリーク電流の低減効果を調べることがで
きる。
【００３１】非選択セルのディスターブについては、メ
モリーセルＥに書き込み動作を行い、メモリーセルＢ，
Ｈ，またはメモリーセルＤ，Ｆをモニタすることによ
り、夫々ビット線共有セルのディスターブまたはワード
線共有セルのディスターブを調べることができる。即ち
一例として先ずメモリーセルＢ，Ｈ，Ｄ，Ｆに書込みを
行った後、メモリーセルＥに書込み動作を行い、次にビ
ット線共有セルのメモリーセルＢ，Ｈ又はワード線共有
のメモリーセルＤ，Ｆの読み出しを行ってその電流を測
定することによって、ビット線共有セルについての書込
みディスターブ、又はワード線共有セルについての書込
みディスターブを調べることが出来る。
モリーセルＥに書き込み動作を行い、メモリーセルＢ，
Ｈ，またはメモリーセルＤ，Ｆをモニタすることによ
り、夫々ビット線共有セルのディスターブまたはワード
線共有セルのディスターブを調べることができる。即ち
一例として先ずメモリーセルＢ，Ｈ，Ｄ，Ｆに書込みを
行った後、メモリーセルＥに書込み動作を行い、次にビ
ット線共有セルのメモリーセルＢ，Ｈ又はワード線共有
のメモリーセルＤ，Ｆの読み出しを行ってその電流を測
定することによって、ビット線共有セルについての書込
みディスターブ、又はワード線共有セルについての書込
みディスターブを調べることが出来る。
【００３２】更に読み出しディスターブについても、読
み出し時のバイヤスを印加することにより同様に調べる
ことが出来る。
み出し時のバイヤスを印加することにより同様に調べる
ことが出来る。
【００３３】メモリーセルの消去は、ソース配線Ｓに消
去電圧を印加することにより、すべてのメモリーセルＡ
乃至Ｉについて一括消去が可能である。
去電圧を印加することにより、すべてのメモリーセルＡ
乃至Ｉについて一括消去が可能である。
【００３４】また、ソフトライト特性についても測定す
ることができる。例えばビット線ＣＢ０及びワード線Ｃ
Ｗ０に読み出し電圧を印加し、書き込まれていないメモ
リーセルＥの読み出し動作を行うことにより、誤書き込
みされているか、否かを調べることが出来る。
ることができる。例えばビット線ＣＢ０及びワード線Ｃ
Ｗ０に読み出し電圧を印加し、書き込まれていないメモ
リーセルＥの読み出し動作を行うことにより、誤書き込
みされているか、否かを調べることが出来る。
【００３５】周辺部４の９ビットのメモリーセルについ
ても、ビット線ＥＢ０〜ＥＢ２と、ワード線ＥＷ０〜Ｅ
Ｗ２に夫々電圧を印加することにより、中央部３と同様
な測定が可能となる。
ても、ビット線ＥＢ０〜ＥＢ２と、ワード線ＥＷ０〜Ｅ
Ｗ２に夫々電圧を印加することにより、中央部３と同様
な測定が可能となる。
【００３６】一方、メモリーセルアレイ２の中央部３と
周辺部４では、パターンの疎密の違いによる例えば反応
性イオンエッチングのエッチングレートとの違い、或い
はフォトレジスト工程でのレジスト膜厚の差による加工
寸法の違い、更にはディストーションによるパターンず
れの違いが発生する。本実施例のＴＥＧ１のように中央
部３と周辺部４のメモリーセルを別々に測定することに
より、中央部３と周辺部４のメモリーセルの特性差を調
べることが出来る。
周辺部４では、パターンの疎密の違いによる例えば反応
性イオンエッチングのエッチングレートとの違い、或い
はフォトレジスト工程でのレジスト膜厚の差による加工
寸法の違い、更にはディストーションによるパターンず
れの違いが発生する。本実施例のＴＥＧ１のように中央
部３と周辺部４のメモリーセルを別々に測定することに
より、中央部３と周辺部４のメモリーセルの特性差を調
べることが出来る。
【００３７】上述の実施例によれば、実際の半導体メモ
リー回路の製造プロセスと同じ製造プロセスによって、
実際の半導体メモリー回路と同じ規模のメモリーセルア
レイを形成し、そのうちの中心部３及び周辺部４に位置
する特定ビット数、本例では９ビットのメモリーセルに
ワード線、ビット線及びソース線を配線してなる半導体
メモリーＴＥＧ１を作成し、このＴＥＧ１を用いること
によってメモリーセルアレイ２の中心部３のメモリーセ
ルと周辺部４のメモリーセルとの於ける電気的諸特性の
特性差を調べることが出来る。
リー回路の製造プロセスと同じ製造プロセスによって、
実際の半導体メモリー回路と同じ規模のメモリーセルア
レイを形成し、そのうちの中心部３及び周辺部４に位置
する特定ビット数、本例では９ビットのメモリーセルに
ワード線、ビット線及びソース線を配線してなる半導体
メモリーＴＥＧ１を作成し、このＴＥＧ１を用いること
によってメモリーセルアレイ２の中心部３のメモリーセ
ルと周辺部４のメモリーセルとの於ける電気的諸特性の
特性差を調べることが出来る。
【００３８】これによって、実際のメガビット級の半導
体メモリーの開発に於ける諸特性を検査することが出
来、又、半導体メモリーの生産時の良品のチェックを可
能にするものである。
体メモリーの開発に於ける諸特性を検査することが出
来、又、半導体メモリーの生産時の良品のチェックを可
能にするものである。
【００３９】特に、フラッシュＥＥＰＲＯＭでは消去の
制御のために、他のデバイスに比べて高いセル特性の均
一性が要求されるので、本実施例のＴＥＧ１はフラッシ
ュＥＥＰＲＯＭのＴＥＧに適用して好適である。
制御のために、他のデバイスに比べて高いセル特性の均
一性が要求されるので、本実施例のＴＥＧ１はフラッシ
ュＥＥＰＲＯＭのＴＥＧに適用して好適である。
【００４０】
【発明の効果】本発明に係る半導体メモリーＴＥＧによ
れば、実際のメモリー特性を反映することが出来る。
又、本発明に係るＴＥＧを使用することにより、メモリ
ーセルの電気的諸特性を測定することが出来ると同時
に、メモリーセルアレイの中央部と周辺部での加工形状
等、所謂製造プロセスの差による諸特性の違いを測定す
ることが出来る。
れば、実際のメモリー特性を反映することが出来る。
又、本発明に係るＴＥＧを使用することにより、メモリ
ーセルの電気的諸特性を測定することが出来ると同時
に、メモリーセルアレイの中央部と周辺部での加工形状
等、所謂製造プロセスの差による諸特性の違いを測定す
ることが出来る。
【００４１】従って、メガビット級の半導体メモリーの
開発を可能にし、又、その半導体メモリーの生産時の良
品のチェックを可能にするものである。
開発を可能にし、又、その半導体メモリーの生産時の良
品のチェックを可能にするものである。
【図１】本発明に係る半導体メモリーＴＥＧの全体を示
す構成図である。
す構成図である。
【図２】図１の中央部の拡大図である。
【図３】図２の等価回路図である。
【図４】ＥＥＰＲＯＭの原理的構成図である。
１ フラッシュＥＥＰＲＯＭのＴＥＧ ２ メモリーセルアレイ ３ 中央部 ４ 周辺部 ５〔ＣＢ０，ＣＢ１，ＣＢ２，ＥＢ０，ＥＢ１，ＥＢ
２〕 ビット線 ６〔ＣＷ０，ＣＷ１，ＣＷ２，ＥＷ０，ＥＷ１，ＥＷ
２〕 ワード線 ８Ｃ，８Ｅ，９Ｃ，９Ｅ，１１，１３ パッド部 Ａ〜Ｉ メモリーセル ２１ ソース領域 ２２ ドレイン領域 ２５ フローティングゲート ２６ コントロールゲート
２〕 ビット線 ６〔ＣＷ０，ＣＷ１，ＣＷ２，ＥＷ０，ＥＷ１，ＥＷ
２〕 ワード線 ８Ｃ，８Ｅ，９Ｃ，９Ｅ，１１，１３ パッド部 Ａ〜Ｉ メモリーセル ２１ ソース領域 ２２ ドレイン領域 ２５ フローティングゲート ２６ コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 8406−4Ｍ Ｆ 8406−4Ｍ
Claims (2)
- 【請求項１】 実際の半導体メモリー回路と同じ規模の
メモリーセルアレイを有し、少なくとも、該メモリーセ
ルアレイの中心部及び周辺部に位置する特定のメモリー
セルに接続されたワード線及びビット線に所望の電圧を
独立に印加できるようにして成る半導体メモリーＴＥ
Ｇ。 - 【請求項２】 請求項１記載の半導体メモリーＴＥＧを
用いて、メモリーセルアレイの中心部及び周辺部の製造
プロセス条件の違いによる電気的特性の差を測定する半
導体メモリー回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304772A JPH05144293A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリーｔｅｇ及び半導体メモリー回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304772A JPH05144293A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリーｔｅｇ及び半導体メモリー回路の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144293A true JPH05144293A (ja) | 1993-06-11 |
Family
ID=17937040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304772A Pending JPH05144293A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリーｔｅｇ及び半導体メモリー回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935645B1 (ko) * | 2001-10-25 | 2010-01-07 | 삼성전자주식회사 | 테스트 어레이 및 어레이 테스트 방법 |
-
1991
- 1991-11-20 JP JP3304772A patent/JPH05144293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935645B1 (ko) * | 2001-10-25 | 2010-01-07 | 삼성전자주식회사 | 테스트 어레이 및 어레이 테스트 방법 |
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