JP2003142598A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2003142598A JP2003142598A JP2001336208A JP2001336208A JP2003142598A JP 2003142598 A JP2003142598 A JP 2003142598A JP 2001336208 A JP2001336208 A JP 2001336208A JP 2001336208 A JP2001336208 A JP 2001336208A JP 2003142598 A JP2003142598 A JP 2003142598A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- voltage
- transistor
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 回路動作速度だけでなくリーク電流のばらつ
きをも補償する機構をもった半導体集積回路装置の提
供。 【解決手段】 ＣＭＯＳで構成される主回路と、同じく
ＣＭＯＳで構成される主回路のクリティカルパスを模擬
し、そのパスの遅延をモニタする遅延モニタ回路１１
と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのし
きい値電圧差分を検出するＰＮバランス補償回路１３
と、遅延モニタ回路１１とＰＮバランス補償回路１５の
出力を受けて遅延モニタ回路１１の動作速度を所望の速
度に補償し、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのしきい値電圧差を減少させるようなウェルバイア
スを遅延モニタ回路１１と主回路に与えるウェルバイア
ス発生回路２５を備える。
きをも補償する機構をもった半導体集積回路装置の提
供。 【解決手段】 ＣＭＯＳで構成される主回路と、同じく
ＣＭＯＳで構成される主回路のクリティカルパスを模擬
し、そのパスの遅延をモニタする遅延モニタ回路１１
と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのし
きい値電圧差分を検出するＰＮバランス補償回路１３
と、遅延モニタ回路１１とＰＮバランス補償回路１５の
出力を受けて遅延モニタ回路１１の動作速度を所望の速
度に補償し、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのしきい値電圧差を減少させるようなウェルバイア
スを遅延モニタ回路１１と主回路に与えるウェルバイア
ス発生回路２５を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタのしきい値電圧差を補
償するＰＮバランス補償回路を備えて、電源電圧の低電
圧化に対しても、最適動作状態を保持しながら動作可能
な半導体集積回路装置に関するものである。
スタおよびＮＭＯＳトランジスタのしきい値電圧差を補
償するＰＮバランス補償回路を備えて、電源電圧の低電
圧化に対しても、最適動作状態を保持しながら動作可能
な半導体集積回路装置に関するものである。
【０００２】
【従来の技術】近年、携帯情報端末の普及により、ＣＭ
ＯＳ ＬＳＩではより一層の低電力化が求められてお
り、低電力化に最も効果のある電源電圧の低電圧化が進
行している。しかし、低電源電圧ではプロセスや温度変
化などの要因による回路の性能ばらつきが大きくなる。
このような回路の性能ばらつきを補償する技術として、
本願の発明者らにより、例えば、特開２００１−１５６
２６１号公報に開示したように、主回路の動作速度を検
出し、その動作速度を所望の電位に保つように基板バイ
アスを制御する技術が開示されている。動作速度補償
は、主回路の動作速度を主回路のクリティカルパスを模
擬した遅延モニタ回路により検出し、その遅延モニタ回
路の動作速度を入力クロックに対してほぼ一定に保つよ
うに遅延モニタ回路の基板バイアスを制御し、その基板
バイアスを主回路にも与えることで実現している。特開
２００１−１５６２６１号公報では基板バイアスを制御
するものとして表現されているが、これは、実体上はＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタを構成
するためのＮウェルおよびＰウェルのそれぞれのバイア
スを制御するものである。以下、本発明では、ＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタを構成するた
めのＮウェルおよびＰウェルのそれぞれのバイアスを制
御するものとして説明する。
ＯＳ ＬＳＩではより一層の低電力化が求められてお
り、低電力化に最も効果のある電源電圧の低電圧化が進
行している。しかし、低電源電圧ではプロセスや温度変
化などの要因による回路の性能ばらつきが大きくなる。
このような回路の性能ばらつきを補償する技術として、
本願の発明者らにより、例えば、特開２００１−１５６
２６１号公報に開示したように、主回路の動作速度を検
出し、その動作速度を所望の電位に保つように基板バイ
アスを制御する技術が開示されている。動作速度補償
は、主回路の動作速度を主回路のクリティカルパスを模
擬した遅延モニタ回路により検出し、その遅延モニタ回
路の動作速度を入力クロックに対してほぼ一定に保つよ
うに遅延モニタ回路の基板バイアスを制御し、その基板
バイアスを主回路にも与えることで実現している。特開
２００１−１５６２６１号公報では基板バイアスを制御
するものとして表現されているが、これは、実体上はＰ
ＭＯＳトランジスタおよびＮＭＯＳトランジスタを構成
するためのＮウェルおよびＰウェルのそれぞれのバイア
スを制御するものである。以下、本発明では、ＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタを構成するた
めのＮウェルおよびＰウェルのそれぞれのバイアスを制
御するものとして説明する。
【０００３】
【発明が解決しようとする課題】製造プロセスによって
トランジスタの性能がばらつき、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタのしきい値電圧に差が生じる
と、回路速度が同じ値であっても回路のリーク電流が異
なる場合が生じる。これは、リーク電流は回路動作速度
ではなく、トランジスタのしきい値電圧に依存している
ためである。上記技術では動作速度に対して基板バイア
スを制御しているため、回路速度の補償は可能であって
も、しきい値電圧に差が生じたような場合、リーク電流
の補償はできない。今後さらに低電圧化が進行し、トラ
ンジスタのしきい値電圧が低下すると、しきい値電圧の
ばらつきが顕在化することになる。その結果、リーク電
流が増大し、これによる消費電力が回路の消費電力に占
める割合が増大するため、リーク電流の補償は重要な技
術である。
トランジスタの性能がばらつき、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタのしきい値電圧に差が生じる
と、回路速度が同じ値であっても回路のリーク電流が異
なる場合が生じる。これは、リーク電流は回路動作速度
ではなく、トランジスタのしきい値電圧に依存している
ためである。上記技術では動作速度に対して基板バイア
スを制御しているため、回路速度の補償は可能であって
も、しきい値電圧に差が生じたような場合、リーク電流
の補償はできない。今後さらに低電圧化が進行し、トラ
ンジスタのしきい値電圧が低下すると、しきい値電圧の
ばらつきが顕在化することになる。その結果、リーク電
流が増大し、これによる消費電力が回路の消費電力に占
める割合が増大するため、リーク電流の補償は重要な技
術である。
【０００４】
【課題を解決するための手段】本発明は、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのしきい値電圧差を解
消するウェルバイアス制御回路として、ＣＭＯＳで構成
される主回路の領域の一部に、主回路を構成する過程で
ＣＭＯＳで構成される主回路のクリティカルパスを模擬
し、そのパスの遅延をモニタする遅延モニタ回路を含む
制御回路を形成する。制御回路には、さらに、該遅延モ
ニタ回路の出力を前記ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのしきい値電圧差で補償するためのＰＮバ
ランス補償回路を備えるものとして、パスの遅延のモニ
タによる回路速度の補償を行うとともに、ＰＮバランス
補償回路によりＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのしきい値電圧差を解消することを可能とする。
ンジスタとＮＭＯＳトランジスタのしきい値電圧差を解
消するウェルバイアス制御回路として、ＣＭＯＳで構成
される主回路の領域の一部に、主回路を構成する過程で
ＣＭＯＳで構成される主回路のクリティカルパスを模擬
し、そのパスの遅延をモニタする遅延モニタ回路を含む
制御回路を形成する。制御回路には、さらに、該遅延モ
ニタ回路の出力を前記ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのしきい値電圧差で補償するためのＰＮバ
ランス補償回路を備えるものとして、パスの遅延のモニ
タによる回路速度の補償を行うとともに、ＰＮバランス
補償回路によりＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのしきい値電圧差を解消することを可能とする。
【０００５】
【発明の実施の形態】以下、本発明の実施例を図を参照
しながら説明する前に、本発明の半導体集積回路の基本
的な形態を図1を参照して説明する。
しながら説明する前に、本発明の半導体集積回路の基本
的な形態を図1を参照して説明する。
【０００６】図1において、１０は本発明の半導体集積
回路の主回路が構成されるべき領域であり、図では、主
回路の要素回路の例として、模式的にＣＭＯＳ構成のイ
ンバータを一つ示す。ここで、Ｖｄｄは電源電圧、Ｖｓ
ｓは接地電位である。１１は本発明の半導体集積回路の
制御回路が構成されるべき領域であり、主回路が構成さ
れるべき領域１０の一部を占有する形で構成される。図
では、制御回路１１が主回路１０の多くの要素を占めて
いるように見えるが、図の作成上このように見えるので
あって、実体は１％程度以下である。ここでは、制御回
路１１は主回路１０のＣＭＯＳ構成のインバータと同じ
構成のインバータを多段にカスケード接続した遅延回路
とウェルバイアス発生回路を代表例として模式的に示
す。多段にカスケード接続したインバータの段数は主回
路の中のもっとも大きい遅延を持つ回路（クリティカル
パスという）の遅延時間に対応する遅延時間を模擬でき
るものとする。ここでも、Ｖｄｄは電源電圧、Ｖｓｓは
接地電位である。ウェルバイアス発生回路は、後述する
ように、遅延回路およびＰＮバランス補償回路の出力に
応じてＰＭＯＳトランジスタとＮＭＯＳトランジスタの
しきい値電圧差を解消するに適切なＮウェルおよびＰウ
ェルのそれぞれのバイアス電圧ｖｂａｐ、ｖｂａｐを発
生し、これらが、それぞれ、制御回路１１および主回路
１０のＮウェルおよびＰウェルに供給される。
回路の主回路が構成されるべき領域であり、図では、主
回路の要素回路の例として、模式的にＣＭＯＳ構成のイ
ンバータを一つ示す。ここで、Ｖｄｄは電源電圧、Ｖｓ
ｓは接地電位である。１１は本発明の半導体集積回路の
制御回路が構成されるべき領域であり、主回路が構成さ
れるべき領域１０の一部を占有する形で構成される。図
では、制御回路１１が主回路１０の多くの要素を占めて
いるように見えるが、図の作成上このように見えるので
あって、実体は１％程度以下である。ここでは、制御回
路１１は主回路１０のＣＭＯＳ構成のインバータと同じ
構成のインバータを多段にカスケード接続した遅延回路
とウェルバイアス発生回路を代表例として模式的に示
す。多段にカスケード接続したインバータの段数は主回
路の中のもっとも大きい遅延を持つ回路（クリティカル
パスという）の遅延時間に対応する遅延時間を模擬でき
るものとする。ここでも、Ｖｄｄは電源電圧、Ｖｓｓは
接地電位である。ウェルバイアス発生回路は、後述する
ように、遅延回路およびＰＮバランス補償回路の出力に
応じてＰＭＯＳトランジスタとＮＭＯＳトランジスタの
しきい値電圧差を解消するに適切なＮウェルおよびＰウ
ェルのそれぞれのバイアス電圧ｖｂａｐ、ｖｂａｐを発
生し、これらが、それぞれ、制御回路１１および主回路
１０のＮウェルおよびＰウェルに供給される。
【０００７】（実施例１）図２は、図1で説明した制御
回路１１の第１の実施例を示すブロック図である。本実
施例は遅延モニタ回路２１、比較器２２、ＰＮバランス
補償回路２３、シフトレジスタ２４、ウェルバイアス発
生回路２５および加算回路２６から構成される。
回路１１の第１の実施例を示すブロック図である。本実
施例は遅延モニタ回路２１、比較器２２、ＰＮバランス
補償回路２３、シフトレジスタ２４、ウェルバイアス発
生回路２５および加算回路２６から構成される。
【０００８】遅延モニタ回路２１は、上述したように、
主回路１０のクリティカルパスを模擬するものであり、
クロック信号が入力される。このクロック信号は主回路
１０のクロック信号である。遅延モニタ回路２１から
は、従って、遅延信号として主回路１０のクリティカル
パスの遅延時間に対応した遅延を持つクロック信号が得
られる。比較器２２には遅延モニタ回路２１の遅延信号
とクロック信号とが入力される。比較器２２では、この
両信号の位相差を比較し、設計値より遅延時間が速いと
きにはｕｐ信号、遅いときはｄｏｗｎ信号を出力する。
シフトレジスタ２４はｕｐ信号およびｄｏｗｎ信号を受
けて、ｕｐ信号が１回入力されるごとに、ＰＭＯＳウェ
ルバイアス用制御信号であるａｄｒｐ信号およびＮＭＯ
Ｓウェルバイアス用制御信号であるａｄｒｎ信号を１段
階上昇させ、逆にｄｏｗｎ信号が１回入力されるごと
に、ａｄｒｐ信号およびａｄｒｎ信号を１段階下降させ
る。ＰＮバランス補償回路２３は、詳細は後で述べる
が、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのし
きい値電圧の差分信号であるｄｉｆｆ信号を出力する。
この差分信号であるｄｉｆｆ信号は、シフトレジスタ２
４のａｄｒｐ信号とａｄｒｎ信号が、ｄｉｆｆ信号に対
応する大きさの差を持つように作用し、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのしきい値電圧の差分を
反映させるために使用される。２６は加算回路であり、
この差分を反映させるための回路であり、シフトレジス
タ２４のａｄｒｎ信号にＰＮバランス補償回路２３の差
分信号ｄｉｆｆを図の極性で加算し、ａｄｒｎ信号をａ
ｄｒｎ’信号に変更する。差分信号ｄｉｆｆがプラスで
あれば、ａｄｒｐ信号とａｄｒｎ’信号との差は大きく
なり、差分信号ｄｉｆｆがマイナスであれば、ａｄｒｐ
信号とａｄｒｎ’信号との差は小さくなる。したがっ
て、比較器２２から得られる遅延時間の設計値からのず
れに対応したｕｐ信号およびｄｏｗｎ信号に対応したシ
フトレジスタ２４のａｄｒｐ信号と加算回路２６のａｄ
ｒｎ’信号とは、シフトレジスタ２４のａｄｒｐ信号と
ａｄｒｎ信号と比較して、差分信号ｄｉｆｆに対応した
大きさだけ修飾されたものとなる。ウェルバイアス発生
回路２５は、ａｄｒｐ信号を受けてＰＭＯＳウェルバイ
アス信号であるｖｂａｐを決定し、また、ａｄｒｎ’信
号を受けてＮＭＯＳウェルバイアス信号であるｖｂａｎ
を決定する。これらのウェルバイアス信号は、主回路１
０および遅延モニタ回路２１のウェル端子にｖｂａｐ信
号、ｖｂａｎ信号を供給する。すなわち、本発明では、
ウェルバイアス信号は遅延モニタ回路出力による遅延時
間のばらつきのみならず、ＰＭＯＳおよびＮＭＯＳトラ
ンジスタのしきい値電圧のばらつきに対してもこれを補
償することができる。
主回路１０のクリティカルパスを模擬するものであり、
クロック信号が入力される。このクロック信号は主回路
１０のクロック信号である。遅延モニタ回路２１から
は、従って、遅延信号として主回路１０のクリティカル
パスの遅延時間に対応した遅延を持つクロック信号が得
られる。比較器２２には遅延モニタ回路２１の遅延信号
とクロック信号とが入力される。比較器２２では、この
両信号の位相差を比較し、設計値より遅延時間が速いと
きにはｕｐ信号、遅いときはｄｏｗｎ信号を出力する。
シフトレジスタ２４はｕｐ信号およびｄｏｗｎ信号を受
けて、ｕｐ信号が１回入力されるごとに、ＰＭＯＳウェ
ルバイアス用制御信号であるａｄｒｐ信号およびＮＭＯ
Ｓウェルバイアス用制御信号であるａｄｒｎ信号を１段
階上昇させ、逆にｄｏｗｎ信号が１回入力されるごと
に、ａｄｒｐ信号およびａｄｒｎ信号を１段階下降させ
る。ＰＮバランス補償回路２３は、詳細は後で述べる
が、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのし
きい値電圧の差分信号であるｄｉｆｆ信号を出力する。
この差分信号であるｄｉｆｆ信号は、シフトレジスタ２
４のａｄｒｐ信号とａｄｒｎ信号が、ｄｉｆｆ信号に対
応する大きさの差を持つように作用し、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのしきい値電圧の差分を
反映させるために使用される。２６は加算回路であり、
この差分を反映させるための回路であり、シフトレジス
タ２４のａｄｒｎ信号にＰＮバランス補償回路２３の差
分信号ｄｉｆｆを図の極性で加算し、ａｄｒｎ信号をａ
ｄｒｎ’信号に変更する。差分信号ｄｉｆｆがプラスで
あれば、ａｄｒｐ信号とａｄｒｎ’信号との差は大きく
なり、差分信号ｄｉｆｆがマイナスであれば、ａｄｒｐ
信号とａｄｒｎ’信号との差は小さくなる。したがっ
て、比較器２２から得られる遅延時間の設計値からのず
れに対応したｕｐ信号およびｄｏｗｎ信号に対応したシ
フトレジスタ２４のａｄｒｐ信号と加算回路２６のａｄ
ｒｎ’信号とは、シフトレジスタ２４のａｄｒｐ信号と
ａｄｒｎ信号と比較して、差分信号ｄｉｆｆに対応した
大きさだけ修飾されたものとなる。ウェルバイアス発生
回路２５は、ａｄｒｐ信号を受けてＰＭＯＳウェルバイ
アス信号であるｖｂａｐを決定し、また、ａｄｒｎ’信
号を受けてＮＭＯＳウェルバイアス信号であるｖｂａｎ
を決定する。これらのウェルバイアス信号は、主回路１
０および遅延モニタ回路２１のウェル端子にｖｂａｐ信
号、ｖｂａｎ信号を供給する。すなわち、本発明では、
ウェルバイアス信号は遅延モニタ回路出力による遅延時
間のばらつきのみならず、ＰＭＯＳおよびＮＭＯＳトラ
ンジスタのしきい値電圧のばらつきに対してもこれを補
償することができる。
【０００９】本実施例では、ａｄｒｐ信号、ａｄｒｎ信
号が１段階上昇するとウェルバイアスｖｂａｐ信号電
圧、ｖｂａｎ信号電圧を所定電圧単位分深くする。ま
た、ａｄｒｐ信号、ａｄｒｎ信号が１段階下降するとウ
ェルバイアスｖｂａｐ信号電圧、ｖｂａｎ信号電圧を所
定電圧単位分浅くする。ここで、本明細書においては、
ウェルバイアスをＭＯＳＦＥＴの逆バイアス方向に大き
くすることを「ウェルバイアスを深くする」と、また順
バイアス方向に大きくすることを「ウェルバイアスを浅
くする」と表現する。このことから、ＣＭＯＳ回路はウ
ェルに逆バイアスを印加すると動作速度を遅くし、順バ
イアスを印加すると動作速度を速くすることがわかる。
号が１段階上昇するとウェルバイアスｖｂａｐ信号電
圧、ｖｂａｎ信号電圧を所定電圧単位分深くする。ま
た、ａｄｒｐ信号、ａｄｒｎ信号が１段階下降するとウ
ェルバイアスｖｂａｐ信号電圧、ｖｂａｎ信号電圧を所
定電圧単位分浅くする。ここで、本明細書においては、
ウェルバイアスをＭＯＳＦＥＴの逆バイアス方向に大き
くすることを「ウェルバイアスを深くする」と、また順
バイアス方向に大きくすることを「ウェルバイアスを浅
くする」と表現する。このことから、ＣＭＯＳ回路はウ
ェルに逆バイアスを印加すると動作速度を遅くし、順バ
イアスを印加すると動作速度を速くすることがわかる。
【００１０】図３は、図２のＰＮバランス補償回路２３
の一例を示すブロック図である。ＰＮバランス補償回路
２３は、論理しきい値検出回路３１、基準電圧発生回路
３２、比較器３３、差分検出回路３４、ＰＮバランス用
ウェルバイアス発生回路３５から構成される。
の一例を示すブロック図である。ＰＮバランス補償回路
２３は、論理しきい値検出回路３１、基準電圧発生回路
３２、比較器３３、差分検出回路３４、ＰＮバランス用
ウェルバイアス発生回路３５から構成される。
【００１１】論理しきい値検出回路３１は、ＣＭＯＳ回
路の論理しきい値電圧を検出し、その電圧をｖｌｏｇ信
号として出力する。基準電圧発生回路３２は、２種類の
基準電圧ｒｅｆａ信号とｒｅｆｂ信号を出力する。比較
器３３は、ｖｌｏｇ信号電圧とｒｅｆａ信号電圧、ｒｅ
ｆｂ信号電圧とを比較して、ｖｌｏｇ信号電圧がｒｅｆ
ａ信号電圧およびｒｅｆｂ信号電圧より高ければｕｐ信
号を出力し、逆に低ければｄｏｗｎ信号を出力する。ま
た、ｖｌｏｇ信号電圧がｒｅｆａ信号電圧とｒｅｆｂ信
号電圧の間にある場合はｕｐ信号およびｄｏｗｎ信号共
に出力しない。差分検出回路３４は、ｕｐ信号が１回入
力されるごとに、ａｄｒｓ信号を１段階上昇させ、逆に
ｄｏｗｎ信号が１回入力されるごとに、ａｄｒｓ信号を
１段階下降させる。また、標準値からのａｄｒｓ信号の
ずれ、すなわちｕｐ信号およびｄｏｗｎ信号の差をｄｉ
ｆｆ信号として出力する。ＰＮバランス用ウェルバイア
ス発生回路３５は、ａｄｒｓ信号を受けて、ＰＭＯＳウ
ェルバイアスであるｖｂｐ信号、ＮＭＯＳウェルバイア
スであるｖｂｎ信号を出力する。ａｄｒｓ信号が１段階
上昇するとｖｂｐ信号電圧、ｖｂｎ信号電圧を所定電圧
単位分深くし、ａｄｒｓ信号が１段階下降するとｖｂｐ
信号電圧、ｖｂｎ信号電圧を所定電圧単位分浅くする。
ｖｂｐ信号電圧およびｖｂｎ信号電圧の初期値としては
設計値が採用される。尚、図３ではｖｂｐ信号、ｖｂｎ
信号共に制御しているが、どちらか片方だけを制御して
もよい。
路の論理しきい値電圧を検出し、その電圧をｖｌｏｇ信
号として出力する。基準電圧発生回路３２は、２種類の
基準電圧ｒｅｆａ信号とｒｅｆｂ信号を出力する。比較
器３３は、ｖｌｏｇ信号電圧とｒｅｆａ信号電圧、ｒｅ
ｆｂ信号電圧とを比較して、ｖｌｏｇ信号電圧がｒｅｆ
ａ信号電圧およびｒｅｆｂ信号電圧より高ければｕｐ信
号を出力し、逆に低ければｄｏｗｎ信号を出力する。ま
た、ｖｌｏｇ信号電圧がｒｅｆａ信号電圧とｒｅｆｂ信
号電圧の間にある場合はｕｐ信号およびｄｏｗｎ信号共
に出力しない。差分検出回路３４は、ｕｐ信号が１回入
力されるごとに、ａｄｒｓ信号を１段階上昇させ、逆に
ｄｏｗｎ信号が１回入力されるごとに、ａｄｒｓ信号を
１段階下降させる。また、標準値からのａｄｒｓ信号の
ずれ、すなわちｕｐ信号およびｄｏｗｎ信号の差をｄｉ
ｆｆ信号として出力する。ＰＮバランス用ウェルバイア
ス発生回路３５は、ａｄｒｓ信号を受けて、ＰＭＯＳウ
ェルバイアスであるｖｂｐ信号、ＮＭＯＳウェルバイア
スであるｖｂｎ信号を出力する。ａｄｒｓ信号が１段階
上昇するとｖｂｐ信号電圧、ｖｂｎ信号電圧を所定電圧
単位分深くし、ａｄｒｓ信号が１段階下降するとｖｂｐ
信号電圧、ｖｂｎ信号電圧を所定電圧単位分浅くする。
ｖｂｐ信号電圧およびｖｂｎ信号電圧の初期値としては
設計値が採用される。尚、図３ではｖｂｐ信号、ｖｂｎ
信号共に制御しているが、どちらか片方だけを制御して
もよい。
【００１２】図４は、図３の論理しきい値検出回路３１
の一例を示している。ＰＭＯＳトランジスタ４１とＮＭ
ＯＳトランジスタ４２から構成されるＣＭＯＳインバー
タの出力端子と入力端子を短絡し、そのノードをｖｌｏ
ｇ信号とする。ｖｌｏｇ信号はＣＭＯＳインバータの論
理しきい値電圧の出力となる。論理しきい値電圧の一例
をあげるとＰＭＯＳトランジスタ４１のゲート幅をＮＭ
ＯＳトランジスタ４２の２倍とすると、論理しきい値電
圧はほぼ電源電圧の半分となるが、特にこの条件にはこ
だわらない。ＰＭＯＳトランジスタ４１のウェル電圧は
電源電圧Ｖｄｄに接続し、ＮＭＯＳトランジスタ４２の
ウェル電圧ｖｂｎ信号を制御することにより、ＣＭＯＳ
インバータの論理しきい値電圧を制御する。この例は、
図３のｖｂｎ信号のみにより制御する例である。
の一例を示している。ＰＭＯＳトランジスタ４１とＮＭ
ＯＳトランジスタ４２から構成されるＣＭＯＳインバー
タの出力端子と入力端子を短絡し、そのノードをｖｌｏ
ｇ信号とする。ｖｌｏｇ信号はＣＭＯＳインバータの論
理しきい値電圧の出力となる。論理しきい値電圧の一例
をあげるとＰＭＯＳトランジスタ４１のゲート幅をＮＭ
ＯＳトランジスタ４２の２倍とすると、論理しきい値電
圧はほぼ電源電圧の半分となるが、特にこの条件にはこ
だわらない。ＰＭＯＳトランジスタ４１のウェル電圧は
電源電圧Ｖｄｄに接続し、ＮＭＯＳトランジスタ４２の
ウェル電圧ｖｂｎ信号を制御することにより、ＣＭＯＳ
インバータの論理しきい値電圧を制御する。この例は、
図３のｖｂｎ信号のみにより制御する例である。
【００１３】論理しきい値検出回路３１は図４の回路例
に限らず、種々の回路形態で実現できる。たとえば、Ｐ
ＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２と
の関係を逆にして、ＰＭＯＳトランジスタ４１のウェル
電圧ｖｂｐ信号を制御することにより、ＣＭＯＳインバ
ータの論理しきい値電圧を制御するものとしても良い。
また、ＰＭＯＳトランジスタ４１のウェル電圧ｖｂｐ信
号とＮＭＯＳトランジスタ４２のウェル電圧ｖｂｎ信号
をともに制御することにより、ＣＭＯＳインバータの論
理しきい値電圧を制御するものとしても良い。さらに、
ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２
から構成され、ＰＭＯＳトランジスタ４１とＮＭＯＳト
ランジスタ４２のドレインをｖｌｏｇ信号とし、ＰＭＯ
Ｓトランジスタ４１のゲート電圧ｖｇｐ信号とＮＭＯＳ
トランジスタ４２のゲート信号ｖｇｎ信号を与える。Ｐ
ＭＯＳトランジスタ４１のウェル電圧は電源電圧Ｖｄｄ
に接続し、ＮＭＯＳトランジスタ４２のウェル電圧ｖｂ
ｎ信号を制御することにより、ｖｌｏｇ信号電圧を制御
するものとしても良い。この場合の論理しきい値電圧の
一例をあげると、ＰＭＯＳトランジスタ４１のゲート幅
をＮＭＯＳトランジスタ４２のゲート幅の２倍とし、ｖ
ｇｐ信号を電源電位、ｖｇｎ信号を接地電位とするとｖ
ｌｏｇ信号電圧は電源電圧のほぼ半分となるが、特にこ
の条件にはこだわらない。また、待機時にはｖｇｐ信号
を接地電位、ｖｇｎ信号を電源電位に固定することで貫
通電流をなくすことが可能となる。また、同様の構成の
下に、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジス
タ４２との関係を逆にして、ＰＭＯＳトランジスタ４１
のウェル電圧ｖｂｐ信号を制御することにより、ＣＭＯ
Ｓインバータの論理しきい値電圧を制御するものとして
も良い。さらに、同様の構成の下に、ＰＭＯＳトランジ
スタ４１のウェル電圧ｖｂｐ信号とＮＭＯＳトランジス
タ４２のウェル電圧ｖｂｎ信号を、ともに制御すること
により、ＣＭＯＳインバータの論理しきい値電圧を制御
するものとしても良い。
に限らず、種々の回路形態で実現できる。たとえば、Ｐ
ＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２と
の関係を逆にして、ＰＭＯＳトランジスタ４１のウェル
電圧ｖｂｐ信号を制御することにより、ＣＭＯＳインバ
ータの論理しきい値電圧を制御するものとしても良い。
また、ＰＭＯＳトランジスタ４１のウェル電圧ｖｂｐ信
号とＮＭＯＳトランジスタ４２のウェル電圧ｖｂｎ信号
をともに制御することにより、ＣＭＯＳインバータの論
理しきい値電圧を制御するものとしても良い。さらに、
ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２
から構成され、ＰＭＯＳトランジスタ４１とＮＭＯＳト
ランジスタ４２のドレインをｖｌｏｇ信号とし、ＰＭＯ
Ｓトランジスタ４１のゲート電圧ｖｇｐ信号とＮＭＯＳ
トランジスタ４２のゲート信号ｖｇｎ信号を与える。Ｐ
ＭＯＳトランジスタ４１のウェル電圧は電源電圧Ｖｄｄ
に接続し、ＮＭＯＳトランジスタ４２のウェル電圧ｖｂ
ｎ信号を制御することにより、ｖｌｏｇ信号電圧を制御
するものとしても良い。この場合の論理しきい値電圧の
一例をあげると、ＰＭＯＳトランジスタ４１のゲート幅
をＮＭＯＳトランジスタ４２のゲート幅の２倍とし、ｖ
ｇｐ信号を電源電位、ｖｇｎ信号を接地電位とするとｖ
ｌｏｇ信号電圧は電源電圧のほぼ半分となるが、特にこ
の条件にはこだわらない。また、待機時にはｖｇｐ信号
を接地電位、ｖｇｎ信号を電源電位に固定することで貫
通電流をなくすことが可能となる。また、同様の構成の
下に、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジス
タ４２との関係を逆にして、ＰＭＯＳトランジスタ４１
のウェル電圧ｖｂｐ信号を制御することにより、ＣＭＯ
Ｓインバータの論理しきい値電圧を制御するものとして
も良い。さらに、同様の構成の下に、ＰＭＯＳトランジ
スタ４１のウェル電圧ｖｂｐ信号とＮＭＯＳトランジス
タ４２のウェル電圧ｖｂｎ信号を、ともに制御すること
により、ＣＭＯＳインバータの論理しきい値電圧を制御
するものとしても良い。
【００１４】図５は、図３の基準電圧発生回路３２の一
例を示している。少なくとも３個以上の抵抗から構成さ
れ、電源電圧Ｖｄｄの分圧により、基準電圧ｒｅｆａ信
号、ｒｅｆｂ信号を出力する例である。
例を示している。少なくとも３個以上の抵抗から構成さ
れ、電源電圧Ｖｄｄの分圧により、基準電圧ｒｅｆａ信
号、ｒｅｆｂ信号を出力する例である。
【００１５】図６は、図２のウェルバイアス発生回路２
５の具体例を主体として、ＰＮバランス補償回路２３、
シフトレジスタ２４、ウェルバイアス発生回路２５およ
び加算回路２６の相互の関係の具体的な一例を示してい
る。図では、ウェルバイアス発生回路２５が１０段階の
ウェルバイアスを発生しうるものとした。これに対応し
て、シフトレジスタ２４はｕｐ信号およびｄｏｗｎ信号
を受けて、４ｂｉｔのａｄｒｐ信号を発生するものとし
た。また、この例では、ａｄｒｎ信号はａｄｒｐ信号と
同じものとした。ａｄｒｎ信号には加算回路２６により
ＰＮバランス補償回路２３の差分信号ｄｉｆｆが加算さ
れてａｄｒｎ’信号に変換される。差分信号ｄｉｆｆは
ａｄｒｐ信号のＬＳＤ側から３ｂｉｔとした。ウェルバ
イアス発生回路２５にはデコーダ２５１および２５２が
備えられ、ａｄｒｐ信号およびａｄｒｎ’信号に応じて
０から９までのいずれかの出力端子に信号が出力され
る。さらに、ウェルバイアス発生回路２５には、例示し
たように、０．１Ｖ刻みで１．１Ｖから２．０Ｖまでの
電圧源に接続された配線が備えられる。これらの電圧
は、スイッチで模式的に示すように、デコーダ２５１お
よび２５２の出力端子の０から９までのいずれに信号が
表れているかに応じてその一つが選択されて、それぞ
れ、ＮウェルバイアスｖｂａｐおよびＰウェルバイアス
ｖｂａｎとして各ウェル端子に供給される。たとえば、
デコーダ２５１の出力端子の８に信号が表れているとき
はＮウェルバイアスｖｂａｐは１．９Ｖとされ、デコー
ダ２５２の出力端子の７に信号が表れているときはＰウ
ェルバイアスｖｂａｎは１．８Ｖとされる。
５の具体例を主体として、ＰＮバランス補償回路２３、
シフトレジスタ２４、ウェルバイアス発生回路２５およ
び加算回路２６の相互の関係の具体的な一例を示してい
る。図では、ウェルバイアス発生回路２５が１０段階の
ウェルバイアスを発生しうるものとした。これに対応し
て、シフトレジスタ２４はｕｐ信号およびｄｏｗｎ信号
を受けて、４ｂｉｔのａｄｒｐ信号を発生するものとし
た。また、この例では、ａｄｒｎ信号はａｄｒｐ信号と
同じものとした。ａｄｒｎ信号には加算回路２６により
ＰＮバランス補償回路２３の差分信号ｄｉｆｆが加算さ
れてａｄｒｎ’信号に変換される。差分信号ｄｉｆｆは
ａｄｒｐ信号のＬＳＤ側から３ｂｉｔとした。ウェルバ
イアス発生回路２５にはデコーダ２５１および２５２が
備えられ、ａｄｒｐ信号およびａｄｒｎ’信号に応じて
０から９までのいずれかの出力端子に信号が出力され
る。さらに、ウェルバイアス発生回路２５には、例示し
たように、０．１Ｖ刻みで１．１Ｖから２．０Ｖまでの
電圧源に接続された配線が備えられる。これらの電圧
は、スイッチで模式的に示すように、デコーダ２５１お
よび２５２の出力端子の０から９までのいずれに信号が
表れているかに応じてその一つが選択されて、それぞ
れ、ＮウェルバイアスｖｂａｐおよびＰウェルバイアス
ｖｂａｎとして各ウェル端子に供給される。たとえば、
デコーダ２５１の出力端子の８に信号が表れているとき
はＮウェルバイアスｖｂａｐは１．９Ｖとされ、デコー
ダ２５２の出力端子の７に信号が表れているときはＰウ
ェルバイアスｖｂａｎは１．８Ｖとされる。
【００１６】図７は、図２のＰＮバランス補償回路２３
の別の例を示すブロック図であり、論理しきい値検出回
路３１、比較器７２、差分検出回路３４、ＰＮバランス
用ウェルバイアス発生回路３５から構成される。図３と
対比して明らかなように、この例では、基準電圧発生回
路３２に対応する回路が省略できるものとされている
が、これは比較器７２を基準電圧に対応する論理しきい
値電圧の異なる２種類のＣＭＯＳインバータで構成する
ことによって実現されている。図７の構成によるＰＮバ
ランス補償回路２３の動作は比較器７２の動作が図２の
比較器３３と異なるのみで、全体的な動作は図２のそれ
と同じである。
の別の例を示すブロック図であり、論理しきい値検出回
路３１、比較器７２、差分検出回路３４、ＰＮバランス
用ウェルバイアス発生回路３５から構成される。図３と
対比して明らかなように、この例では、基準電圧発生回
路３２に対応する回路が省略できるものとされている
が、これは比較器７２を基準電圧に対応する論理しきい
値電圧の異なる２種類のＣＭＯＳインバータで構成する
ことによって実現されている。図７の構成によるＰＮバ
ランス補償回路２３の動作は比較器７２の動作が図２の
比較器３３と異なるのみで、全体的な動作は図２のそれ
と同じである。
【００１７】図８は、図７における比較器７２の一例を
示す回路図である。比較器７２は、論理しきい値電圧の
異なる２種類のＣＭＯＳインバータ８１と８２とから構
成され、ＣＭＯＳインバータ８１の論理しきい値電圧は
ＣＭＯＳインバータ８２より高く設定されている。ｖｌ
ｏｇ信号電圧がＣＭＯＳインバータ８１の論理しきい値
電圧より高ければ、ｕｐ信号を出力し、逆にＣＭＯＳイ
ンバータ８２の論理しきい値電圧より低ければ、ｄｏｗ
ｎ信号を出力する。ｖｌｏｇ信号電圧がＣＭＯＳインバ
ータ８１とＣＭＯＳインバータ８２の論理しきい値電圧
の間にあれば、ｕｐ信号もｄｏｗｎ信号も出力しない。
すなわち、これらのしきい値を利用することで図３の基
準電圧発生回路３２に対応する回路を省略したものであ
る。
示す回路図である。比較器７２は、論理しきい値電圧の
異なる２種類のＣＭＯＳインバータ８１と８２とから構
成され、ＣＭＯＳインバータ８１の論理しきい値電圧は
ＣＭＯＳインバータ８２より高く設定されている。ｖｌ
ｏｇ信号電圧がＣＭＯＳインバータ８１の論理しきい値
電圧より高ければ、ｕｐ信号を出力し、逆にＣＭＯＳイ
ンバータ８２の論理しきい値電圧より低ければ、ｄｏｗ
ｎ信号を出力する。ｖｌｏｇ信号電圧がＣＭＯＳインバ
ータ８１とＣＭＯＳインバータ８２の論理しきい値電圧
の間にあれば、ｕｐ信号もｄｏｗｎ信号も出力しない。
すなわち、これらのしきい値を利用することで図３の基
準電圧発生回路３２に対応する回路を省略したものであ
る。
【００１８】なお、第１の実施例では、ａｄｒｐ信号お
よびａｄｒｎ信号の内、ａｄｒｎ信号をＰＮバランス補
償回路の出力で修飾するものとしたが、これはａｄｒｐ
信号を修飾するものとしても良い。いずれを修飾するか
に応じて修飾の仕方を考えれば良い。この点について
は、以下の実施例でも同じである。
よびａｄｒｎ信号の内、ａｄｒｎ信号をＰＮバランス補
償回路の出力で修飾するものとしたが、これはａｄｒｐ
信号を修飾するものとしても良い。いずれを修飾するか
に応じて修飾の仕方を考えれば良い。この点について
は、以下の実施例でも同じである。
【００１９】このように、遅延モニタ回路９１により、
ＣＭＯＳ ＬＳＩの動作速度の補償の信号を得るととも
に、これを、ＰＮバランス補償回路の信号で修飾するこ
とにより、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タのしきい値電圧差を解消することができる。
ＣＭＯＳ ＬＳＩの動作速度の補償の信号を得るととも
に、これを、ＰＮバランス補償回路の信号で修飾するこ
とにより、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タのしきい値電圧差を解消することができる。
【００２０】ここで、本実施例による制御効果を図９か
ら図１１を用いて簡単に説明する。
ら図１１を用いて簡単に説明する。
【００２１】図９は製造ばらつきに起因するデバイスの
しきい値電圧ばらつきに対するある回路の遅延時間のグ
ラフである。９１はＰＭＯＳ、ＮＭＯＳトランジスタの
しきい値電圧が設計値どおりである回路の遅延時間を示
す。ｐｍｏｓ標準ｎｍｏｓ標準として示すように、ほぼ
３.８ｎｓである。これに対して、ｐｍｏｓ低ｎｍｏｓ高
あるいはｐｍｏｓ高ｎｍｏｓ低では９２あるいは９３に
示すように、遅延時間がやや短縮あるいは伸びる。一
方、ｐｍｏｓ低ｎｍｏｓ低あるいはｐｍｏｓ高ｎｍｏｓ
高では９４あるいは９５に示すように、遅延時間が大幅
に短縮あるいは伸びる。ここで、「標準」、「低」ある
いは「高」とは、「トランジスタのしきい値電圧がほぼ
設計値どおり」、「トランジスタのしきい値電圧が設計
値よりある程度以上低い」あるいは「トランジスタのし
きい値電圧が設計値よりある程度以上高い」ことを意味
する。
しきい値電圧ばらつきに対するある回路の遅延時間のグ
ラフである。９１はＰＭＯＳ、ＮＭＯＳトランジスタの
しきい値電圧が設計値どおりである回路の遅延時間を示
す。ｐｍｏｓ標準ｎｍｏｓ標準として示すように、ほぼ
３.８ｎｓである。これに対して、ｐｍｏｓ低ｎｍｏｓ高
あるいはｐｍｏｓ高ｎｍｏｓ低では９２あるいは９３に
示すように、遅延時間がやや短縮あるいは伸びる。一
方、ｐｍｏｓ低ｎｍｏｓ低あるいはｐｍｏｓ高ｎｍｏｓ
高では９４あるいは９５に示すように、遅延時間が大幅
に短縮あるいは伸びる。ここで、「標準」、「低」ある
いは「高」とは、「トランジスタのしきい値電圧がほぼ
設計値どおり」、「トランジスタのしきい値電圧が設計
値よりある程度以上低い」あるいは「トランジスタのし
きい値電圧が設計値よりある程度以上高い」ことを意味
する。
【００２２】図１０は製造ばらつきに起因するデバイス
のしきい値電圧ばらつきに対するある回路のリーク電流
について同じように見たときののグラフである。１０１
はＰＭＯＳ、ＮＭＯＳトランジスタのしきい値電圧が設
計値どおりである回路のリーク電流を示す。ｐｍｏｓ標
準ｎｍｏｓ標準として示すように、ほぼ１００ｎＡであ
る。これに対して、ｐｍｏｓ低ｎｍｏｓ高あるいはｐｍ
ｏｓ高ｎｍｏｓ低では１０２あるいは１０３に示すよう
に、リーク電流が大きく増大し、一方、ｐｍｏｓ低ｎｍｏ
ｓ低あるいはｐｍｏｓ高ｎｍｏｓ高では１０４あるいは
１０５に示すように、リーク電流が大幅に増大しあるい
は減少する。
のしきい値電圧ばらつきに対するある回路のリーク電流
について同じように見たときののグラフである。１０１
はＰＭＯＳ、ＮＭＯＳトランジスタのしきい値電圧が設
計値どおりである回路のリーク電流を示す。ｐｍｏｓ標
準ｎｍｏｓ標準として示すように、ほぼ１００ｎＡであ
る。これに対して、ｐｍｏｓ低ｎｍｏｓ高あるいはｐｍ
ｏｓ高ｎｍｏｓ低では１０２あるいは１０３に示すよう
に、リーク電流が大きく増大し、一方、ｐｍｏｓ低ｎｍｏ
ｓ低あるいはｐｍｏｓ高ｎｍｏｓ高では１０４あるいは
１０５に示すように、リーク電流が大幅に増大しあるい
は減少する。
【００２３】先の特開２００１−１５６２６１のよう
に、動作速度（遅延時間）に対応してウェルバイアス制
御を行うと、遅延時間は、図９に白抜きの矢印で示すよ
うに、ｐｍｏｓ標準ｎｍｏｓ標準で示した遅延時間９１
に補償されるとともに、その結果１０４、１０５で示す
リーク電流も、図１０に実線矢印で示すように、ｐｍｏ
ｓ標準ｎｍｏｓ標準で示したリーク電流１０１に補償さ
れる。しかし、ｐｍｏｓ低ｎｍｏｓ高あるいはｐｍｏｓ
高ｎｍｏｓ低のように、遅延時間が９２あるいは９３に
示すように、やや短縮あるいは伸びる程度では、ｐｍｏ
ｓ標準ｎｍｏｓ標準の遅延時間とほとんど差異が無いた
め、遅延時間に対応したウェルバイアス制御の効果は実
質的に現れない。その結果、ｐｍｏｓ低ｎｍｏｓ高ある
いはｐｍｏｓ高ｎｍｏｓ低によるリーク電流１０２ある
いは１０３に対する補償はなされ図、図１０に示したと
おりとなる。
に、動作速度（遅延時間）に対応してウェルバイアス制
御を行うと、遅延時間は、図９に白抜きの矢印で示すよ
うに、ｐｍｏｓ標準ｎｍｏｓ標準で示した遅延時間９１
に補償されるとともに、その結果１０４、１０５で示す
リーク電流も、図１０に実線矢印で示すように、ｐｍｏ
ｓ標準ｎｍｏｓ標準で示したリーク電流１０１に補償さ
れる。しかし、ｐｍｏｓ低ｎｍｏｓ高あるいはｐｍｏｓ
高ｎｍｏｓ低のように、遅延時間が９２あるいは９３に
示すように、やや短縮あるいは伸びる程度では、ｐｍｏ
ｓ標準ｎｍｏｓ標準の遅延時間とほとんど差異が無いた
め、遅延時間に対応したウェルバイアス制御の効果は実
質的に現れない。その結果、ｐｍｏｓ低ｎｍｏｓ高ある
いはｐｍｏｓ高ｎｍｏｓ低によるリーク電流１０２ある
いは１０３に対する補償はなされ図、図１０に示したと
おりとなる。
【００２４】これに対して、本発明のように、ＰＭＯＳ
トランジスタ、ＮＭＯＳトランジスタのしきい値電圧に
差が生じたときは、このしきい値電圧差を解消するよう
にウェル電圧を制御すれば、リーク電流のばらつきは補
償できる。図１１は、このようにして、全てのリーク電
流１１１から１１５がｐｍｏｓ標準ｎｍｏｓ標準で示し
たリーク電流１０１に補償された状態を示す。
トランジスタ、ＮＭＯＳトランジスタのしきい値電圧に
差が生じたときは、このしきい値電圧差を解消するよう
にウェル電圧を制御すれば、リーク電流のばらつきは補
償できる。図１１は、このようにして、全てのリーク電
流１１１から１１５がｐｍｏｓ標準ｎｍｏｓ標準で示し
たリーク電流１０１に補償された状態を示す。
【００２５】（実施例２）図１２は、図1で説明した制
御回路１１の第２の実施例を示すブロック図である。本
実施例は遅延モニタ回路２１、比較器２２、ＰＮバラン
ス補償回路１２３、シフトレジスタ２４、ウェルバイア
ス発生回路２５および加算回路２６から構成される。
御回路１１の第２の実施例を示すブロック図である。本
実施例は遅延モニタ回路２１、比較器２２、ＰＮバラン
ス補償回路１２３、シフトレジスタ２４、ウェルバイア
ス発生回路２５および加算回路２６から構成される。
【００２６】図１２と図２とを対比して容易に分かるよ
うに、第２の実施例はＰＮバランス補償回路１２３にＮ
ウェル電圧ｖｂａｐが導入されている点を除けば、同じ
構成である。また、基本的な動作は第１の実施例と同じ
である。図１３は、図１２におけるＰＮバランス補償回
路１２３の一例を示すブロック図である。ＰＮバランス
補償回路１２３は、論理しきい値検出回路１３１、基準
電圧発生回路３２、比較器３３、差分検出回路３４、Ｐ
Ｎバランス用ウェルバイアス発生回路３５から構成され
る。図１３と図３とを対比して容易に分かるように、Ｐ
Ｎバランス用ウェルバイアス発生回路３５の出力の一つ
のｖｂｐが省略され、論理しきい値検出回路１３１がＰ
Ｎバランス用ウェルバイアス発生回路３５から与えられ
ていた電圧ｖｂｐに代えてＮウェル電圧ｖｂａｐが導入
されている点を除けば、同じ構成である。また、基本的
な動作は第１の実施例のＰＮバランス補償回路２３と同
じである。図１４は、図１３における論理しきい値検出
回路１３１の一例である。図１４も、図４で説明した論
理しきい値検出回路３１と同様、ＰＭＯＳトランジスタ
４１とＮＭＯＳトランジスタ４２から構成されるＣＭＯ
Ｓインバータの出力端子と入力端子を短絡し、そのノー
ドをｖｌｏｇ信号とする。ｖｌｏｇ信号はＣＭＯＳイン
バータの論理しきい値電圧の出力となる。図４では、Ｐ
ＭＯＳトランジスタ４１のウェル電圧は電源電圧Ｖｄｄ
に接続していたが、図１４では、ＰＭＯＳトランジスタ
４１のウェル電圧はＮウェル電圧ｖｂａｐで制御し、Ｎ
ＭＯＳトランジスタ４２のウェル電圧はＰＮバランス用
ウェルバイアス発生回路３５から与えられるｖｂｎ信号
電圧で制御することにより、ＣＭＯＳインバータの論理
しきい値電圧を制御する。
うに、第２の実施例はＰＮバランス補償回路１２３にＮ
ウェル電圧ｖｂａｐが導入されている点を除けば、同じ
構成である。また、基本的な動作は第１の実施例と同じ
である。図１３は、図１２におけるＰＮバランス補償回
路１２３の一例を示すブロック図である。ＰＮバランス
補償回路１２３は、論理しきい値検出回路１３１、基準
電圧発生回路３２、比較器３３、差分検出回路３４、Ｐ
Ｎバランス用ウェルバイアス発生回路３５から構成され
る。図１３と図３とを対比して容易に分かるように、Ｐ
Ｎバランス用ウェルバイアス発生回路３５の出力の一つ
のｖｂｐが省略され、論理しきい値検出回路１３１がＰ
Ｎバランス用ウェルバイアス発生回路３５から与えられ
ていた電圧ｖｂｐに代えてＮウェル電圧ｖｂａｐが導入
されている点を除けば、同じ構成である。また、基本的
な動作は第１の実施例のＰＮバランス補償回路２３と同
じである。図１４は、図１３における論理しきい値検出
回路１３１の一例である。図１４も、図４で説明した論
理しきい値検出回路３１と同様、ＰＭＯＳトランジスタ
４１とＮＭＯＳトランジスタ４２から構成されるＣＭＯ
Ｓインバータの出力端子と入力端子を短絡し、そのノー
ドをｖｌｏｇ信号とする。ｖｌｏｇ信号はＣＭＯＳイン
バータの論理しきい値電圧の出力となる。図４では、Ｐ
ＭＯＳトランジスタ４１のウェル電圧は電源電圧Ｖｄｄ
に接続していたが、図１４では、ＰＭＯＳトランジスタ
４１のウェル電圧はＮウェル電圧ｖｂａｐで制御し、Ｎ
ＭＯＳトランジスタ４２のウェル電圧はＰＮバランス用
ウェルバイアス発生回路３５から与えられるｖｂｎ信号
電圧で制御することにより、ＣＭＯＳインバータの論理
しきい値電圧を制御する。
【００２７】本実施例では、実施例１と同様に、ＣＭＯ
Ｓ ＬＳＩの遅延時間の補償およびＰＭＯＳトランジス
タとＮＭＯＳトランジスタのしきい値電圧差を解消する
ことができるのみならず、ｖｂａｐ信号をＰＮバランス
補償回路２３にフィードバックすることにより、遅延時
間を補償するためにｖｂａｐ信号、ｖｂａｎ信号が変化
した際に、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タのしきい値電圧差が再び生じても、その差を補償する
ことができる。
Ｓ ＬＳＩの遅延時間の補償およびＰＭＯＳトランジス
タとＮＭＯＳトランジスタのしきい値電圧差を解消する
ことができるのみならず、ｖｂａｐ信号をＰＮバランス
補償回路２３にフィードバックすることにより、遅延時
間を補償するためにｖｂａｐ信号、ｖｂａｎ信号が変化
した際に、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タのしきい値電圧差が再び生じても、その差を補償する
ことができる。
【００２８】尚、本実施例では、ｖｂａｐ信号をＰＮバ
ランス補償回路１２３に与えているが、ｖｂａｎ信号を
ＰＮバランス補償回路１２３に与えても良い。この場
合、これに対応して、図１４のウェル電圧をそれぞれ制
御すれば良い。
ランス補償回路１２３に与えているが、ｖｂａｎ信号を
ＰＮバランス補償回路１２３に与えても良い。この場
合、これに対応して、図１４のウェル電圧をそれぞれ制
御すれば良い。
【００２９】（実施例３）図１５は、図1で説明した制
御回路１１の第３の実施例を示すブロック図である。本
実施例は遅延モニタ回路２１、比較器２２、ＰＮバラン
ス補償回路２３、シフトレジスタ２４、およびウェルバ
イアス発生回路１５２５から構成される。
御回路１１の第３の実施例を示すブロック図である。本
実施例は遅延モニタ回路２１、比較器２２、ＰＮバラン
ス補償回路２３、シフトレジスタ２４、およびウェルバ
イアス発生回路１５２５から構成される。
【００３０】図１５と図２および図１２とを対比して容
易に分かるように、本実施例は、シフトレジスタ２４お
よびＰＮバランス補償回路２３の出力が、直接、ウェル
バイアス発生回路１５２５に導入された形となっている
ことを除けば、実施例１あるいは実施例２と同で構成で
ある。また、基本的な動作は第１、第２の実施例と同じ
である。本実施例は、シフトレジスタ２４の出力に応じ
たウェルバイアス発生回路２５の出力関係をＰＮバラン
ス補償回路２３の出力により加算回路２６により修飾す
るのに代えて、テーブルルックアップ方式でウェルバイ
アス発生回路１５２５の出力を得るものとする。
易に分かるように、本実施例は、シフトレジスタ２４お
よびＰＮバランス補償回路２３の出力が、直接、ウェル
バイアス発生回路１５２５に導入された形となっている
ことを除けば、実施例１あるいは実施例２と同で構成で
ある。また、基本的な動作は第１、第２の実施例と同じ
である。本実施例は、シフトレジスタ２４の出力に応じ
たウェルバイアス発生回路２５の出力関係をＰＮバラン
ス補償回路２３の出力により加算回路２６により修飾す
るのに代えて、テーブルルックアップ方式でウェルバイ
アス発生回路１５２５の出力を得るものとする。
【００３１】図１６は本実施例において採用できるパタ
ーンテーブルの例である。図１６においてｄｉｆｆはＰ
Ｎバランス補償回路２３の出力信号、ａｄｒｐおよびａ
ｄｒｎはシフトレジスタ２４の出力信号である。ここ
で、ａｄｒｐおよびａｄｒｎに示す０から９の数字は、
図６で説明したデコーダ２５１および２５２の出力端子
の番号に相当する。そして、この番号に対応して、図６
で説明したと同様に、ウェルバイアス電圧が出力され
る。また、ａｄｒｐおよびａｄｒｎは論理しきい値が設
計値にあるときにウェルバイアスとして与えるべき電圧
に対応した番号の組み合わせとされる。すなわち、図１
６の例では、ＰＮバランス補償回路２３の出力信号ｄｉ
ｆｆが０であるとき、ａｄｒｐおよびａｄｒｎは番号で
１だけ差を持つように設定されている。これは、図６の
例で言えば、ＰＭＯＳとＮＭＯＳの論理しきい値に０．
１Ｖの差が設計上あることを意味する。
ーンテーブルの例である。図１６においてｄｉｆｆはＰ
Ｎバランス補償回路２３の出力信号、ａｄｒｐおよびａ
ｄｒｎはシフトレジスタ２４の出力信号である。ここ
で、ａｄｒｐおよびａｄｒｎに示す０から９の数字は、
図６で説明したデコーダ２５１および２５２の出力端子
の番号に相当する。そして、この番号に対応して、図６
で説明したと同様に、ウェルバイアス電圧が出力され
る。また、ａｄｒｐおよびａｄｒｎは論理しきい値が設
計値にあるときにウェルバイアスとして与えるべき電圧
に対応した番号の組み合わせとされる。すなわち、図１
６の例では、ＰＮバランス補償回路２３の出力信号ｄｉ
ｆｆが０であるとき、ａｄｒｐおよびａｄｒｎは番号で
１だけ差を持つように設定されている。これは、図６の
例で言えば、ＰＭＯＳとＮＭＯＳの論理しきい値に０．
１Ｖの差が設計上あることを意味する。
【００３２】いま、ｄｉｆｆが０であり、ａｄｒｐおよ
びａｄｒｎが５および４である状態で、シフトレジスタ
２４からｕｐ信号が与えられると、ａｄｒｐおよびａｄ
ｒｎは１段階上昇させられて６および５を出力すること
になる。逆に、ｄｏｗｎ信号が与えられると、ａｄｒｐ
およびａｄｒｎは１段階下降させられて４および３を出
力することになる。この結果、ウェル電位は差は同じに
保ったままｕｐ信号およびｄｏｗｎ信号に応じて一段階
ずつ深くあるいは浅くされる。
びａｄｒｎが５および４である状態で、シフトレジスタ
２４からｕｐ信号が与えられると、ａｄｒｐおよびａｄ
ｒｎは１段階上昇させられて６および５を出力すること
になる。逆に、ｄｏｗｎ信号が与えられると、ａｄｒｐ
およびａｄｒｎは１段階下降させられて４および３を出
力することになる。この結果、ウェル電位は差は同じに
保ったままｕｐ信号およびｄｏｗｎ信号に応じて一段階
ずつ深くあるいは浅くされる。
【００３３】次に、ｄｉｆｆが０であり、ａｄｒｐおよ
びａｄｒｎが５および４である状態で、ＰＮバランス補
償回路２３の出力信号ｄｉｆｆが１に変わったとする
と、ａｄｒｐおよびａｄｒｎが５および３である状態に
変わる。すなわちｄｉｆｆ信号の１だけの変化がａｄｒ
ｎ信号を１だけ、差が大きくなる方向に変化させたわけ
である。逆に、ｄｉｆｆが−１に変わったとすると、ａ
ｄｒｐおよびａｄｒｎが５および５である状態に変わ
る。すなわちｄｉｆｆ信号の１だけの変化がａｄｒｎ信
号を１だけ、差が小さくなる方向に変化させたわけであ
る。この結果、ウェル電位はｄｉｆｆ信号に応じて差を
増加あるいは減少させるように作用する。なお、本実施
例のテーブルの初期値として出力する値はＰＭＯＳとＮ
ＭＯＳの論理しきい値に対応したものである。
びａｄｒｎが５および４である状態で、ＰＮバランス補
償回路２３の出力信号ｄｉｆｆが１に変わったとする
と、ａｄｒｐおよびａｄｒｎが５および３である状態に
変わる。すなわちｄｉｆｆ信号の１だけの変化がａｄｒ
ｎ信号を１だけ、差が大きくなる方向に変化させたわけ
である。逆に、ｄｉｆｆが−１に変わったとすると、ａ
ｄｒｐおよびａｄｒｎが５および５である状態に変わ
る。すなわちｄｉｆｆ信号の１だけの変化がａｄｒｎ信
号を１だけ、差が小さくなる方向に変化させたわけであ
る。この結果、ウェル電位はｄｉｆｆ信号に応じて差を
増加あるいは減少させるように作用する。なお、本実施
例のテーブルの初期値として出力する値はＰＭＯＳとＮ
ＭＯＳの論理しきい値に対応したものである。
【００３４】（実施例４）図１７は、図1で説明した制
御回路１１の第４の実施例を示すブロック図である。本
実施例は、遅延モニタ回路１７２１、比較器２２、ＰＮ
バランス補償回路２３、シフトレジスタ２４、ウェルバ
イアス発生回路２５および加算回路２６から構成され
る。
御回路１１の第４の実施例を示すブロック図である。本
実施例は、遅延モニタ回路１７２１、比較器２２、ＰＮ
バランス補償回路２３、シフトレジスタ２４、ウェルバ
イアス発生回路２５および加算回路２６から構成され
る。
【００３５】図１７と図２とを対比して容易に分かるよ
うに、第４の実施例はブロック構成上は差異は無く、ま
た、基本的な動作は第１の実施例と同じである。ただ
し、本実施例の遅延モニタ回路１７２１は複数の遅延回
路を内蔵しており、主回路のクリティカルパスが電源電
圧の変動などの要因により他のパスと入れ替わった場合
でもそのクリティカルパスの変化に対応したウェルバイ
アス電圧を発生させることができる。
うに、第４の実施例はブロック構成上は差異は無く、ま
た、基本的な動作は第１の実施例と同じである。ただ
し、本実施例の遅延モニタ回路１７２１は複数の遅延回
路を内蔵しており、主回路のクリティカルパスが電源電
圧の変動などの要因により他のパスと入れ替わった場合
でもそのクリティカルパスの変化に対応したウェルバイ
アス電圧を発生させることができる。
【００３６】図１８は、図１７における遅延モニタ回路
１７２１の一例を示すブロック図である。この例では、
図１で説明した遅延回路に対応するパスがパスＡ１８
１、パスＢ１８２、---、パスＮ１８Ｎと備えられ、そ
れぞれ、クロック信号を入力される。また、それぞれの
パスは、主回路１０の中で代表すべきクリティカルパス
を持つ回路に対応した構成とされている。各パス１８
１、---、１８Ｎの出力はＡＮＤゲート１８０に加えら
れる。したがって、ＡＮＤゲート１８０は、全てのパス
１８１、---、１８Ｎが出力を生じたとき、すなわち、
もっとも遅延の大きいパスが出力を生じたときにはじめ
て出力を生ずる。
１７２１の一例を示すブロック図である。この例では、
図１で説明した遅延回路に対応するパスがパスＡ１８
１、パスＢ１８２、---、パスＮ１８Ｎと備えられ、そ
れぞれ、クロック信号を入力される。また、それぞれの
パスは、主回路１０の中で代表すべきクリティカルパス
を持つ回路に対応した構成とされている。各パス１８
１、---、１８Ｎの出力はＡＮＤゲート１８０に加えら
れる。したがって、ＡＮＤゲート１８０は、全てのパス
１８１、---、１８Ｎが出力を生じたとき、すなわち、
もっとも遅延の大きいパスが出力を生じたときにはじめ
て出力を生ずる。
【００３７】本発明が対象とするような半導体集積回路
装置では、電源電圧、温度などの回路動作環境が変化す
ると、設計上の主回路のクリティカルパスが他のパスと
入れ替わる恐れがある。このような事態に対処するため
には、遅延モニタ回路１７２１は、図１８に示すよう
に、回路動作環境によっては主回路のクリティカルパス
となりうるパスを模擬したパスを少なくとも２つ以上持
ち、そのパスの中からその時の回路動作環境において、
最も遅延量の大きなパスを選択する機能を持つものとし
てこの変化に対応した最適の遅延を持つパスを選択でき
るようにすることが必要である。なお、図１８では最も
遅延量の大きなパスを選択する回路としてＡＮＤゲート
１８０を示しているが、同等の機能を実現する回路であ
れば、特にこれにこだわらない。
装置では、電源電圧、温度などの回路動作環境が変化す
ると、設計上の主回路のクリティカルパスが他のパスと
入れ替わる恐れがある。このような事態に対処するため
には、遅延モニタ回路１７２１は、図１８に示すよう
に、回路動作環境によっては主回路のクリティカルパス
となりうるパスを模擬したパスを少なくとも２つ以上持
ち、そのパスの中からその時の回路動作環境において、
最も遅延量の大きなパスを選択する機能を持つものとし
てこの変化に対応した最適の遅延を持つパスを選択でき
るようにすることが必要である。なお、図１８では最も
遅延量の大きなパスを選択する回路としてＡＮＤゲート
１８０を示しているが、同等の機能を実現する回路であ
れば、特にこれにこだわらない。
【００３８】図１９（ａ），（ｂ）に主回路のクリティ
カルパスが他のパスと入れ替わる様子を二つのパスにつ
いて示す。図１９（ａ）において１９１，１９２は電源
電圧に対する主回路中のパスＡ，パスＢの遅延時間特性
である。電源電圧がＣ点より低い領域を領域Ｄ、Ｃ点よ
り高い領域を領域Ｅとすると、領域Ｄでは１９１（パス
Ａ）の方が遅延時間が大きいため、パスＡが主回路のク
リティカルパスであり、領域Ｅでは１９２（パスＢ）方
が遅延時間が大きいため、パスＢがクリティカルパスと
なる。このような特性を持つ主回路に対して、一つのパ
ス，たとえばパスＡだけで遅延モニタ回路を構成してウ
エルバイアスを制御したのでは、領域Ｄでは適切な制御
ができていても、領域Ｅでは主回路のクリティカルパス
を正しく模擬していないため、ウエルバイアスの適切な
制御ができないことになる。
カルパスが他のパスと入れ替わる様子を二つのパスにつ
いて示す。図１９（ａ）において１９１，１９２は電源
電圧に対する主回路中のパスＡ，パスＢの遅延時間特性
である。電源電圧がＣ点より低い領域を領域Ｄ、Ｃ点よ
り高い領域を領域Ｅとすると、領域Ｄでは１９１（パス
Ａ）の方が遅延時間が大きいため、パスＡが主回路のク
リティカルパスであり、領域Ｅでは１９２（パスＢ）方
が遅延時間が大きいため、パスＢがクリティカルパスと
なる。このような特性を持つ主回路に対して、一つのパ
ス，たとえばパスＡだけで遅延モニタ回路を構成してウ
エルバイアスを制御したのでは、領域Ｄでは適切な制御
ができていても、領域Ｅでは主回路のクリティカルパス
を正しく模擬していないため、ウエルバイアスの適切な
制御ができないことになる。
【００３９】本実施例では、図１９（ｂ）に示すよう
に、回路動作時の電源電圧に対応して自動的に、遅延時
間の大きなパスを選択し、その遅延時間をＭＯＮＯＵＴ
信号として検出するから、主回路のクリティカルパスが
他のパスと入れ替わっても、常に主回路のクリティカル
パスに対する遅延をモニタすることができ、回路動作速
度を設計値に補償することが可能となる。
に、回路動作時の電源電圧に対応して自動的に、遅延時
間の大きなパスを選択し、その遅延時間をＭＯＮＯＵＴ
信号として検出するから、主回路のクリティカルパスが
他のパスと入れ替わっても、常に主回路のクリティカル
パスに対する遅延をモニタすることができ、回路動作速
度を設計値に補償することが可能となる。
【００４０】本実施例は、最大の遅延を選択するという
点を除けば、動作は実施例１と同じであるから、主回路
のクリティカルパスが電源電圧の変動などの要因により
他のパスと入れ替わった場合でもそのクリティカルパス
の変化に対応し、且つ、ＰＮバランス補償のなされた、
より適切なウエル電圧を与えることができる。
点を除けば、動作は実施例１と同じであるから、主回路
のクリティカルパスが電源電圧の変動などの要因により
他のパスと入れ替わった場合でもそのクリティカルパス
の変化に対応し、且つ、ＰＮバランス補償のなされた、
より適切なウエル電圧を与えることができる。
【００４１】（実施例５）図２０は、図1で説明した制
御回路１１の第５の実施例を示すブロック図である。本
実施例は遅延モニタ回路２０２１、比較器２２、ＰＮバ
ランス補償回路２３、シフトレジスタ２４、ウェルバイ
アス発生回路２５、加算回路２６および電源電圧発生回
路２００１から構成される。
御回路１１の第５の実施例を示すブロック図である。本
実施例は遅延モニタ回路２０２１、比較器２２、ＰＮバ
ランス補償回路２３、シフトレジスタ２４、ウェルバイ
アス発生回路２５、加算回路２６および電源電圧発生回
路２００１から構成される。
【００４２】図２０と図２とを対比して容易に分かるよ
うに、本実施例は、電源電圧発生回路２００１が付加さ
れてシフトレジスタ２４の出力ａｄｒｐまたはａｄｒｎ
を代表するａｄｒに応じてＬＳＩの電源電圧ｖｄｄを制
御するものとされている点、および、遅延モニタ回路２
０２１がウェルバイアス発生回路２５の出力するウェル
電圧ｖｂａｐおよびｖｂａｎをフィードバックされるの
みならず、電源電圧発生回路２００１の出力電圧ｖｄｄ
をもフィードバックされる点を除けば、実施例１と同で
構成である。また、基本的な動作は第１の実施例と同じ
である。
うに、本実施例は、電源電圧発生回路２００１が付加さ
れてシフトレジスタ２４の出力ａｄｒｐまたはａｄｒｎ
を代表するａｄｒに応じてＬＳＩの電源電圧ｖｄｄを制
御するものとされている点、および、遅延モニタ回路２
０２１がウェルバイアス発生回路２５の出力するウェル
電圧ｖｂａｐおよびｖｂａｎをフィードバックされるの
みならず、電源電圧発生回路２００１の出力電圧ｖｄｄ
をもフィードバックされる点を除けば、実施例１と同で
構成である。また、基本的な動作は第１の実施例と同じ
である。
【００４３】本実施例では、シフトレジスタ２４の出力
ａｄｒｐ、ａｄｒｎおよびａｄｒは初期値としては、主
回路のＬＳＩ設計値に対応したものである。そして、こ
れらに対応したウェル電圧ｖｂａｐ、ｖｂａｎおよび電
源電圧ｖｄｄも設計値に対応したものである。クリティ
カルパスを模擬した遅延モニタ回路１７２１に対して、
本実施例では、電源電圧発生回路２００１の出力電圧ｖ
ｄｄをもフィードバックされるから、電源電圧の変化に
対して何らの操作を要することなく、この変化に対応し
た遅延時間を持つ遅延信号が得られるから、電源電圧、
温度などの回路動作環境の変化に対応して最適のウェル
バイアス電圧をもつＬＳＩを実現できる。
ａｄｒｐ、ａｄｒｎおよびａｄｒは初期値としては、主
回路のＬＳＩ設計値に対応したものである。そして、こ
れらに対応したウェル電圧ｖｂａｐ、ｖｂａｎおよび電
源電圧ｖｄｄも設計値に対応したものである。クリティ
カルパスを模擬した遅延モニタ回路１７２１に対して、
本実施例では、電源電圧発生回路２００１の出力電圧ｖ
ｄｄをもフィードバックされるから、電源電圧の変化に
対して何らの操作を要することなく、この変化に対応し
た遅延時間を持つ遅延信号が得られるから、電源電圧、
温度などの回路動作環境の変化に対応して最適のウェル
バイアス電圧をもつＬＳＩを実現できる。
【００４４】なお、実施例４あるいは実施例５において
も、加算回路に代えて、テーブルルックアップ方式とし
ても良いことは言うまでも無かろう。
も、加算回路に代えて、テーブルルックアップ方式とし
ても良いことは言うまでも無かろう。
【００４５】
【発明の効果】本発明では、動作速度を所望の速度に補
償するとともにＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのしきい値電圧差を解消するようにＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタにそれぞれウェルバイ
アスが供給されるＣＭＯＳ ＬＳＩが実現できる。
償するとともにＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのしきい値電圧差を解消するようにＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタにそれぞれウェルバイ
アスが供給されるＣＭＯＳ ＬＳＩが実現できる。
【図１】本発明の半導体集積回路の基本的な形態を示す
図。
図。
【図２】図1で説明した制御回路１１の第１の実施例を
示すブロック図。
示すブロック図。
【図３】図２のＰＮバランス補償回路２３の一例を示す
ブロック図。
ブロック図。
【図４】図３の論理しきい値検出回路３１の一例を示す
図。
図。
【図５】図３の基準電圧発生回路３２の一例を示す図。
【図６】図３のウェルバイアス発生回路２５の具体例を
主体として、ＰＮバランス補償回路２３、シフトレジス
タ２４、ウェルバイアス発生回路２５および加算回路２
６の相互の関係の具体的な一例を示す図。
主体として、ＰＮバランス補償回路２３、シフトレジス
タ２４、ウェルバイアス発生回路２５および加算回路２
６の相互の関係の具体的な一例を示す図。
【図７】図２のＰＮバランス補償回路２３の別の例を示
すブロック図。
すブロック図。
【図８】図７における比較器７２の一例を示す回路図。
【図９】第１の実施例による制御効果を説明するための
図。
図。
【図１０】第１の実施例による制御効果を説明するため
の図。
の図。
【図１１】第１の実施例による制御効果を説明するため
の図。
の図。
【図１２】図1で説明した制御回路１１の第２の実施例
を示すブロック図。
を示すブロック図。
【図１３】図１２におけるＰＮバランス補償回路１２３
の一例を示すブロック図。
の一例を示すブロック図。
【図１４】図１３における論理しきい値検出回路１３１
の一例を示す図。
の一例を示す図。
【図１５】図1で説明した制御回路１１の第３の実施例
を示すブロック図。
を示すブロック図。
【図１６】第３の実施例において採用できるパターンテ
ーブルの例を示す図。
ーブルの例を示す図。
【図１７】図1で説明した制御回路１１の第４の実施例
を示すブロック図。
を示すブロック図。
【図１８】図１７における遅延モニタ回路１７２１の一
例を示すブロック図。
例を示すブロック図。
【図１９】（ａ），（ｂ）は主回路のクリティカルパス
が他のパスと入れ替わる様子を二つのパスについて示す
図。
が他のパスと入れ替わる様子を二つのパスについて示す
図。
【図２０】図1で説明した制御回路１１の第５の実施例
を示すブロック図。
を示すブロック図。
１０：本発明の半導体集積回路の主回路が構成されるべ
き領域、１１：本発明の半導体集積回路の制御回路が構
成されるべき領域、２１，１７２１，２０２１：遅延モ
ニタ回路、２２，３３，７２：比較器、２３，１２３：
ＰＮバランス補償回路、２４：シフトレジスタ、２５，
１５２５：ウェルバイアス発生回路、２６：加算回路、
３１，１３１：論理しきい値検出回路、３２：基準電圧
発生回路、３４：差分検出回路、３５，１３５：ＰＮバ
ランス用ウェルバイアス発生回路、４１：ＰＭＯＳトラ
ンジスタ、４２：ＮＭＯＳトランジスタ、８１，８２：
ＣＭＯＳインバータ、２５１，２５２：デコーダ、１８
１，１８２，１８３：回路パス、１８４：ＡＮＤゲー
ト、２００１：電源電圧発生回路。
き領域、１１：本発明の半導体集積回路の制御回路が構
成されるべき領域、２１，１７２１，２０２１：遅延モ
ニタ回路、２２，３３，７２：比較器、２３，１２３：
ＰＮバランス補償回路、２４：シフトレジスタ、２５，
１５２５：ウェルバイアス発生回路、２６：加算回路、
３１，１３１：論理しきい値検出回路、３２：基準電圧
発生回路、３４：差分検出回路、３５，１３５：ＰＮバ
ランス用ウェルバイアス発生回路、４１：ＰＭＯＳトラ
ンジスタ、４２：ＮＭＯＳトランジスタ、８１，８２：
ＣＭＯＳインバータ、２５１，２５２：デコーダ、１８
１，１８２，１８３：回路パス、１８４：ＡＮＤゲー
ト、２００１：電源電圧発生回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 石橋 孝一郎
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F038 BB04 BB05 DF01 DT08 DT12
EZ20
5F048 AB03 AB04 AB10 AC03 BB14
BE09
5J055 AX00 BX17 CX27 DX22 DX56
EX07 EY01 EZ10 EZ33 EZ50
EZ53 FX19 FX38 GX01 GX02
GX06
Claims (9)
- 【請求項１】ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタよりなるＣＭＯＳを主体として構成される主回
路を構成するための領域の一部に、前記ＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタのウェルバイアスを
制御するための制御回路を、前記主回路を構成する過程
で構成した半導体集積回路装置であって、前記制御回路
は前記主回路中に構成されている最長の遅延時間を持つ
クリティカルパスの遅延時間の設計値からのずれを検出
し、且つ、このずれに応じて前記ウェルバイアスを決定
する手段を備えるとともに、前記ＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタのしきい値電圧の差分を検
出する手段を備えて、該差分出力に応じて前記ウェルバ
イアスを修正する機能を持つものであることを特徴とす
る半導体集積回路装置。 - 【請求項２】前記ＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタのしきい値電圧の差分を検出する手段は、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列接
続されているＣＭＯＳインバータ回路の出力電圧をＣＭ
ＯＳインバータ回路の論理しきい値として出力する手
段、該論理しきい値が所定の基準電圧を超えて増加ある
いは減少するのに対応して前記差分として出力する手段
および前記差分出力に対応して前記ＣＭＯＳインバータ
のトランジスタのウェル電圧を変更する手段を備える請
求項１に記載の半導体集積回路装置。 - 【請求項３】前記ＣＭＯＳインバータのトランジスタの
ウェル電圧が前記主回路の前記ＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタのウェル電圧によっても変更
される請求項２に記載の半導体集積回路装置。 - 【請求項４】前記差分出力に応じて前記ウェルバイアス
を修正する機能が、前記最長の遅延時間を持つクリティ
カルパスの遅延時間の設計値からのずれの検出値に、前
記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの
しきい値電圧の差分を加算する手段によって実行される
請求項１に記載の半導体集積回路装置。 - 【請求項５】前記差分出力に応じて前記ウェルバイアス
を修正する機能が、前記最長の遅延時間を持つクリティ
カルパスの遅延時間の設計値からのずれの検出値と、前
記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの
しきい値電圧の差分とをパラメータとするテーブルルッ
クアップ機能により実行される請求項１に記載の半導体
集積回路装置。 - 【請求項６】前記主回路中に構成されている最長の遅延
時間を持つクリティカルパスの遅延時間の設計値からの
ずれが、前記制御回路に構成された多段にカスケード接
続されたＣＭＯＳインバータによって検出される請求項
１に記載の半導体集積回路装置。 - 【請求項７】前記多段にカスケード接続されたＣＭＯＳ
インバータのＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのそれぞれのウェル電位が、前記ＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタのしきい値電圧の差分
出力に応じて修正されたウェルバイアスである請求項６
に記載の半導体集積回路装置。 - 【請求項８】前記主回路中に構成されている最長の遅延
時間を持つクリティカルパスの遅延時間の設計値からの
ずれを検出し、且つ、このずれに応じて前記ＰＭＯＳト
ランジスタおよびＮＭＯＳトランジスタの駆動電源電圧
を制御する手段が付加されるとともに、該制御された駆
動電源電圧が前記多段にカスケード接続されたＣＭＯＳ
インバータのＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのそれぞれの駆動電源電圧としてフィードバックさ
れた請求項７に記載の半導体集積回路装置。 - 【請求項９】前記主回路中に構成されている最長の遅延
時間を持つクリティカルパスとなりうる複数パスの遅延
時間の設計値からのずれの内、最長のものを選択して採
用する手段が付加された請求項１ないし８のいずれかに
記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001336208A JP4090231B2 (ja) | 2001-11-01 | 2001-11-01 | 半導体集積回路装置 |
| TW091132081A TWI286841B (en) | 2001-11-01 | 2002-10-29 | Semiconductor integrated circuit device |
| US10/284,207 US6653890B2 (en) | 2001-11-01 | 2002-10-31 | Well bias control circuit |
| KR1020020066739A KR100888806B1 (ko) | 2001-11-01 | 2002-10-31 | 반도체 집적회로 장치 및 웰 바이어스 전압 출력방법 |
| US10/671,477 US6847252B1 (en) | 2001-11-01 | 2003-09-29 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001336208A JP4090231B2 (ja) | 2001-11-01 | 2001-11-01 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003142598A true JP2003142598A (ja) | 2003-05-16 |
| JP4090231B2 JP4090231B2 (ja) | 2008-05-28 |
Family
ID=19151070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001336208A Expired - Fee Related JP4090231B2 (ja) | 2001-11-01 | 2001-11-01 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6653890B2 (ja) |
| JP (1) | JP4090231B2 (ja) |
| KR (1) | KR100888806B1 (ja) |
| TW (1) | TWI286841B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007052334A1 (ja) * | 2005-11-01 | 2007-05-10 | Fujitsu Limited | 論理セルの構成処理方法、及び、プログラム |
| JP2007281267A (ja) * | 2006-04-10 | 2007-10-25 | Nec Electronics Corp | 半導体集積回路装置及び基板バイアス制御方法 |
| JP2008507117A (ja) * | 2004-06-15 | 2008-03-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 性能パラメータの２値制御のための制御方式 |
| WO2008133167A1 (ja) * | 2007-04-23 | 2008-11-06 | Renesas Technology Corp. | 半導体装置、および半導体装置の製造方法 |
| JP2010282684A (ja) * | 2009-06-03 | 2010-12-16 | Toshiba Corp | 半導体記憶装置 |
| US8004351B2 (en) | 2006-12-28 | 2011-08-23 | Nec Corporation | Semiconductor integrated circuit device and power supply voltage control system |
| CN108075754A (zh) * | 2016-11-07 | 2018-05-25 | 意法半导体(克洛尔2)公司 | 用于集成电路本体偏置的方法和电路 |
| WO2021038349A1 (ja) * | 2019-08-23 | 2021-03-04 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の動作方法 |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112978B1 (en) | 2002-04-16 | 2006-09-26 | Transmeta Corporation | Frequency specific closed loop feedback control of integrated circuits |
| US7120804B2 (en) * | 2002-12-23 | 2006-10-10 | Intel Corporation | Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency |
| US7949864B1 (en) | 2002-12-31 | 2011-05-24 | Vjekoslav Svilan | Balanced adaptive body bias control |
| US7205758B1 (en) | 2004-02-02 | 2007-04-17 | Transmeta Corporation | Systems and methods for adjusting threshold voltage |
| US6965264B1 (en) * | 2003-06-30 | 2005-11-15 | National Semiconductor Corporation | Adaptive threshold scaling circuit |
| JP4321678B2 (ja) * | 2003-08-20 | 2009-08-26 | パナソニック株式会社 | 半導体集積回路 |
| JP2005166698A (ja) * | 2003-11-28 | 2005-06-23 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2005164357A (ja) * | 2003-12-02 | 2005-06-23 | Seiko Instruments Inc | 電圧検出回路 |
| US7649402B1 (en) | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
| US7015741B2 (en) * | 2003-12-23 | 2006-03-21 | Intel Corporation | Adaptive body bias for clock skew compensation |
| US7859062B1 (en) | 2004-02-02 | 2010-12-28 | Koniaris Kleanthes G | Systems and methods for integrated circuits comprising multiple body biasing domains |
| US7816742B1 (en) | 2004-09-30 | 2010-10-19 | Koniaris Kleanthes G | Systems and methods for integrated circuits comprising multiple body biasing domains |
| US20050225376A1 (en) * | 2004-04-08 | 2005-10-13 | Ati Technologies, Inc. | Adaptive supply voltage body bias apparatus and method thereof |
| US7129745B2 (en) * | 2004-05-19 | 2006-10-31 | Altera Corporation | Apparatus and methods for adjusting performance of integrated circuits |
| US7348827B2 (en) * | 2004-05-19 | 2008-03-25 | Altera Corporation | Apparatus and methods for adjusting performance of programmable logic devices |
| US7326972B2 (en) * | 2004-06-30 | 2008-02-05 | Intel Corporation | Interconnect structure in integrated circuits |
| US7509504B1 (en) | 2004-09-30 | 2009-03-24 | Transmeta Corporation | Systems and methods for control of integrated circuits comprising body biasing systems |
| US20060066388A1 (en) * | 2004-09-30 | 2006-03-30 | Intel Corporation | System and method for applying within-die adaptive body bias |
| US20060119382A1 (en) * | 2004-12-07 | 2006-06-08 | Shumarayev Sergey Y | Apparatus and methods for adjusting performance characteristics of programmable logic devices |
| US7404114B2 (en) * | 2005-02-15 | 2008-07-22 | International Business Machines Corporation | System and method for balancing delay of signal communication paths through well voltage adjustment |
| US7212040B2 (en) * | 2005-05-16 | 2007-05-01 | Intelliserv, Inc. | Stabilization of state-holding circuits at high temperatures |
| US7495465B2 (en) | 2005-07-22 | 2009-02-24 | Freescale Semiconductor, Inc. | PVT variation detection and compensation circuit |
| US7388419B2 (en) * | 2005-07-22 | 2008-06-17 | Freescale Semiconductor, Inc | PVT variation detection and compensation circuit |
| US7446592B2 (en) | 2005-07-22 | 2008-11-04 | Freescale Semiconductor, Inc. | PVT variation detection and compensation circuit |
| US20070139098A1 (en) * | 2005-12-15 | 2007-06-21 | P.A. Semi, Inc. | Wearout compensation mechanism using back bias technique |
| KR100735754B1 (ko) * | 2006-02-03 | 2007-07-06 | 삼성전자주식회사 | 센스 앰프 플립 플롭 |
| US7495471B2 (en) | 2006-03-06 | 2009-02-24 | Altera Corporation | Adjustable transistor body bias circuitry |
| US7330049B2 (en) * | 2006-03-06 | 2008-02-12 | Altera Corporation | Adjustable transistor body bias generation circuitry with latch-up prevention |
| US7355437B2 (en) | 2006-03-06 | 2008-04-08 | Altera Corporation | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
| US7394283B2 (en) * | 2006-08-25 | 2008-07-01 | International Business Machines Corporation | CML to CMOS signal converter |
| KR100817058B1 (ko) * | 2006-09-05 | 2008-03-27 | 삼성전자주식회사 | 룩업 테이블을 이용한 바디 바이어싱 제어회로 및 이의바디 바이어싱 제어방법 |
| US7467366B2 (en) * | 2006-09-26 | 2008-12-16 | International Business Machines Corporation | Method for generating a timing path software monitor for identifying a critical timing path in hardware devices coupled between components |
| JP4863844B2 (ja) * | 2006-11-08 | 2012-01-25 | セイコーインスツル株式会社 | 電圧切替回路 |
| US7606071B2 (en) * | 2007-04-24 | 2009-10-20 | Sandisk Corporation | Compensating source voltage drop in non-volatile storage |
| US7606072B2 (en) * | 2007-04-24 | 2009-10-20 | Sandisk Corporation | Non-volatile storage with compensation for source voltage drop |
| US7545161B2 (en) * | 2007-08-02 | 2009-06-09 | International Business Machines Corporation | Method and apparatus to measure threshold shifting of a MOSFET device and voltage difference between nodes |
| JP5010399B2 (ja) * | 2007-08-29 | 2012-08-29 | 株式会社日立国際電気 | 直交多重信号のピーク抑圧方法、ピーク抑圧回路、及び送信装置 |
| JP2009088387A (ja) * | 2007-10-02 | 2009-04-23 | Renesas Technology Corp | 半導体装置 |
| WO2009136285A2 (en) * | 2008-04-16 | 2009-11-12 | Quantum Semiconductor Llc | Pixel circuitry for ultra wide dynamic range |
| US20100174503A1 (en) * | 2009-01-07 | 2010-07-08 | International Business Machines Corporation | Monitoring NFET/PFET Skew in Complementary Metal Oxide Semiconductor Devices |
| US7973594B2 (en) * | 2009-02-05 | 2011-07-05 | Indian Institute Of Science | Power monitoring for optimizing operation of a circuit |
| US8547166B2 (en) * | 2011-07-29 | 2013-10-01 | Macronix International Co., Ltd. | Temperature compensation circuit and temperature compensated metal oxide semiconductor transistor using the same |
| FR2982417B1 (fr) * | 2011-11-07 | 2014-05-16 | Commissariat Energie Atomique | Circuit de polarisation arriere pour reduction de la consommation d'un circuit integre |
| KR101356473B1 (ko) | 2011-12-26 | 2014-02-06 | 고려대학교 산학협력단 | 반도체 소자의 공정상태 감지 시스템 및 방법 |
| JP5954070B2 (ja) * | 2012-09-13 | 2016-07-20 | 富士通株式会社 | 半導体装置 |
| US8717084B1 (en) * | 2012-12-06 | 2014-05-06 | Arm Limited | Post fabrication tuning of an integrated circuit |
| US9374072B2 (en) | 2012-12-06 | 2016-06-21 | Arm Limited | Post fabrication tuning of an integrated circuit |
| US9425795B2 (en) | 2013-03-07 | 2016-08-23 | Stichting Imec Nederland | Circuit and method for detection and compensation of transistor mismatch |
| US8994446B2 (en) | 2013-06-28 | 2015-03-31 | Freescale Semiconductor, Inc. | Integrated circuits and methods for monitoring forward and reverse back biasing |
| WO2015160344A1 (en) * | 2014-04-16 | 2015-10-22 | Washington State University | Signal delay cells |
| US9742406B2 (en) | 2014-06-12 | 2017-08-22 | Synopsys, Inc. | Circuit skew compensation trigger system |
| US10217508B2 (en) | 2016-05-16 | 2019-02-26 | Synopsys, Inc. | SRAM and periphery specialized device sensors |
| JP2017224978A (ja) * | 2016-06-15 | 2017-12-21 | 東芝メモリ株式会社 | 半導体装置 |
| FR3075407B1 (fr) | 2017-12-19 | 2020-11-20 | Commissariat Energie Atomique | Circuit de commande pour la polarisation de transistors |
| US10552563B2 (en) * | 2018-01-10 | 2020-02-04 | Qualcomm Incorporated | Digital design with bundled data asynchronous logic and body-biasing tuning |
| US11705903B2 (en) * | 2020-11-16 | 2023-07-18 | Rambus Inc. | Back-gate biasing of clock trees using a reference generator |
| EP4033312B1 (en) | 2020-11-25 | 2024-08-21 | Changxin Memory Technologies, Inc. | Control circuit and delay circuit |
| US11681313B2 (en) * | 2020-11-25 | 2023-06-20 | Changxin Memory Technologies, Inc. | Voltage generating circuit, inverter, delay circuit, and logic gate circuit |
| EP4033661B1 (en) | 2020-11-25 | 2024-01-24 | Changxin Memory Technologies, Inc. | Control circuit and delay circuit |
| EP4033664B1 (en) | 2020-11-25 | 2024-01-10 | Changxin Memory Technologies, Inc. | Potential generation circuit, inverter, delay circuit, and logic gate circuit |
| US12154612B2 (en) * | 2022-03-25 | 2024-11-26 | Changxin Memory Technologies, Inc. | Control circuit and semiconductor memory |
| CN119716457B (zh) * | 2025-02-12 | 2025-07-01 | 杭州飞仕得科技股份有限公司 | 一种igbt模块的温度检测电路及方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291267A (ja) * | 1993-04-01 | 1994-10-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH1041807A (ja) * | 1996-04-19 | 1998-02-13 | Texas Instr Inc <Ti> | Ｃｍｏｓ集積回路の動作特性の最適化 |
| JPH10189957A (ja) * | 1996-12-26 | 1998-07-21 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH11122047A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2000286387A (ja) * | 1999-03-30 | 2000-10-13 | Toshiba Corp | 半導体装置 |
| JP2001036008A (ja) * | 1999-07-23 | 2001-02-09 | Toshiba Corp | 半導体集積回路 |
| JP2001156261A (ja) * | 1999-09-13 | 2001-06-08 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| JP3614546B2 (ja) * | 1995-12-27 | 2005-01-26 | 富士通株式会社 | 半導体集積回路 |
| US5883544A (en) * | 1996-12-03 | 1999-03-16 | Stmicroelectronics, Inc. | Integrated circuit actively biasing the threshold voltage of transistors and related methods |
| JP2001230664A (ja) * | 2000-02-15 | 2001-08-24 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2001339045A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
| JP3762856B2 (ja) * | 2000-05-30 | 2006-04-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
2001
- 2001-11-01 JP JP2001336208A patent/JP4090231B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-29 TW TW091132081A patent/TWI286841B/zh not_active IP Right Cessation
- 2002-10-31 US US10/284,207 patent/US6653890B2/en not_active Expired - Fee Related
- 2002-10-31 KR KR1020020066739A patent/KR100888806B1/ko not_active Expired - Fee Related
-
2003
- 2003-09-29 US US10/671,477 patent/US6847252B1/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291267A (ja) * | 1993-04-01 | 1994-10-18 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH1041807A (ja) * | 1996-04-19 | 1998-02-13 | Texas Instr Inc <Ti> | Ｃｍｏｓ集積回路の動作特性の最適化 |
| JPH10189957A (ja) * | 1996-12-26 | 1998-07-21 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH11122047A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2000286387A (ja) * | 1999-03-30 | 2000-10-13 | Toshiba Corp | 半導体装置 |
| JP2001036008A (ja) * | 1999-07-23 | 2001-02-09 | Toshiba Corp | 半導体集積回路 |
| JP2001156261A (ja) * | 1999-09-13 | 2001-06-08 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008507117A (ja) * | 2004-06-15 | 2008-03-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 性能パラメータの２値制御のための制御方式 |
| WO2007052334A1 (ja) * | 2005-11-01 | 2007-05-10 | Fujitsu Limited | 論理セルの構成処理方法、及び、プログラム |
| JP4813499B2 (ja) * | 2005-11-01 | 2011-11-09 | 富士通株式会社 | 論理セルの構成処理方法、及び、プログラム |
| US7913211B2 (en) | 2005-11-01 | 2011-03-22 | Fujitsu Limited | Logic cell configuration processing method and program |
| JP2007281267A (ja) * | 2006-04-10 | 2007-10-25 | Nec Electronics Corp | 半導体集積回路装置及び基板バイアス制御方法 |
| US7532059B2 (en) | 2006-04-10 | 2009-05-12 | Nec Electronics Corporation | Semiconductor integrated circuit device and substrate bias controlling method |
| US8004351B2 (en) | 2006-12-28 | 2011-08-23 | Nec Corporation | Semiconductor integrated circuit device and power supply voltage control system |
| WO2008133167A1 (ja) * | 2007-04-23 | 2008-11-06 | Renesas Technology Corp. | 半導体装置、および半導体装置の製造方法 |
| JP2010282684A (ja) * | 2009-06-03 | 2010-12-16 | Toshiba Corp | 半導体記憶装置 |
| CN108075754A (zh) * | 2016-11-07 | 2018-05-25 | 意法半导体(克洛尔2)公司 | 用于集成电路本体偏置的方法和电路 |
| CN108075754B (zh) * | 2016-11-07 | 2021-09-14 | 意法半导体(克洛尔2)公司 | 用于集成电路本体偏置的方法和电路 |
| WO2021038349A1 (ja) * | 2019-08-23 | 2021-03-04 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の動作方法 |
| JPWO2021038349A1 (ja) * | 2019-08-23 | 2021-03-04 | ||
| US11799430B2 (en) | 2019-08-23 | 2023-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for operating semiconductor device |
| JP7621953B2 (ja) | 2019-08-23 | 2025-01-27 | 株式会社半導体エネルギー研究所 | 半導体装置の動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4090231B2 (ja) | 2008-05-28 |
| TW200300294A (en) | 2003-05-16 |
| US6847252B1 (en) | 2005-01-25 |
| US20030080802A1 (en) | 2003-05-01 |
| KR20030038392A (ko) | 2003-05-16 |
| TWI286841B (en) | 2007-09-11 |
| US6653890B2 (en) | 2003-11-25 |
| KR100888806B1 (ko) | 2009-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003142598A (ja) | 半導体集積回路装置 | |
| US6064227A (en) | Output buffer circuit having low breakdown voltage | |
| JP4321678B2 (ja) | 半導体集積回路 | |
| US6870408B2 (en) | Power-up circuit | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| JPH10508175A (ja) | 不揮発性メモリ集積回路における高電圧切換え用高電圧レベルシフタ | |
| US6072354A (en) | Semiconductor device output buffer circuit for LSI | |
| KR20100104124A (ko) | 레벨 쉬프팅이 가능한 로직 회로 | |
| US8653861B2 (en) | Control voltage generating circuit, constant current source circuit, and delay circuit and logic circuit including the same | |
| US6753707B2 (en) | Delay circuit and semiconductor device using the same | |
| US7715263B2 (en) | Semiconductor memory device | |
| US6417716B1 (en) | CMOS voltage shifter | |
| WO2018055666A9 (ja) | インターフェース回路 | |
| US5739702A (en) | Bus hold circuit | |
| US20210328579A1 (en) | Semiconductor device for controlling voltage at an input node of a circuit during a low power mode | |
| US7514960B2 (en) | Level shifter circuit | |
| US6850094B2 (en) | Semiconductor integrated circuit having a plurality of threshold voltages | |
| JP5069400B2 (ja) | 可変駆動電圧により動作するオシレータ | |
| US5780942A (en) | Input circuit and semiconductor integrated circuit device including same | |
| JPH11326398A (ja) | 電圧検知回路 | |
| JP2001237685A (ja) | 半導体集積回路 | |
| KR100714013B1 (ko) | 가변적인 입력 레벨을 갖는 입력버퍼 | |
| JP3535811B2 (ja) | パルス幅制御回路 | |
| JP3818275B2 (ja) | 半導体集積回路 | |
| JP6544093B2 (ja) | 電源回路及び電圧制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040326 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040326 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071128 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080205 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120307 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |