JP2003017319A - 誘導性負荷の電流制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 誘導性負荷の電流制御装置の制御性能を低コ
ストで向上させる。 【解決手段】 車両のエンジンを目標状態に制御するた
めに、少なくともリニアソレノイドＬ１の電流制御を行
う装置１には、Ａ／Ｄ変換器６と、一定周期Ｔ毎に、ソ
レノイドＬ１の実電流値に相当する電流検出抵抗Ｒ１の
両端電圧をＡ／Ｄ変換器６にＡ／Ｄ変換させて、ソレノ
イドＬ１の実電流値が目標値となるように、通電用スイ
ッチング素子２２，２３を駆動するためのＰＷＭ信号の
デューティ比を制御する制御ＣＰＵ４と、上記周期Ｔよ
りも長い間隔で、上記Ａ／Ｄ変換器６を用いて、ソレノ
イドＬ１の制御以外の制御処理を行うのに必要なノック
信号等を検出する汎用ＣＰＵ５と、フリーランタイマ１
１等とを、１パッケージ化した制御ＩＣ２が搭載されて
いる。このような制御ＩＣ２を備えた装置１によれば、
ソレノイドＬ１の制御と他の制御処理とを十分に且つ低
コストに実施できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘導性負荷の電流
制御装置に関するものである。

【０００２】

【従来の技術】リニアソレノイド等の誘導性負荷に流れ
る電流をフィードバック（Ｆ／Ｂ）制御する技術が、例
えば特開平１１−３０８１０７号公報や特開２０００−
１１４０３８号公報に開示されている。そして、上記両
公報に記載の装置では、Ａ／Ｄ変換器と、コントローラ
としてのＣＰＵとを内蔵したリニアソレノイド制御ＩＣ
（以下単に、制御ＩＣという）により、複数チャンネル
のリニアソレノイドの電流制御を行っている。

【０００３】例えば、特開平１１−３０８１０７号公報
の装置では、リニアソレノイドと直列に接続された電流
検出抵抗の両端の各電圧を、制御ＩＣ内の差動増幅器に
入力させている。そして、制御ＩＣでは、ＣＰＵが、一
定周期の検出タイミング毎に、電流検出手段の検出信号
に相当する上記差動増幅器の出力電圧をＡ／Ｄ変換器に
Ａ／Ｄ変換（デジタル値に変換）させて、その変換され
たデジタル値（以下、Ａ／Ｄ変換値ともいう）をリニア
ソレノイドの実電流値（即ち、リニアソレノイドに流れ
ている電流値）として取り込み、更に、その実電流値が
目標値となるように、リニアソレノイドへの通電を断続
させるスイッチング素子の駆動信号であるＰＷＭ（パル
ス幅変調）信号のデューティ比を制御している。

【０００４】また、特開２０００−１１４０３８号公報
の装置では、上記電流検出抵抗の両端の各電圧を、制御
ＩＣ内のＡ／Ｄ変換器に夫々入力させている。そして、
制御ＩＣでは、ＣＰＵが、一定周期の検出タイミング毎
に、電流検出手段の検出信号に相当する上記両端の各電
圧をＡ／Ｄ変換器に夫々Ａ／Ｄ変換させて、その両Ａ／
Ｄ変換値の差分からリニアソレノイドの実電流値を検出
し、その実電流値が目標値となるように、上記ＰＷＭ信
号のデューティ比を制御している。

【０００５】つまり、上記両公報の何れにしても、制御
ＩＣ内のＣＰＵは、一定周期の検出タイミング毎に、電
流検出抵抗（或いは更に差動増幅器）からなる電流検出
手段からの検出信号を同制御ＩＣ内のＡ／Ｄ変換器にＡ
／Ｄ変換させて、そのＡ／Ｄ変換値を取り込むことによ
りリニアソレノイドの実電流値を検出し、その検出電流
値が目標値となるように、スイッチング素子へのＰＷＭ
信号のデューティ比を決定している。

【０００６】

【発明が解決しようとする課題】ここで、特開２０００
−１１４０３８号公報の装置では、制御ＩＣに内蔵され
たＡ／Ｄ変換器を、ＣＰＵが、エンジンのノック信号
（ノックセンサからの信号）や水温信号（冷却水温セン
サからの信号）等、リニアソレノイドの制御以外の制御
を行うのに必要な信号（即ち、リニアソレノイドの実電
流値を検出するための信号以外の他の信号）のＡ／Ｄ変
換にも共通使用している。

【０００７】しかしながら、近年、リニアソレノイドの
制御においては、その制御性能を高めるために、実電流
値検出のためのＡ／Ｄ変換及びＰＷＭ信号のデューティ
比の計算を、より短い周期で行うことが要求されてお
り、しかも、ＰＷＭ信号のデューティ比を計算するため
の演算処理も複雑化している。

【０００８】このため、特開２０００−１１４０３８号
公報に記載の装置のように、制御ＩＣ内に１つのＣＰＵ
を設けたのでは、リニアソレノイドの電流制御と、それ
以外の他の制御処理とを、十分に実施することができな
い状況となっている。また、従来より、この種のリニア
ソレノイドの電流制御装置では、以下のような問題もあ
った。

【０００９】まず、この種の装置に用いられるＡ／Ｄ変
換器は、コントローラとしてのＣＰＵによりセットされ
たＡ／Ｄ変換実施時刻になったことを検知すると、電流
検出手段からの検出信号をＡ／Ｄ変換して、そのＡ／Ｄ
変換が完了したことを、例えば割込要求のかたちでＣＰ
Ｕに通知するようになっている。

【００１０】そして、ＣＰＵは、Ａ／Ｄ変換器からの割
込要求に応じて起動される割込ルーチンにて、Ａ／Ｄ変
換器によるＡ／Ｄ変換値を取り込み、そのＡ／Ｄ変換値
を用いてＰＷＭ信号のデューティ比を計算するための演
算処理を行う。そして、計算したデューティ比をスイッ
チング素子へのＰＷＭ信号に反映させるための処理を行
った後、最後にＡ／Ｄ変換器の次のＡ／Ｄ変換実施時刻
をセットして、当該割込ルーチンを終了する。

【００１１】尚、次のＡ／Ｄ変換実施時刻は、前回セッ
トしたＡ／Ｄ変換実施時刻に、Ａ／Ｄ変換を実施すべき
一定周期（つまり、前述の検出タイミングの周期）Ｔを
加算した時刻である。また例えば、制御対象のリニアソ
レノイドが複数ある場合、Ａ／Ｄ変換器は、Ａ／Ｄ変換
実施時刻になったことを検知すると、リニアソレノイド
毎に設けられた各電流検出手段からの検出信号を順次Ａ
／Ｄし、全てのＡ／Ｄ変換が終了すると、ＣＰＵに割込
要求を行う。

【００１２】例えば図９に例示するように、現在セット
されているＡ／Ｄ変換実施時刻が時刻ｔ１であるとす
る。この場合、Ａ／Ｄ変換器は、時刻ｔ１になると、リ
ニアソレノイド毎に設けられた各電流検出手段からの検
出信号を順次Ａ／Ｄ変換し、全てのＡ／Ｄ変換が終了す
ると、ＣＰＵに割込要求を行う。尚、図９は、制御対象
のリニアソレノイドが４個であると共に、Ａ／Ｄ変換器
は、特開２０００−１１４０３８号公報の装置と同様
に、リニアソレノイド毎に設けられた各電流検出抵抗の
両端の各電圧を夫々Ａ／Ｄ変換する場合を例示してい
る。このため、図９では、Ａ／Ｄ変換器が８（＝４×
２）入力分のＡ／Ｄ変換を行っている。

【００１３】すると、ＣＰＵは、Ａ／Ｄ変換器からの割
込要求に対応した割込ルーチン（以下、Ｆ／Ｂ制御ルー
チンという）にて、Ａ／Ｄ変換器によるＡ／Ｄ変換値を
取り込み、各リニアソレノイドについて、ＰＷＭ信号の
デューティ比を計算するための演算処理（図９では、
「ソレノイドのＦ／Ｂ計算」と記している）を行う。そ
して、その計算したデューティ比をスイッチング素子へ
のＰＷＭ信号に反映させる処理を行った後、時刻ｔ１に
上記一定周期Ｔを加算した時刻ｔ２を、次のＡ／Ｄ変換
実施時刻としてセットし、当該ルーチンを終了する。

【００１４】このため、正常であれば、時刻ｔ２になる
と、再び、Ａ／Ｄ変換器が各電流検出手段からの検出信
号を順次Ａ／Ｄ変換し、その後、上述の動作が繰り返さ
れることとなる。ここで、例えば、Ａ／Ｄ変換器がＣＰ
Ｕに割込要求を行っても、そのときにＣＰＵが優先度の
高い他の処理を実行していたならば、図９にて時刻ｔ２
〜ｔ３間の右方向の実線矢印で示すように、ＣＰＵがＦ
／Ｂ制御ルーチンを開始するのが遅れる。

【００１５】そして、Ａ／Ｄ変換器がＡ／Ｄ変換を開始
してからＣＰＵが少なくとも上記演算処理（ソレノイド
のＦ／Ｂ計算）を終えるまでの時間が、検出タイミング
の周期Ｔを越えてしまうと、その回のＦ／Ｂ制御ルーチ
ンで次のＡ／Ｄ変換実施時刻をセットするタイミング
が、そのセットしようとしているＡ／Ｄ変換実施時刻
（図９の例では時刻ｔ３）よりも遅れてしまう。

【００１６】すると、Ａ／Ｄ変換器は、本来のＡ／Ｄ変
換実施時刻ｔ３よりも遅れたタイミング（つまり、次の
Ａ／Ｄ変換実施時刻がセットされた時点）でＡ／Ｄ変換
を開始することとなる。そして、このようなＡ／Ｄ変換
の開始遅れが発生すると、リニアソレノイドの制御を一
定時間Ｔ毎に正確に実施することができなくなり、制御
性能が悪化してしまう。

【００１７】本発明は、上記各問題に鑑みなされたもの
であり、誘導性負荷の電流制御装置の制御性能を低コス
トで向上させることを目的としている。

【００１８】

【課題を解決するための手段及び発明の効果】上記目的
を達成するためになされた請求項１に記載の誘導性負荷
の電流制御装置は、従来装置と同様に、誘導性負荷に流
れる電流を制御するために所定周期のＰＷＭ信号で駆動
されるスイッチング手段と、誘導性負荷に流れる電流に
応じた検出信号を出力する電流検出手段と、Ａ／Ｄ変換
器と、電流コントローラとを備えている。そして、電流
コントローラは、一定周期の検出タイミング毎に、電流
検出手段からの検出信号を前記Ａ／Ｄ変換器にデジタル
値へと変換（Ａ／Ｄ変換）させて、該デジタル値を取り
込むことにより誘導性負荷に流れる電流を検出し、その
検出電流値が目標値となるように、スイッチング手段へ
のＰＷＭ信号のデューティ比を制御する。

【００１９】ここで特に、請求項１の電流制御装置は、
誘導性負荷の制御以外の所定の制御処理を行う第２のコ
ントローラを備えている。そして、その第２のコントロ
ーラは、電流コントローラの前記検出タイミングの周期
よりも長い間隔で、前記Ａ／Ｄ変換器を用いて、前記所
定の制御処理に必要な信号の値を検出する。そして更
に、この電流制御装置では、電流コントローラと、前記
第２のコントローラと、その両コントローラによって共
用される前記Ａ／Ｄ変換器とが、１つのＩＣとして形成
されている。

【００２０】このような請求項１の電流制御装置によれ
ば、誘導性負荷の電流を高速にフィードバック制御する
ために設けられるＡ／Ｄ変換器を、他の制御にも用いる
ことから、コストメリットが得られ、更に、誘導性負荷
の電流フィードバック制御と、他の制御とを、２つの各
コントローラで夫々行うため、それら各制御を十分に実
施することができる。特に、第２のコントローラは、電
流コントローラがＡ／Ｄ変換器を使用する周期（即ち、
Ａ／Ｄ変換器に電流検出手段からの検出信号をＡ／Ｄ変
換させる周期）よりも長い間隔で、そのＡ／Ｄ変換器を
用いて、他の制御処理に必要な信号の値を検出するよう
にしているため、その第２のコントローラによる制御処
理によって、誘導性負荷の電流制御に支障を与えること
がない。

【００２１】そして、請求項１の電流制御装置によれ
ば、特別に処理能力が高い１つのＣＰＵを用いるよりも
低コストで済み、更に、２つのコントローラとＡ／Ｄ変
換器とを１つのＩＣとして１パッケージ化しているた
め、一層の低コスト化を達成することができる。しか
も、ＩＣ化（１パッケージ化）のメリットとして、各コ
ントローラとＡ／Ｄ変換器との間の通信時間を短くで
き、誘導性負荷の電流フィードバック制御のための処理
や他の制御処理を効率的に行うことができるようにな
る。

【００２２】このように、請求項１の誘導性負荷の電流
制御装置によれば、その装置の制御性能を低コストで向
上させることができる。次に、請求項２に記載の誘導性
負荷の電流制御装置では、請求項１の電流制御装置にお
いて、前記ＩＣには、電流コントローラと第２のコント
ローラとＡ／Ｄ変換器とが時間を計測するために用いる
フリーランタイマも内蔵されている。

【００２３】そして更に、請求項２の電流制御装置で
は、電流コントローラと、第２のコントローラと、Ａ／
Ｄ変換器と、前記フリーランタイマとが、同一のクロッ
ク源からのクロック信号或いはそのクロック信号の分周
信号を用いて動作するように構成されている。

【００２４】このような請求項２の電流制御装置によれ
ば、電流コントローラと、第２のコントローラと、Ａ／
Ｄ変換器と、フリーランタイマとで、同一のクロック源
が用いられているため、各部の動作タイミングのずれを
無くすことができ、制御性能を一層向上させることがで
きる。しかも、クロック源が１つで済むため、更にコス
トダウンが可能となる。

【００２５】次に、請求項３に記載の誘導性負荷の電流
制御装置も、請求項１，２の装置と同様のスイッチング
手段，電流検出手段，Ａ／Ｄ変換器，及び電流コントロ
ーラを備えている。また、前述した従来装置と同様に、
Ａ／Ｄ変換器は、電流コントローラによりセットされた
Ａ／Ｄ変換実施時刻になったことを検知すると、電流検
出手段からの検出信号をデジタル値に変換して、その変
換が完了したことを電流コントローラに通知する。そし
て、電流コントローラは、Ａ／Ｄ変換器からの上記通知
を受けると、Ａ／Ｄ変換器によりＡ／Ｄ変換された検出
信号のデジタル値を取り込み、そのデジタル値を用いて
ＰＷＭ信号のデューティ比を計算するための演算処理を
行うと共に、Ａ／Ｄ変換器の次のＡ／Ｄ変換実施時刻を
セットする。

【００２６】ここで、電流コントローラが、比較的時間
のかかるデューティ比計算用の演算処理を行ってから、
Ａ／Ｄ変換器の次のＡ／Ｄ変換実施時刻をセットするよ
うにすると、図９を用いて述べた問題が生じる。即ち、
電流コントローラがＡ／Ｄ変換器からの通知を受けて処
理を開始するまでに遅れが生じるなどして、Ａ／Ｄ変換
器がＡ／Ｄ変換を開始してから電流コントローラが演算
処理を終えるまで時間が、検出タイミングの周期Ｔを越
えてしまうと、次のＡ／Ｄ変換実施時刻のセットが、そ
のＡ／Ｄ変換実施時刻よりも後になってしまい、その結
果、Ａ／Ｄ変換器が本来のＡ／Ｄ変換実施時刻よりも遅
れたタイミングで次のＡ／Ｄ変換を開始して、制御性能
の悪化を招いてしまう。

【００２７】そこで特に、請求項３の電流制御装置にお
いて、電流コントローラは、Ａ／Ｄ変換器からの上記通
知を受けて、そのＡ／Ｄ変換器によりＡ／Ｄ変換された
デジタル値を取り込んだ後、まず、Ａ／Ｄ変換器の次の
Ａ／Ｄ変換実施時刻をセットし、その後、デューティ比
計算用の演算処理を行うようにしている。

【００２８】このような請求項３の電流制御装置によれ
ば、電流コントローラがＡ／Ｄ変換器からの通知を受け
て処理を開始するまでに遅れが生じたり、電流コントロ
ーラが行う演算処理が複雑化されるなどして、Ａ／Ｄ変
換器がＡ／Ｄ変換を開始してから電流コントローラが演
算処理を終えるまで時間が、検出タイミングの周期Ｔを
越えたとしても、次のＡ／Ｄ変換実施時刻のセットを、
そのＡ／Ｄ変換実施時刻よりも前に行うことができるよ
うになる。よって、Ａ／Ｄ変換の開始遅れ及びそれによ
る制御性能の悪化を防ぐことができる。

【００２９】よって、請求項３の電流制御装置によれ
ば、その装置の制御性能をコストアップを招くことなく
向上させることができる。尚、上記各請求項の電流制御
装置において、電流コントローラは、プログラムに従い
動作するＣＰＵで構成しても、固定の動作を行う論理集
積回路（所謂ハードウエアロジック回路）で構成しても
良い。そして、このことは、第２のコントローラについ
ても同様である。

【００３０】また、電流コントローラは、検出タイミン
グ毎の１回の検出電流値を用いてＦ／Ｂ計算（つまり、
ＰＷＭ信号のデューティ比を計算するための演算処理）
を実施するように構成しても良いし、複数回の検出電流
値の平均値を用いて、Ｆ／Ｂ計算を実施するようにして
も良い。

【００３１】

【発明の実施の形態】以下、本発明が適用された実施形
態の電子制御装置について、図面を用いて説明する。ま
ず図１は、本実施形態の電子制御装置（以下、ＥＣＵと
いう）１の構成を表すブロック図である。

【００３２】本実施形態のＥＣＵ１は、自動車に搭載さ
れたエンジンを目標状態に制御するものであり、そのた
めに、少なくとも、エンジンに設けられた複数（本実施
形態では４個）のリニアソレノイドＬ１〜Ｌ４（図では
Ｌ１のみ示す）を各々に通電制御する。

【００３３】そして、このＥＣＵ１には、リニアソレノ
イドＬ１〜Ｌ４の通電制御を主な目的として構成された
制御ＩＣ２と、エンジンコントロール用のホストＣＰＵ
３とが備えられており、制御ＩＣ２は、ホストＣＰＵ３
にて演算された各リニアソレノイドＬ１〜Ｌ４に流すべ
き電流を表すデータ（目標電流値）に従って、各リニア
ソレノイドＬ１〜Ｌ４に流れる電流をフィードバック制
御する。

【００３４】ここで、制御ＩＣ２は、電流コントローラ
としての制御ＣＰＵ４と、第２のコントローラとしての
汎用ＣＰＵ５と、Ａ／Ｄ変換器６と、そのＡ／Ｄ変換器
６のＡ／Ｄ変換結果が格納されると共に、制御ＣＰＵ４
及び汎用ＣＰＵ５からアクセス可能なＡ／Ｄデータ受渡
用のＲＡＭ７と、ホストＣＰＵ３と当該ＩＣ２とのイン
ターフェースであって、ホストＣＰＵ３のＲＡＭ７への
アクセスを可能にすると共に、ホストＣＰＵ３と制御Ｃ
ＰＵ４及び汎用ＣＰＵ５との間のデータ転送を実現する
ダイレクト・メモリ・アクセス回路（ＤＭＡ）８とを備
えている。

【００３５】更に、制御ＩＣ２は、各リニアソレノイド
Ｌ１〜Ｌ４をデューティ制御するためのＰＷＭ信号ＰＷ
Ｍ１〜ＰＷＭ４を夫々生成して出力するＰＷＭ信号出力
回路９と、ＰＷＭ信号出力回路９がＰＷＭ信号ＰＷＭ１
〜ＰＷＭ４を生成するために用いるＰＷＭデータ（ＰＷ
Ｍ指示値）が、制御ＣＰＵ４によって格納されるＰＷＭ
データ受渡用のレジスタ１０と、制御ＣＰＵ４，汎用Ｃ
ＰＵ５，及びＡ／Ｄ変換器６が時間を計測するために共
用するフリーランタイマ１１と、当該ＩＣ２の外部に設
けられる発振子１２に接続されて所定周波数（本実施形
態では例えば２０ＭＨｚ）のクロック信号ＣＫ１を出力
すると共に、そのクロック信号ＣＫ１を内蔵の分周器１
３ａで分周した分周信号ＣＫ２（本実施形態では例えば
１０ＭＨｚ）も出力する発振回路１３（クロック源に相
当）とを備えている。

【００３６】そして、本実施形態において、制御ＣＰＵ
４と汎用ＣＰＵ５との各々には、発振回路１３からのク
ロック信号ＣＫ１が動作クロックとして供給され、Ａ／
Ｄ変換器６とＰＷＭ信号出力回路９とフリーランタイマ
１１との各々には、発振回路１３内の分周器１３ａから
出力される分周信号ＣＫ２が動作クロックとして供給さ
れる。

【００３７】また、制御ＩＣ２には、制御ＣＰＵ４が実
行するプログラムなどが格納されたＲＯＭ１４と、制御
ＣＰＵ４が処理の実行に用いるＲＡＭ１５と、汎用ＣＰ
Ｕ５が実行するプログラムなどが格納されたＲＯＭ１６
と、汎用ＣＰＵ５が処理の実行に用いるＲＡＭ１７とが
備えられている。尚、２つのＲＯＭ１４，１６及び２つ
のＲＡＭ１５，１７を設ける代わりに、図２に示す如
く、制御ＣＰＵ４と汎用ＣＰＵ５とが、１つのＲＯＭ１
８及びＲＡＭ１９を共用するように構成しても良い。

【００３８】このような制御ＩＣ２において、制御ＣＰ
Ｕ４は、各リニアソレノイドＬ１〜Ｌ４をデューティ制
御するためのＰＷＭ信号ＰＷＭ１〜ＰＷＭ４のデューテ
ィ比を定期的に計算し、その計算結果をＰＷＭデータ
（ＰＷＭ指示値）としてＰＷＭデータ受渡用のレジスタ
１０に格納する。ＰＷＭデータは、ＰＷＭ信号の１周期
時間を表す周期データと、ＰＷＭ信号の１周期内に該Ｐ
ＷＭ信号をアクティブレベル（リニアソレノイドに通電
する方のレベルであり、本実施形態ではハイレベル）に
保持すべきオン時間を表すオン時間データとからなって
いる。

【００３９】そして、ＰＷＭ信号出力回路９は、レジス
タ１０から各リニアソレノイドＬ１〜Ｌ４に対するＰＷ
Ｍデータを定期的に読み込み、その各ＰＷＭデータが示
すデューティ比のＰＷＭ信号ＰＷＭ１〜ＰＷＭ４を夫々
生成して出力する。具体的に説明すると、ＰＷＭ信号出
力回路９は、出力する各ＰＷＭ信号ＰＷＭ１〜ＰＷＭ４
について、そのＰＷＭ信号の周期を、該当するＰＷＭデ
ータの周期データが示す周期に設定すると共に、その周
期中に、該当するＰＷＭデータのオン時間データが示す
時間だけ、そのＰＷＭ信号の出力レベルをアクティブレ
ベル（ハイレベル）にすることにより、各ＰＷＭ信号Ｐ
ＷＭ１〜ＰＷＭ４を、該当するＰＷＭデータが示すデュ
ーティ比の信号にする。

【００４０】尚、このようなＰＷＭ信号出力回路につい
ては、例えば特開平１１−３０８１０７号公報や特開２
０００−１１６１８２号公報に詳しく記載されている。
また、本実施形態において、ＰＷＭ信号ＰＷＭ１〜ＰＷ
Ｍ４の周期は一定であり、ＰＷＭデータ中の周期データ
は変更されないため、以下の説明において、ＰＷＭデー
タとは、上記オン時間データのことを指すものとする。

【００４１】一方、ＤＭＡ８は、ホストＣＰＵ３に内蔵
されたＲＡＭから各リニアソレノイドＬ１〜Ｌ４の目標
電流値を読み込み、制御ＣＰＵ４に入力させる。また、
本実施形態のＥＣＵ１において、電流制御の対象となる
リニアソレノイドＬ１は、バッテリの正極（電源電圧＋
Ｂ）からバッテリの負極（グランド）に至る通電経路中
に配置されている。そして、その通電経路におけるリニ
アソレノイドＬ１の電源電圧＋Ｂ側には、所謂ハイサイ
ドスイッチとしてのＰチャンネルＭＯＳＦＥＴ（スイッ
チング手段に相当し、以下単にＦＥＴという）２１が設
けられており、更に、そのＦＥＴ２１のゲートには、エ
ミッタがグランドに接続されたＮＰＮトランジスタ２２
のコレクタが接続されている。

【００４２】ＮＰＮトランジスタ２２は、ＦＥＴ２１の
ゲートを接地することにより、該ＦＥＴ２１をオンさせ
るためのものであり、このＮＰＮトランジスタ２２のベ
ースには、ＰＷＭ信号出力回路９からリニアソレノイド
Ｌ１通電用のＰＷＭ信号ＰＷＭ１が入力される。

【００４３】このため、ＮＰＮトランジスタ２２及びＦ
ＥＴ２１は、ＰＷＭ信号ＰＷＭ１がハイレベルであると
きに、オン状態となって、バッテリからリニアソレノイ
ドＬ１への通電経路を導通させ、逆に、ＰＷＭ信号ＰＷ
Ｍ１がローレベルであるときに、オフ状態となり、リニ
アソレノイドＬ１への通電経路を遮断する。

【００４４】そして、リニアソレノイドＬ１が接続され
るＦＥＴ２１のドレインとグランドとの間には、リニア
ソレノイドＬ１のフライバックエネルギーを吸収するた
めのダイオード２３が、アノードをグランド側にして接
続されている。尚、図示は省略しているが、他の３つの
リニアソレノイドＬ２〜Ｌ４についても、リニアソレノ
イドＬ１と同様のスイッチング素子（ＮＰＮトランジス
タ２２及びＦＥＴ２１）とダイオード２３とが夫々設け
られており、ＰＷＭ信号出力回路９から出力されるＰＷ
Ｍ信号ＰＷＭ２〜ＰＷＭ４に従い、各スイッチング素子
がオン・オフして、各リニアソレノイドＬ２〜Ｌ４に流
れる電流がデューティ制御されるようになっている。

【００４５】そして更に、リニアソレノイドＬ１のグラ
ンド側には、電流検出手段としての電流検出抵抗Ｒ１が
設けられている。つまり、電源電圧＋Ｂだけ電位差のあ
る通電経路中に、スイッチング手段としてのＦＥＴ２１
と、誘導性負荷としてのリニアソレノイドＬ１と、電流
検出抵抗Ｒ１とが、直列に接続されている。

【００４６】このため、電流検出抵抗Ｒ１の両端α１，
β１には、リニアソレノイドＬ１に流れる電流に応じた
検出信号としての電圧が発生することとなる。尚、電流
検出抵抗Ｒ１の両端α１，β１の電圧波形は図７のよう
になり、高圧側（Ｈ側）の端子α１の電圧波形は、勿
論、低圧側（Ｌ側）の端子β１の電圧波形よりも大きく
変動する。

【００４７】また、本ＥＣＵ１において、電流検出抵抗
Ｒ１の両端α１，β１は、入力保護抵抗Ａ１，Ｂ１を介
して、制御ＩＣ２に接続されている。そして、電流検出
抵抗Ｒ１の両端α１，β１の各電圧は、制御ＩＣ２に内
蔵された同一構成のレベルシフト回路（入力電圧を所定
電圧だけシフトさせて出力する回路）Ｃ１，Ｄ１を介し
て、制御ＩＣ２内のマルチプレクサ（ＭＰＸ）２４に入
力され、更に、そのマルチプレクサ２４を介してＡ／Ｄ
変換器６に入力される。

【００４８】尚、図示は省略しているが、本ＥＣＵ１に
は、他の３つのリニアソレノイドＬ２〜Ｌ４について
も、上記電流検出抵抗Ｒ１と同様の電流検出抵抗Ｒ２〜
Ｒ４と、上記入力保護抵抗Ａ１，Ｂ１と同様の入力保護
抵抗Ａ２，Ｂ２〜Ａ４，Ｂ４とが夫々設けられている。
また、制御ＩＣ２の内部においても、他の３つのリニア
ソレノイドＬ２〜Ｌ４に対応して、上記レベルシフト回
路Ｃ１，Ｄ１と同様のレベルシフト回路Ｃ２，Ｄ２〜Ｃ
４，Ｄ４が夫々設けられている。

【００４９】更に、制御ＩＣ２内のマルチプレクサ２４
には、ノックセンサ，冷却水温センサ，吸気温センサ，
及び空燃比センサ等の各種センサからのアナログ信号も
入力されている。そして、マルチプレクサ２４を制御す
ることにより、４つの電流検出抵抗Ｒ１〜Ｒ４の両端の
各電圧と、上記各種センサからの信号とを、択一的にＡ
／Ｄ変換器６へ入力させることができるようになってい
る。

【００５０】このため、Ａ／Ｄ変換器６は、制御ＣＰＵ
４と汎用ＣＰＵ５との各々からの要求に応じて、上記４
つの電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧と、上記各
種センサからの信号との何れかを、マルチプレクサ２４
を介して択一的に取り込み、その取り込んだ信号をデジ
タル値に変換（Ａ／Ｄ変換）して、該デジタル値（Ａ／
Ｄ変換結果）をＡ／Ｄデータ受渡用のＲＡＭ７に格納す
る。

【００５１】次に、本ＥＣＵ１の各部の動作について、
更に詳しく説明する。まず、制御ＩＣ２内の制御ＣＰＵ
４は、図３にて「ソレノイドのＡ／Ｄ」と記した２段目
に示すように、一定周期Ｔ（本実施形態では１００μ
ｓ）の検出タイミング毎に、上記４つの電流検出抵抗Ｒ
１〜Ｒ４の両端の各電圧をＡ／Ｄ変換器６にＡ／Ｄ変換
させる。

【００５２】尚、図３において、「Ｒ１Ｈ」は、リニア
ソレノイドＬ１に対応した電流検出抵抗Ｒ１の高圧側の
端子α１の電圧をＡ／Ｄ変換している期間を表し、「Ｒ
１Ｌ」は、同電流検出抵抗Ｒ１の低圧側の端子β１の電
圧をＡ／Ｄ変換している期間を表している。同様に、図
３における「Ｒ２Ｈ」，「Ｒ３Ｈ」，「Ｒ４Ｈ」は、リ
ニアソレノイドＬ２〜Ｌ４の各々に対応した各電流検出
抵抗Ｒ２〜Ｒ４の高圧側の端子の電圧を夫々Ａ／Ｄ変換
している期間を表しており、図３における「Ｒ２Ｌ」，
「Ｒ３Ｌ」，「Ｒ４Ｌ」は、上記各電流検出抵抗Ｒ２〜
Ｒ４の低圧側の端子の電圧を夫々Ａ／Ｄ変換している期
間を表している。つまり、Ａ／Ｄ変換器６は、電流検出
抵抗Ｒ１〜Ｒ４の両端の各電圧を、Ｒ１の高圧側→Ｒ１
の低圧側→Ｒ２の高圧側→Ｒ２の低圧側→Ｒ３の高圧側
→Ｒ３の低圧側→Ｒ４の高圧側→Ｒ４の低圧側、の順に
Ａ／Ｄ変換する。また、電流検出抵抗Ｒ１〜Ｒ４の各電
圧をＡ／Ｄ変換する周期Ｔは、図７に示すように、ＰＷ
Ｍ信号ＰＷＭ１〜ＰＷＭ４の周期に比べて十分に短い時
間となっている。

【００５３】そして、制御ＣＰＵ４は、Ａ／Ｄ変換器６
が上記各電圧についてのＡ／Ｄ変換を完了して、そのＡ
／Ｄ変換結果をＡ／Ｄデータ受渡用のＲＡＭ７に格納す
ると、図３にて「ソレノイドのＦ／Ｂ計算」と記した５
段目に示すように、そのタイミングで起動される割込ル
ーチンにより、ＲＡＭ７から電流検出抵抗Ｒ１〜Ｒ４の
両端の各電圧のＡ／Ｄ変換値を取り込むと共に、そのＡ
／Ｄ変換値を用いて各リニアソレノイドＬ１〜Ｌ４に対
するＰＷＭ信号ＰＷＭ１〜ＰＷＭ４のデューティ比を計
算し、その計算結果に応じたＰＷＭデータをＰＷＭデー
タ受渡用のレジスタ１０に格納する。

【００５４】具体的に説明すると、Ａ／Ｄ変換器６は、
電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧をＡ／Ｄ変換す
べき時刻（Ａ／Ｄ変換実施時刻）が、制御ＣＰＵ４から
のＡ／Ｄ変換要求によってセットされるようになってお
り、そのセットされたＡ／Ｄ変換実施時刻になったこと
をフリーランタイマ１１の値に基づき検知すると、マル
チプレクサ２４を制御して、電流検出抵抗Ｒ１〜Ｒ４の
両端の各電圧を上記の順に取り込んで夫々Ａ／Ｄ変換す
ると共に、その各Ａ／Ｄ変換値をＲＡＭ７に格納する。
そして、８（＝４×２）個全てのＡ／Ｄ変換値をＲＡＭ
７に格納し終えると、制御ＣＰＵ４へ、Ａ／Ｄ変換の完
了を示す通知として、割込要求を出すようになってい
る。

【００５５】そこで、制御ＣＰＵ４は、図４に示すよう
に、Ａ／Ｄ変換器６からの上記割込要求に応答して起動
される割込ルーチンにて、まず、レジスタ値の退避（所
謂スタック）を行い（Ｓ１１０）、次のＳ１２０で、Ｒ
ＡＭ７からＡ／Ｄ変換器６によりＡ／Ｄ変換された４ｃ
ｈ分のＡ／Ｄ変換値を取り込む。尚、４ｃｈ分のＡ／Ｄ
変換値とは、４つのリニアソレノイドＬ１〜Ｌ４に夫々
対応した各電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧のＡ
／Ｄ変換値であり、合計８個のＡ／Ｄ変換値である。

【００５６】そして、制御ＣＰＵ４は、次のＳ１３０に
て、Ａ／Ｄ変換器６に対して次のＡ／Ｄ変換要求をかけ
る。即ち、前回セットしたＡ／Ｄ変換実施時刻に、Ａ／
Ｄ変換を実施すべき一定周期（前述の検出タイミングの
周期）Ｔを加算した時刻を、次のＡ／Ｄ変換実施時刻と
してセットする。

【００５７】その後、制御ＣＰＵ４は、続くＳ１４０に
て、各リニアソレノイドＬ１〜Ｌ４の目標電流値をホス
トＣＰＵ３からＤＳＰ８を介して取り込み、上記Ｓ１２
０で取り込んだＡ／Ｄ変換値を用いて、各リニアソレノ
イドＬ１〜Ｌ４に流れる電流値をホストＣＰＵ３からの
目標電流値に制御するための、ＰＷＭ信号ＰＷＭ１〜Ｐ
ＷＭ４のデューティ比を計算する。そして、次のＳ１５
０にて、Ｓ１４０での計算結果に応じた各リニアソレノ
イドＬ１〜Ｌ４毎のＰＷＭデータを、ＰＷＭデータ受渡
用のレジスタ１０に格納し、最後のＳ１６０にて、レジ
スタ値を復帰させた後、当該割込ルーチンを終了する。

【００５８】このため、Ａ／Ｄ変換器６がリニアソレノ
イドＬ１〜Ｌ４に関するＡ／Ｄ変換（即ち、電流検出抵
抗Ｒ１〜Ｒ４の両端の各電圧のＡ／Ｄ変換）を行うタイ
ミングと、制御ＣＰＵ４が図４の割込ルーチンを実行す
るタイミングは、図５のようになる。尚、図５の１段目
における各□印は、図３の２段目と同様に、Ａ／Ｄ変換
器６が電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧の何れか
を夫々Ａ／Ｄ変換している期間を示しており、図５の２
段目における各□印は、制御ＣＰＵ４が図４のＳ１４０
でＰＷＭ信号ＰＷＭ１〜ＰＷＭ４のうちの何れかのデュ
ーティ比を夫々計算してる期間を示している。

【００５９】即ち、図５に例示するように、現在セット
されているＡ／Ｄ変換実施時刻が時刻ｔ１であるとす
る。この場合、Ａ／Ｄ変換器６は、時刻ｔ１になると、
電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧を前述の順にＡ
／Ｄ変換し、その各電圧のＡ／Ｄ変換値（４ｃｈ分のＡ
／Ｄ変換値）を全てＲＡＭ７に格納し終えると、制御Ｃ
ＰＵ４に割込要求を行う。

【００６０】すると、制御ＣＰＵ４は、図４の割込ルー
チンを実行して、ＲＡＭ７から４ｃｈ分のＡ／Ｄ変換値
を取り込み（Ｓ１２０）、その直後に、Ａ／Ｄ変換器６
に対して次のＡ／Ｄ変換要求をかけることで、時刻ｔ１
に一定周期Ｔを加算した時刻ｔ２を、次のＡ／Ｄ変換実
施時刻としてセットする（Ｓ１３０）。そして、その
後、制御ＣＰＵ４は、各ＰＷＭ信号ＰＷＭ１〜ＰＷＭ４
のデューティ比を計算するための演算処理を行って（Ｓ
１４０）、各リニアソレノイドＬ１〜Ｌ４毎のＰＷＭデ
ータをレジスタ１０に更新して書き込む（Ｓ１５０）。

【００６１】このため、時刻ｔ２になると、再び、Ａ／
Ｄ変換器６が電流検出抵抗Ｒ１〜Ｒ４の両端の各電圧を
順次Ａ／Ｄ変換し、その後、制御ＣＰＵ４が再び図４の
割込ルーチンを実行することとなる。ここで、例えば、
Ａ／Ｄ変換器６が制御ＣＰＵ４に割込要求を行っても、
そのときに制御ＣＰＵ４が図４の割込ルーチンよりも優
先度の高い他の処理を実行していたならば、図５にて時
刻ｔ２〜ｔ３間の右方向の実線矢印で示すように、制御
ＣＰＵ４が図４の割込ルーチンを開始するのが遅れる。
そして、もし、その回の割込ルーチンで次のＡ／Ｄ変換
実施時刻をセットするタイミングが、そのセットしよう
としているＡ／Ｄ変換実施時刻（図５の例では時刻ｔ２
から周期Ｔだけ後の時刻ｔ３）よりも遅れてしまうと、
図９を用いて説明したように、Ａ／Ｄ変換器６が本来の
Ａ／Ｄ変換実施時刻よりも遅れたタイミングで次のＡ／
Ｄ変換を開始することとなり、リニアソレノイドＬ１〜
Ｌ４の制御性能が悪化する。

【００６２】ところが、本実施形態において、制御ＣＰ
Ｕ４は、Ａ／Ｄ変換器６からの割込要求に応じた割込ル
ーチンにて、ＲＡＭ７から４ｃｈ分のＡ／Ｄ変換値を取
り込むと、まず最初に、Ａ／Ｄ変換器６に対して次のＡ
／Ｄ変換要求をかけ（即ち、次のＡ／Ｄ変換実施時刻を
セットし）、その後で、比較的時間のかかるデューティ
比計算用の演算処理（Ｓ１４０）を行うようにしてい
る。

【００６３】このため、制御ＣＰＵ４での割込ルーチン
の開始が遅れたり、その割込ルーチンでのデューティ比
計算用の演算処理が複雑化されるなどして、図５の時刻
ｔ２〜ｔ３付近に示す如く、Ａ／Ｄ変換器６が電流検出
抵抗Ｒ１〜Ｒ４の各電圧のＡ／Ｄ変換を開始してから制
御ＣＰＵ４が上記演算処理を終えるまで時間が、検出タ
イミングの周期Ｔを越えたとしても、次のＡ／Ｄ変換実
施時刻ｔ３のセットを、そのＡ／Ｄ変換実施時刻ｔ３よ
りも前に行うことができる。よって、Ａ／Ｄ変換器６
は、次のＡ／Ｄ変換実施時刻ｔ３で遅れなくＡ／Ｄ変換
を開始することができ、Ａ／Ｄ変換の開始遅れ及びそれ
による制御性能の悪化を防ぐことができる。

【００６４】次に、制御ＣＰＵ４が図４の割込ルーチン
のＳ１４０で行うデューティ比計算用の演算処理（即
ち、ＰＷＭデータを求めるための演算処理であり、以
下、デューティ比演算処理という）の内容について、図
６を用いて説明する。尚、図６は、制御ＣＰＵ４がＰＷ
Ｍ信号のデューティ比（ＰＷＭデータ）を計算するため
に行うデューティ比演算処理の内容を表す機能ブロック
図である。そして、ここでは、リニアソレノイドＬ１に
ついてのデューティ比演算処理について説明するが、他
のリニアソレノイドＬ２〜Ｌ４についても、夫々同じ処
理が行われる。

【００６５】図６に示すように、制御ＣＰＵ４は、リニ
アソレノイドＬ１に流れる電流をホストＣＰＵ３からの
目標電流値Ｖｔに制御するためのＰＷＭデータを求める
ために、目標値なまし部３０，誤差検出部４０，及び減
算部５０を備えている。そして、ホストＣＰＵ３からの
目標電流値Ｖｔが、目標値なまし部３０に入力される。

【００６６】目標電流値Ｖｔが目標値なまし部３０に入
力されると、その目標電流値Ｖｔがなまし演算部３１に
てなまされて、乗算部３２でゲインＭが乗算される。こ
こで、なまし演算部３１の伝達関数は、１／（ｍｍ・ｓ
＋１）で表される。尚、ｍｍは積分定数である。そし
て、このなまし演算部３１では、入力される目標電流値
Ｖｔに対して、例えば次式の１／２５６なまし演算を行
うことで、その目標電流値Ｖｔの平均値Ｖｔａｖｒを求
めている。

【００６７】Ｖｔａｖｒ＝（Ｖｔ＋２５５×Ｖｔａｖｒ
の前回値）／２５６ つまり、目標電流値Ｖｔは、例えば、０ｍＡ→５００ｍ
Ａといった具合にステップ値として与えられるため、こ
の値を直接制御に用いると実際の電流値がオーバーシュ
ートを起こしてしまう。このため、それを防止する目的
で、なまし演算部３１により目標電流値Ｖｔをなますよ
うにしている。また、乗算部３２にて、なまし演算部３
１の出力値ＶｔａｖｒにゲインＭを乗算することによ
り、目標電流値Ｖｔのなまし値と、Ａ／Ｄ変換器６のＡ
／Ｄ変換値によって求められる電流値（後述するＶＩ
Ｏ）とのＬＳＢが調節される。

【００６８】このような目標値なまし部３０の出力値
（目標なまし値）ＶＲＦは、誤差検出部４０に入力され
る。また、誤差検出部４０には、電流検出抵抗Ｒ１の両
端の各電圧のＡ／Ｄ変換値ＶＩＯＨ，ＶＩＯＬの差分Ｖ
ＩＯが入力されている。つまり、Ａ／Ｄ変換器６による
電流検出抵抗Ｒ１の高圧側（Ｈ側）のＡ／Ｄ変換値（即
ち、端子α１側の電圧のＡ／Ｄ変換値）ＶＩＯＨと、Ａ
／Ｄ変換器６による電流検出抵抗Ｒ１の低圧側（Ｌ側）
のＡ／Ｄ変換値（即ち、端子β１側の電圧のＡ／Ｄ変換
値）ＶＩＯＬとが、減算部５０に入力され、その減算部
５０にて、「ＶＩＯＨ−ＶＩＯＬ」の演算が行わて、該
減算部５０の出力値（電圧差）ＶＩＯが、誤差検出部４
０に入力されている。尚、電流検出抵抗Ｒ１の両端の電
圧差ＶＩＯは、電流検出抵抗Ｒ１及びリニアソレノイド
Ｌ１に流れている実電流値に比例する値であり、リニア
ソレノイドＬ１に流れている電流を検出した検出電流値
に相当する。

【００６９】誤差検出部４０では、減算部４１にて、
「ＶＲＦ−ＶＩＯ」の演算が行われ、その算出結果Ｘ
が、積分演算部４２に出力される。そして、積分演算部
４２にて、減算部４１からの入力Ｘ（＝ＶＲＦ−ＶＩ
Ｏ）が積分される。ここで、積分演算部４２の伝達関数
は、１／（ｇｇ・ｓ＋１）で表される。尚、ｇｇは積分
定数である。そして、乗算部４３にて、積分演算部４２
の出力Ｙに対して誤差ゲインＧが乗算される。

【００７０】このようにして、電圧差ＶＩＯと目標なま
し値ＶＲＦとの誤差分が算出され、その誤差分が、加算
部４４にて、目標なまし値ＶＲＦに加算される。更に、
誤差検出部４０では、乗算部４５にて、加算部４４の出
力に対しゲインＰが乗算され、この乗算によりＬＳＢが
調節されたデータが、ＰＷＭ信号ＰＷＭ１のデューティ
比を表すＰＷＭデータとして、ＰＷＭデータ受け渡し用
のレジスタ１０に格納されるようになっている。

【００７１】従って、誤差検出部４０の動作としては、
目標なまし値ＶＲＦと電圧差ＶＩＯを比較し、目標なま
し値よりも実電流値が小さい場合（ＶＩＯ＜ＶＲＦ）に
は、リニアソレノイドＬ１に電流をもっと流すべくＰＷ
Ｍデータの値を増大させる。一方、目標なまし値よりも
実電流値が大きい場合（ＶＩＯ＞ＶＲＦ）には、リニア
ソレノイドＬ１への電流を減らすべくＰＷＭデータの値
を減少させる。

【００７２】このように、レジスタ１０にＰＷＭデータ
が格納されると、ＰＷＭ信号出力回路９にて、そのＰＷ
Ｍデータに対応したデューティ比のＰＷＭ信号ＰＷＭ１
が生成され、そのＰＷＭ信号ＰＷＭ１がＮＰＮトランジ
スタ２２に出力される。そして、このＰＷＭ信号ＰＷＭ
１により、ＮＰＮトランジスタ２２及びＦＥＴ２１がデ
ューティ駆動され、リニアソレノイドＬ１の電流が制御
される。具体的には、ＰＷＭデータの値が０ならば、Ｎ
ＰＮトランジスタ２２及びＦＥＴ２１がオフ状態（デュ
ーティ比＝０％）とされ、リニアソレノイドＬ１の電流
は０Ａとなる。また、ＰＷＭデータの値が大きくなるほ
ど、ＮＰＮトランジスタ２２及びＦＥＴ２１がオンする
時間割合が増大して、リニアソレノイドＬ１の電流は大
きくなる。

【００７３】一方、本ＥＣＵ１において、制御ＩＣ２内
の汎用ＣＰＵ５は、図３にて「ＫＣＳ等のＡ／Ｄ」と記
した３段目に示すように、ノックセンサ（ＫＣＳ）から
のノック信号を、エンジンの回転に同期して到来する期
間であってエンジンにノッキングが発生すると見なされ
る所定のノック判定期間中に、Ａ／Ｄ変換器６にＡ／Ｄ
変換させ、そのＡ／Ｄ変換値に基づいて、エンジンにノ
ッキングが発生しているか否かを判定するノック検出処
理を行う。尚、ノック信号のＡ／Ｄ変換を行うノック判
定期間が到来する時間間隔は、例えばエンジンがＶ型６
気筒であって、そのノック判定期間が１２０°ＣＡ毎に
到来すると仮定すると、１００００ｒｐｍの場合でも２
ｍｓとなる。よって、汎用ＣＰＵ５がＡ／Ｄ変換器６に
ノック信号をＡ／Ｄ変換させるタイミングの時間間隔
は、制御ＣＰＵ４がＡ／Ｄ変換器６に電流検出抵抗Ｒ１
〜Ｒ４の各電圧をＡ／Ｄ変換させる周期Ｔよりも非常に
長い。

【００７４】更に、汎用ＣＰＵ５は、例えば特開平１１
−２０１９３５号等に開示の如く空燃比センサの素子イ
ンピーダンスを測定するために、その空燃比センサへの
印加電圧を急峻に変化させてから該空燃比センサの出力
がピーク値になると見なされるタイミングが到来した時
に、その空燃比センサの出力をＡ／Ｄ変換器６にＡ／Ｄ
変換させ、そのＡ／Ｄ変換値に基づいて空燃比センサの
素子インピーダンスを算出する処理を行う。尚、汎用Ｃ
ＰＵ５が空燃比センサの素子インピーダンスを算出する
ためにＡ／Ｄ変換器６に空燃比センサの出力をＡ／Ｄ変
換させるタイミングは、図３の１段目に示しており、そ
のタイミングの時間間隔も、制御ＣＰＵ４がＡ／Ｄ変換
器６に電流検出抵抗Ｒ１〜Ｒ４の各電圧をＡ／Ｄ変換さ
せる周期Ｔよりも非常に長い。

【００７５】また、ホストＣＰＵ３は、ＤＭＡ８を介し
た通信により、図３にて「水温，吸気温等のＡ／Ｄ」と
記した４段目に示す如く、水温センサや吸気温センサか
らの信号を、上記周期Ｔよりも長い周期（例えば４００
０μｓ）毎に、Ａ／Ｄ変換器６にＡ／Ｄ変換させる。そ
して、そのＡ／Ｄ変換値を、ＲＡＭ７から読み出して、
エンジンへの燃料噴射量などの計算に用いる。

【００７６】ここで、各信号のＡ／Ｄ変換の優先順位
（即ち、Ａ／Ｄ変換のタイミングが重なった場合に何れ
を優先するかの順番）としては、図３に示しているよう
に、最も優先順位が高いのが、空燃比センサの素子イン
ピーダンス算出のための空燃比センサ出力のＡ／Ｄ変換
であり、２番目が、リニアソレノイドＬ１〜Ｌ４を制御
するための電流検出抵抗Ｒ１〜Ｒ４の各電圧のＡ／Ｄ変
換であり、その次が、ノック検出のためのノック信号の
Ａ／Ｄ変換である。そして、最も優先順位が低いのが、
ホストＣＰＵ３からの要求による定期的な水温センサ信
号や吸気温センサ信号のＡ／Ｄ変換である。これは、ホ
ストＣＰＵ３は、制御ＩＣ２の外部に存在しており、該
制御ＩＣ２と通信を行って、Ａ／Ｄ変換器６に対するＡ
／Ｄ変換の要求やＲＡＭ７からのＡ／Ｄ変換結果の取り
出しを行っているためである。

【００７７】つまり、本実施形態において、ホストＣＰ
Ｕ３と制御ＩＣ２内の汎用ＣＰＵ５は、制御ＩＣ２内の
制御ＣＰＵ４がＡ／Ｄ変換器６に電流検出抵抗Ｒ１〜Ｒ
４の各電圧をＡ／Ｄ変換させる周期Ｔよりも長い時間間
隔で、Ａ／Ｄ変換器６を使用して、リニアソレノイドの
制御以外の制御処理に必要な他の信号をＡ／Ｄ変換する
ようにしている。また、電流検出抵抗Ｒ１〜Ｒ４の各電
圧のＡ／Ｄ変換は、一定時間毎に実施される信号のＡ／
Ｄ変換のうちで、最も短い周期で行われるようになって
いる。

【００７８】以上のような本実施形態のＥＣＵ１によれ
ば、リニアソレノイドＬ１〜Ｌ４の電流を高速にフィー
ドバック制御するために設けられるＡ／Ｄ変換器６を、
他の制御（空燃比センサの素子インピーダンス検出やノ
ック検出）にも用いることから、優れたコストメリット
が得られ、更に、リニアソレノイドＬ１〜Ｌ４の電流フ
ィードバック制御と、他の制御とを、制御ＩＣ２内の２
つのＣＰＵ４，５で夫々行うため、それら各制御を十分
に実施することができる。特に、汎用ＣＰＵ５は、制御
ＣＰＵ４がＡ／Ｄ変換器６を使用する周期（即ち、Ａ／
Ｄ変換器６に電流検出抵抗Ｒ１〜Ｒ４の各電圧をＡ／Ｄ
変換させる周期）Ｔよりも長い間隔で、そのＡ／Ｄ変換
器６を用いて、他の制御処理に必要な信号の値を検出す
るようにしているため、その汎用ＣＰＵ５による制御処
理によって、リニアソレノイドＬ１〜Ｌ４の電流制御に
支障を与えることがない。

【００７９】そして、本ＥＣＵ１に搭載した制御ＩＣ２
によれば、特別に処理能力が高い１つのＣＰＵを用いる
よりも低コストで済み、更に、２つのＣＰＵ４，５とＡ
／Ｄ変換器６とを１つのＩＣとして１パッケージ化して
いるため、一層の低コスト化を達成することができる。
しかも、ＩＣ化（１パッケージ化）のメリットとして、
各ＣＰＵ４，５とＡ／Ｄ変換器６との間の通信時間を短
くでき、リニアソレノイドＬ１〜Ｌ４の電流フィードバ
ック制御のための処理や他の制御処理を効率的に行うこ
とができるようになる。

【００８０】しかも、制御ＩＣ２では、制御ＣＰＵ４
と、汎用ＣＰＵ５と、Ａ／Ｄ変換器６と、フリーランタ
イマ１１と、ＰＷＭ信号出力回路９とが、同一の発振回
路１３からのクロック信号ＣＫ１或いはそのクロック信
号ＣＫ１の分周信号ＣＫ２を用いて動作するように構成
されている。このため、クロック源としての発振回路が
１つで済み、更にコストダウンが可能となる。また、制
御ＣＰＵ４と、汎用ＣＰＵ５と、Ａ／Ｄ変換器６と、フ
リーランタイマ１１との、各部の動作タイミング（例え
ば、ＣＰＵ４，５同士のＲＡＭやＡ／Ｄ変換器６などへ
のアクセスタイミング）のずれを無くすことができ、制
御性能を一層向上させることができる。

【００８１】また更に、本実施形態において、制御ＣＰ
Ｕ４は、前述したように、Ａ／Ｄ変換器６からの割込要
求に応じた割込ルーチンにて、比較的時間のかかるデュ
ーティ比演算処理（Ｓ１４０）の前に、Ａ／Ｄ変換器６
に対して次のＡ／Ｄ変換実施時刻をセット（Ｓ１３０）
するようにしているため、リニアソレノイド制御のため
のＡ／Ｄ変換の開始遅れ及びそれによる制御性能の悪化
を防ぐことができる。特に、この手法は、制御対象のリ
ニアソレノイドの数が増えたり、デューティ比演算処理
の内容が複雑化されるなどして、そのデューティ比演算
処理に時間がかかる場合に有効である。

【００８２】以上、本発明の一実施形態について説明し
たが、本発明は、種々の形態を採り得ることは言うまで
もない。例えば、上記実施形態では、４つのリニアソレ
ノイドＬ１〜Ｌ４の分の電流検出抵抗Ｒ１〜Ｒ４の各電
圧をまとめて順次Ａ／Ｄ変換して、４つのリニアソレノ
イドＬ１〜Ｌ４の分の各ＰＷＭデータ（ＰＷＭ信号ＰＷ
Ｍ１〜ＰＷＭ４のデューティ比）をまとめて計算するよ
うにしたが（図３，図５）、図８（特に２段目及び５段
目）に例示するように、電流検出抵抗の電圧のＡ／Ｄ変
換とＰＷＭデータの計算とを、１つのリニアソレノイド
分（１ｃｈ分）毎に夫々分けて実施するようにしても良
い。但し、上記実施形態のように、４つのリニアソレノ
イドＬ１〜Ｌ４の制御に関するＡ／Ｄ変換とＰＷＭデー
タの計算とをまとめて実施するようにした方が、Ａ／Ｄ
変換の間隔の隙間をまとめて確保することができ、Ａ／
Ｄ変換器６の使用効率を上げることができるという点で
有利である。また、４つのリニアソレノイドの分のＰＷ
Ｍデータの計算を一括に実施できるため、ソフト処理の
オーバーヘッドが少なくなり効率的である。

【００８３】一方、上記実施形態において、制御ＣＰＵ
４は、ＤＳＰであっても良い。また、制御ＣＰＵ４に代
えて、それと同様の動作を行うハードウエアロジック回
路を用いても良い。そして、このことは、汎用ＣＰＵ５
についても同様である。また、上記実施形態において、
制御ＣＰＵ４は、周期Ｔ毎の１回の電圧差（検出電流
値）ＶＩＯを用いてデューティ比演算処理を実施するよ
うにしていたが、複数回の電圧差（検出電流値）ＶＩＯ
の平均値を用いて、デューティ比演算処理を実施するよ
うにしても良い。この場合、制御ＣＰＵ４では、図６の
減算部５０の出力を平均し、その平均値が誤差検出部４
０の減算部４１に入力されるようにすれば良い。

【図面の簡単な説明】

【図１】 実施形態の電子制御装置（ＥＣＵ）１の構成
を表すブロック図である。

【図２】 変形例の構成を説明する説明図である。

【図３】 Ａ／Ｄ変換器のＡ／Ｄ変換タイミングを表す
タイムチャートである。

【図４】 制御ＩＣ内の制御ＣＰＵがリニアソレノイド
を制御するために実行する割込ルーチンを表すフローチ
ャートである。

【図５】 図４の割込ルーチンの作用を説明するタイム
チャートである。

【図６】 制御ＣＰＵがＰＷＭ信号のデューティ比（Ｐ
ＷＭデータ）を計算するために行うデューティ比演算処
理の内容を表す機能ブロック図である。

【図７】 ＰＷＭ信号の周期とＡ／Ｄ変換周期との関
係、及び電流検出抵抗の両端電圧の波形を表すタイムチ
ャートである。

【図８】 変形例のＡ／Ｄ変換タイミングを表すタイム
チャートである。

【図９】 従来技術の問題を説明するタイムチャートで
ある。

【符号の説明】

１…電子制御装置（ＥＣＵ）、２…制御ＩＣ、３…ホス
トＣＰＵ、４…制御ＣＰＵ、５…汎用ＣＰＵ、６…Ａ／
Ｄ変換器、７…Ａ／Ｄデータ受渡用ＲＡＭ、８…ダイレ
クト・メモリ・アクセス回路（ＤＭＡ）、９…ＰＷＭ信
号出力回路、１０…ＰＷＭデータ受渡用レジスタ、１１
…フリーランタイマ、１２…発振子、１３…発振回路、
１３ａ…分周器、１４，１６，１８…ＲＯＭ、１５，１
７，１９…ＲＡＭ、２１…ＰチャンネルＭＯＳＦＥＴ、
２２…ＮＰＮトランジスタ、２３…ダイオード、２４…
マルチプレクサ、３０…目標値なまし部、３１…なまし
演算部、３２，４３，４５…乗算部、４０…誤差検出
部、４１，５０…減算部、４２…積分演算部、４４…加
算部、Ａ１，Ｂ１…入力保護抵抗、Ｃ１，Ｄ１…レベル
シフト回路、Ｌ１…リニアソレノイド、Ｒ１…電流検出
抵抗

フロントページの続き Ｆターム(参考） 3G084 BA00 DA00 DA04 DA06 EA02 EB02 EC01 EC05 EC06 EC08 3G301 JA11 JA18 LC02 NA04 NB17 NB20 ND05 ND41 PG02A

Claims (3)

【特許請求の範囲】
1. 【請求項１】 誘導性負荷に流れる電流を制御するため
   に、所定周期のＰＷＭ信号で駆動されるスイッチング手
   段と、 前記誘導性負荷に流れる電流に応じた検出信号を出力す
   る電流検出手段と、 Ａ／Ｄ変換器と、 一定周期の検出タイミング毎に、前記電流検出手段から
   の検出信号を前記Ａ／Ｄ変換器にデジタル値へと変換さ
   せて、該デジタル値を取り込むことにより前記誘導性負
   荷に流れる電流を検出し、その検出電流値が目標値とな
   るように、前記スイッチング手段への前記ＰＷＭ信号の
   デューティ比を制御する電流コントローラと、 を備えた誘導性負荷の電流制御装置において、 前記誘導性負荷の制御以外の所定の制御処理を行うため
   に設けられ、前記電流コントローラの前記検出タイミン
   グの周期よりも長い間隔で、前記Ａ／Ｄ変換器を用い
   て、前記所定の制御処理に必要な信号の値を検出する第
   ２のコントローラを備え、 更に、前記電流コントローラと、前記第２のコントロー
   ラと、その両コントローラによって共用される前記Ａ／
   Ｄ変換器とが、１つのＩＣとして形成されていること、 を特徴とする誘導性負荷の電流制御装置。
2. 【請求項２】 請求項１に記載の誘導性負荷の電流制御
   装置において、 前記ＩＣには、前記電流コントローラと前記第２のコン
   トローラと前記Ａ／Ｄ変換器とが時間を計測するために
   用いるフリーランタイマも内蔵されており、 更に、前記電流コントローラと、前記第２のコントロー
   ラと、前記Ａ／Ｄ変換器と、前記フリーランタイマと
   は、同一のクロック源からのクロック信号或いは該クロ
   ック信号の分周信号を用いて動作すること、 を特徴とする誘導性負荷の電流制御装置。
3. 【請求項３】 誘導性負荷に流れる電流を制御するため
   に、所定周期のＰＷＭ信号で駆動されるスイッチング手
   段と、 前記誘導性負荷に流れる電流に応じた検出信号を出力す
   る電流検出手段と、 Ａ／Ｄ変換器と、 一定周期の検出タイミング毎に、前記電流検出手段から
   の検出信号を前記Ａ／Ｄ変換器にデジタル値へと変換さ
   せて、該デジタル値を取り込むことにより前記誘導性負
   荷に流れる電流を検出し、その検出電流値が目標値とな
   るように、前記スイッチング手段への前記ＰＷＭ信号の
   デューティ比を制御する電流コントローラとを備え、 更に、前記Ａ／Ｄ変換器は、前記電流コントローラによ
   りセットされたＡ／Ｄ変換実施時刻になったことを検知
   すると、前記電流検出手段からの検出信号をデジタル値
   に変換して、その変換が完了したことを前記電流コント
   ローラに通知するようになっており、 前記電流コントローラは、前記通知を受けると、前記Ａ
   ／Ｄ変換器にて変換されたデジタル値を取り込み、その
   デジタル値を用いて前記ＰＷＭ信号のデューティ比を計
   算するための演算処理を行うと共に、前記Ａ／Ｄ変換器
   の次のＡ／Ｄ変換実施時刻をセットする誘導性負荷の電
   流制御装置において、 前記電流コントローラは、前記Ａ／Ｄ変換器からの前記
   通知を受けて、前記デジタル値を取り込んだ後、まず、
   前記Ａ／Ｄ変換器の次のＡ／Ｄ変換実施時刻をセット
   し、その後、前記演算処理を行うこと、 を特徴とする誘導性負荷の電流制御装置。