JPH05327448A - サイリスタ回路 - Google Patents
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Abstract
(57)【要約】
［目的］ 下記に示す素子及びその製造方法を得るこ
と。 ［構成］（ｎ−）と（ｐ−）チャネル低圧電界効果論理
トランジスタ（４０３）；ＥＥＰＲＯＭ メモリ配列あ
るいはこれに類するもののゲート制御に関する（ｎ−）
と（ｐ−）チャネル高圧絶縁ゲート電界効果トランジス
タ（４０５）；（ｎ−）と（ｐ−）チャネルドレイン伸
長の絶縁ゲート電界効果トランジスタ（４０７）；縦形
と横形の環状ＤＭＯＳトランジスタ（４０９）；ショト
ッキダイオード（４１１）；及びＦＡＭＯＳ ＥＰＲＯ
Ｍ セル（４１２）である。高信頼性“非重畳”二重レ
ベルポリＥＥＰＲＯＭ セルも開示されている。
と。 ［構成］（ｎ−）と（ｐ−）チャネル低圧電界効果論理
トランジスタ（４０３）；ＥＥＰＲＯＭ メモリ配列あ
るいはこれに類するもののゲート制御に関する（ｎ−）
と（ｐ−）チャネル高圧絶縁ゲート電界効果トランジス
タ（４０５）；（ｎ−）と（ｐ−）チャネルドレイン伸
長の絶縁ゲート電界効果トランジスタ（４０７）；縦形
と横形の環状ＤＭＯＳトランジスタ（４０９）；ショト
ッキダイオード（４１１）；及びＦＡＭＯＳ ＥＰＲＯ
Ｍ セル（４１２）である。高信頼性“非重畳”二重レ
ベルポリＥＥＰＲＯＭ セルも開示されている。
Description
【産業上の利用分野】本発明は一般に、集積回路電力デ
バイス、方法及びそれにより製造される集積回路、さら
に限定的に言うと、ゲーテッドサイリスタ、低圧半導体
デバイスでのその同時製造、これを含む集積回路、シス
テム及び方法に関する。
バイス、方法及びそれにより製造される集積回路、さら
に限定的に言うと、ゲーテッドサイリスタ、低圧半導体
デバイスでのその同時製造、これを含む集積回路、シス
テム及び方法に関する。
【従来の技術】本発明の範囲を制限する意味なく、本発
明の背景を以下で一例として自動車の電気系統に関連し
て記述する。従来の自動車用マイクロコントローラは、
現状では低出力コンポーネントに限定されており、中間
継電器及び高出力デバイスを通して自動車の電気系統の
残りの部分に接続されている。例えば、自動車用マイク
ロコントローラは、インジケータランプ、コーナリング
ランプ又はヘッドランプにさえも比較的高出力のランプ
駆動装置を通して接続されうる。低出力電圧信号ライン
が標準的にランプ駆動装置の信号入力端に接続されてい
る。このランプ駆動装置は、１２ボルトの自動車電源及
び駆動すべきランプに接続されている。電力デバイスと
非電力デバイスの間で分けられた別々の集積回路を提供
するには、より大きい空間、個別のパッケージング、さ
らに多くの部品間外部接続及び増分的により高いアセン
ブリコストが必要である。これまでこの分野では、低出
力の論理コンポーネントのためのＩＣチップとは別の集
積回路チップ上に高出力電子コンポーネントを製造しな
くてはならなかった。従来、高出力トランジスタは、５
ボルトの絶縁ゲート型電界効果トランジスタといった低
出力論理デバイスと容易に統合できない異なる処理必要
条件を有していた。一方では或る種の電圧調節装置及び
電力デバイスは、通常の従来の１２ボルトの自動車電気
系統に直接露出された電力用トランジスタが６０ボルト
もの高いものとなりうる過渡現象に耐えることができる
ものであることを要求する。他方では、これらのデバイ
スの打込み、分離及びドーピング特性は、より小型の処
理不安定なデバイスとのその同時製造をむずかしいもの
にしていた。例えば、極微デバイスは通常、比較的高い
ドォパント濃度をもつタンクの中に位置づけられてい
る。これらのタンクの打込みエネルギー及び濃度は一般
に高圧、高出力デバイスのための相応する打込みエネル
ギー及びドォパント濃度と相容れないものである。しか
しながら、自動用システムマイクロコントローラーはモ
ノリシックであること、つまり電圧調整及びその他の高
出力応用分野のために１つそして論理の実行その他のた
めにもう１つのチップを有するよりもむしろ１つの半導
体チップの表面上に製造されることが望ましい。
明の背景を以下で一例として自動車の電気系統に関連し
て記述する。従来の自動車用マイクロコントローラは、
現状では低出力コンポーネントに限定されており、中間
継電器及び高出力デバイスを通して自動車の電気系統の
残りの部分に接続されている。例えば、自動車用マイク
ロコントローラは、インジケータランプ、コーナリング
ランプ又はヘッドランプにさえも比較的高出力のランプ
駆動装置を通して接続されうる。低出力電圧信号ライン
が標準的にランプ駆動装置の信号入力端に接続されてい
る。このランプ駆動装置は、１２ボルトの自動車電源及
び駆動すべきランプに接続されている。電力デバイスと
非電力デバイスの間で分けられた別々の集積回路を提供
するには、より大きい空間、個別のパッケージング、さ
らに多くの部品間外部接続及び増分的により高いアセン
ブリコストが必要である。これまでこの分野では、低出
力の論理コンポーネントのためのＩＣチップとは別の集
積回路チップ上に高出力電子コンポーネントを製造しな
くてはならなかった。従来、高出力トランジスタは、５
ボルトの絶縁ゲート型電界効果トランジスタといった低
出力論理デバイスと容易に統合できない異なる処理必要
条件を有していた。一方では或る種の電圧調節装置及び
電力デバイスは、通常の従来の１２ボルトの自動車電気
系統に直接露出された電力用トランジスタが６０ボルト
もの高いものとなりうる過渡現象に耐えることができる
ものであることを要求する。他方では、これらのデバイ
スの打込み、分離及びドーピング特性は、より小型の処
理不安定なデバイスとのその同時製造をむずかしいもの
にしていた。例えば、極微デバイスは通常、比較的高い
ドォパント濃度をもつタンクの中に位置づけられてい
る。これらのタンクの打込みエネルギー及び濃度は一般
に高圧、高出力デバイスのための相応する打込みエネル
ギー及びドォパント濃度と相容れないものである。しか
しながら、自動用システムマイクロコントローラーはモ
ノリシックであること、つまり電圧調整及びその他の高
出力応用分野のために１つそして論理の実行その他のた
めにもう１つのチップを有するよりもむしろ１つの半導
体チップの表面上に製造されることが望ましい。
【課題を解決するための手段】本発明の一態様に従う
と、ゲーテッドサイリスタ回路には、相対する導電性タ
イプの第１及び第２のバイポーラトランジスタが含まれ
ている。第１のバイポーラトランジスタのベース−エミ
ッタ接合部が第１の抵抗値を有する。第１のバイポーラ
トランジスタのコレクタが第２のバイポーラトランジス
タのベースに結合される。第２のバイポーラトランジス
タのコレクタは第１のバイポーラトランジスタのベース
に結合されている。第２のバイポーラトランジスタのベ
ース−エミッタ接合部は第２の抵抗値を有する。第２の
バイポーラトランジスタのエミッタは第２の供給電圧に
結合される。第３のトランジスタは、電流経路及び制御
電極を１つずつ有し、この制御電極は信号が選択的にそ
の上に印加された時点でこの電流経路のコンダクタンス
を制御すべく作動する。電流経路は第１のバイポーラト
ランジスタのベースを第１の供給電圧に結合する。電流
経路のコンダクタンスは、この信号の予め選択された状
態に応答して第１のバイポーラトランジスタのベース−
エミッタ接合部のコンダクタンスよりもはるかに大き
い。第４のトランジスタは、電流経路と制御電極を１つ
ずつ有し、この制御電極は第２の信号が選択的にその上
に印加された時点で電流経路のコンダクタンスを制御す
るよう作動可能である。この電流経路は第２のバイポー
ラトランジスタのベースを第２の供給電圧に結合する。
電流経路のコンダクタンスはこの第２の信号の予め選択
された状態に応答して第２のバイポーラトランジスタの
エミッタ接合部をもつベースのコンダクタンスよりもは
るかに大きい。本発明のもう１つの態様に従って、第２
のバイポーラトランジスタのコレクタを第２の供給電圧
に選択的に結合する第５のトランジスタが具備される。
第１のバイポーラトランジスタのベース−エミッタ接合
部を通って第２の供給電圧まで電流をシンク（供給）す
ることにより、この第５のトランジスタはサイリスタを
オンの状態にラッチするべく作動できる。本発明のもう
１つの態様に従うと、ゲーテッドサイリスタを１つの自
動車用マイクロコントローラの一部分として形成するこ
ともでき、この場合、単一のマイクロコントローラ−チ
ップを製造するための方法は低出力及び高出力デバイス
が同時に形成されうるように統合された。本発明に基づ
くゲーテッドサイリスタは埋込み層全体にわたり、その
他の形でデバイスが中に形成されている半導体層とは反
対側の導電性タイプのガードリングの中に形成すること
もできる。この実施態様においては、第２の導電性タイ
プの幾分か中央の高圧タンク領域が、残りのデバイス部
域を２つの領域つまり両方共第１の導電性タイプを有す
る領域に分割している。ゲーテッドサイリスタのもう１
つの物理的形状においては、スイッチングトランジスタ
は半導体層の導電性タイプとは反対側の第２の導電性タ
イプのウェルの外側に形成され、一方バイポーラコンポ
ーネントは全て又は大部分がこのウェル内に形成されて
いる。本発明は、比較的高出力のサイリスタ又はスイッ
チに、その他の高出力デバイス及び低出力デバイスの両
方と共に統合されたプロセスで作製できる単純なターン
オン及びターンオフ機構が具備されているという点で、
全く異なる技術的利点を提供する。本発明及びその利点
をより完全に理解するため、ここで添付図面と合わせて
以下に記された説明を参照してみる。
と、ゲーテッドサイリスタ回路には、相対する導電性タ
イプの第１及び第２のバイポーラトランジスタが含まれ
ている。第１のバイポーラトランジスタのベース−エミ
ッタ接合部が第１の抵抗値を有する。第１のバイポーラ
トランジスタのコレクタが第２のバイポーラトランジス
タのベースに結合される。第２のバイポーラトランジス
タのコレクタは第１のバイポーラトランジスタのベース
に結合されている。第２のバイポーラトランジスタのベ
ース−エミッタ接合部は第２の抵抗値を有する。第２の
バイポーラトランジスタのエミッタは第２の供給電圧に
結合される。第３のトランジスタは、電流経路及び制御
電極を１つずつ有し、この制御電極は信号が選択的にそ
の上に印加された時点でこの電流経路のコンダクタンス
を制御すべく作動する。電流経路は第１のバイポーラト
ランジスタのベースを第１の供給電圧に結合する。電流
経路のコンダクタンスは、この信号の予め選択された状
態に応答して第１のバイポーラトランジスタのベース−
エミッタ接合部のコンダクタンスよりもはるかに大き
い。第４のトランジスタは、電流経路と制御電極を１つ
ずつ有し、この制御電極は第２の信号が選択的にその上
に印加された時点で電流経路のコンダクタンスを制御す
るよう作動可能である。この電流経路は第２のバイポー
ラトランジスタのベースを第２の供給電圧に結合する。
電流経路のコンダクタンスはこの第２の信号の予め選択
された状態に応答して第２のバイポーラトランジスタの
エミッタ接合部をもつベースのコンダクタンスよりもは
るかに大きい。本発明のもう１つの態様に従って、第２
のバイポーラトランジスタのコレクタを第２の供給電圧
に選択的に結合する第５のトランジスタが具備される。
第１のバイポーラトランジスタのベース−エミッタ接合
部を通って第２の供給電圧まで電流をシンク（供給）す
ることにより、この第５のトランジスタはサイリスタを
オンの状態にラッチするべく作動できる。本発明のもう
１つの態様に従うと、ゲーテッドサイリスタを１つの自
動車用マイクロコントローラの一部分として形成するこ
ともでき、この場合、単一のマイクロコントローラ−チ
ップを製造するための方法は低出力及び高出力デバイス
が同時に形成されうるように統合された。本発明に基づ
くゲーテッドサイリスタは埋込み層全体にわたり、その
他の形でデバイスが中に形成されている半導体層とは反
対側の導電性タイプのガードリングの中に形成すること
もできる。この実施態様においては、第２の導電性タイ
プの幾分か中央の高圧タンク領域が、残りのデバイス部
域を２つの領域つまり両方共第１の導電性タイプを有す
る領域に分割している。ゲーテッドサイリスタのもう１
つの物理的形状においては、スイッチングトランジスタ
は半導体層の導電性タイプとは反対側の第２の導電性タ
イプのウェルの外側に形成され、一方バイポーラコンポ
ーネントは全て又は大部分がこのウェル内に形成されて
いる。本発明は、比較的高出力のサイリスタ又はスイッ
チに、その他の高出力デバイス及び低出力デバイスの両
方と共に統合されたプロセスで作製できる単純なターン
オン及びターンオフ機構が具備されているという点で、
全く異なる技術的利点を提供する。本発明及びその利点
をより完全に理解するため、ここで添付図面と合わせて
以下に記された説明を参照してみる。
【実施例】本書に記述されている方法、装置及びシステ
ムの好ましい実施態様及びその利点は、図面の図１から
１０１までを参照することにより最も良く理解できる。
なおここでさまざまな図面中の同じ及び対応する部品に
ついては同じ番号が用いられている。図１を参照する
と、本書で記述する統合された方法に従って製造された
単数又は複数のマイクロコントローラを使用することの
できる自動車１０の斜視図１０が示されている。マイク
ロコントローラは、例えば、空気流の相対量を制御する
ため及び空調システムが係合されるべきか否かを制御す
るために、暖房、換気及び空調（ＨＶＡＣ）システム内
で用いることができる。マイクロコントローラは同様
に、自動車の計装１４の中で用いることもでき、この場
合、これらのマイクロコントローラは、アナログゲー
ジ、ＶＦディスプレイ、液晶ディスプレイ及びヘッドア
ップディスプレイを駆動するために機能することができ
る。マイクロコントローラは、例えばアンチロックブレ
ーキシステム、スリップ制限ディファレンシャルトラク
ション、ディファレンシャルパワーステアリング、燃料
ポンプ及びヘッドライトを含むランプを制御するためシ
ャーシ１６の中で使用できる。駆動列１８の中では、点
火、燃料噴射、歯車装置及びトランスミッションのシフ
トパターンならびにクルース・コンピュータを制御する
のに用いることができる。マイクロコントローラは同様
に、パワーシート、ウィンドウ及びロック、安全システ
ム、エアバックやシートベルトセンサといった安全機構
ならびにこれらの一部分及び全てに利用されるための多
重配線を含むいくつかの一般的な自動車オプション２０
のいずれかの作動を制御するためにも用いることができ
る。次に図２を参照すると、ランプユニット２４及びソ
レノイド２６を駆動するためのランプ及びソレノイド駆
動装置として使用されている状態で、マイクロコントロ
ーラ２２の概略図が示されている。チップ２２はマイク
ロコントローラ集積回路領域２８およびサイリスタパワ
ースイッチ集積回路領域３０を有する。特記すべきこと
に、これら２つの領域は、同じ集積回路チップ又はダイ
２２の上に統合されている。この好ましい実施態様は、
サイリスタパワースイッチ集積回路領域３０による切換
えに際しての電気的過渡現象によるマイクロコントロー
ラ２８に対する干渉に耐えられる。ランプユニット２４
及びソレノイド２６といった制御された電気的要素は、
多重アンペアレンジ内の電流について寸法決定され調整
されているコンタクト要素３２及び３４に直接接続され
ている。サイリスタ回路３８及び４０は、オンチップで
集積され、それぞれコンタクト要素３２及び３４に接続
された陽極をもつ。陰極は、バッテリ４４に対し出力電
流の復帰のために接続されている重い共通のコンタクト
要素４２（又は望ましい場合にはそれぞれのコンタクト
要素）に接続されている。サイリスタ３８及び４０は各
々、少なくとも数百ミリアンペアレベルで好ましくは多
重アンペアレンジ内の周辺デバイス動作電流を導くよう
にサイズ決定されている。バッテリ４４は、ランプユニ
ット２４に対し電流Ｉ１を送るためスイッチアセンブリ
４６により接続される。制御ライン５０上の予め選択さ
れた信号に応答するソレノイド２６に対してバッテリ４
４を接続するべく、中継スイッチ４８が作動する。制御
ライン５０は、例えばチップ２２に接続し戻されてもよ
く、ここでこのラインはチップ２２上の出力レジスタ
（図示せず）から発生しうる。この出力レジスタは、オ
ン−チップマイクロプロセッサ（以下に記述する）に応
答してソレノイドスイッチ又は継電器４８を作動させる
ため１つのビットを記憶することができる。マイクロコ
ントローラ２８には一組のセンサ５２、５４・・・５６
（うち３つのみが図示されている；その他のさらに複数
存在していてもよい）が接続されている。センサー５２
−５６はアナログ式であるものとして示されており、望
ましい場合にはオンチップ又はオフチップでアナログ−
デジタル変換器（ＡＤＣ）５８を適切に具備する。１２
ボルトの自動車バッテリ４４は、チップ２２上にあるボ
ルテージレギュレータ及び電源６０に接続されている。
レギュレータをオンチップで位置づけするには、自動車
の電気系統においては６０ボルトといった高いものであ
りうる過渡電圧に耐えることのできる或る種の高圧電力
用トランジスタがこのチップ上にあることが必要とされ
る。従ってこれらの電力用トランジスタは、比較的低い
電圧の論理トランジスタと異なる処理上の必要条件をも
つ。この低圧論理トランジスタ（例えば図２７のトラン
ジスタ４０２及び４０３を参照）は標準的に１ミクロン
未満のチャネル長をもつ。従来、これらの電力用トラン
ジスタの異なる処理必要条件のため、これらのトランジ
スタは別々の集積回路内に位置づけすることが必要であ
った。しかしながら、本書中に記されている統合された
方法は、例えば、ボルテージレギュレータ６０内に含ま
れていると電力用トランジスタ、サイリスタ回路３８及
び４０及びその他のチップ２２上の高圧又は高出力コン
ポーネントが、チップ２２上の残りのデバイスと共に単
一のプロセス中で製造されうるようにしている。レギュ
レータ６０は、１８ボルト、５ボルト及びゼロボルトと
いったさまざまな電圧をチップ２２の残りに対して供給
する。センサー６２が、例えばホイール回転数を計数し
たり、これらの回転の数をチップ２２上にあるパルス受
信器６４にパルス送りしたりすることができる。チップ
２２上には、現在実行中のプログラムを内部的か或いは
外部的に誘発されたソフトウェアのエラーに応答して開
始状態まで自動的にリセットするための「ウォッチドッ
グ」タイマを含むさまざまなタイマ６６が含まれていて
よい。タイマブロック６６は同様に、チップ２２の残り
の部分に同期信号を供給するためクロックジェネレータ
（図３及び図４を参照）も含んでいる。マイクロコント
ローラチップ２２は同様に、プログラム命令の実行のた
めの好ましくは１６ビットのＣＰＵ６８、このような命
令の記憶のためのプログラムメモリ７０、ランダムアク
セスメモリー７２及び電気的に消去可能でかつプログラ
ミング可能な読取り専用メモリ７４も含んでいる。ＣＰ
Ｕ６８には、制御装置も含まれている。ＣＰＵ６８によ
り実行された命令の結果は、ＲＡＭ７２の中に記憶され
うる。ＥＥＰＲＯＭブロック７４は、例えば、ＣＰＵ６
８上で実行されたプログラム、データ記憶機構、ユーザ
が供給する自動車１０の又はチップ２２の作動に関する
定数のためのプログラムメモリーとしても用いることが
できる。図２は、マイクロコントローラチップ２２の高
レベル機能ブロック図である。図３には、マイクロコン
トローラチップ２２の実際の物理的配置が図示されてい
る。図３は、平面配置の一例にすぎない。マイクロコン
トローラ２２は、外部接続のため６０のパッド７６を有
している。チップ２２は、パッド２６のうちの２つの上
に標準的な自動車用１２ボルト電源を収納するように適
合されている。チップ又はダイ２２は、チップ２２から
ほとんどの熱を運び去るよう機械的堅牢度及び熱伝導に
ついてサイズ決定された１つのパッケージ（図示せず）
の中に保持されている。ピン又はその他のコンタクト要
素（図示せず）がこのパッケージにしっかりと付着され
取りつけられ、又このパッケージから発出している。１
２ボルトの電源は、一次ボルテージレギュレータ７８及
び二次ボルテージレギュレータ８０に接続されている。
一次及び二次電圧レギュレータ７８及び８０は、図２に
レギュレータブロック６０によって表わされている。ボ
ルテージレギュレータ７８及び８０は、Ｖｐｐ、Ｖｄｄ
及びＶｓｓといったチップ２２上に必要とされる全ての
電圧を生成する。図３に示されているＣＰＵ６８は同様
に、図２に示されているようなプログラムメモリ７０も
含んでいる。ＣＰＵ７８は適切な母線及び通信ライン
（図４参照）によりマイクロコントローラチップ２２の
残りの部分に相互接続されている。ランダムアクセスメ
モリ（ＲＡＭ）アレイ７２と電気的に消去可能かつプロ
グラム可能な読取り専用メモリ（ＥＥＰＲＯＭ）アレイ
７４がチップの下部部分内のそれぞれのブロックを占有
している。同様に、外部デバイスへの直列接続のための
直列通信用インターフェイス８２、アナログ／デジタル
変換器５８及びパルス受信器６４のためのスペースも具
備されている。チップ２２の上部右側部分はランプ駆動
装置サイリスタ回路３８及びソレノイドサイリスタ回路
４０により占有されている。アナログ／デジタルインタ
ーフェイス回路５８及び可能であればパルス受信器（図
２参照）からのセンサ信号を受けとった時点でこれに応
答してサイリスタ回路３８及び４０がＣＰＵ６８によっ
て制御される。図２のタイマーブロック６６は、図３で
はさらに、ＣＰＵ６８の上にあるモジューラタイマ回路
８８、ＰＬＬ発振器回路８６及びクロックジェネレータ
回路８４に細分されている。チップ２２は同様に、デジ
タル出力回路ブロック９０をも含む。デジタル出力ブロ
ック９０は、もう１つのマイクロコントローラチップ２
２といったようなもう１つのデバイスに又は（母線拡張
デバイスとして）車外メモリーチップ又はその他の外部
デバイスに対してデジタル信号の平行な出力を可能にし
ている。図示されている実施態様は、唯１つのデジタル
出力ポート９０しか持っていないもののその他の類似の
デジタル出力ポート９０も容易に含み入れることが可能
である。最後に、チップ２２は、さまざまな動作モード
をカストマが選択できるよう４つのスイッチインターフ
ェイス回路９２を含んでいる。さまざまな低圧トランジ
スタ、コンデンサ及びその他の論理デバイスに加えて、
チップ２２は、高出力トランジスタを必要とするいくつ
かの回路ブロックを含む。これらの中には、アナログ／
デジタル変換器５８、パルス受信器６４、一次及び二次
ボルテージレギュレータ７８及び８０、及びランプ及び
ソレノイド駆動装置回路３８及び４０が含まれる。本書
に記されている統合された製造方法は、これらの電力回
路がチップ２２上に存在する論理デバイスの残りのもの
と同じ基板上に内含されうるようにする。ここで図４を
見ると、チップ２２の概略的アーキテクチュアブロック
ダイヤグラムが示されている。内部母線１００がＣＰＵ
６８、ＥＥＰＲＯＭメモリ７４及びＲＡＭ７２の間にデ
ータ及びアドレスラインを提供している。周辺母線１０
２が、制御装置を含むＣＰＵ６８を第１及び第２のタイ
マ８８、アナログ／デジタル変換器５８、直列通信イン
ターフェイス８２及びランプ駆動装置３８、ソレノイド
４０、デジタル出力インターフェイス９０及びスイッチ
インターフェイス９２に接続している。一次及び二次ボ
ルテージレギュレータ７８及び８０は、これらのブロッ
クの出力矢印により表わされた別々のラインを通してチ
ップのその他のコンポーネントに対してさまざまな予め
定められた電圧で電力を供給する。同様にして、クロッ
クジェネレータ８４及びＰＬＬ発振器は、表示どおり独
自の独立したラインを通してチップ２２の残りの部分に
対し信号を供給する。図５は、チップ２２上に常駐する
状態のＥＥＰＲＯＭメモリ７４のアーキテクチュアの概
略的ブロックダイヤグラムである。ＥＥＰＲＯＭアレイ
は、独立した集積回路として独立型であってよく、又本
書に記されているような新規のセルを内蔵すると同時に
集積回路マイクロコントローラチップ上の１モジュール
であってよい。アレイ自体１２０は、ｎｘｍビットのア
レイについてはｎ個の列とｍ個の行を有する。本書に記
されているマイクロコントローラ２２に適したサイズの
アレイは、２５６ワードと１ワードあたり８ビット、つ
まり合計２０４８ビットを有していてよい。これらは例
えば３２行×６４列、又は６４行×３２列のアレイの形
に組織されうる。１つの実施態様においては、アレイ１
２０は、各セルに対し４本のラインつまり読出しライ
ン、行ライン、列ライン及び仮想接地ラインを提供する
必要がある。１つの行復号器及びレベルシフタ１２２
が、読出しｎと行ｎに至るまで読出し０、行０、読出し
１、行１といったように行ラインと対にした複数の読出
しラインを提供する。列復号器、レベルシフタ及びセン
スアンプセクション１２４が、複数の列ラインｃｏ／
０、ｃｏ／１、ｃｏ／２、ｃｏ／３・・・ｃｏ／ｍを提
供する。各列ライン対は、互いの間で仮想接地（ＶＧ）
ラインを共有する。ブロック１２６には、ＥＥＰＲＯＭ
アレイ１２０へのアクセスのタイミングを制御するため
の回路及び、アレイ１２０及びブロック１２２及び１２
４に対して適当な電圧の制御信号を提供するための電荷
ポンプが含まれている。制御及び荷電ポンプブロック１
２６は、チップの残りの部分と又は製造すべきＥＥＰＲ
ＯＭメモリ７４がその他の機能と統合されていない場合
にはその他のチップに対して、インターフェイスを提供
するような入出力インターフェイスブロック１２８に接
続されている、入出力インターフェイスチップ１２８は
アドレス母線１３０を通して行復号器１２２及び列復号
器１２４に接続されている。データ母線１３２は入出力
インターフェイス１２８を列復号器ブロック１２４と接
続する。データがアレイ１２０に読み書きされるのは、
この経路１３２を通してである。サイリスタ回路 一旦図２に戻ると、出力段でサイリスタを使用するため
には、サイリスタを通しての電流が有効に遮断されてい
ることが望ましい。ＣＰＵ６８から図４の母線１０２ま
での制御信号Ｓ１及びＳ２は、独立して制御可能であ
り、サイリスタ回路３８及び４０への入力を制御するた
めに提供される。図６−１９の回路及び物理的構造は、
回路３８及び４０のいずれか一方又は両方のために用い
られる。図６は、ランプ駆動装置サイリスタ回路３８の
概略的電気回路図であり、ここでソレノイド駆動装置サ
イリスタ回路４０用の電気結線は類似のものである。上
部電圧レール１４０はコンタクト要素３２に接続されて
おり、一方下部電圧レール１４２は接地要素９２（図２
参照）に接続されている。ＰＮＰバイポーラトランジス
タ１４４は、上部レール１４０に接続された（ｐ＋）エ
ミッタ１４６、ベース１４８及び（ｐ＋）コレクタ１５
０を有する。ＰＮＰトランジスタ１４４のコレクタ１５
０は、ノード１５２に電気的に接続されている。全体と
して１５４という番号で示されているｐチャネル電界効
果トランジスタは、電圧レール１４０に接続されたドレ
イン１５６、信号供給源Ｓ１に接続されたゲート１５８
及びノード１６２に接続されたソース１６０を有する。
ＰＮＰバイポーラトランジスタ１４４のベース１４８は
同様にノード１６２に接続されている。全体として１６
４という番号で示されている第２のＮＰＮバイポーラト
ランジスタは、ノード１６２に接続されたコレクタ１６
６、ノード１５２に接続されたベース１６８及び下部電
圧レール１４２に接続された（ｎ＋）エミッタ１７０を
有している。電界効果トランジスタ１５４は、上部レー
ル１４０に接続された背面ゲート接続１６３を有する。
第２のｎ−チャネル電界効果トランジスタ１７２はノー
ド１５２に接続された（ｎ＋）ドレイン１７４、信号供
給源Ｓ１にライン１７８ａを通して接続されたゲート１
７６、及び下部電圧レール１４２に接続された（ｎ＋）
ソース１８０を有する。背面ゲート接続１８２が、電界
効果トランジスタ１７２のチャネルを下部電圧レール１
４２に接続している。各トランジスタ１４４又は１６４
のベース１４８又は１６８は、それぞれのＭＯＳトラン
ジスタ１５４又は１７２によりそれぞれのトランジスタ
のエミッタ１４６又は１７０へ向かって引張られる。ベ
ースは、トランジスタ１４４又は１６４を通っての電流
の流れを遮断するため、そのエミッタとの関係において
公称０．６ボルトのダイオード降下の上下に引張られる
必要がある。ベースを下へ引張るには、コレクタ−エミ
ッタ経路内での数アンペア以上というはるかに高い電流
に比べて、比較的低い電流が必要である。１０から１０
０の増幅率で、ベースにおけるスイッチング電流は、Ｍ
ＯＳトランジスタ１５４及び１７２により有利に切換え
られる数十ミリアンペアから数百ミリアンペアの範囲内
に入る。図６に示されている抵抗器は、各トランジスタ
１４４及び１６４のベース−エミッタ接合部を横断して
の電圧降下をモデリングしている。信号Ｓ１をトランジ ４のゲート１５８に適用した時点で、ベース−エミッタ
接合部の抵抗をモデリングする抵抗性要素を横断しての
電圧降下は、バイポーラトランジスタ１６４及び１４４
のそれぞれについて必要とされるバイアス電圧よりも低
くなる。こうしてサイリスタ３８はオフに切換えられる
ことになる。作動中、電流Ｉは上部レール１４０内に入
り、矢印１８４を伴う破線で示されているようにサイリ
スタ１４０を通して導かれる。電流は、サイリスタ１４
４のエミッタ１４６からベース１４８を通してコレクタ
１６６まで、及びコレクタ１５０からベース１６８ま
で、分割的に通過する。この電流はエミッタ１７０内に
共に入り、下部レール１４２を介して退出する。サイリスタデバイスの構造 図８から１２までは、本発明に従ったサイリスタの第１
の実施態様の高拡大率の概略的拡大断面図である。図８
〜１０は、後で記述する統合された高電圧／低電圧プロ
セスに従った製造中のサイリスタ構造の連続的な図であ
る。ここで特に図１１及び図１３に示されているサイリ
スタ構造の拡大概略平面図を参照する。図１１は、図１
３のライン１１−１１にほぼ沿って切り取られたもので
ある。図１１において、（ｎ−）ドーピングされた高圧
ｎタンク領域２００が、埋込み（ｎ＋）領域２０２と接
触するように拡がっている。浅い領域１７４は（ｎ＋）
拡散でドーピングされ、図６、７及び１１のＭＯＳトラ
ンジスタ１７２のドレイン１７４を形成する。（ｎ＋）
ドーピングされた領域１７０はＮＭＯＳトランジスタ１
７２（図６参照）のソース１８０及びＮＰＮバイポーラ
トランジスタのエミッタ１７０の両方として作用する。
領域１７０は、導電性コンタクトと導体２０４により下
部導体レール１４２に接続されている。領域１６８は、
ＮＰＮバイポーラトランジスタ１６４のベース１６８及
びＰＮＰバイポーラトランジスタ１４４のコレクタ１５
０（図６参照）として作用する（ｐ＋）拡散である。金
属その他の導電性ブリッジ２０６がバイポーラトランジ
スタ１６４のベース１６８をトランジスタ１７２のドレ
イン１７４と接続する。もう１つの導電性ブリッジ よる制御のため単一の入力ラインに接続する。第３の導
電性ライン１７８ａがＭＯＳトランジスタ１７２のゲー
ト２０６を制御信号Ｓ１の供給源に接続している。図１
１中のＭＯＳトランジスタの（ｐ−）ドーピングされた
基板本体又はエピタキシャル層２０８が、図６で接続ラ
イン１８２により表わされている低圧ｐタンク２０９に
よって、バイポーラトランジスタ１６４のベース１６８
に接続されている。（ｐ−）エピタキシャル層２０８内
のドォパントは、低圧（ｐ−）タンク２０９によって強
化される。図１１において、この同じ接続は、（ｐ−）
低圧（ｐ）タンク２０８と（ｐ＋）ドーピングされたベ
ース領域１６８の導電性インターフェイスにより実現さ
れている。ｐ−チャネルＭＯＳトランジスタ１５４は、
全体的に同様のやり方で図６及び１１内でバイポーラト
ランジスタ１４４に接続されている。ＭＯＳトランジス
タ１５４は（ｐ＋）でドーピングされ、（ｎ＋）コンタ
クト領域１６６を通してバイポーラトランジスタ１４４
内でベース１４８（（ｎ−）でドーピングされている）
に接続されているソース１６０を有する。（ｎ−）でド
ーピングされた領域１４８は、図６に示されているよう
なＮＰＮトランジスタ１６４のコンタクト領域又はコレ
クタ１６６及びＰＮＰトランジスタ１４４のベース１４
８の両方を含んでいる。上部レール１４０は、２１０と
いう番号で概略的に示されている導体及びコンタクトに
より、低圧（ｎ−）タンク２０９ａ内に打込まれた（ｎ
＋）ドーピングされた領域２１２に接続される。上部レ
ール１４０は同様に導電性コンタクト２１４により、バ
イポーラトランジスタ１４４のエミッタとしても作用す
るＭＯＳトランジスタ１５４の（ｐ＋）ドーピングされ
たソース領域１５６に接続されている。バイポーラトラ
ンジスタ１４４のベース−エミッタ接合部は、制 て短絡されうる。従って、１４８と１４６の間のベース
−エミッタ電圧は、約０．６ボルトのダイオード降下よ
り下に引張られ、サイリスタ３８をオフにする。図１１
は、全体として２１６という番号で示されている付加的
な電界効果スイッチングトランジスタの実施例を示して
いる。スイッチングトランジスタ２１６は、低圧（ｐ）
タンク２０９内に位置づけられた表面ソース／ドレイン
（ｎ＋）拡散領域により両方共形成されているソース２
１８とドレイン２２０を有する。ソース領域２１８及び
ドレイン領域２２０は、ゲート２２２に対し自己整合
（セルフアライン）させられていてよい。電界効果トラ
ンジスタ２１６のドレイン２２０は、コンタクト及び導
線２２４によりＮＰＮトランジスタ１６４のベース１６
６に接続される。電界効果トランジスタ２１６のソース
２１８は、コンタクト及び導線２２６を介して下部レー
ル１４２に接続されている。適切な信号がトランジスタ
２２２のゲートに適用された時点で、アースレール１４
２（以下に論述される図７を参照）に電流がシンク（供
給）される。図１１に示されているデバイスに同様に存
在しているのは、（ｐ＋）背面ゲート接続１８２（トラ
ンジスタ２１６及び１７２用）と１６３の（ｎ＋）背面
ゲート接続（トランジスタ１５４用）である。適当なコ
ンタクト及び導線を介して上部レール１４０に（Ｎ＋）
背面ゲート拡散領域１６３が接続される一方、（ｐ＋）
拡散領域１８２は適当なコンタクト及び導線を通して下
部レール１４２に接続されている。埋込み層２０２に接
続する高圧（ｎ）タンク拡散２００は、深い（ｎ＋）拡
散２２９によって強化される。これらの拡散は（ｎ＋）
ガードリングコンタクト２２８を通して外界に接触させ
られる。コンタクトが必要とされず回路の作動が変わら
ないような部域内でウェーハの面においてフィールド酸
化物分離構造２３１が形成される。図７は、付加的なト
ランジスタ２１６とその接続を示す概略的回路図であ
る。サイリスタ１４０のその他のコンポーネントは全て
図６に示されているものと同じであり続けている。ｎ−
チャネル電界効果トランジスタ２１６はサイリスタをラ
ッチするよう作動可能である。適当な信号がここではＯ
Ｎというラベルの付いたトランジスタ２１６のゲート２
２２に対して印加されると、ノード１６２からトランジ
スタ２１６の電流経路を通って下部レール１４２まで、
１つの電流経路が形成される。こうして、ベースエミッ
タ接合部を横切る電圧降下は、バイポーラトランジスタ
１４４の順方向ターンオンバイアスを超えて、このトラ
ンジスタをオン切替えすることになる。次に、電流はノ
ード１５２を通って、抵抗器としてモデリングされてい
るトランジスタ１６２のベース−エミッタ接合部を通っ
て進む。この抵抗を横切っての電圧降下は、バイポーラ
トランジスタ１６４をオンに切替え、サイリスタ３８全
体をオン条件へとラッチングする。この要領でサイリス
タをラッチするためには、単に１つのパルスをトランジ
スタ２１６のゲート２２２に供給するだけでよい。図１
３は、図１１に示されている実施態様の平面図であり、
図１１は図８のライン１１−１１にほぼ沿って切りとら
れている。埋込み（ｎ＋）層２０２はデバイスの構造全
体の下にある。高圧タン（ｎ）タンク２００は、デバイ
スの周囲をチップ２２上のその他の構造から隔離してい
る。深い（ｎ＋）拡散領域２２９が、埋込み（ｎ＋）層
２０２に対する接触をよりうまく行なうため、ガードリ
ング拡散２００の限界のやや内側に打込まれる。表面上
には、ここではコンタクト及びメタライゼーションを伴
って示されている環状（ｎ＋１）ガードリングコンタク
ト領域２２８が打込まれる。好ましくは、ガードリング
拡散２００と同時に、物理的構造の中央までの細長い縞
として構成されている（ｎ−）ウェル１４８が打込まれ
る。この（ｎ−）ウェル１４８は、２つの（ｐ−）本体
２０８を互いから分離している。（ｐ−）領域２０８上
には、低圧（ｐ−）タンク領域２０９と低圧（ｎ−）タ
ンク領域２０９ａが重畳されている。残りのデバイスコ
ンポーネントは、一連の平行な細長い拡散縞とポリシリ
コンゲートとして構成されている。左から右に進むと、
（ｐ＋）背面ゲート又はタンク接続１６３、電界効果ト
ランジスタ１５４のソース１６０、ポリゲート１５８、
ドレイン１５６、及びコンタクト領域２１２がある。
（ｎ−）ウェル１４８の中には（ｎ＋）ウェルコンタク
ト領域１６６が拡散されている。（ｐ＋）領域１６８
は、（ｎ−）ウェル１４８の境界と最も右の（ｐ−）タ
ンク２０９をブリッジするように打込まれている。右
（ｐ−）タンク２０９の中に全体が打込まれているの
は、ソース／エミッタ領域１７０、ドレイン１７４、ソ
ース領域２１８、及びドレイン領域２２０そして最後に
背面ゲート又は（ｐ）タンク接続１８２である。（ｎ
＋）拡散１７０、１７４及び２１８、２２０をそれぞれ
自己整合させるには、ポリシリコンゲート１７６及び２
２２を用いることもできる。選択された金属導線も同様
に示されている。デバイスを、図示されている線形縞状
に配置することにより、望まれる間、細長い縞に対して
平行な方向にデバイスを拡張することが可能である。こ
れにより、設計者は予め定められた電流能力のサイリス
タを選択することができる。図１３においては、フィー
ルド酸化物領域２３１（図１１）と、デバイスコンポー
ネント同士と外部への相互接続のための第１及び第２の
レベルのメタライゼーションは、明確さのため省略され
ている。図１２は、図６に示されている電気回路図に対
応するサイリスタ１４０の高拡大率の概略的拡大断面図
を示す。コンポーネントは図１１に示されているものと
同じであるが、但し、ソース／ドレイン領域２１８及び
２２０を含む第３のスイッチングトランジスタは省略さ
れている。図１４は、代替的な半導体構造の平面図を示
している。図１４では、断面ライン１５−１５は、図１
４の構造の一部分の断面図としての図１５の関係を示し
ている。図１４において、ＭＯＳトランジスタ２３０及
び２３２はチップの別々の部品の形で実施されており、
それぞれのポリシリコンゲート２３４及び２３６を有す
る。４本のそれぞれの導線２３８、２４０、２４２、２
４４は、トランジスタ２３０のソース及びドレインから
及びトランジスタ２３２のソース及びドレインから、全
体に２４６という番号で示されたサイリスタまで接続し
ている。サイリスタ２４６は、切断平面２４６ｘの両側
での左右対称性を結果としてもたらす同心の矩形リング
で作られている。同心構造及び対称性のため、切断平面
２４６ｘの片側上のサイリスタの数はサイリスタ内のト
ランジスタの数であり、この実施態様においては半分で
はない。換言すると、切断平面２４６から等距離にある
図１５中の同様の構造は、図１４内の同じリングの一部
である。図１５においては、シリコンサイリスタ２４６
の横断面は、場合によって図１５の上面図内に複数のリ
ングとして現われる数字をもつさまざまな拡散を有す
る、埋込み（ｎ＋）ベース層２５０が下に横たわる高圧
（ｎ−）タンク分離リング２４８が、サイリスタ２４６
をとり囲んでいる。（ｐ＋）エミッタの次に内側にある
リング２５２は低圧（ｐ−）タンク２５４の中に埋込ま
れ、エミッタリング２５２の内方、外方及び下の（ｐ
−）本体２５４の表面部分を含む部分によって分離され
ている。ＬＶＰタンク２５４の内側そしてさらにエミッ
タリング２５２の内側に、深い（ｎ−）（ＨＶＮタン
ク）材料のウェル２５６が打込まれている。（ｎ−）ウ
ェル２５６の中には、ＰＮＰバイポーラトランジスタの
作用のためウェル２５６の中に狭い（ｎ−）ベース領域
を設けるべくＬＶＰタンク２５４と領域２５６のインタ
フェイスに充分近く下方に延びる（ｐ＋）拡散の幾分か
浅いベースリング２５８がある。Ｒ領域は例えば、本書
に図２１〜２７までに関連して記されているように深い
（ｐ＋）拡散によって作り上げることができる。（ｎ
＋）拡散のエミッタリング２６０が（ｐ＋）ベースリン
グ２５８自体の中に析出され、横断面において（ｎ＋）
エミッタ２６０が（ｐ＋）ベースリング領域２５８の周
囲幅内で埋め込まれ全体的にとり囲まれるようになって
いる。エミッタ２６０はベース領域２５８の中へ、ＮＰ
Ｎバイポーラトランジスタの作用のための狭い（ｐ＋）
ベースのみを残すべく充分深く進入する。表面において
ウェル２５６が全面的にコンタクト２６２をとり囲むよ
うに、（ｎ＋）コンタクト拡散領域２６２が中央で（ｎ
−）ウェル２５６内に具備されている。図１４及び１５
のデバイスは、以下に図２０に関連して記述されている
統合式低圧デバイス／高圧デバイスプロセスに従って製
造することができるし、或いは又図１６に示されている
方法に従って単独で製造することもできる。図１４及び
１６を比較することにより、プロセス及び構造の両方を
容易に理解することができる。図１４及び１５のサイリ
スタ２４６は、段階２７０において（ｎ＋）でドーピン
グされ（ｐ−）エピタキシャル層２０８が具備された埋
込み又はベース層（ＢＬ）２５０を有する。次に、段階
２７２において、（ｐ−）層２０８はリング形（ｎ−）
分離領域２４８及び深い（ｎ−）ウェル２５６を有す
る。段階２７４で同心の低圧（ｐ−）タンク２５４が打
込まれる。次に、段階２７６において、同時に又は逐次
的に拡散された（ｐ＋）エミッタリング２５２と（ｐ
＋）ベースリング２５８があり、これに続いて、（ｎ
−）ウェル２５６上に（ｎ＋）ベース接触領域２６２及
び（ｎ＋）エミッタ２６０を同時に又は逐次的に拡散さ
せる段階２７８が来る。図１４と１６を比較すると、ト
ランジスタ２３０及び２３２の中の（ｎ＋）ソース及び
ドレインは段階２７８で又は別の段階として適切に打込
まれる。段階２８０においてポリシリコンゲート２３４
及び２３６が析出される。段階８１３のもう１つのサブ
ステップとしてメタライゼーション２３８、２４０、２
４２、２４４が提供される。トランジスタ２３０及び２
３２のための（ｎ＋）ソース及びドレインは、自己整合
されたトランジスタの製造が考慮されている場合、ポリ
シリコン析出の後に適切に拡散される。図１６の同じ複
雑でないプロセス段階は同様に、図１１及び１３の構造
の幾分か異なる幾何形状にも適用されうる。（ｎ−）拡
散の分離リング２００の間の図１１の埋込み層２０２全
体が、実際の物理的析出を表わし、同様に、ゾーン２０
２が軸２０２を中心に回転させられるか又は図１４及び
１５の構造との類推により左右対称又は放射対称にされ
ているようなもう１つの実施態様をも表わしているとい
うことを強調しておきたい。逆に言うと、図１４及び１
５の実施態様は、軸２４６ｘのいずれかの側で左右対称
な半部分のうちの一方が図８から１２までの要領で欠如
しているようなもう１つの実施態様をも同様に表わして
いる。図１７は、本発明に従ったサイリスタのさらにも
う１つの実施態様の概略的電気図である。このサイリス
タは、全体として２９０という番号で示されている。こ
の実施態様においては、全体として２９２という番号で
示されている第１のラテラルＰＮＰバイポーラトランジ
スタは、正の電圧供給レール２９６に接続されたエミッ
タ２９４、ベース２９８及びコレクタ３００を有してい
る。トランジスタ２９２のベースはノード３０２に接続
されており、一方トランジスタ２９２のコレクタ３００
は、ノード３０４に接続されている。全体として３０６
という番号で示されている第２のＮＰＮバイポーラトラ
ンジスタは、ノード３０２に接続されたコレクタ３０
８、ノード３０４に接続されたベース３１０、及び接地
レール３１４に接続されたエミッタ３１２を有する。サ
イリスタ２９０は、全体としてそれぞれ３１６及び３１
８という番号で示されている２つの電界効果スイッチン
グトランジスタを有する。トランジスタ３１６のドレイ
ン３２０はノード３０４及びトランジスタ３０６のベー
ス３１０ならびにトランジスタ２９２のコレクタ３００
に接続されている。接地レール３１４にはソース３２２
が接続されている。トランジスタ３１６には制御ゲート
３２４が具備されている。トランジスタ３１８のドレイ
ン３２６はノード３０２に接続され、従ってＰＮＰラテ
ラルトランジスタ２９２のベース２９８ならびにＮＰＮ
トランジスタ３０６のコレクタ３０８に接続されてい
る。トランジスタ３１８のソース３２８は接地レール３
１４に接続されている。第２のスイッチングトランジス
タ３１８は１つのゲート３３０を有する。この回路の構
造的実施については、サイリスタ２９０が上に組み立て
られている（ｐ−）半導体層３４０の高拡大率の概略的
拡大断面図である、図１８に示されている。高圧（ｎ）
タンクインプラント２９８がＰＮＰラテラルトランジス
タ２９２のベース２９８を形成している。（ｎ−）タン
ク２９８内にエピタキシアル層３４０の面内へ（ｐ）ウ
ェル３０４が打込まれる。その後、コンタクト又は固有
デバイスの作動に必要なエピタキシャル層３４０の表面
の部域を除く全ての場所に、フィールド酸化物領域３４
２を成長させることができる。次に、フィールド酸化物
３４２で酸化されなかった場所でエピタキシャル層３４
０の表面上にゲート酸化物３４４を成長させる。その
後、高レベルでドーピングされた多結晶シリコンの層が
加工部材の表面上に析出され、パターン化され、エッチ
ングされてポリシリコンゲート３２４、３３０及び３４
６を形成する。フィールド酸化物領域３４２及びポリシ
リコンゲート３２４、３３０及び３４６は、（１）（ｐ
＋）表面拡散３００及び２９４を生成するため（ｐ＋）
打込みを、又（２）（ｎ＋）ドレイン領域、共通ソース
３２８、ドレイン領域３２６及びエミッタ３１２を生成
するため（ｎ＋）型の拡散を部分的に自己整合するため
に用いることができる。エミッタ２９４、（ｎ−）ウェ
ル２９８の本体及びコレクタ３００によりラテラルＰＮ
Ｐトランジスタ２９２が形成される。ＮＰＮトランジス
タ３０６（図１７参照）のコレクタ３０８として用いら
れるＰＮＰバイポーラトランジスタ３０６が、エミッタ
３１２、ベース３０４及び（ｎ−）ウェル２９８によっ
て形成される。電界効果トランジスタは、（ｐ−）エピ
タキシャル層３４０の中に構成されたチャネルを有す
る；これらのデバイスの残りのコンポーネントは、ドレ
イン領域３２０及び３２６、及び共通ソース領域３２８
及びゲート３２４及び３３０によって形成されている。
ドレイン３２０は、適当な金属サイズのシリコンコンタ
クトと導線３４８を通ってコレクタ３００に接続され
る。ソース３２８及びエミッタ３１２は、導線３５０に
より接地レール３１４に接続される。上部レール２９６
は導線３５２を通してゲート３４６ならびにエミッタ２
９４に接続される。図示されている構成において、エミ
ッタ２９４に対するゲートの短絡は、あらゆる（ｐ−）
チャネルＭＯＳトランジスタの作用を取り消す；代替的
には、ゲート３４６に第２の導電性の引込線を具備して
もよく、その結果得られる領域３００と２９４の間に形
成された（ｐ−）ＭＯＳトランジスタは、サイリスタ２
９０をオンに切替えるために用いることができる。ＰＮ
Ｐトランジスタ２９２のベース２９８及びＮＰＮトラン
ジスタ３０６のコレクタ３０８は、（ｎ−）ウェル２９
８の連続性によって接続されている。ＰＮＰトランジス
タ２９２のコレクタ３００とＮＰＮトランジスタ３０６
のベース３０４は、領域３００と３０４の間のインター
フェイスで導電的に接続されている。スイッチング電界
効果トランジスタ３１８のドレイン３２６は、領域３２
６と２９８の間のインターフェイスでＮＰＮバイポーラ
トランジスタのコレクタ３０８に接続されている。単純
化されたトランジスタ２９０は、電界効果トランジスタ
３１６及び３１８が別の分離したタンク内になくてもよ
いという技術的利点を提供する。図１９は、図１８に示
されているサイリスタの概略的平面図であり、図１８の
断面はこの図１９のライン１８−１８にほぼ沿って切り
とられている。メタライゼーションすなわち導線３５
２、３５０及び３４８は、輪郭で示されている。（ｎ
−）ウェル２９８は矩形の構成をしており、（ｐ）ウェ
ル３１０ならびに（ｐ＋）領域２９４及び３００を完全
に封じ込んでいる。領域３２０、３２８及び３２６を作
り上げる（ｎ＋）インプラントを整合させるのにゲート
３２４及び３３０が用いられる；（ｐ＋）領域２９４及
び３００は、ゲート３４６に対して自己整合されてい
る。（ｐ＋）打込みのためのマスクは、（ｐ）打込み部
域３１０をオーバーラップするよう設計されている。こ
のようにして（ｎ＋）マスクと（ｎ−）ウェル２９８の
オーバーラップが存在する。（ｎ＋）エミッタ３１２は
（ｐ）ベース３１０により完全に封じ込められている。統合されたプロセス チップ２２は、電力及び非電力デバイスの両方を最小限
のプロセス段階で最少数のマスクで同じチップ上におい
て製造できるような、新規の統合されたプロセスに従っ
て製造される。このプロセスの流れは、完成したデバイ
スの各々に対して最少限の熱のサイクリングを提供する
ように配置されている。すなわち高温のプロセス段階は
できるかぎりプロセスの初めに移され、後に作り出され
るその他のデバイスの構造に損傷を与えないようになっ
ている。図２０は、マイクロコントローラーのチップ２
２を製造するのに用いられるプロセス製造段階の大要を
示すプロセス流れ図である。図２０に示されている流れ
図に関連した大まかなプロセスの高位の説明の後、ゲー
テッドサイリスタ３８及び４０（図２参照）以下のオン
チップデバイスの製造を示す図２１〜２７に関連してこ
のプロセスのより詳しい処理が示されている。ゲーテッ
ドサイリスタの１つの物理的実施態様の製造における各
段階は、図２１〜２７に関連した基本的プロセスの説明
の後、図３０、３１、３４及び３５に関連して示されて
いる。このプロセスは（ｐ）タイプのシリコン基板及び
エピタキシャル層でのデバイスの製造に関して説明され
ているが、これを（ｎ）型の半導体材料及びその他の半
導体に応用することも可能である。第１の主要はプロセ
ス段階３７０は、ｐ−タイプのシリコン層の中に形成さ
れた（ｎ＋）埋込み層の、エピタキシャル成長によると
いった選択的生成である。（ｎ＋）埋込み層は２つの
（ｐ−）エピタキシャル層の間に位置づけされ、そのう
ち低い方のエピタキシャル層は好ましくは（ｐ＋）基板
の上に広がっている。（ｎ＋）埋込み層は、パルス受信
器／駆動装置６４及びアナログ／デジタル変換器ブロッ
ク５８（図３参照）内でゲーテッドサイリスタランプ及
びソレノイド駆動装置３８及び４０のいくつかのヴァー
ジョンのために、例えばボルテージレギュレータブロッ
ク６０内で用いられる垂直２重拡散「金属酸化物半導体
（ＶＤＭＯＳ）」ｎチャネル電力用トランジスタのため
に必要とされる。埋込み（ｎ＋）層は同様に、後で説明
するように、垂直ＮＰＮバイポーラトランジスタ用のコ
レクタとしても用いられる。横方向に分離した（ｎ＋）
埋込み層を各々のＶＤＭＯＳトランジスタ又はサイリス
タについて作り出すことができる。或いは又、このよう
なサイリスタを複数並列にすることが意図されている場
合には、これらの複数のサイリスタのために、かかる層
を１層使用することが可能である。（ｎ＋）埋込み層を
生成した後、段階３７１では、高圧電力用トランジスタ
のための（ｎ−）トランジスタタンクが製造される。こ
れらのタンクは、電力用トランジスタ自体がその中で製
造されるような大きな拡散領域である。本発明の１つの
技術的利点は、電力用トランジスタのための高圧タンク
を作り上げるのに用いられたのと同じ打込みが、ｎチャ
ネル１８ボルトのＥＥＰＲＯＭゲーティングトランジス
タといったようなその他のデバイスのためのタンクを生
み出すのに用いられるという点にある。段階３７２で
は、垂直トランジスタのための表面コンタクトに各（ｎ
＋）埋込み層を接続するため、そして／又はこれらの高
出力デバイスをチップの残りの部分から垂直に分離する
ために、少なくとも１つのそれぞれの深い（ｎ＋）イン
プラントが用いられる。段階３７３では、従来の低圧
（Ｖｄｄ≦５ボルト）の論理電界効果トランジスタなら
びに例えば垂直及びラテラルＤＭＯＳｎチャネル電力用
トランジスタ、ドレイン拡張型ｎチャネル電力用トラン
ジスタ及びドレイン拡張型ｐチャネル電力用トランジス
タのコンポーネントを封じ込めるため、低圧デバイス
（ｎ−）タンクが作り出される。低圧ｎタンクは同様に
ショットキーダイオードを封じ込めるのにも用いられ
る。ここで記述されている高圧及び低圧タンクは、それ
らを作製するのに用いられるドーパントの濃度が異なっ
ており、従って異なる回数でチップ内に打込まれる。高
圧タンクは、高いＰＮ接合ダイオードの降伏を保つため
その中に比較的低いドーパント濃度を有するが、比較的
深い。低圧タンクは比較的浅いが、ドーパント濃度は比
較的高い。段階３７４では、エピタキシャル層の中に複
数の高圧ｐタンクが作り出される。高圧ｐタンクは、１
８ボルトのＥＥＰＲＯＭゲーティングトランジスタのた
めのタンク、ＥＥＰＲＯＭアレイ自体の中のファウラー
ノルトハイムトンネリングＥＥＰＲＯＭセル用タンク、
ドレイン拡張型ｐチャネルトランジスタ用チャネル領
域、そして浮遊ゲートなだれ注入式電気プログラマブル
読取り専用メモリ（ＦＡＭＯＳ ＥＲＲＯＭ）セル用の
タンクとして用いられる。この段階は同様に、図１２−
１４に示されているサイリスタの（ｐ）領域３１０を製
造するのにも用いることができる。段階３７５には、例
えば低圧ｎ−チャネル電界効果論理トランジスタ用のエ
ンクロージャとして、拡張ドレインｐチャネル電界効果
トランジスタ用の拡張型ドレインとして、ｎ−チャネル
ＬＤＭＯＳ及びＶＤＭＯＳトランジスタのためのチャネ
ル領域として及びサイリスタのためのベース及びコレク
タ本体としての低圧ｐタンクの製造が関与している（例
えば図１１及び１２内の領域２０９を参照のこと）。段
階３７６では、例えばラテラル及び垂直型ＤＭＯＳｎチ
ャネル電力用トランジスタのための背面ゲートを形成す
るための、深い（ｐ＋）打込みが行なわれる。段階３７
７では、活動デバイス部域をとり囲むモート又は分離用
酸化物領域が、１つのマスクで規定されている。デバイ
スを更に互いから分離するチャネルストッパのインプラ
ント（打込み）が段階３７８で行なわれる。同じ段階３
７８では、前に規定された分離用酸化物領域は半導体エ
ピタキシャル層の面上で局所的に成長させられる。段階
３７９は、例えば浮動ゲートなだれ注入「金属」酸化物
半導体（ＦＡＭＯＳ）ＥＰＲＯＭセル及び／又は２重レ
ベルポリＥＥＰＲＯＭセルのための第１レベルの多結晶
シリコン（ポリ１）導体の形成に関する。次に、段階３
８０では、高圧及び高出力トランジスタの制御ゲートの
ためのゲート酸化物が形成され、しきい電圧（Ｖｔ）調
整インプラントがこれらのトランジスタについて行なわ
れる。段階３８１では、高圧ゲート酸化物層を通して類
似の低圧Ｖｔ調整インプラントが行なわれる。低圧トラ
ンジスタについては、比較的厚い高圧ゲート酸化物が除
去され、段階３８１内で薄いゲート酸化物が形成され
る。段階３８２はＥＥＰＲＯＭセル製造の一部分に関す
るものであり、（ｎ＋）ファウラーノルトハイムトンネ
ルダイオードインプラント及びこのインプラント上の薄
いトンネル酸化物の形成を含む。段階３８３では、例え
ば図６、７、１０及び１１、１２、１３、１４及び１７
〜１９に示されているサイリスタのゲーティングトラン
ジスタのためのゲート、単一レベルポリＥＥＰＲＯＭセ
ル、低圧及び高圧電界効果トランジスタのためのゲート
を構成するため又、ＦＡＭＯＳｎチャネルＥＰＲＯＭセ
ル及び２重レベルポリＥＥＰＲＯＭセルのための制御ゲ
ートを部分的又は完全に構成するため、第２レベルのポ
リシリコン（ポリ２）層が析出され、ドーピングされ、
パターン化され、エッチングされる。段階３８４では、
いくつかの２重レベルのポリゲートスタックのパターン
化及びエッチングが行なわれ、ＦＡＭＯＳｎチャネルＥ
ＰＲＯＭセル制御ゲートさらには一実施態様においては
スタックエッチングさたＥＥＰＲＯＭセルの構成を補完
する。段階３８５では、いくつかのソース／ドレインイ
ンプラント及び拡散が行なわれる。ポリトランジスタ及
びメモリーセルゲートは、その側縁部に隣接して形成さ
れた側壁酸化物及びその他の露出されたポリシリコン表
面上のキャップ酸化物を有する。低圧拡散（ＬＤＤ）
（ｎ）タイプのインプラントは、主（ｎ＋）ソース／ド
レイン打込みの直前にｎチャネル電界効果トランジスタ
の表面ソース／ドレイン領域内へ行なわれる。ＬＤＤ及
び（ｎ＋）打込みはアニールされ、それに続いて（ｐ
＋）ソース／ドレインのパターン化及び打込みが行なわ
れる。ｎ−タイプのソース・ドレイン打込み段階はさら
に、ｐチャネルトランジスタのための背面ゲートを形成
するのに用いられ、（ｐ＋）ソース／ドレイン打込み段
階はさらにｎ−チャネルトランジスタのための背面ゲー
トを形成するのに用いられる。図１４及び１５に示され
ている（ｐ＋）領域２５８を形成するため、（ｐ＋）ソ
ース及びドレインよりも幾分か高いエネルギーで、特殊
な（ｐ＋）インプラントが起こりうる。段階３８６にお
いては、製造されたデバイスの半導体部分の形成は基本
的に完了しており、残るは、ショットキーダイオードデ
バイスを除いてこれらのデバイスを互いに及び外界と相
互接続することである。中間レベルの酸化物が段階３８
６で析出され、パターン化、エッチングを受けてコンタ
クトオリフィスを生成する。段階３８７では、ＰｔＳｉ
ショットキーダイオードのみのための白金を含むものの
一般にはこれらの頂部のスパッタリングされたチタン・
タングステン合金及びアルミニウム−銅合金を含む第１
レベルの金属が析出、パターン化及びエッチングされ
る。段階３８８では、第１金属の上に第２レベルの絶縁
体が析出され、第１金属に対してバイアが形成される。
第２の金属自体は、段階３８９で析出され、パターン化
され、エッチングされる。３９０において保護オーバー
コートが付加され、段階３９１ではチップ上でさまざま
なポスト−クリーンルームプロセスが行われる。ここ
で、プロセス内のさまざまな連続的段階におけるチップ
２２のさまざまな部域（図３）の概略的断面図である図
２１〜２７を利用して、統合されたプロセスの流れを詳
述していく。この統合プロセスは流れの間に形成される
さまざまなデバイスは図２１〜２７において互いに隣接
している形で示されているものの、仕上った半導体チッ
プ２２の中では必ずしもそうである必要はない。デバイ
スは、読者にわかり易くするためだけの目的で互いに密
に結びついた状態で示されている。読者は、デバイスの
うちのいくつかが実際の半導体チップ２２上では広い部
域により分離されていてよい（そしてそうなる可能性が
高い）ことを理解すべきである。しかしながら、密に結
びついた状態でさまざまなデバイスを見ることにより、
当該プロセスに従って製造されたデバイスの各々に対す
る各プロセス段階の同時適用を理解することができる。
ここで記述されている統合プロセスはモジュール式であ
る。つまり例示されているデバイスの全てを、いずれか
１つの特定の集積回路チップのために組立てる必要はな
い。これらのデバイスのうちのいくつかが必要とされな
い場合、図２０に示されているプロセス段階のいくつか
は省略される。例えば、１つの集積回路がＥＥＰＲＯＭ
セルを必要としない場合、トンネルダイオード段階３８
２は省かれることになる。製造すべき特定のチップが埋
込みドレイン領域又はコレクタを有する電力用トランジ
スタを必要としない場合、（ｎ＋）埋込み層段階３７０
及び深い（ｎ＋）段階３７２は省かれる。プロセスがＦ
ＡＭＯＳ ＥＰＲＯＭセルを必要としない場合、ＦＡＭ
ＯＳ浮動ゲート段階３７９及びＥＰＲＯＭスタック段階
３８４は省略されることになる。以下に説明するように
図示したセルの変更のため、統合プロセスに対しいくつ
かの付加を行なうことが可能である。本発明の主要な技
術的利点は、全く異なるデバイスの各々に対して適用で
きる統一のとれたプロセスパラメータセットの提供にあ
る。これらのデバイスの各々に対する設計規則は１つの
ライブラリ内に記憶されうる。従って集積回路の設計者
は、その組立てのために統合プロセスが利用できるとい
うこと及びかくして選択されたデバイスがこのプロセス
と相容性をもつことの保証を得た状態で、このライブラ
リからさまざまなデバイスを選定することができる。こ
のことは、新しい設計のチップのための設計時間を著し
く減少させる。図２１は、プロセスの開始段階を例示す
る概略的断面図である。開始材料は好ましくは、例えば
約０．０１５の抵抗率と〔１００〕の結晶学を有しうる
Ｐ型のシリコン基板４００である。本発明のプロセス
は、各々そのそれぞれのデバイス部域内で形成されたさ
まざまな１１のデバイスの製造と結びつけて図２１〜２
７に記述されている。以下の説明は、低圧ｐチャネル電
界効果トランジスタ４０２、低圧論理ｎ−チャネル電界
効果トランジスタ４０３（デバイス４０２及び４０３は
約５ボルト以下の電圧にいついて設計されている）、Ｅ
ＥＰＲＯＭアレイのためのｐ−チャネル分離又はゲーテ
ィング型電界効果トランジスタ４０４、ＥＥＰＲＯＭア
レイのためのｎチャネル分離又はゲーティング型電界効
果トランジスタ４０５、電気的にプログラム可能は読取
り専用ファウラーノルトハイムトンネリングセル４０
６、ドレイン拡張型ｎチャネル電界効果トランジスタ４
０７、ドレイン拡張型ｐチャネル電界効果トランジスタ
４０８、ラテラル拡散型ソース／ドレイン「金属」酸化
物半導体（ＬＤＭＯＳ）ｎ−チャネル電界効果トランジ
スタ４０９、垂直拡散型ソース／ドレイン「金属」酸化
物半導体（ＶＤＭＯＳ）ｎ−チャネル電界効果トランジ
スタ、ショットキーダイオード４１１及び浮動ゲートな
だれ金属酸化物半導体（ＦＡＭＯＳ）の電気的にプログ
ラム可能な読取り専用メモリ（ＥＰＲＯＭ）セル４１２
の製造について詳述するものである。これらのデバイス
が中に作られるそれぞれのデバイス部域及びそのデバイ
ス自体は、それらの図面全体を通して同じ番号で表わさ
れている。デバイス４０４−４１０及び４１２は、低圧
論理トランジスタ４０２及び４０３よりもはるかに大き
い電圧及び／又は電流を受けるように設計されている。
チップ２２上で製造されるべき第１の主要なデバイス構
造は（ｎ＋）埋込み層４１３である。このプロセス段階
は、図２０の（ｎ＋）埋込み層製造段階３７０に相応す
る。（ｐ−）エピタキシャル層４０１の表面上には酸化
物層（図示せず）が析出され、（ｎ＋）埋込み層インプ
ラントが起こる部域を構成すべく、パターン化及びエッ
チングを受ける。インプラントは例えば、約４×１５
１５イオン／ｃｍ２の用量で約４０ＫｅＶのエネルギで
アンチモンといったｎ型ドオパントで行なわれる。打込
まれたドオパントは、不活性雰囲気の下で次に続く高温
段階において拡散される。埋込み層４１３が形成された
後、埋込み層４１３の上部及びチップの表面の残りの部
分の上に、半導体基板のもう１つの（ｐ−）エピタキシ
ャル部分４１４が成長させられる。この最後のエピタキ
シャル析出は、約１１ミクロンの深さまで行なわれる。
「ｎ＋」埋込み層４１３が形成され埋込まれたならば、
好ましいプロセスにおける次の段階は、さまざまなデバ
イスについて高圧ｎ−タンクを形成することである。
「高圧」という語は、これらのタンク内に形成されたデ
バイスが受けることになる電圧を表わす。１２ボルトや
１８ボルトといったこれらの比較的高い電圧及び最高６
０ボルトの過渡電圧は、デバイスがそれぞれに中で形成
されるより大きく深い、但しドオパント濃度の低い、タ
ンクを必要とする。高圧（ｎ−）タンクの作製は、図２
０の高レベル段階に相応する。１つの酸化物層４１５及
び窒化物層４１６が成長させられる。窒化物層４１６は
次にパターン化、エッチングを受けて高圧ｎタンクイン
プラントが起こる部域を構成する。（ｎ−）タンクのイ
ンプラントが次に、好ましくは約２．５×１０１２イオ
ン／ｃｍ２の用量、約８０ＫｅＶのエネルギーでリンを
用いて行なわれる。こうして高圧（ｎ−）タンク領域４
１７、４１８、４１９及び４２０が作り上げられる。タ
ンク４１７及び４１８の一部は、それぞれｐチャネルト
ランジスタ４０４０及び４０８のためのチャネル領域を
形成することになる。タンク４１９及び４２０はそれぞ
れＰＭＯＳトランジスタ４０９及び４１０のためのドレ
インの一部分を形成する。（ｎ＋）埋込み層４１３は、
垂直ＤＭＯＳ型電界効果トランジスタ４１０のドレイン
又はソースとして役立つ。埋込み層４１３に対してこれ
をチップ２２上のその他のデバイスに接続するため、導
電性接続が行なわれなくてはならない。これを行なうた
めの例示された方法は、深い（ｎ＋）インプラント４２
１を通してのものであり、その生成は図２０の段階３７
２に相応する。この接続を行なうもう１つの方法は、本
出願中後に記述する導電性トレンチ接続によるものであ
る。図２１乃至２７に示されている実施態様において
は、フォトレジストによりチップ表面上に深い（ｎ＋）
パターンが構成され、窒化物層４１６の残りの部分は全
てプラズマによりエッチングされる（図示せず）。次
に、深い（ｎ＋）インプラントが、約１．０×１０１６
イオン／ｃｍ２、８０ＫｅＶでリンを用いて行なわれ
る。その後高圧ｎ−タンク領域４１７−４２０及び深い
（ｎ＋）領域４２１が、数時間不活性雰囲気内で約１２
００℃の熱処理段階と共に打込まれる。ｎ型タンク打込
みが次に、低圧デバイスについて行なわれる。これは図
２０内の高レベル段階に相応する。窒化物層４１６はパ
ターン化されエッチングされ、窒化物エッチを構成する
のに用いられたフォトレジスト層（図示せず）が、低圧
（ｎ−）タンク４２２、４２３及び４２４の打込みのた
めのマスクとして用いられる。低圧ｐチャネル電界効果
論理トランジスタ４０２のための封じ込め用タンクとし
ては、Ｎ−タンク４２２が用いられる。ドレイン拡張型
ｎチャネル電力用トランジスタ４０７のドレインの一部
分として、Ｎ−タンク４２３が用いられることになる。
ショットキーダイオード４１１の封じ込め用タンクとし
ては、Ｎ−タンク４２４が用いられる。本書中に記され
ているプロセスの技術的利点の１つは、ドレイン拡張型
ｎチャネル電界効果トランジスタ４０７のドレイン４２
３がｎタンク４２２及び４２４と同時に生成されるとい
う点にある。このことは、必要とされるマスクの数を減
少させることによりプロセスを単純化させ、不必要な打
込み、エッチング、熱処理及び浄化（クリンアップ）段
階によるチップ２２への損傷を軽減する。図示されてい
る断面図の中に示されたおよその打込み境界が、全ての
熱処理の完了後に得られた境界であることに留意すべき
である。処理におけるこの早期段階で、境界はさほど深
くも広くもないが、その後の熱処理段階が半導体チップ
２２に対して行なわれるにつれて、例示された境界に近
づく。低圧ｎタイプの打込み段階３７３の後（図２
０）、パッド酸化物４２５が、以前にエッチングされた
部域内で成長させられる。次に窒化物マスク４１６が次
のプロセス段階の準備として高温リン酸エッチ内でスト
リップ（剥ぎ取り）される。ここで図２２を参照する
と、好ましいプロセス内のその後の段階が示されてい
る。このプロセス中直ぐ後に起こる段階は、図２０内の
高圧ｐ−タンク形成段階３７４に相応する。それぞれＥ
ＥＰＲＯＭセル４０６用の分離用タンク、ドレイン拡張
型ｎチャネル電界効果トランジスタ用のチャネル領域及
びＦＡＭＯＳ ＥＰＲＯＭセル４１２用のタンクとして
用いられる高圧ｐタンクは、フォトレジスト層（図示せ
ず）を用いてパターン化される。次に、約１．４×１０
１２イオン／ｃｍ２の用量、約４０ＫｅＶのエネルギー
で、ホウ素を用いて（ｐ−）インプラントが行なわれ
る。こうして高圧ｐタンク領域４２６、４２７、４２８
及び４２９が生成される。高圧ｐタンク４２６の打込み
は、図示されているように低圧ｎタンク４２３とのｐ／
ｎダイオード境界を変える。図２０の段階３７５に進む
と、次に低圧ｐ−タンクはフォトレジスト層４３０でパ
ターン化され、好ましくはホウ素を用いて約２．５×１
０１２イオン／ｃｍ２の用量、約４０ＫｅＶのエネルギ
ーでｐ−タイプのインプラントが行なわれる。この打込
みにより、低圧ｎチャネル電界効果トランジスタ４０３
用の低圧ｐタンク４３１、拡張型ドレインｐチャネルト
ランジスタ４０８のドレインとしての領域４３２、ラテ
ラルＤＭＯＳｎ−チャネルトランジスタ４０９のチャネ
ル領域としての領域４３３、そして垂直ＤＭＯＳｎ−チ
ャネル電力用トランジスタ１４７のチャネル領域として
の領域４３４が生成されることになる。次に、フォトレ
ジスト層４３０がストリップされる。ここで図２４を参
照すると、図２０の深い（ｐ＋）製造段階３７６に相応
するさらなるプロセス段階が示されている。フォトレジ
ストの層４３５は、ラテラルＤＭＯＳｎ−チャネルトラ
ンジスタ４０９及び垂直ＤＭＯＳｎ−チャネルトランジ
スタ４１０のための背面ゲートの製造に用いられた深い
（ｐ＋）インプラントの打込みのためのマスクとして、
パターン化される。このインプラントは好ましくはホウ
素で、約１×１０１２イオン／ｃｍ２の用量、約４０Ｋ
ｅＶのエネルギーで行なわれる。高圧ｐ−タンク、低圧
ｐ−タンク及び深い（ｐ＋）インプラントの後、約５０
０分間不活性雰囲気の下で約１１００℃で熱タンク励振
段階が行なわれる。深い（ｐ＋）インプラント段階は、
ラテラルＤＭＯＳｎチャネルトランジスタ４０９内に深
い（ｐ＋）背面ゲート領域４３６を、又垂直ＤＭＯＳｎ
−チャネルトランジスタ４１０の中心に深い（ｐ＋）背
面ゲート領域４３７を生み出す。次にフォトレジストの
層４３５がストリップされる。（ｐ−）タンク４３３及
び４３４は、それぞれ高圧ｎタンク４１９及び高圧ｎ−
タンク４２１の側縁辺部からかなりの余白を残すよう位
置づけられる。（ｐ−）タンク４３４は同様に、好まし
い実施態様において環状又はエンドレスの形をとる深い
（ｎ＋）拡散４２１からもかなり間隔どりされている。
深い（ｐ＋）打込み４３６及び４３７は好ましくは、そ
れぞれの（ｐ−）タンク４３３及び４３４の中でセンタ
リングされこれらのタンクの側縁辺部から内部に間隔ど
りされている。ここでこのプロセスは、図２０のプロセ
スダイヤグラムに示されているように、モート段階３７
７に入る。プロセスのこの部分は、一部図２４に示され
ている。過酸化水素を反応体として用いて約４００オン
グストロームの深さまで、モートパット酸化物暦（図示
せず）が、チップ２２の表面を横断して形成される。そ
の後、アンモニアとジクロロシランの組合せといったよ
うな窒化シリコン析出系を用いて８００℃の熱処理段階
で約１４００オングストロームの深さまで窒化物の層４
３８が形成される（層４３８は図２４において窒化物と
パッド酸化物を合わせて表わすもものとしてとることが
できる）。結果として得られた窒化物／酸化物のモート
層４３８は次にパターン化されプラズマエッチングされ
て、図示されているようなモートマスク４３８を残す。
モート窒化物／酸化物層４３８は、次に続くインプラン
ト及び局所化された酸化（ＬＯＣＯＳ）段階からの保護
としてｎ及びｐタンクの中央領域全体にわたって残され
る。図２０のチャネルストッパ段階３７８が次に行なわ
れる。これらのデバイスが（ｎ−）タンク内に形成され
たチップ２２上に製造されるためには、モート層４３８
が露出状態に残した部域内に、チャネルストッパドオパ
ントを打込まないことが望ましい。従って、チャネルス
トッパ領域の側縁辺部を多く構成するため、フォトレジ
スト暦４３９がパターン化される。例えば、約３×１０
１３イオン／ｃｍ２の用量、約３０ＫｅＶのエネルギで
ホウ素といった（ｐ）型ドオパントで、チャネルストッ
パインプラントを行なうことができる。こうして、図２
４においてプラス記号４４０で表わされているチャネル
ストッパ領域が生成されることになる。このチャネルス
トッパ領域４４０は、明確化のため、図２５〜２７に示
されている次に続く断面図からは省かれている。チャネ
ルストッパインプラントは、打込まれたチャネルストッ
パ領域４４０内の（ｐ）型にまで、（ｐ−）エピタキシ
ャル層４０１の導電率の型を増大するよう作用する。こ
うしてデバイス間の寄生トランジスタの形成が防がれ
る。次に、フォトレジスト層４３９はアッシングされチ
ップ２２の表面から清掃除去される。ここで図２５を参
照すると、図２０に示されているような高レベルのチャ
ネルストッパ段階３７８の下のさらなる段階が記されて
いる。次に、約９００℃で約９時間乃至１０時間過酸化
水素といった酸化用雰囲気の下で約７６００オングスト
ロームの厚みまで（図２１〜２７に示されている断面の
厚みは一定の比率で拡大縮小されていない）、局所化さ
れた酸化（ＬＯＣＯＳ）が行なわれる。この酸化は、図
２４に示されている窒化物／酸化物マスク４３８が開放
状態に残した部域の中で起こる。こうして、図１６ｅに
示されている分離用酸化物領域４４１が生成される。マ
スキング層４３８の酸化物部分は、２分間のフッ化水素
酸浸漬において除去され、層４３８の窒化物部分は約１
８５分間約１８５℃で高温リン酸溶液の中で除去され
る。クリンアップ段階の後、損傷を受けた材料を除去す
るため露出シリコン表面上に、ダミー酸化物層（図示せ
ず）が成長させられる。このダミー酸化物層はその後フ
ッ化水素酸の湿式エッチでストリップ（剥ぎとり）され
る。ひきつづき図２５を参照すると、プロセス内の次の
段階が示されている。これらの段階は、図２０に示され
ているような「ＦＡＭＯＳ浮動ゲート」段階３７９に相
応する。浮動ゲートなだれ金属酸化物半導体（ＦＡＭＯ
Ｓ）ＥＰＲＯＭセル１４９のため、ＥＰＲＯＭ浮動ゲー
ト酸化物層４４２が成長させられる。この酸化物層は、
約９００℃で酸素雰囲気の下で、約３５０オングストロ
ームの深さまで成長させられる。次に、例えば約６２５
℃で気体シリコンキャリヤとしてシランを用いて、約２
０００オングストロームの深さまで、チップ表面上に多
結晶シリコン（ポリ１）の第１の層４４３を析出させ
る。ポリ１層４４３は、約２０分間約９００℃でチップ
２２と窒素−酸素−ＰＯＣｌ３雰囲気にさらすことによ
りリンを用いてそれを導電性にするべくドーピングされ
る。次にポリ１層４４３はグレース−除去され、パター
ン化、エッチングを受けて、図２５に示されているよう
なＦＡＭＯＳ浮動ゲート４４３及びゲート酸化物４４２
を生成する。ゲート酸化物層４４２を形成しポリ１層４
４３を析出させる段階の間、ポリ１層はチップ２２（図
示せず）のその他の非アレイ部分の上に析出された。こ
のポリ１層４４３の析出、パターン化及びエッチングの
後、ポリ１層４４３の露出した表面の上に、約９５０℃
で酸素雰囲気の下で約１１０オングストロームの深さま
で中間レベル酸化物層が成長させられる。この後に続い
て、アンモニアとジクロロシランの雰囲気下で約８００
℃で深さ約２５０オングストロームまで中間レベル窒化
物層が成長させられる。図２５にはセル４１２について
単一層４４４として、組合された窒化物／酸化物サンド
イッチ構造が示されている。窒化物／酸化物の絶縁体層
４４４を形成する段階の後、ＦＡＭＯＳｎ−チャネルＥ
ＥＰＲＯＭセル４１２の全てについて層４４４をカバー
するのにフォトレジストの層（図示せず）が用いられ
る。しかしながら、窒化物層４４４の非アレイ部分は露
出された状態に残される。窒化物層４４４の非アレイ部
分は次にエッチングされ除去される。一旦図２０に視線
を戻してみると、次の高レベル段階は、高圧デバイスＶ
ｔ調整段階３８０である。この段階では、フォトレジス
ト層（図示せず）がチップ上に析出され、高圧ｎタンク
４１７、４１８、４１９、及び４２１を露出すべくパタ
ーン化される。これらのタンクには、ｐ−チャネルのし
きい電圧を約１ボルト変えるのに充分な濃度及びエネル
ギーでホウ素が打込まれる。フォトレジスト層（図示せ
ず）は次にストリップされる。第２のしきい電圧調整イ
ンプラントが、高圧ｐ−タンク構造４２７、４２８、４
２６及び４２９を用いてこれらのデバイスについて行な
われる。チップ２２上にフォトレジスト層（図示せず）
が一層析出され、これらの部域を選択的に露出しその他
全てをカバーするべくパターン化される。次に、しきい
電圧を約０．８５ボルト変えるためホウ素を用いて、ｎ
−チャネルＶｔ調整インプラントが行なわれる。高圧Ｖ
ｔ調整インプラントの後、酸素雰囲気下で約９００℃で
３２５乃至５００オングストロームの深さまでシリコン
の露出部分上に高圧ゲート酸化物層４４５が成長させら
れる。次の高位プロセス段階３８１（図２０）に内含さ
れているのは、低圧Ｖｔ調整インプラントである。図１
６ｅをひきつづき参照すると、一層のフォトレジスト層
（図示せず）がチップ２２の表面上に析出され、低圧タ
ンク４２２、４３１、４２７、４２３、４３２、４３３
及び４３４を露出すべくパターン化される。次に、その
とき低圧タンク部域上に存在する高圧ゲート酸化物層４
４５を通してホウ素のインプラントが行なわれる。この
打込み段階が行なわれた後、フォトレジストの同じパタ
ーン化された層を用いて、前述の低圧ｎ及びｐ−タンク
の表面からゲート酸化物層４４５がエッチングされる。
このエッチ段階の後、高圧タンク４１７、４２７、４２
８、４２６、４１８、４１９、４２１及び４２９上に
は、ゲート酸化物層４４５が残される。次に、フォトレ
ジストの古い層はストリップされ、エッチングで除去さ
れた高圧ゲート酸化物層４４５の代りに、電界効果トラ
ンジスタ４０２及び４０３の低圧タンク上に低圧ゲート
酸化物層４４６が成長させられる。低圧ゲート酸化物層
４４６は、酸素雰囲気での熱処理段階の下で約４３６オ
ングストロームの深さまで成長させられる。図２０に示
されているような次の高レベルプロセス段階は、チップ
２２上に製造されたＥＥＰＲＯＭセル４０６のためのト
ンネルダイオードの製造を含む段階３８２である。再び
図２５を参照すると、チップ２２の表面上にフォトレジ
スト層４４７が析出され、トンネルダイオードのための
打込み部域を構成すべくパターン化されている。次に、
（ｎ−）トンネル領域４４８を作り出すため打込まれる
べき部域の上にそのとき存在している酸化物層４４５を
通してリンのインプラントが行なわれる。トンネル領域
４４８上に存在している酸化物層４４５の一部分はその
ときエッチング半導体表面まで戻される。その後、フォ
トレジスト層４４７がストリップされる。次に、約８５
０℃で酸素雰囲気の下で約９０オングストロームの深さ
まで、露出表面上にトンネル酸化物層４４９が成長し戻
される。こうして、図２０に示されているような高レベ
ルのトンネルダイオード段階３８２は完了する。図２０
の次の高レベルプロセス段階３８３は、複数の導電性レ
ベル２ポリゲートの析出、ドーピング及び構成に関する
ものでる。図２６を参照すると、製造プロセス中のこれ
らの次の段階が示されている。多結晶シリコンの第２の
層（ポリ２）が、約４５００オングストロームの深さま
で析出される。これは、例えば約６２５℃で析出剤とし
てシランを用いて達成することができる。次にこのポリ
２層は、窒素と酸素が存在する中で約９００℃での熱処
理段階において例えばＰＯＣｌ３を用いて、導電性をも
たせるべくリンでドーピングされる。次にポリ２層は、
グレース除去される。表面を横切ってフォトレジスト層
（図示せず）が一層析出されパターン化される。次に、
第２のポリ層はエッチングを受け、以下のポリ２ゲート
を構成する：低圧ｐチャネルトランジスタゲート４５
０、低圧ｎチャネルトランジスタゲート４５１、ｐ−チ
ャネルＥＥＰＲＯＭトランジスタゲート４５２、ｎチャ
ネルＥＥＰＲＯＭトランジスタゲート４５３、ｎチャネ
ルＥＥＰＲＯＭ制御ゲート４５４、ＥＥＰＲＯＭ浮動ゲ
ート４５５、ドレイン拡張型ｎチャネルトランジスタゲ
ート２４０、ドレン拡張型ｐチャネルトランジスタゲー
ト４５７、環状又はエンドレスラテラルＤＭＯＳｎ−チ
ャネルトランジスタゲート４５８、環状又はエンドレス
垂直ＤＭＯＳｎチャネルトランジスタゲート４５９及び
ＦＡＭＯＳｎ−チャネル制御ゲート４６０（この最後の
ゲートはこの時点では部分的にしか構成されない）。こ
こで図２６を参照すると、統合された製造プロセスが例
示されている。一旦図２０に戻って見ると、図２７に示
されている次の段階は、ＥＰＲＯＭスタックエッチ段階
３８４、ソース／ドレイン製造段階３８５及びコンタク
ト段階３８６である。チップ２２の表面全体にわたり、
一層のフォトレジスト（図示せず）が析出され、ＥＰＲ
ＯＭ部域４１２内の第２のポリ層４６０の不要の部分を
露出すべくパターン化される。パターン化されたフォト
レジストは、ＥＰＲＯＭ浮動ゲート酸化物４４２、ＥＰ
ＲＯＭ浮動ゲート４４３、窒化物／酸化物サンドイッチ
層４４４及び第２のポリ制御ゲート４６０を含むスタッ
クを構成する。同じフォトレジストマスクを用いて、こ
れらの層は全て、図２７に示されているように「スタッ
ク」４４２、４４３、４４４及び４６０が生成されるま
で連続的にエッチングされる。その後、パターン化さた
フォトレジスト層は除去される。スタックエッチの後、
２０００オングストロームの厚みの酸化物層（図示せ
ず）がチップ２２上に析出され、異方的にエッチングし
て戻され側壁酸化物領域を生成する。垂直なレリーフを
もつ面の特徴における酸化物のもとの厚みが一般に酸化
物層の厚みより深いことから、領域４６１はエッチバッ
クから省かれる。エッチバックの後、キャップ酸化物の
３００オングストロームの層４６２が、ゲート４５０、
４５１、４５２、４５３、４５４、４５５、４５６、４
５７、４５８、４５９及び４６０の露出された表面を絶
縁する目的で、酸素雰囲気下で熱処理段階において成長
させられる。次に、フォトレジスト層（図示せず）がチ
ップ２２の表面全体に析出され、デバイス部域４０３、
４０５及び４０６を露出させるべくパターン化される。
デバイス部域４０７、４０８、４０９及び４１０の選択
された部分も同様に開放状態に残される。ＥＰＲＯＭデ
バイス部域４１２も同様に開いた状態に残される。次に
低圧拡散（ＬＤＤ）打込みが、約４．０×１０１４イオ
ン／ｃｍ２の用量、約８０ＫｅＶのエネルギーで、リン
といった易動ｎ型ドオパントを用いて行なわれる。こう
して、ソース／ドレイン領域４６３、４６４、４６５、
４６６、４６７及び４６８、ドレイン拡張型ｎチャネル
トランジスタ４０７のためのソース領域４６９、トラン
ジスタ４０７のドレインのためのコンタクト領域４７
０、ラテラルＤＭＯＳｎ−チャネルトランジスタ４０９
のためのドレインコンタクト領域４７１及び環状ソース
／ドレイン領域４７２、垂直ＤＭＯＳトランジスタ４１
０のための深い（ｎ＋）コンタクト領域４７３及び環状
ソース／ドレイン領域４７４、ショットキーダイオード
４１１のためのコンタクト領域４７５及びＦＡＭＯＳＥ
ＰＲＯＭセル４１２のためのソース／ドレイン領域４７
６及び４７７が作られる。同一部域へのＬＤＤインプラ
ントに続いて第２の（ｎ＋）ソース／ドレインインプラ
ントが行なわれ、これらの部域は（ｎ＋）にされる。こ
れは、約５×１０１５イオン／ｃｍ２の用量で約１２０
ＫｅＶの打込みエネルギーで砒素を用いて行なわれる。
その後、これら２つの打込みは、図示されている打込み
境界を得るべく、窒素雰囲気の下で約９００℃でアニー
ルされる。特に、（ｎ＋）４７２及び４７４内のリン・
ドオパントの一部は、ＬＤＭＯＳトランジスタ４０９及
びＶＤＭＯＳトランジスタ４１０についてそれぞれのゲ
ート酸化物４４５の下で部分的に拡散する。（ｎ＋）ソ
ース／ドレインのパターン化済みフォトレジスト層（図
示せず）はストリップされ、複数の（ｐ＋）ソース／ド
レイン領域を構成するようパターン化されているフォト
レジスト層（図示せず）と置換される。（ｐ＋）ソース
／ドレインインプラントは、約２×１０１５イオン／ｃ
ｍ２の用量、約２５ＫｅＶのエネルギーでホウ素を用い
て行なわれる。このインプラント段階は、それぞれ低圧
及びＥＥＰＲＯＭゲーティングｐチャネル電界効果トラ
ンジスタ４０２及び４０４のための（ｐ＋）ソース／ド
レイン領域４７８、４７９、４８０及び４８１；ドレイ
ン拡散型ｐチャネルトランジスタ４０８のためのソース
４８２及びドレインコンタクト領域４８３；及びそれぞ
れラテラルＤＭＯＳトランジスタ４０９及び垂直ＤＭＯ
Ｓトランジスタ４１０のための中央背面ゲートコンタク
ト領域４８４及び４８５を作り出す。以上に記した各段
階は、図２０のソース／ドレイン製造段階３８５に相応
する。このプロセスは次に「コンタクト」段階３８６へ
と進む。クリンアップ段階の後、ホウ素・リン・ケイ酸
ガラス（ＢＰＳＧ）が析出され高密度化される。デバイ
ス４０２−４１２の各々についてのコンタクト（図示せ
ず）のため、フォトレジスト層（図示せず）がパターン
化されエッチングされる。このＢＰＳＧは、ショットキ
ーダイオードデバイス部域４１１に関してのみ示されて
おり、そこで４８６という番号で表わされている。ショ
ットキーダイオード４１１のオリフィス４８７を含むコ
ンタクトオリフィスの連続的な湿式及びプラズマエッチ
ングのためのマスクとして、パターン化されたフォトレ
ジストが用いられる。もう１回のクリンアップ段階の
後、プラトニウムがショットキーダイオードオリフィス
４８７のみの中に析出され、シンターされてケイ化白金
層４８８を生成する。反応しなかった白金は除去れる。
次に、オリフィス４８７とその他のコンタクトオリフィ
ス（図示せず）の中で、チタン−タングステン合金とい
った耐火性金属が約３３００オングストロームの深さで
スパッタリングされる。この後、約６０００オングスト
ロームのアルミニウム−銅合金が続き、第１レベルのメ
タライゼーションを完成する。この第１の金属層（メタ
ル１）は次にパターン化され、エッチングされ、シンタ
される。金属１のコンタクトは、図１５ｇ（訳註：該当
図無し）の中で４８９という番号で表わされている；同
じ金属コンタクトが、デバイス４０２−４１２のさまざ
まなデバイス端子の各々に対して実施される。これらの
コンタクトのうちのいくつかは、図２７に示されている
断面平面内に実施され、その他のものは明確化のため省
かれた。残りのプロセス段階は、当業者にとって容易に
わかることであるため、図２７においていかなる構造に
よっても表わされていない。中間レベルの前縁体層が第
１レベルのメタライゼーション全体にわたり析出され、
バイアがパターン化されその中にエッチングされる。チ
タン−タングステン合金とアルミニウム−銅合金をスパ
ッタリングすることにより連続的に形成された第２の金
属層が次にパターン化されエッチングされる。チップ２
２の表面全体にわたって窒化物／酸化物層が析出され
る。この窒化物／酸化物層は保護膜を形成し、この保護
膜は、チップ２２の鉛パッド７６を露出するよう、パタ
ーン化されエッチングされる（図３参照）。次に図２０
の段階２９１で、ポストクリーンルーム段階が続いて行
なわれる。サイリスタの構造に適用される集積工程 図８〜１１に示されたサイリスタの物理的実施例に関連
して、集積工程を説明する。前述のように、（ｐ＋）基
板４００が形成され、（ｐ−）エピタキシャル４０１が
その上に成長する。次に、図２０の段階３７０におい
て、（ｎ＋）埋込み層２０２が、エピタキシャル成長に
よって加えられる。高圧ｎ−タンクの植込み段階３７１
（図２０）は、図８に示されているように、植込み領域
２００を生成する。（ｎ＋）深拡散領域２２９が段階３
７２において生成する。パッド酸化層４１５と窒化層４
１６がこれらの植込みを形成するために使用される。再
度、図９に関して、低圧（ｎ−）タンク植込みが、領域
２０９ａを生成するために使用される。次に、ホトレジ
ストの層４３０が、低圧ｐ−タンク２０９を図２０の段
階３７５において形成するために、パターン形成され、
エッチングされて、使用される。図８において、
（ｐ−）エピタキシャル層が、図２１に示されているよ
うに、エピタキシャル層４１４と同時に生成する。図２
３〜２５に対応する断面図は、図９とは明確な形で変わ
っていない。関心のある次の断面図は図２６に対応して
おり、従って、図１０として示されている。図２０に示
された段階３７７において、溝すなわち局部的酸化領域
２３１は、図２６に示されている酸化領域４４１と同時
に成長する。図２０の段階３８１において、低圧しきい
値調節植込み（示されていない）が、低圧ｐ−タンク領
域２０９の表面へ植込まれている。低圧しきい値調節植
込みはまた、低圧（ｎ−）タンク領域２０９ａに対して
も行われる。これに続いて、低圧ゲート酸化領域５００
が同じ高位の段階で成長する。ゲート１５８、１７６、
２２２は、図２０の段階３８３において、蒸着され、パ
ターン形成されて、エッチングされる。最後に再び図１
１に関し、（ｐ＋）領域１６０、１５６、１６８、１８
２が、図２０の段階３８５におけるソースとドレインの
植込みの前に、植込まれる。この植込み段階は、一部が
酸化アイランド２３１へ自己整合し、その残りの横方向
の周縁が、ホトレジスト（示されていない）の端部へ整
合している。次に、表面のソース／ドレイン及びコンタ
クト植込み１６３、２１２、１６６、１７０、１７４、
２１８、２２０、２２８が、ソース／ドレイン段階３８
５のときに植込まれる。素子を完成するその後の段階
は、図２０に列記されている通りであり、その説明は、
簡潔にするため省略する。縦形ＤＭＯＳトランジスタ 図２８は、縦形ＤＭＯＳトランジスタ４１０の詳細な断
面図である。前述のように、ソース／ドレイン領域４７
４は、燐のＬＤＤ（低密度拡散）植込みと砒素などの重
い（ｎ）形添加剤の（ｎ＋）植込みの受容部である。低
圧ｐ−タンク４３４は硼素などの添加剤により生成す
る。従来の技術により、ｐ−タンク４３４と等価の構造
体及びソース／ドレイン領域４７４は、多ゲート４５９
の横方向の内側縁へ自己整合し、また、側壁酸化領域４
６１により増大するように植込まれる。燐は非常に移動
性の高い添加物であるので、ソース／ドレイン領域４７
４は、硼素が形成する（ｐ−）チャネル領域４３４より
速い速度で、ゲート４７３の下を横方向へ拡散する傾向
があり、金属チャネルの長さ１１と１２を減少するか、
または、除去する。この問題を避けるため、ソース／ド
レイン領域４７４の添加剤の濃度は、最適値より十分に
小さく、すなわち、約１０１８イオン／ｃｍ３であると
見なされている。集積工程は、ポリゲート４５９を付加
する前に、低圧ｐ−タンク４３４を形成するので、ソー
ス／ドレイン領域内の添加剤濃度を、少なくとも１０
２０イオン／ｃｍ３程度に増加することが出来る。（ｎ
＋）領域４７４はポリゲート４５９へ自己整合するの
で、チャネル長１１と１２は、低圧ｐ−タンク４３４へ
の前記ポリゲートの整合によって決定される。ＬＤＭＯ
Ｓトランジスタ４０９の構造と利点も同様である。図２
９は、ＬＤＭＯＳトランジスタ４０９の平面図である。
溝酸化領域の境界４４１は、活性素子領域の回りの矩形
（額縁）境界線を形成している。高圧ｎ−タンクの境界
は、溝酸化領域４４１の内側に設定された矩形の境界線
４１９によって示されている。縦形ＤＭＯＳ構造体４１
０に関しては、深拡散領域が必要であり、この内側の限
界が、４２１ｂで仮想して示されている。これはまた、
深拡散コンタクト領域４７３の大体の境界でもある。図
２９は、（ｎ−）タンク４１９内に配置されたＬＤＭＯ
Ｓ又はＶＤＭＯＳ構造体の単一ストライプを示す。この
外側の長円形の線４５８ａは、ポリゲート４５８の外側
の限界を示す。ＬＤＭＯＳの場合、次の内側の線は、横
方向外側の（ｎ＋）ソース／ドレイン領域４７１の内側
境界を表しており、領域４７１は、溝酸化領域４４１の
内側境界線（４７１ａで示されている）からポリゲート
４５８の下の点（４７１ｂで示されている）へ伸長して
いる。ＶＤＭＯＳの場合、この外側のソース／ドレイン
の内側境界は、４２１ｂで示された深拡散領域の内側境
界で保持されている。内方へ一つの線を越えて表出して
いる次の限界は、金属１の導電体溝である。次に、内側
の環状（ｎ＋）ソース／ドレイン領域の外側境界線は、
４２７ａで表わされている。低圧ｐ−タンク４３３の外
側境界は、外側ソース／ドレイン領域４７１ｂの内側境
界と同じである。次の内方の境界は、環状ポリゲート４
５８の内側横方向の周縁４５８ｂである。深（ｐ＋）拡
散表面コンタクト領域４８４の外側横方向の周縁は、次
にある。深（ｐ＋）バックゲート３６の外側範囲は、こ
れから内方へ放射状にある。内方へ一つの線を越えて表
出している最後の限界は、（ｎ＋）ソース／ドレイン領
域４７２の内側の境界線４２７ｂである。ＬＤＭＯＳト
ランジスタ４０９の平面図の一部だけが示されている。
代表的な事例では、ポリゲートの外側周縁４５８ｂによ
って境界が定められているので、トランジスタ４０９
は、直径が約３２ミクロンであり、長さが５００〜１０
００ミクロンである。さらに、数個のこのようなストラ
イプを前記ｎ−タンク４１９内に配置し、並列に接続す
ることが出来る。同様に、これらの前記並列のストライ
プは、前記連続した環状深（ｎ＋）拡散領域３８３と、
縦形ＤＭＯＳトランジスタ構造の場合、前記（ｎ＋）埋
込み層４１３を共有することが出来る（参照：図２
８）。素子４０２〜４１２が、各素子を製作する集積工
程を示すために、事例として使用されたが、ほかの素子
もまた、同じ工程の流れを使用して、組み立てることが
出来る。次の一連の図面３０〜８０は、すべて、同様に
配列されている。例えば、図３０〜３６は、すべて、バ
ックゲート接続を加えて、図２１〜２８に示されたトラ
ンジスタ４０２に類似した低圧Ｐチャネル電界効果トラ
ンジスタ５０１を図示している。これらに関して、図３
０〜３５は、図２１〜２８にそれぞれ対応する断面図で
ある。図３６はトランジスタ５０１の平面図である。こ
のパターンは、ほかの素子に関して、図３７〜８０のう
ちの残りの図面全般に繰り返される。図３０〜８０を通
して、同じ文字は、可能な場合、図面２１〜２７に見ら
れる構造に相当する構造を示す。バックゲート制御電界効果トランジスタ 特に図３０に関して、共通して５０１で示され、バック
ゲート接続を有する低圧ｐ−チャネルトランジスタは、
図２１〜２８に示された素子と同じ工程の流れを通し
て、組み立てることが出来る。低圧ｎ−タンク４８８
は、タンク４２２と同時に植込まれる（図２１）。ホト
レジスト層４１６が、パターン形成され、低圧ｎ−タン
ク４８８用マスクとして使用された。図３１において、
ｎ−タンク４８８及び被覆酸化層４２５は、そのまま残
される。目新らしいことは、図２３に示された段階にお
いて素子領域５０１に少しも見られない。図３２におい
て、（ｎ−）タンク４８８及び酸化層４２５が、窒化／
酸化層４３８とパターン形成されたチャネル閉塞形成ホ
トレジスト層４３９との組合せにより、被覆される。次
に、この図面にプラス符号により示されているように、
ｐ−形チャネル閉塞領域４４０が植込まれる。図３３に
おいて、ホトレジスト層４３９を剥離した後、局部酸化
（ＬＯＣＯＳ）工程が行われて、分離している酸化領域
４４１が窒化／酸化層４３８（図３２）によって被覆さ
れずに残ったこれらの領域に生成する。高圧ゲート酸化
物（示されていない）がエッチングされ、また、低圧Ｖ
ｔ調節植込みが行われた後、ゲート酸化層４４６が、タ
ンク４８８の面に成長する。図３３は、トンネルダイオ
ード４４８（図２５）が植込まれた時の素子５０１の状
態を示しており、素子５０１の全体が、ホトレジスト層
４４７により被覆されて示されている。図３４に示され
ているように、ポリ２ゲート４８９は、蒸着され、ドー
プされ、パターン形成されて、エッチングされる。図３
５において、ゲート４８９は、側壁酸化領域４６１とキ
ャップ酸化物４６２とにより絶縁される。図２７に関し
て説明したＬＤＤ植込みは、（ｎ−）植込み領域５０４
を生成する。トランジスタ域５０１の残りの部分は、植
込み段階のホトレジストで被覆される。この直後に、段
階３８５（図２０）において発生する（ｎ＋）ソース／
ドレイン砒素植込みと同時に起こる（ｎ＋）植込みが続
く。これは、（ｎ＋）領域５０５を生成する。領域５０
４と５０３は、ｎ−タンク４８８へのバックゲート接続
として働く。図２７に関連して説明した（ｐ＋）ソース
／ドレイン植込み段階で、ソース／ドレイン領域５０６
と５０７は、トランジスタ４０２（図２７）の領域４７
８と４７９と同様な方法で生成される。図３６に関し
て、完成した素子５０１の平面図が示されている。低圧
ｎ−タンク４８８が、活性素子域を囲んでいる長方形の
実線により示されている。ソース／ドレイン植込みは、
５０６と５０７で示された点線の囲みにより示されてい
る。バックゲート接続領域５０４は、点線の境界線で取
り囲まれて、示されている。領域５０４の頭部、底部及
び左側の境界、領域５０６の頭部及び底部の境界、なら
びに、領域５０７の頭部、底部及び右側の境界が、溝酸
化層４４１の側縁によって形成されている。植込み５０
６と５０７は、ＬＯＣＯＳ酸化領域４４１の端部と、側
壁酸化物（図３５参照）によって増大した第２レベルの
ポリゲート４８９の周縁とに自己整合している。第２レ
ベルポリゲート４８９は、コンタクト５０９が第１レベ
ル金属から形成されているパッド５０８へ伸長してい
る。第１レベル金属はまた、コンタクト５１０を、トラ
ンジスタ５０１のバックゲート領域５０４、ソース／ド
レイン領域５０６及びソース／ドレイン領域５０７へ接
続するために使用される。図３７〜４３は、バックゲー
ト接続を有する低圧ｎ−チャネル電界効果トランジスタ
５１２製作の連続した段階を示す。図２１に示された工
程段階でバックゲート制御トランジスタ５１２となる素
子域では、留意すべきことは発生していない。図３７は
ｐ−タンク４３１が図２２において形成するときと同時
に行われる低圧ｐ−タンク５１３の植込みを示す。ｐ−
タンク５１３は、パターン形成されたホトレジストの層
４３０によって形成する。図３９において、窒化／酸化
層４３８は、チャネル閉塞４４０の植込み用マスクとし
て、それ自身で使用され、これは、ほかの図面では示さ
れていない。分離酸化領域４４１は、窒化／酸化層４４
１は、図４０において、窒化／酸化層４３８（図３７）
により被覆されずに残されたこれらの領域において成長
する。高圧ゲート酸化物４４５（図１８ａ）に示されて
いない）は、タンク５１３の表面に成長する。タンク５
１３は、高圧Ｖｔ調節植込みから分離して被覆される
が、低圧Ｖｔ調節植込みを受容するためにパターン形成
される。次に、清浄段階後に、ゲート酸化層４４６が成
長する。図が示すように、素子域５１２は、ＥＥＰＲＯ
Ｍトンネルダイオード植込み段階において、ホトレジス
ト層４４７によって被覆される。図４１において、多結
晶シリコンゲート５１４が蒸着され、ドープされ、パタ
ーン形成されて、エッチングされる。このゲート５１４
は、図４２において加えられた側壁酸化領域４６１とキ
ャップ酸化領域４６２とを有する。ゲート／側壁酸化構
造体５１４と４６１は、１対の（ｎ）植込みに部分的に
自己整合するために使用される。すなわち、ソース／ド
レイン領域５１５とソース／ドレイン領域５１６とを形
成する低密度（ｎ−）植込みは、燐により行われ、領域
３３０と３３１とを形成する高密度植え込みは、砒素に
より行われる。製作工程が終了すると、領域５１５と５
１６は拡散してゲート５１４の下に伸長し、領域３３０
と３３１を形成する砒素は、さらに多く所定の位置に残
る。最後に、領域３３２が、パターン形成され、
（ｐ＋）ソース／ドレイン植込み段階で硼素が植込まれ
て、（ｐ−）タンク５１３へのバックゲートの接続が形
成する。図４３は低圧ｎ−チャネルトランジスタ５１２
の平面図である。ｐ−タンク境界は５１３で示されてい
る。ソース／ドレイン領域５１５と５１６は、分離ＬＯ
ＣＯＳ酸化領域４４１によって、二つの側（領域５１５
に関し）、または三つの側（領域５１６に関し）に形成
されている。植込み５１５、５１６、５１７及び５１８
（後の二つの領域に関して図４２参照、この領域は簡潔
にするため図４３では省略されている）は、ゲート５１
４と付属の側壁酸化領域４６１（図４３に示されていな
い）とに自己整合している。バックゲート拡散領域５１
９は、その左側でＬＯＣＯＳ酸化領域４４１へ自己整合
している。その右側は、ホトレジストを使用して形成さ
れている。ポリ２ゲート５１４は、パッド５２０へ伸長
し、コンタクト５２１は、第１金属層（示されていな
い）からそれへ形成されている。第１金属層の導電体も
また、対応するコンタクト５２２を経て、バックゲート
接続５１９及びソース／ドレイン領域５１５と５１６へ
接続している。図４４〜５０に関して、１８ボルトバッ
クゲート制御ＮＭＯＳ電界効果トランジスタ５２４を説
明する。トランジスタ５２４は、高圧ＮＭＯＳトランジ
スタ４０４と似ており、どちらもＥＥＰＲＯＭアレイへ
の消去電圧またはプログラミング電圧のゲート制御に関
連して、使用することが出来る。主要な一連の図面のう
ち図２１に対応する図４４は、高圧ｎ−タンク４１７、
４１８、４１９及び４２１が形成されると同時に形成さ
れる高圧ｎ−タンク５２５の生成を示している。素子域
５２４の周囲の部分は、図２１の低圧ｎ−タンクの形成
を通して、窒化層４１６により被覆され、タンク５２５
は、ホトレジストの層（示されていない）により被覆さ
れる。図４５により一部分が示されているように、図２
２と２３により示された段階において、工程段階は素子
域５２４で行われていない。図４６に関して、タンク５
２５は、窒化／酸化層４３８により部分的に被覆され、
マスクは、パターン形成されたホトレジスト層４３９に
よって完成する。このホトレジスト層４３９は、４４０
に“＋”符号で示されたチャネル閉塞領域の植込みのた
めに使用される。簡潔にするため、チャネル閉塞領域４
４０は、この一連のほかの図面から省略されている。図
４７において、分離しているか、または溝状の酸化領域
４４１が、窒化／酸化層４３８（図４６参照）によって
露出されて残された半導体のこれらの部分に、選択して
成長する。タンク５２５は、高圧Ｖｔ調節植込みを受け
入れるために、露出して残っている。その後、高圧ゲー
ト酸化層４４５は、約５００オングストロームの深さま
で成長する。図４８において、第２多結晶シリコン層
が、蒸着され、ドープされ、パターン形成され、エッチ
ングされて、導電性ゲート５２６を生成する。図４９に
おいて、キャップ酸化層４６２のように、側壁酸化領域
４６１が付加される。キャップ酸化領域４６２の形成の
後、タンク接続領域５２７が（ｎ−）低密度拡散植込み
段階で、燐の植込みにより形成する。同じマスクが、
（ｎ＋）領域５２８を形成する砒素植込みのために使用
される。ソース／ドレイン領域５２９と５３０は、（ｐ
＋）ソース／ドレイン植込み段階の間に形成され、ゲー
ト５２６へ自己整合される。図５０において、素子５２
４の平面図が示されている。素子５２４の図面表示は、
図３６と４３において示している表示と同じように見え
るが、このトランジスタ５２４は、そのチャネルにかか
る１８ボルトのＶｄｄを操作するものとされているの
で、寸法的に差がある。ｎ−タンクの境界線５２５は、
図３６と４３に示されたタンク境界線より大きく、深い
領域を囲んでいる。溝酸化領域４４１の突出部分は一層
広く、ゲート５２６もより広い。ゲート５２６はパッド
５３１へ伸長しており、これは適切なコンタクト５３２
によって第１金属導電体へ接続している。前述のよう
に、ソース／ドレイン領域５２９は、その頭部側と底部
側を分離しているＬＯＣＯＳ酸化層４４１により、その
左側をホトレジストにより、その右側を浮遊ゲート５２
６とそれに付属する側壁酸化領域４６１（図４９参照）
とによって、形成されている。ソース／ドレイン領域５
３０は、その側方のうちの三つを分離酸化領域４４１の
端部により、その左側を側壁酸化ゲート５２６によっ
て、自己整合されている。バックゲート接続領域５２７
は、三つの側方を酸化領域４４１により、その右側をパ
ターン形成のホトレジストによって、形成さる。適切な
コンタクト５３３が、各金属の一つの導電体（示されて
いない）と領域５２７、５２９及び５３０との間に形成
される。図５１〜５７に関して、１８ボルトのバックゲ
ート制御ＮＭＯＳ電界効果トランジスタ５３４の連続し
た製造段階が示されている。電界効果トランジスタ５３
４は、図２１〜２７に示されたｎ−チャネルＦＥＴ４０
５と似ている。この１８ボルトトランジスタは、セル４
０６（図２７参照）より構成されているようなＥＥＰＲ
ＯＭセル・アレイへの高圧のゲート制御に有用である。
図２１が提示される時点では、タンクはまだ素子域５３
４に形成されていなかった。図５１において、高圧ｐ−
タンクが形成された。低圧ｐ−タンクの植込みをチップ
２２のどこかに行うために、酸化層４１５とホトレジス
ト層４３０が、この時点でタンク５３５を被覆する。図
５２において、深い（ｐ＋）バックゲート領域４３７が
縦形ＤＭＯＳトランジスタ４１０（図２３参照）に対し
植込まれるように、高圧ｐ−タンク５３５は、酸化層４
２５とほかのホトレジスト層４３５により被覆されたま
まである。図５３において、パターン形成されエッチン
グされた窒化／酸化層４３８は、プラス符号により図５
３に示されているが、一連のこの図面には示されていな
い（ｐ＋）チャネル閉塞領域４４０の限界を形成するた
めに、それ自身により使用される。分離酸化領域４４１
は、図５４において、窒化／酸化層４３８（図５３参
照）により被覆されずに残されたエピタキシャル層の表
面のこれらの領域に成長する。この窒化／酸化層４３８
を剥離した後、高圧Ｖｔ調節植込みがタンク５３５で行
われ、これに続いて、高圧ゲート酸化層４４５の５００
オングストロームの成長が行われる。その後付加された
ホトレジスト層４４７は、トンネルダイオード植込み領
域４４８（図２５）を除いて、チップ全表面を被覆す
る。第２レベル多重層が、図５５において、蒸着、ドー
プ及びエッチングされて、導電性ゲート５３６を生成す
る。図５６において、側壁酸化領域４６１とキャップ酸
化層４６２が、ゲート５３６へ付加される。次に、比較
的軽濃度の燐が植込まれて、その後のアニーリング処理
の後にゲート酸化領域５３６の下に横方向へ拡散する
（ｎ−）領域５３７と５３８を形成する。砒素植込み
が、（ｎ−）植込み５３７と５３８とに使用されたと同
じマスクにより、（ｎ＋）領域５３９と５４０を生成す
るために使用される。最後に、（ｐ＋）ソースとドレイ
ンの植込み中に、ホトレジストにより一部分が形成され
また分離酸化領域４４１の端部へ部分的に自己整合され
るように、ｐ−タンク・コンタクト領域５４１が植込ま
れる。図５７に示された概略平面図において、ｐ−タン
ク５３５の横方向の限界が、四角形の実線で示されてい
る。フィールド酸化領域４４１は、低圧素子より比較的
に広い境界を形成している。同様に、ポリゲート５３６
はさらに広い。これは、大きい電圧を操作するに十分な
広いチャネルを形成し、ソース／ドレイン領域５３７と
５３８との間のパンチスルーを防止するためである。ソ
ース／ドレイン領域５３８は、三方を溝酸化領域４４１
により、残りの側方をゲート５３６によって境界形成さ
れている。ソース／ドレイン領域５３７は、頭部側と底
部側を溝酸化領域４４１により、その右側をゲート５３
６により、その左側をパターン形成されたホトレジスト
によって境界形成される。バックゲート接続領域５４１
は、三方を分離酸化領域４４１により、その右側をパタ
ーン形成されたホトレジストによって形成される。適切
なコンタクト５４２が、対応する金属１の電路（示され
ていない）へ、バックゲート接続領域５４１、ソース／
ドレイン領域５３７、ソース／ドレイン領域５３８から
接続している。ゲート５３６は、パッド５４３へ伸長し
ており、このパッドへ金属コンタクトが接続している。横形ＤＭＯＳ電界効果トランジスタ 次に、図５８〜６４に関して、横形拡散ソース／ドレイ
ンｎ−チャネル金属酸化膜半導体（ＬＤＭＯＳ）電界効
果トランジスタ５４６の一連の製造段階が示されてお
り、これらの段階は、ここに示された工程に統合されて
いる。横形ＤＭＯＳトランジスタ５４６には、最初に、
図２１の高圧ｎ−タンク４１９と同時に形成される高圧
ｎ−タンク５４７が形成される。低圧ｎ−タンクが植込
まれている間に、ｎ−タンク５４７は酸化層４２５によ
りマスクされ、素子域５４６の周辺部は窒化層４１６に
より被覆される。ホトレジスト（示されていない）は、
このときに中央タンク領域を被覆する。図５９に関して
説明すると、ホトレジストの層４３０はパターン形成さ
れ、次に、ほかの低圧ｐ−タンク４３１〜４３４（図２
２参照）が植込まれるときに、低圧ｐ−タンク５４８が
植込まれる。次に、ホトレジストの層４３０が剥離さ
れ、深（ｐ＋）拡散領域５４９は、図６０に示されてい
るように、ホトレジストのパターン層４３５により形成
されて植込まれる。図６１において、ホトレジスト層４
３９に関連する窒化／酸化の層４３８は、窒化閉塞領域
４４０用のマスクを形成するために使用される。次に、
ホトレジスト層４３９が剥離され、局部酸化領域４４１
が、パターン形成されまたエッチングされた窒化／酸化
マスク４３８により被覆されない素子域のこれらの領域
（図６１と６２参照）に成長する。次に、窒化／酸化層
４３８と酸化層４１５が除去される。次に、高圧Ｖｔ調
節植込みがタンク５４７へ植込まれる。さらに、高圧ゲ
ート酸化層４４５が、約５００オングストロームの深さ
へ成長する。低圧Ｖｔ調節植込みが植込まれまた低圧ゲ
ート酸化層４４６（図２５参照）が成長するときに、素
子５４６を被覆するために使用される。ホトレジスト層
４４７は、トンネルダイオード４４８を形成するために
パターン形成され、これが発生するときに、素子域５４
６の上にそのまま残される。トンネルダイオードの植込
み段階の後に、図６３によって示された工程段階に到達
する。図６３は、多重２層がどのように、蒸着、ドー
プ、パターン形成及びエッチングされて、ゲート５５０
をゲート酸化層４４５の表面に生成するかを示してい
る。図６４において、側壁酸化領域４６１が、多結晶シ
リコンのゲート５５０の横方向周縁に形成され、キャッ
プ酸化領域４６２が、前記ゲート５５０の露出頭部に成
長する。ホトレジスト層（示されていない）は、ゲート
５５０またはＬＯＣＯＳ酸化領域４４１の端部により形
成されないソース／ドレイン植込み領域５５１及び５５
２を形成するために使用される。次に、燐による軽度の
ドープ拡散が、（ｎ−）領域５５１及び５５２を生成す
るために植込まれる。これらは、次のアニーリング中
に、最初の植込み限界から示されているように、横方向
及び下方に拡散する。次の砒素の植込みは、同じソース
／ドレイン植込みマスクを使用して、領域５５３及び５
５４を生成するために使用される。ｐ−形ソース／ドレ
イン植込み段階を通して、ホトレジスト層（示されてい
ない）がパターン形成されて、植込まれた（ｐ＋）バッ
クゲート接続領域５５５の一つの端部を形成する。ＬＤ
ＭＯＳトランジスタ５４６の概略平面図が、図６５に示
されている。ｎ−タンク５４７の植込みの範囲は長方形
の実線により示されている。ｐ−タンク５４８の植込み
マスク範囲は、点線により示されている。この植込みマ
スク５４８は、活性素子域の溝を形成しているＬＯＣＯ
Ｓ酸化領域４４１の端部の下に伸長している。深
（ｐ＋）拡散領域５４９は、ｐ−タンク５４８の植込み
領域の左部分を占有している。ソース／ドレイン領域５
５１は、その左側をパターン形成のホトレジスト層（示
されていない）により、その頭部側と底部側を溝酸化領
域４４１により、及び、側壁酸化領域４６１（図６５に
示されていない）に付随するように、その右側を多重２
ゲート５５０によって、形成される。ソース／ドレイン
領域５５２は、三方を溝酸化領域４４１により、その左
側をパターン形成のホトレジスト層により形成される。
ポリゲート５５０はパッド５５６へ伸長し、コンタクト
５５７は第１金属レベル（示されていない）からパッド
５５６へ接続している。適切なコンタクト５５８は、領
域５５５、５５１及び５５２から各第１レベル金属線路
（示されていない）へ接続している。縦形ＮＰＮバイポーラトランジスタ 次に、図６６〜７０に関して、一連の大きく拡大した断
面図は、ここで説明されている集積工程中に製作される
縦形ＮＰＮバイポーラトランジスタ５０６の製作段階を
示している。図６６において、ほかの高圧ｎ−タンク
（図２１参照）と同時に形成される（ｎ−）タンク５６
１が示されている。図６６により表される時期の初め
に、酸化層４２１とホトレジスト層（示されていない）
は、ｎ−タンク領域５６１を被覆する。窒化層４１６
は、タンク５６１の植込みを行うため、パターン形成さ
れ、エッチングされる。窒化層４１６は、この時点で、
低圧ｎ−タンク植込み段階のためにパターン形成されま
たエッチングされる（図２１参照）。ホトレジスト層
（示されていない）は、このときに素子域５６０を被覆
する。図６６に戻り、低圧ｐ−タンク４３１、４３２、
４３３及び４３４の植込みと共に同時に行われる
（ｐ−）タンク５６２の植込みのために、蒸着されまた
パターン形成される。高圧ｎ−タンク５６１は、ＮＰＮ
トランジスタ５６０のコレクタを形成し、ｐ−タンク５
６２はそのベースを形成する。次に、図６８はこの一連
の段階のなかにあり、重要なことが、図２３が示す集積
された製作工程中にこの素子５６０に起っていない。チ
ャネル閉塞植込みが植込まれ、図６８にプラス符号によ
り示されているが、この一連の図面にはほかに示されて
いないチャネル閉塞４４０を形成するように、窒化／酸
化層４３８とホトレジスト層４３９が、ｎ−タンク５６
１をマスクするために使用される。トランジスタ５６０
に影響を与える次の製作段階が、図２６により示された
時点で行われ、図６９に示されている。このときに、局
部的酸化が、ＬＯＣＯＳ酸化領域４４１を、窒化／酸化
マスク４３８により露出して残されたタンク５６１と５
６２の表面に形成するために使用される。酸化領域４４
１が、ベース、エミッタ及びコレクタのコンタクト領域
の自己整合のために、使用されており、図７０に示され
ている。チップ２２のほかの所で行われているＬＤＤ
（ｎ−）ソース／ドレイン植込み段階において、コレク
タコンタクト領域５６３及びエミッタ５６４が、燐を使
用して植込まれる。この直後に、（ｎ＋）領域５６５と
５６６を生成するために、砒素の植込みが続いて行われ
る。次に、チップ２２のほかの所で行われているｐ−形
ソース／ドレイン植込み段階において、（ｐ＋）領域５
６７が、硼素を使用して行われる。縦形ＮＰＮバイポー
ラトランジスタ５６０の平面図が、図７１に示されてい
る。高圧ｎ−タンクマスク範囲が長方形の実線５６１に
より示され、ｐ−タンク５６２の対応する範囲が、点線
により示されている。コレクタ・コンタクト領域５６
３、エミッタ５６４及びベース・コンタクト領域５６７
が、ＬＯＣＯＳ酸化領域４４１の側方の端部により形成
される。各金属の一つの導電体（示されていない）へ接
続するため、適切なコンタクト５６８が、コレクタ・コ
ンタクト領域５６３、エミッタ５６４及びベースへそれ
ぞれ接続している。ゲート酸化物応力低減の高圧ＦＥＴ 図７２及び図７３〜７７は、本発明の統合工程により製
作された高圧ｐ−チャネル電界効果トランジスタの非常
に拡大された断面図である。一般に５７０で示されたこ
のトランジスタは、以降に一層詳細に説明するように、
ゲート酸化物の応力を低減している。図２２に示されて
いる製作工程の対応する段階において、特に重要なこと
が、チップ２２のこの領域で発生しない。図７２に示さ
れているように、低圧ｎ−タンク５７１は、図２１に示
された低圧ｎ−タンク４２２、４２３及び４２４のよう
に、素子域５７０内で同時に、また同じ添加剤で製作さ
れている。このときまでに、図７３により示された段階
に到達し、高圧ｐ−タンク５７２が、ｎ−タンクを囲む
ために、素子域５７０へ植込まれる。ｐ−タンクは、形
成された（ｐ−）エピタキシャル層４６２と同じ導電性
型式であるので、層４０１内に深く位置するｐ−タンク
５７２の境界は不明確であり、点線により示されてい
る。これは、統合工程で製作されるすべてのタンクの場
合のように、添加剤がエピタキシャル層の表面から移動
すると、添加剤の濃度が低下する場合に起る。ｐ−タン
ク５７２の深さは、ｎ−タンクの深さより幾分大きい。
図７３は、酸化層４１５と４２５、及びホトレジスト層
４３５によりそれぞれ被覆されたｎ−タンク５７１及び
ｐ−タンク５７２を示す。ホトレジスト層４３５は、パ
ターン形成されて、チップ２２のほかのどこかに深い
（ｐ＋）拡散領域を形成する。次に、図７４に関し、パ
ターン形成及びエッチングされた窒化／酸化層４３８
が、パターン形成のホトレジスト層４３９に関連して、
図７４内であるがこの一連の図面のどこかではなく、プ
ラス符号により示された、（ｐ）チャネル閉塞領域４４
０の植込みを形成する。次に、ホトレジスト層４３９が
剥離され、ＬＯＣＯＳ酸化領域４４１と５７３（図７
５）が、窒化／酸化層４３８により露出して残された素
子域５７０のこれらの領域に成長する。領域５７３は、
窒化／酸化層４３８に向っているがそのなかに位置して
いることが好ましく、次に、酸化層４１５と４２５が除
去される。高圧ゲート酸化層４４５が、局部酸化領域４
４１と５７３によって被覆されていないタンク５７１と
５７２のこれらの領域に、約５００オングストロームの
深さまで成長する。高圧ゲート酸化層４４５の蒸着に続
いて、高圧ｎタンクＶｔ調節植込みが行われる。次に、
図７６に関して、多重２層が、導電性ゲート５７４を残
すため、蒸着、ドープ、パターン形成される。ゲート５
７４は、一部が溝酸化領域５７３の上に、一部が酸化領
域５７３の左側に接したゲート酸化領域４４５に配置さ
れる。図７７に関して、側壁酸化領域４６１はゲート５
７３の横側に形成され、キャップ酸化領域４６２はその
上部表面に形成される。次に、低密度拡散（ｎ−）植込
みがパターン形成され、燐が植込まれ、最後に、ソース
／ドレイン領域５７５と５７６を生成するために拡散す
る。同じパターンのホトレジストマスクを使用して、領
域５７７と５７８が砒素植込みにより生成する。（ｐ）
型ソース／ドレイン植込みが、（ｐ＋）バックゲート接
続領域５７９を生成するために、ホトレジストのパター
ン層と共に使用される。図７８は、ゲート酸化物応力が
低下したｐ−チャネル電界効果トランジスタ５７０の平
面図である。バックゲート接続領域５７９の頭部、底部
及び左側は、溝酸化領域４４１の側端部へ自己整合され
ている。バックゲート接続領域５７９の右側は、パター
ン形成のホトレジスト（示されていない）の層により形
成され、パターン形成のホトレジストのほかの層は、ソ
ース／ドレイン領域５７５の左端部を形成するために使
用される。ソース／ドレイン５７５の頭部と底部の端
は、溝酸化領域４４１の各端部へ自己整合され、その右
端部は、ゲート５７３の最も近い側の側壁酸化領域４６
１（図７７参照）へ自己整合されている。ソース／ドレ
イン領域５７６は、溝酸化領域４４１と５７３の側端部
により完全に自己整合される。図７７と７８に関し、Ｌ
ＯＣＯＳ酸化領域５７３は、ゲート酸化物破壊の問題を
防止するため、導電性ゲート５７４のドレイン端部の下
に位置している。最も標準の薄い酸化物を破断するに十
分に高い電圧が、ゲート５７４から（ｎ＋）ドレイン領
域５７８へ出現する。酸化領域５７３を包含すると、こ
の問題は解消する。ゲート５７４は、コンタクトパッド
５８０を含むように伸長しており、このパッドへ、コン
タクト５８１が形成されている。コンタクト５８２は、
領域５７９、５７５及び５７６へ形成されている。次
に、図７９と８０に関し、ゲート絶縁体の応力が低下し
ている高圧パワー電界効果トランジスタのほかの実施例
が示されている。図２１〜２６に対応する工程段階は、
図７２及び図７３〜７７において行われる段階の点から
見てそのまま続いているので、省略されている。図７９
において、大部分完成した電界効果トランジスタ５８４
の拡大断面図が示されている。トランジスタ５７０のよ
うに（図７７参照）、低圧ｎ−タンク５８５が植込ま
れ、引き続いて、高圧ｐ−タンク５８６が植込まれる。
局部酸化領域４４１は、活性素子域５８４の溝を形成し
ている。高圧ゲート酸化領域４４５及びＶｔ調節植込み
が成長した後、一般に５８７で示されたゲートを形成す
る多重２層が蒸着される。しかし、ゲート５８７の部分
５８８が燐添加剤を受容しないように、ゲート５８７の
ブランケット・ドーピングの代りに、部分５８８は、パ
ターン形成ホトレジストなどのマスクで被覆される。ゲ
ート５８７の残りの部分５８９は、ＰＯＣｌ３添加段階
において燐を受容する。次に、ゲート５８７がエッチン
グ段階で形成される。ゲート５８７のほかの形成法は、
ＰＯＣｌ３ポリドーピング段階においてゲート５８７を
完全に被覆し、その代りに（ｎ＋）ソース／ドレイン植
込み段階でゲート５８７をドーピングすることである。
このほかの実施例のもとで、（ｎ＋）ソース／ドレイン
マスクは、ポリゲート５８７の部分５８８を被覆するた
めに伸長し、燐と砒素の添加剤へ部分５８９を露出した
まま残す。本来の、すなわち、ドープされない部分５８
８は、絶縁体として働く。ゲート５８７の製作中に、あ
るいはその完成後に、（ｎ）型ソース／ドレイン領域５
９０と５９１は、エピタキシャル層４０１へ植込まれ
る。この段階の形成に使用されるマスクは、ソース領域
５９０の最後に生成する左端部の位置を制御する。ドレ
イン領域５９１は、溝酸化領域４４１及び側壁酸化領域
４６１の端部へ自己整合されるか、あるいは、ドレイン
領域５９１は、パターン形成のホトレジストの適切な層
によりゲート５８７から間隔をおいて離れている。図７
９は、ゲート５８７から間隔をおいて離れたソース／ド
レイン植込み５９１を示し、図８０の平面図は、ゲート
５８７へ自己整合した植込み５９１を示している。植込
み５９０と５９１は、燐によって行われ、その原子は、
次の加熱段階のもとで、かなりの量が植込みの最初の場
所から横方向と垂直方向に拡散する。燐の植込み５９０
と５９１に続いて、砒素の植込み５９２と５９３が行わ
れ、対応する（ｎ＋）領域を生成する。砒素イオンは、
燐イオンほど移動性ではなく、（ｎ＋）ソースとドレイ
ンの領域に徐々に移動する。次のマスクは、バックゲー
ト接続部としてｐ−タンク５８６を接触させるために使
用される（ｐ＋）領域を形成するために使用される。図
８０は素子５８４の平面図であり、図７９は、図８０の
２４ｇ−２４ｇにほぼ沿った断面図である。溝酸化領域
４４１は、バックゲート接続領域５９４の上側、下側及
び左側と、ソース領域５９０の上側及び下側と、ドレイ
ン領域５９１の上側、下側及び右側とを形成するために
使用される。図７７と７８に示された対応する素子５７
０と異なって、厚い酸化領域はゲート５８７の下にはな
い。ゲート５８７のドープされた部分５８９はパッド５
９５へ伸長しており、ドープ部分５８９は第１金属から
特定のコンタクト５９６を経て接触している。コンタク
ト５９７は、トランジスタ５８４の端子を素子への外部
接続点へ接続するために形成されている。図７９へ一時
戻り、本来のポリゲート領域５８８が絶縁体として働く
ので、その電位は、ゲート／ドレインの電位が変化する
と、変化する。ゲート酸化層４４５の領域５９８は、標
準（ドープされたゲート）トランジスタ内のゲート酸化
物を通常では破壊する高い電界を有することが出来る。
しかし、ドープされないゲート部５８８は、ドレイン５
９１へ容量的にのみ接続し、またドープされたゲート部
５８９へ高抵抗の接触を有するので、前記ゲート部５８
９において受ける電圧は、酸化層破壊電圧より低いに違
いない。フィールドゲート領域５７３（図７７参照）の
代りにドープされないゲート部５８８を設定することに
より、トランジスタ５８４により使用される領域は小さ
くなり、従って、チップ２２の面積当りのパワー効率が
高くなる。さらに、薄い酸化領域４４５がゲート５８７
の全体の下に形成されるので、トランジスタ５８４の利
得あるいは相互コンダクタンスは高い。時には自動車電
源装置で受ける６０ボルトの過渡電圧に耐えることはさ
らに可能であるので、トランジスタ５８４は、１２ボル
トのバッテリ電圧を直接受ける電圧調整器７８またはほ
かのマイクロ制御器の構成要素内のトランジスタとし
て、自動車用マイクロ制御器に特に有用である。図８１
と８２に関して、一般に６００で示された、ほかの絶縁
された電界効果トランジスタが示されており、トランジ
スタ６００は、図７２と図７５〜７８に示されたトラン
ジスタと幾分似ている。トランジスタ６００は、電界効
果トランジスタ５７０のｐ−チャネル型である。図２１
〜２６に対応する断面図は、図７２と図７３〜７６によ
く似ているので、省略されている。図８１に示された、
大きく拡大された断面図は図２７に対応し、図８２は同
じセルの平面図であり、図８１は図８２の線２５ｇ−２
５ｇにほぼ沿った断面図である。図７２と図７３〜７８
に示されたセル５７０のように、このセル６００のゲー
ト絶縁体４４５は、電圧が印加されると、低減した応力
を受けるので、普通、自動車電気系統で受けるように、
電界効果トランジスタ６００は、６０ボルト過渡に対し
高められた耐性を有する。高圧ｎ−タンクが植込まれて
いる間に、高圧ｎ−タンク６０２が、素子域６００に植
込まれる。これに続いて、順次、中心から少し偏位した
高圧ｎ−タンク６０２の領域を占有するために、低圧ｐ
−タンク６０４の植込みが行われる。高圧ｎ−タンク６
０２は、高圧Ｖｔ調節植込み（示されていない）を受け
る。これは、この調節植込みが、チップ２２のほかの高
圧ｎ−タンクに行われる同じときに行われる。固有のチ
ャネル閉塞領域（示されていない）が、ｎ−タンク６０
２の周辺部に植込まれる。窒化／酸化マスク４３８（例
えば、図７４参照）が、タンク６０２と６０４内の中心
領域を露出して残すように、パターン形成され、エッチ
ングされる。局部酸化段階がその後行われるとき（図２
５と７５参照）、比較的厚い中心酸化領域６０６が、溝
酸化領域４４１が成長すると同じときに成長し、
（ｐ−）タンク６０４境界の右の方に位置していること
が好ましい。高圧ゲート酸化層４４５が、タンク６０２
と６０４の残りの露出した表面に成長する。次に、示さ
れている導電性ゲート構造体６０８を残すように、導電
性ポリ２ゲート６０８は、蒸着、ドープ、パターン形
成、エッチングが行われる。導電性ゲート６０８は、酸
化アイランド６０６の側縁６０９を横断し、十分な距離
を置いてその上面に伸長している。この導電性ゲート６
０８のほかのかなりの部分が（ｐ−）タンク６０４の最
左側の縁を越え、タンク６０２を横切って成長する。側
壁酸化領域４６１及びキャップ酸化領域４６２が、前述
のように、統合工程中に製作されたほかの素子に対し加
えられる。（ｎ＋）ソース／ドレイン領域の植込み中
に、ホトレジスト層（示されていない）が、低密度（ｎ
−）拡散領域６１２の右側の植込み境界を形成するため
に使用されるが、この場合、燐によって植込むことが好
ましい。これに続いて、砒素の（ｎ＋）植込み６１０が
行われる。領域６１０と６１２は、（ｎ−）タンク６０
２へのバックゲート接続より構成している。（ｐ＋）ソ
ース／ドレイン植込み段階において、ホトレジスト層
（示されていない）が、ソース領域６１４の最左側の縁
を形成するために使用される。ソース領域６１４とドレ
イン領域６１６の残りの側縁は、導電性ゲート６０８の
最左側の縁（側壁酸化領域４６１により増大してい
る）、あるいは酸化アイランド６０６と溝酸化領域４４
１の対応する側縁へ自己整合している。図８２は、電界
効果トランジスタ６００の平面図である。導電性ゲート
６１８は、酸化領域またはストライプ６０６の上表面
（線２５ｇ−２５ｇにほぼ沿って示された断面のアイラ
ンドとして見える）まで上方に伸長している。（ｎ＋）
バックゲート接続６１２の上側、下側及び左側は、溝酸
化領域４４１により形成される。右側の縁は、パターン
形成されたホトレジスト層（示されていない）により形
成される。（ｐ＋）ソース領域６１４の上縁と下縁は、
溝酸化領域４４１により形成され、その左側の境界は、
パターン形成された（ｐ＋）ソース／ドレイン拡散領域
のホトレジスト層（示されていない）により形成され、
その最右側の境界は、導電性ゲート６１８の左側縁へ自
己整合している。（ｐ＋）ドレイン領域６１６は、その
縁ですべて、溝酸化領域４４１とその伸長部６０６へ自
己整合している。導電性ゲート６０８は、ｎ−タンク６
０２の境界を越えて、パッド６１８へ伸長し、適切なコ
ンタクト６２０が、金属１（示されていない）からゲー
ト６０８へ形成されている。また、コンタクト６２２
が、多様な金属１の導体から植込まれた領域６１２、６
１４及び６１６へ形成されている。制御ゲートの中央酸
化ストライプ及び不ドープ部分が、ドレイン伸長の電界
効果トランジスタと関連して示されており、ゲート酸化
層の応力を低減するこれらの方法は、異常に高い電圧を
受ける、すべての電界効果トランジスタに対して使用出
来る。縦形ＤＭＯＳトランジスタ 図８３と８４は、ここに説明の統合工程により製作され
たｎ−チャネル縦形ＤＭＯＳトランジスタの拡大断面図
と平面図である。図８３と図８４に関する他の断面は、
上述のほかの素子と同様な製作段階である点からみてか
なり簡単であるので、省略されている。図８３は図２７
に対応しており、図８４の線２６ｇ−２６ｇにほぼ沿っ
た断面図である。（ｎ＋）埋込みソース／ドレイン領域
６２５は、図２１に示されている（ｎ＋）埋込み層４１
３の形成と同時に形成される。第２（ｐ−）エピタキシ
ャル層１５６は、（ｎ＋）埋込み層６２５の表面に形成
される。（ｎ−）高圧ｎ−タンク６２６は、この素子６
２４のエピタキシャル層の表面へ植込まれる。次に、深
（ｎ＋）拡散領域６２８は、（ｎ＋）埋込み層６２５を
素子６２４への外部接続点へ接続するように形成され
る。高圧（ｐ−）タンク領域６３０は、パターン形成さ
れたホトレジスト（示されていない）により形成され、
領域６３０が（ｐ−）タンク６２６によって囲まれるよ
うに、エピタキシャル層４１４へ植込まれる。次に、深
（ｐ＋）拡散領域６３２が、好適には（ｐ−）タンク６
３０を貫通して伸長させるように、（ｎ−）タンク６３
０内に植込まれる。これにより生成した深（ｐ−）領域
６３２は、（ｐ−）タンク６３０により形成されたチャ
ネル領域のコンダクタンスを制御するためのバックゲー
トとして働く。引続いて植込まれた多様なソース／ドレ
イン領域の外溝を形成し、またトランジスタ６２４を隣
接した素子から分離するために、局部酸化領域４４１
が、素子６２４の周辺に成長する。トランジスタ６２４
に発生し易い高圧応力を取り去るために、ゲート酸化領
域４４５は約５００オングストロームの深さまで成長す
る。高圧Ｖｔ調節植込みの後、チップ２２の多くのほか
の素子の制御ゲートとして使用される多重２層に対し、
（ｎ−）タンク６３０の右側縁に伸長する制御ゲート６
３４を残すために、蒸着、ドープ、パターン形成及びエ
ッチングが行われる。制御ゲート６３４の本質的部分
は、（ｎ−）タンク６２６と（ｐ−）タンク６３０のい
ずれにも存在している。側壁酸化領域４６１とキャップ
酸化領域４６２を形成した後、ソース領域６３６を生成
するため、制御ゲート６３４が、好適には燐の低密度植
込み６３６を部分的に自己整合するために使用される。
これと同時に、（ｎ−）コンタクト領域６３８が形成さ
れて、深（ｎ＋）領域６２８と接触する。この直後に、
（ｎ−）領域６３６と６３８の自己整合されない端部を
形成するために使用された同じパターン形成マスクを使
用して、砒素の植込みが行われる。第２（ｎ＋）植込み
は、砒素によって行われ、領域６４０と６４２を生成す
る。低密度拡散領域６３６を形成するために使用された
燐は、外方へ拡散して、図示された境界を達成する。領
域６３８の形成に使用された燐は同様に拡散するが、こ
の場合、この燐は、深（ｎ＋）コンタクト領域をさらに
導電性にするためのドープ剤の追加部分である。領域６
３８と６４２の最右端部は、溝酸化領域４４１の側縁へ
自己整合されている。（ｎ＋）ソース／ドレイン植込み
の後、（ｐ＋）植込みがホトレジストを使用してパター
ン形成され、溝酸化領域４４１の左側の内部縁へ一部分
自己整合されるように、植込まれる。これにより、バッ
クゲート・コンタクト領域が形成する。図８４はトラン
ジスタ６２４の平面図であり、図８３は図８４の線２６
ｇ−２６ｇにほぼ沿った断面図である。ｎ−タンク拡散
領域６２６は、閉鎖長方形の実線により示されている。
（ｎ＋）埋込み層６２５の左右の範囲が、点線と鎖線に
より示されている。埋込み層６２５の上限と下限は、高
圧ｎ−タンク６２６の対応する限界と同一か、あるいは
ほぼ同一であるように選択することが出来る。（ｐ−）
タンク６３０の側方の限界は、完全に（ｎ−）高圧タン
ク６２６内にあり、図８４に点線で示されている。深
（ｎ＋）拡散領域６２８が、ポリ２ゲート６３４の右側
に細長い長方形により示されている。深（ｎ＋）拡散領
域６２８の左側縁はまた、（ｎ＋）コンタクト領域６３
８の左側縁でもあり、従って、この後者の領域は、図８
４に示されていない。深（ｐ＋）領域６３２は、
（ｐ＋）コンタクト領域６４４の限界に似た植込み限界
を有する。しかし、上述のように、深（ｐ＋）領域６３
２が、溝酸化領域４４１の形成前に植込まれ、コンタク
ト領域６４４が、上端、下端及び最左端において、溝酸
化領域４４１の側方の端部へ自己整合するように、植込
まれる。ソース／ドレイン６３６は、同様に、その上端
と下端において溝酸化領域４４１の端部へ、また、側壁
酸化領域４６１により増大されているように（図８３参
照）、その右側において導電性ゲート６３４の端部へ自
己整合されている。深（ｎ＋）コンタクト領域６３８と
６４２は、その上側、下側及び右側において、溝酸化領
域４４１の本来の側縁へ自己整合されている。トランジ
スタ６２４を製作するために使用する一連の製作工程に
より、高い添加濃度の砒素を（ｎ＋）ソース／ドレイン
領域６４０にドーピングすることが可能である。従来技
術は、等価の（ｐ−）タンク６３０を自己整合するため
に導電性ゲート６３４を使用した。しかし、領域６３６
を形成する燐は、シリコンエピタキシャル層内のより重
い原子より速く拡散するので、素子は、ここで使用した
（ｎ＋）添加濃度において得ることは困難であった。従
って、従来の素子の（ｎ＋）領域は、そのなかにより少
ない添加剤を必ず持たねばならず、素子の抵抗を高め、
それにより占有するチップの面積当りのトランジスタの
効率を低下した。導電性ゲート６３４は、パッド６４６
へ伸長し、本来のコンタクト６４８が、パッド６４６か
ら金属の一つの導体（示されていない）へ形成されてい
る。また、コンタクト６５０は、固有の金属１導体（示
されていない）から（ｐ＋）バックゲート接続領域６４
４、ソース／ドレイン領域６３６及び深（ｎ＋）コンタ
クト領域６３８へ形成されている。縦形ＮＰＮトランジスタ 図８５〜８９は、縦形ＮＰＮトランジスタの拡大された
断面図であり、このトランジスタは、ここに説明する統
合工程により製作することが出来る。工程の製作段階と
最終の構造は、図６６〜７１に示された横形ＮＰＮトラ
ンジスタと似ている。（ｎ＋）埋込み層を形成するとき
に、例えば、縦形ＤＭＯＳトランジスタ４１０（図２１
〜２７）に関する限りでは、（ｎ＋）埋込み層７７２
は、（ｐ−）エピタキシャル層４０１の上部に成長す
る。（ｎ＋）埋込み層７７２が形成した後、単結晶半導
体の素材は、（ｐ−）エピタキシャル層４１４により完
成する。次に、高圧ｎ−タンク７７４は、窒化／酸化マ
スク５６４によって形成されるように、エピタキシャル
層４０１へ植込まれる。高圧ｎ−タンク７７４は、（ｎ
＋）埋込み層７７２を除いて、その残りの構造を内蔵し
ている。引続いて、深（ｎ＋）拡散領域７７６が、素子
７７０への外部接続点へ（ｎ＋）埋込み層７７２を導電
的に接続させるために形成される。図８６に戻り、ホト
レジストのパターン形成された層４３０は、高圧ｐ−タ
ンク７７８を形成するために使用される。（ｐ−）タン
ク７７８は、深（ｎ＋）拡散領域７７６から間隔を置く
ように、ｎ−タンクの内側に形成される。重要なこと
は、図２３に対応する段階において、起っていない。図
８７において、主統合工程の流れの図２４に対応して、
窒化／酸化層４３８が、形成、パターン形成、エッチン
グされて、局部的酸化領域を必要とされないエピタキシ
ャル層４１４のこれらの範囲を形成する。ホトレジスト
層４３９は、（ｐ＋）チャネル閉塞領域４４０の植込み
用マスクを形成するために、パターン形成される。チャ
ネル閉塞植込み後、ホトレジスト層４３９は剥離され、
チップ２２は、局部的あるいは溝の酸化領域を生成する
ため、長い熱的段階に置かれる（図８８）。残りの重要
な製作段階は、図８９に示されている。溝酸化領域４４
１は、ｎ−型低密度拡散領域７８４と７８６の植込みを
完全に自己整合するために使用される。同じホトレジス
トマスクは、（ｎ＋）領域７８０と７８２を植込むため
に使用される。領域７８０と７８４は、（ｎ＋）埋込ま
れたコレクタ７７２用の深拡散コンタクト領域を形成す
る。領域７８２と７８６は、一緒に、この横形ＮＰＮ素
子のエミッタを構成する。最後に、溝酸化領域４４１
は、ベース７７８へ接続するための（ｐ＋）ベースコン
タクト領域７８８の植込みを完全に自己整合するために
使用される。縦形ＮＰＮトランジスタ７７０の平面図
が、図９０に示されている。高圧ｎ−タンク及び埋込み
層７７２のほぼ側方の範囲が、閉鎖長方形の実線により
示されている。この境界内に、点線で示された深
（ｎ＋）接続拡散領域７７６と高圧（ｐ−）タンク７７
８がある。溝酸化領域４４１の側方の縁が、埋込まれた
コレクタコンタクト領域７８０、エミッタ７８２及びベ
ースコンタクト領域７８８の植込みを自己整合するため
に使用される。本来のコンタクト７９０が、領域７８
０、７８２及び７８８のそれぞれに形成される。図８５
〜９０に関連して説明した縦形ＮＰＮトランジスタ７７
０と、図６６〜７１に示された横形ＮＰＮトランジスタ
において、高圧ｐ−タンクは、低い添加濃度、狭いベー
ス領域及び高いｎＦＥを得るために、低圧ｐ−タンクの
代りに使用される。図９１は、例えば、図２８と２９に
示された縦形ＤＭＯＳトランジスタ４１０に代るほかの
実施例である縦形ＤＭＯＳトランジスタ８００の断面図
である。図９１は、図２７に示された工程段階に相当す
る。その前に行われる段階は、ほかの素子についてすで
に説明した工程段階の説明に対し、大部分が余分である
ので、省略されている。縦形トランジスタ８００の製作
は、大部分の工程の流れに関して、トランジスタ４１０
と実質的に同じ方法で進行する。（ｎ＋）埋込み層４１
３はエピタキシャル層４０１の上に形成され、第２（ｐ
−）エピタキシャル層の部分はこの上面に形成される。
高圧ｎ−タンク４２０は、素子を包含するように、エピ
タキシャル層４１４へ植込まれる。これに続いて、（ｐ
−）低圧タンク４３４と深（ｐ＋）拡散領域４３７の植
込みが行われる。チャネル閉塞（示されていない）が、
素子８００の周辺部に植込まれ、次に、溝酸化領域４４
１を生成するために、エピタキシャル表面の選択酸化が
行われる。次に、５００オングストロームの厚さの高圧
酸化領域４４５が、その表面に成長し、次に、Ｖｔ調節
植込みと、好適な環状ポリ２ゲート４５９の蒸着、ドー
ピング、パターン形成及びエッチングとが続く。この時
点で、この工程は通常の工程の流れから離れ、チップ表
面は、深溝８０２がエッチングされるべき範囲だけ残さ
れるように被覆される。異方性プラズマ・エッチング
が、高圧ｎ−タンク４２０を貫通して（ｎ＋）埋込み層
４１３へ、深溝８０２をエッチングするために使用され
る。深溝８０２が掘られると、熱酸化物８０４が深溝８
０２の側面（及び底面）に成長する。チップが再度パタ
ーン形成され、異方性エッチングより、前記酸化物が深
溝８０２の底面から除去される。深溝８０２は、一つの
長い環状深溝を形成するために接合される。ホトレジス
トの古い層が剥離され、ホトレジストの新しい層が表面
に形成され、第３のポリ層の蒸着のためにパターン形成
される。第３のポリ層は、深溝８０２を充填する
（ｎ＋）多結晶シリコンプラグ８０６を生成するため
に、パターン形成され、エッチングされる。金属１コン
タクト（示されていない）のコンタクト点を形成するた
めのエッチングの後、ポリプラグ８０６のコンタクト伸
長部は残される。あるいは、深溝８０２は、高圧ゲート
酸化領域４４５の形成後であるが、ポリ層４５９の蒸着
前に、エッチングすることが出来る。ポリプラグ８０６
とポリ２導電性ゲート４５９は、次に、示されているよ
うに、蒸着され、パターン形成されて、エッチングされ
る。プラグ８０６の生成に使用された多結晶シリコン
は、事前にドーピングされなければならない。従って、
深溝８０２を充填するために使用された同じ多結晶シリ
コンが、ポリ２層として使用されるならば、その多結晶
材は、ドーピングされた本来の位置の代りに事前にドー
ピングされなければならない。図９１に示された深溝８
０２は、埋込み層４１３へ接続の深（ｎ＋）法よりすぐ
れた技術的利点を示している。これは、深（ｎ＋）領域
（例えば、図２８の領域４２１参照）が、横方向と上下
方向とに拡散することが理由である。厚いエピタキシャ
ル層４１４は、高圧の印加を必要とし、これに伴って、
深（ｎ＋）拡散には大きい間隔を置かなければならな
い。しかし、接続のトレンチ法を使用すると、トランジ
スタ８００の設計規定は、深（ｎ＋）拡散のために大き
く間隔を置く必要とは関係ないので、スペースを節減す
ることが出来る。図９２と９３は、分離のためにチップ
２２に深溝を設けるほかの用途を示している。図９２に
おいて、これは拡大された立面図であり、深溝８１０
は、（ｐ＋）基板４００に突き当るまで、エピタキシャ
ル層４０１を貫通してエッチングされている。例えば、
深溝８１０は、高圧（ｎ−）タンク８１２と隣接する高
圧ｎ−タンク８１４との間にある。深溝８１０がエッチ
ングされた後、熱酸化層８１６がその側壁と底部に成長
して、深溝８１０は（ｎ＋）多結晶シリコン８１８によ
り充填される。深溝８１０は、溝酸化領域の代りか、あ
るいは、それに加えて使用される（ｎ−）タンク８１２
と８１４の間に、分離している構造体を形成する。図９
３は、さらにほかの実施例を示しており、そこにおい
て、深溝８２０は、第１高圧（ｎ−）タンク８２２と第
２タンク８２４の間でエッチングされている。熱酸化層
８２６は、深溝８２０の側面に成長するが、深溝の底部
８２８から異方性的にエッチングされて除去される。次
に、深溝は、前述のように、（ｎ＋）ポリ層８３０で充
填される。しかし、底部は（ｐ＋）シリコン基板４００
へ露出して残されているので、外方に拡散する（ｎ＋）
領域８３２が、（ｎ＋）ポリ層８３０により送られたド
ープ剤から形成する。これにより、さらに分離部が形成
する。図９４〜１０１に関し、ここに説明する統合工程
により製作されるほかの素子が示されている。これらの
素子には、分離低圧ｎ−チャネル電界効果トランジスタ
８３４、ＥＥＰＲＯＭアレイのゲート制御の分離ｎ−チ
ャネル電界効果トランジスタ８３６、ほかの横形ＤＭＯ
Ｓトランジスタ８３６及びほかの縦形ＤＭＯＳトランジ
スタ８４０がある。最初に図９４に関し、トランジスタ
８４２の高圧ｎ−タンク８４２及びＥＥＰＲＯＭトラン
ジスタ８３６の高圧ｎ−タンク８４４が、半導体エピタ
キシャル層４０１へ植込まれる。これらの高圧ｎ−タン
クを形成することは、その同種類のトランジスタ４０３
と４０５（図２１〜２７参照）と比較すると、これトラ
ンジスタ８３４と８３６を基本的に変更することであ
る。高圧ｎ−タンク８４６は、横形ＤＭＯＳトランジス
タ８３８に関して植込まれ、さらに高圧ｎ−タンク８４
８は、縦形ＤＭＯＳトランジスタ８４０に関して植込ま
れる。高圧ｎ−タンク８４２、４１７、８４４、８４６
及び８４８を植込む前に、（ｎ＋）埋込み層８４１がエ
ピタキシャル層４０１の上面に形成され、さらに、（ｐ
−）エピタキシャル層４１４（図２１参照）が、
（ｎ＋）埋込み層８４１の上面に形成されて、高圧ｎ−
タンク８４８がその後形成されるシリコンを完成する。
この段階に続いて、（ｎ＋）埋込み層８４１に達するに
十分なドープ剤濃度と植込みエネルギーで、深（ｎ＋）
領域８５０が高圧ｎ−タンク８４８へ埋込まれ、エピタ
キシャル層４１４の相から（ｎ＋）埋込み層８４１への
接続が形成される。次に、図９５に関して、素子８３
４、８３６、８３８及び８４０の低圧及び高圧ｐ−タン
クの植込みが示されている。ホトレジスト層（示されて
いない）が、高圧ｐ−タンクが植込まれる領域を除い
て、チップ２２の全体を被覆する。次に、高圧ｐ−タン
ク８５２を形成する植込みが行われる。次に、パターン
形成されたホトレジスト層が剥離され、新しいホトレジ
スト層４３０がエピタキシャル層４０１の表面に蒸着さ
れて、低圧ｐ−タンクを形成するためにパターン形成さ
れる。次に、低圧ｐ−タンクの植込みが、例えば、約１
×１０１４イオン／ｃｍ２で約４０ＫｅＶの硼素によっ
て行われて、低圧ｎ−チャネルトランジスタ８３４に関
して低圧ｐ−タンク８５４を形成し、ＬＤＭＯＳトラン
ジスタ８３８に関して高圧ｎ−タンク８４６の中央部を
占める低圧ｐ−タンク８５６が形成され、縦形ＤＭＯＳ
トランジスタ８４０に関して高圧ｎ−タンク８４８の中
央に位置し、深（ｎ＋）拡散領域８５０を形成する。図
９６は、素子８３４、８３６、８３８及び４００に関す
る図２２と図２３との間の中間処理の段階を示してい
る。低圧ｐ−タンク８５４〜８５８の植込みの後、ホト
レジストの第２層８６０がチップ２２の表面に蒸着され
て、示されるようにパターン形成される。次に、
（ｎ＋）植込みは、好適には砒素により、５×１０１５
／ｃｍ２の添加量と約５４６ＫｅＶの植込みエネルギー
で行われる。この植込み段階では、環状の高くドーピン
グされた（ｎ＋）領域８６２が、低圧ｐ−タンク８５６
の側縁内に生成し、低圧ｐ−タンク８５８により含まれ
た、同じような環状の高くドーピングされた領域８６４
が生成する。次に、図９７に関して、これらの素子の製
作工程の段階が示されており、この段階は、図２３の段
階に相当する。次に、ホトレジスト層４３５がチップ上
に蒸着されて、深（ｐ＋）（ｐ＋）拡散領が形成され
る。これは、例えば、硼素により約１×０×１０１２イ
オン／ｃｍ２と約４０ＫｅＶの植込みエネルギーで行う
ことが出来る。この植込み段階は、深（ｐ＋）領域８６
６と８６８を生成する。図９８において、窒化／酸化マ
スク４３８が前もって存在している酸化層４２５上に形
成されて、パターンが形成され、続いてエッチングされ
て、溝酸化マスクを生成する。このマスク４３８は、プ
ラス符号によってのみこの図に示された（ｐ＋）チャネ
ル閉塞領域４４０用のマスクを形成するために、パター
ン形成されたホトレジスト層４３９により増大されてい
る。次に、ホトレジスト層４３９は剥離され、チップ
は、分離酸化領域４４１（図９９）を成長するために、
長い熱段階に置かれる。分離酸化領域４４１が成長した
後、マスク４３８は除去される。次に、高圧ゲート酸化
層４４５が、タンク４１７、８５２、８４６及び８４８
の表面に成長する。このとき、高圧ＮＶＴ植込みが、硼
素が高圧ｎ−タンク４１７へ投入することにより行われ
る。次に、高圧ＶＴ調節植込みが、これから先のｐ−形
チャネル領域に関して、高圧ｐ−タンク８５２へ行われ
る。次に、低圧ＶＴ調節植込みが、低圧ｐ−タンク８４
２とｐ−タンク８５６と８５８を含めて、低圧ｎ及びｐ
−タンクへ行われる。これらの素子に対し行われる統合
工程のこの後の段階は、図１００に示されている。トン
ネルダイオードのパターン形成と植込み、及びファウラ
ー・ノルドハイム・トンネリング窓（Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇｗｉｎｄｏｗ）の
成長（示されていない）が形成される。次に、多結晶シ
リコンの第２層（示されていない、第１層は、この一連
の図に同様に示されていないＦＡＭＯＳ ＥＥＰＲＯＭ
セルに関連して、蒸着、パターン形成、エッチングされ
た）が、（ｎ＋）ポリゲート８７０、４５２、８７２、
ＬＤＭＯＳトランジスタ８３８、ＬＤＭＯＳトランジス
タ８３８用環状ポリゲート８７４、及びＶＤＭＯＳトラ
ンジスタ８４０用環状ゲート８７６を形成するため、蒸
着され、ドーピングされ、パターン形成されて、エッチ
ングされる。素子８３４、８３６、８３８及び８４０に
対し行われる統合工程のほかの段階が、図１０１に示さ
れている。側壁酸化構造体４６１が、種々のポリゲート
８７０、４５２、８７２、８７４及び８７６へ加えられ
る。これに続いて、キャップ酸化層４６２が、多結晶シ
リコンゲート４５２と８７０〜８７６の露出した表面に
形成される。ホトレジスト層（示されていない）が、複
数のｎ−形ソース／ドレイン植込みを形成するために使
用される。これら植込みの大部分は、対応する側壁酸化
層また溝酸化構造体へ自己整合されており、ＬＤＭＯＳ
トランジスタ８３８及びＶＤＭＯＳトランジスタ８４０
用の（ｎ＋）ソース／ドレイン植込みは、自己整合され
ていない。第１低圧拡散ソース／ドレイン植込み、いわ
ゆるＬＤＤ植込みは、燐により、低圧ｎ−チャネル電界
効果トランジスタ８３４のソース／ドレイン領域８７８
と８８０、トランジスタ４０４の領域４８０と４８１、
高圧ＥＥＰＲＯＭゲート制御ｎ−チャネルトランジスタ
８３６の領域８８２と８８４、ＬＤＭＯＳトランジスタ
８３８の環状ソース／ドレイン領域８８６、ＬＤＭＯＳ
トランジスタ８３８の高圧ｎ−タンク８４６の周辺に近
い環状ソース／ドレイン領域８８８、（ｎ＋）深拡散環
状領域８５０の表面に位置されるソース／ドレインコン
タクト領域８９０、及びＶＤＭＯＳトランジスタ８４０
の環状内部ソース／ドレイン領域８７２のなかへ行われ
る。このＬＤＤ植込みの直後に、同じパターンのホトレ
ジスト層（示されていない）を使用して砒素の植込みが
続く。ホトレジストのほかの層（示されていない）は、
（ｐ＋）ソース／ドレイン植込みについてパターン形成
される。深（ｐ＋）コンタクト領域８９４の植込みは、
深（ｐ＋）領域８６６の側面の縁と実質的に一致するよ
うに、ＬＤＭＯＳトランジスタ８３８について行われ
る。（ｐ＋）ソース／ドレイン植込み段階もまた、ＶＤ
ＭＯＳトランジスタ８４０の中央の深（ｐ＋）コンタク
ト領域８９６を生成する。最後の工程段階は、中間レベ
ル絶縁体、第１レベル金層、第２中間レベル絶縁体、第
２レベル金層の蒸着から構成しており、本技術分野で周
知の工程により行われる。エピタキシャル層４６１が
（ｐ−）の場合、それが好適な実施例に関しているの
で、ｎ−チャネルトランジスタのバックゲートは、共通
である。（ｎ−）タンク８４２と８４４は分離の特別な
ｐｎ接合をなしており、エピタキシャル層４６１に対し
負の電圧を使用することが出来る。さらに、閉鎖タンク
８４２と８４４は、そのほかに過渡電圧に対する保護を
行う。これは、分離されたトランジスタ８３４と８３６
を、６０ボルトの過渡電圧を受ける自動車用制御器とほ
かのチップに対し特に有用にしている。（ｎ＋）領域８
６２と８６４の初期の植込みは、ＣＭＯＳ論理及びＥＥ
ＰＲＯＭとＥＰＲＯＭセルと両立する工程において、整
合の影響を受けないＤＭＯＳチャネルの長さを形成す
る。すなわち、（ｐ−）タンク８５６と８５８により生
成したチャネルの長さは、環状ゲート８７４と８７６の
位置に関係なく形成される。ゲート制御サイリスタ、第４の物理的実施例 ゲート制御サイリスタの第４の物理的実施例が図１２〜
１０５に示されており、一般に１２００で表示されてい
る。最初に図１０２に関し、この図は、サイリスタ１２
００が形成されているチップ２２の一部の拡大立面図で
あり、サイリスタ１２００は、ここで説明されたほかの
サイリスタに付加するか、あるいはその代りに、
（ｐ−）エピタキシャル層２０８に形成することが出来
る。最初に、（ｎ−）タンク１２０２が、エピタキシャ
ル層２０８の表面中に植込まれる。これは、図２０に示
された低圧（ｎ）タンク段階か、あるいは、高圧（ｎ）
タンク段階で行われる。低圧（ｐ）タンク植込みでは、
（ｎ−）タンク１２０２に隣接するように植込まれる
（ｐ−）タンク１２０４が生成する。（ｐ＋）領域１２
０６は、低圧（ｐ）タンク段階あるいは図２０に示され
た深（ｐ＋）拡散段階において、植込まれる。（ｐ＋）
領域１２０６が継目のないリングとして形成される。
（ｐ＋）エミッタリング１２０８が（ｎ−）タンク内に
あるように、しかし、（ｐ＋）リング１２０６から外側
方に間隔を置くように、植込まれる。高濃度にドーピン
グされた多結晶シリコン電界効果トランジスタのゲート
１２１０と１２１２は、（ｐ−）タンク１２０４の表面
上に絶縁して蒸着されるように形成される。これらのゲ
ートとフィールド酸化構造体１２１４は、（ｐ−）タン
ク１２０４の内側にソース及びドレイン領域１２１６、
１２１８、１２２０及び１２２２を生成するために、
（ｎ＋）植込みを部分的あるいは全体的に自己整合する
ように使用される。（ｐ＋）バックゲートコンタクト領
域１２２４は、領域１２０８が形成されると同時に、
（ｐ−）タンク中に植込まれる。（ｎ＋）領域１２２６
と１２２８は、領域１２１６〜１２２２と同時に植込む
ことが出来る。コレクタコンタクト領域１２２８は、適
切なコンタクト及びドレイン領域１２２２への線路１２
３０により表された導電体によって接続される。ベース
リング１２０６は、どちらもドレイン１２１６への線路
１２３２により表された適切な導電コンタクトと導電体
とによって接続されている。ドレイン１２１６、ゲート
１２１０及びソース１２１８は、（ｐ−）タンク１２０
４と関連して、一般に１２３４で示されたオフ電界効果
トランジスタを形成する。（ｐ）タンク１２０４により
形成されたチャネル領域と関連してみた場合、ソース１
２２０、ゲート１２１２及びドレイン１２２２は、一般
に１２３６で表示されたＯＮトランジスタを形成する。
オン信号は、導電体１２３８を経てゲート１２１２へ送
られ、オフ信号は、適切な導電体１２４０を経てゲート
１２１０へ送られる。ソース１２１８と１２２０は、適
切なコンタクトと導電体により接続し、これらはどち
も、（ｎ＋）エミッタリング１２２６への線路１２４２
によって表されている。図３３はサイリスタ１２００の
平面図である。ＰＮＰとＮＰＮのバイポーラサイリスタ
が、（ｎ）タンク１２０２内にすべて含まれた同心リン
グの植込みとして形成されている。ゲートと電界効果ト
ランジスタ１２３４と１２３６が、隣接する（ｐ）タン
ク領域１２０４内に直線状条片として配列されている。
適切なメタライゼーション（示されていない）は、図１
０２の断面図に図示されているように、ゲート制御トラ
ンジスタ１２３４と１２３６を多くの領域へ接続してい
る。（ｐ＋）バックゲート接続領域１２２４もまた、
（ｎ＋）ソース／ドレイン植込み１２１６〜１２２２と
平行な直線状条片として配列されている。図１０４は、
サイリスタ１２００の電気回路図である。上部線路１２
５０は、一般に１２５２で表示された第１ＰＮＰバイポ
ーラトランジスタのエミッタ１２０８へ接続している。
ＰＮＰトランジスタ１２５２のベース１２５６は、（ｎ
＋）コンタクト領域１２２８とタンク１２０２により形
成されている。ＰＮＰトランジスタ１２５２のコレクタ
１２５４は、一般に１２６０で表示されたＮＰＮトラン
ジスタのベース１２５８のように、（ｐ＋）リング１２
０６によって形成されている。ＮＰＮトランジスタ１２
６０のコレクタ１２０２は、図１０２に示されているよ
うに、（ｎ−）タンク領域１２０２と（ｎ＋）コンタク
ト領域１２２８により形成されている。ＮＰＮトランジ
スタ１２６０のエミッタ１２２８は、接地あるいは第２
電源電圧線路１２６４へ、適切な導電コンタクトと導電
体１２６２により接続している。ＰＮＰトランジスタ１
２５２のエミッタ１２０８は、上部線路１２５０へ導電
体１２６６により接続している。電界効果スイッチング
トランジスタ１２３６と１２３４は、図１０２と１０４
に示されているように接続している。図１０５は、チッ
プ２２の一部の拡大された断面図である。この構造は、
図１０２にＮ＋埋込み層８４１とＮ＋コンタクト領域が
付加されており、図１０２の構造と本質的には同じであ
る。Ｎ＋埋込み層とＮ＋コンタクト領域は、図９４〜１
０１のＮ＋埋込み層８４１とＮ＋コンタクト領域８５０
と同時に形成される。図１０２の構造と同じ参照数字の
残りの構造は、図１０２の構造と同じ工程段階で同時に
形成される。本発明とその利点を詳細に述べたが多様な
変更、置換及び代替は、添付の請求の範囲に定義されて
いるように、本発明の精神と範囲から逸脱することな
く、行うことが出来ると理解されるものである。以上の
記載に関連して、以下の各項を開示する。 １． サイリスタ回路にして、ベースとコレクタとを有
する第１バイポーラトランジスタと、第１電圧電源と、
前記第１電圧電源と実質的に異なる第２電圧電源と、前
記第１バイポーラトランジスタのエミッタが前記第１電
圧電源に接続されており、前記第１バイポーラトランジ
スタのベース−エミッタ接合が第１抵抗値を有する前記
第１パイポーラトランジスタと；前記第１バイポーラト
ランジスタのキャリヤと逆のタイプのエミッタ−コレク
タ電流キャリヤを有する第２バイポーラトランジスタに
して、前記第２バイポーラトランジスタのコレクタが前
記第１バイポーラトランジスタのベースへ接続し、前記
第２トランジスタのベース−エミッタ接合が第２抵抗値
を有し、前記第２バイポーラトランジスタのエミッタが
前記第２電圧電源へ接続し、前記第２バイポーラトラン
ジスタのベースが前記第１バイポーラトランジスタの前
記コレクタへ接続している第２バイポーラトランジスタ
と；電流路と制御電極とを有する第３トランジスタにし
て、第１信号が前記電流路のコンダクタンスを制御する
前記制御電極に選択的に印加され、前記電流路が前記第
１バイポーラトランジスタの前記ベースを前記第１電圧
電源へ接続し、前記電流路の前記コンダクタンスが前記
第１信号の事前に選択された状態に応答して前記第１バ
イポーラトランジスタの前記ベース−エミッタのコンダ
クタンスより十分に大きい前記第３トランジスタと、電
流路と制御電極を有する第４トランジスタにして、第２
信号が前記第４トランジスタの前記電流路のコンダクタ
ンスを制御する前記制御電極に選択的に印加され、前記
電流路が前記第２バイポーラトランジスタを前記第２電
圧電源へ接続することが動作可能であり、前記第４トラ
ンジスタの前記電流路の前記コンダクタンスが前記第２
信号の事前に選択された状態に応答して前記第２バイポ
ーラトランジスタの前記ベース−エミッタ接合のコンダ
クタンスより十分に大きい第４トランジスタと；を含ん
でいることを特徴とするサイリスタ回路。 ２． 前記第１トランジスタがＮＰＮトランジスタであ
り、前記第２トランジスタがＮＰＮトランジスタであ
り、前記第１電圧電源により供給された電圧が前記第２
電圧電源により供給された電圧より高いことを特徴とす
る上記項１に記載のサイリスタ回路。 ３． 前記第１トランジスタがＮＰＮトランジスタであ
り、前記第２トランジスタであり、前記第１電圧電源が
前記第２電圧電源より低いことを特徴とする上記項１に
記載のサイリスタ回路。 ４． 前記第３トランジスタが電界効果トランジスタで
あることを特徴とする上記項１に記載のサイリスタ回
路。 ５． 前記第３トランジスタがｐ−チャネル電界効果ト
ランジスタであることを特徴とする上記項４に記載のサ
イリスタ回路。 ６． 前記第４トランジスタがｎ−チャネル電界効果ト
ランジスタであることを特徴とする上記項１に記載のサ
イリスタ回路。 ７． 前記第４トランジスタがｎ−チャネル電界効果ト
ランジスタであることを特徴とする上記項６に記載のサ
イリスタ回路。 ８． さらに、前記第２バイポーラトランジスタの前記
コレクタを前記第２電圧電源へ接続することが動作可能
である電流路を有する第５トランジスタにして、前記第
５トランジスタの制御電極が前記第５トランジスタの電
流路のコンダクタンスを制御することが動作可能であ
り、事前選択された信号の前記第５トランジスタの前記
ゲートへの印加により、前記サイリスタをオン状態に保
持することが動作可能である第５トランジスタを含んで
いることを特徴とする上記項１に記載のサイリスタ回
路。 ９． 前記信号が比較的に短かいパルスであることを特
徴とする上記項６に記載のサイリスタ回路。 １０．第１導電型の半導体層の表面に形成されたゲート
制御サイリスタにして、前記第１導電型と逆の第２導電
型であるように前記表面に形成された第１くぼみと、前
記第１くぼみにより囲まれるように、前記表面に形成さ
れた第１導電型の第２くぼみと；前記第２くぼみによっ
て囲まれるように前記表面に形成された前記第２導電型
のエミッタ領域と；前記第１導電型であるように前記表
面に形成された第１と第２の高くドーピングされた領域
にして、前記第１の高くドーピングされた領域が前記第
１くぼみ内に形成されまた前記第２の高くドーピングさ
れた領域が前記第１くぼみと少なくとも一部が前記第２
くぼみ内に形成され、前記第１くぼみの小領域が前記第
１と第２の高くドーピングされた領域と間隔をおいて離
れておりまた第１バイポーラトランジスタのベースとし
て働くことが動作可能である前記第１と第２の高くドー
ピングされた領域と；前記第２導電型であるように前記
表面に形成された第３、第４及び第５の高くドーピング
された領域にして、前記第３と第４の高くドーピングさ
れた領域が前記第１くぼみと間隔をおいて離れており、
前記第５の高くドーピングされた領域が少なくと一部が
前記第１くぼみ内にあるように形成され、前記半導体の
チャネル領域が前記第３領域を前記第４領域からまた前
記第４領域を前記第５領域から間隔をおいて離間し、前
記第３領域と前記第５領域が間隔をおいて離れており、
導電性ゲートが前記チャネル領域上に絶縁して配置され
ている前記第３、第４及び第５の高くドーピングされた
領域と；前記第２の高くドーピングされた領域へ導電的
に接続された前記第３領域と、前記エミッタ領域へ導電
して接続した前記第４領域と；を含んでいることを特徴
とするゲート制御サイリスタ。 １１．前記第１導電型が（ｐ）であることを特徴とする
上記項１０に記載のサイリスタ。 １２．第１導電型を有する半導体層の表面に形成された
ゲート制御サイリスタにして；前記半導体層上に形成さ
れまた前記基板と相対する表面を有する第１導電型の第
１エピタキシャル層と；前記第１導電型でありまた前記
第１エピタキシャル層と相対する第１表面と前記第１導
電型基板の前記表面と隣接している第２表面とを有する
ように前記第１エピタキシャル層の前記表面に形成され
た第２エピタキシャル層と；前記第１エピタキシャル層
の前記表面の一部と前記第２エピタキシャル層の前記第
２表面との間に横方向へ形成された、前記第１導電型と
逆の前記第２導電型の埋込まれた層と；前記第２エピタ
キシャル層内に形成されまた前記埋込まれた層と隣接し
ている前記第２導電型のコンタクト領域と；前記第２エ
ピタキシャル層の前記第１表面に形成されまた前記埋込
まれた層と隣接している前記第２導電型のトランジスタ
タンク領域と；前記トランジスタタンク領域内の前記第
２エピタキシャル層の前記第１表面に形成された前記第
１導電型の第１タンク領域と；前記トランジスタタンク
領域内の前記第２エピタキシャル層の前記第１表面に形
成されまた前記第１タンク領域と間隔をおいて離れてい
る前記第２導電型の第２タンク領域と；前記トランジス
タタンク領域内の前記エピタキシャル層の前記第１表面
に形成されまた第１と第２のタンク領域と間隔をおいて
離れている前記第１導電型の第３タンク領域と；前記第
３タンク領域内の前記第２エピタキシャル層の前記第１
表面に形成された第２導電型の第４タンク領域と；ゲー
トとソース／ドレイン領域を有するオフ・トランジスタ
にして、前記第２エピタキシャル層の前記第１表面に形
成されまた前記トランジスタ領域と間隔をおいて離れて
いる前記オフ・トランジスタと；ゲートとソース／ドレ
イン領域とを有するオン・トランジスタにして、前記第
２エピタキシャル層の前記第１表面に形成されまた前記
トランジスタと間隔をおいて離れているオン・トランジ
スタと；を含んでいることを特徴とする前記ゲート制御
サイリスタ。 １３．サイリスタ回路にして、ベースとコレクタを有す
る第１バイポーラトランジスタと、第１電圧電源と、前
記第１電圧電源により供給された電圧と実質的に異なる
電圧を供給する第２電圧電源と、前記第１バイポーラト
ランジスタのエミッタが前記第１電圧電源へ接続し、前
記第１バイポーラトランジスタのベース−エミッタ接合
が第１抵抗値を有する前記第１バイポーラトランジスタ
と；前記第１バイポーラトランジスタのキャリヤと送の
タイプのエミッタ−コレクタ電流キャを有する第２バイ
ポーラトランジスタにして、前記第２バイポーラトラン
ジスタのコレクタが前記第１バイポーラトランジスタの
前記ベースへ接続し、前記第２バイポーラトランジスタ
のベース−エミッタ接合が第２抵抗値を有し、前記第２
バイポーラトランジスタのベースが前記第１バイポーラ
トランジスタの前記コレクタへ接続している前記第２バ
イポーラトランジスタと；電流路と制御電極を有する第
３トランジスタにして、第１信号が前記電流路のコンダ
クタンスを制御する前記制御電極に選択的に印加され、
前記電流路が前記第１と第２バイポーラトランジスタの
選択されたトランジスタの前記ベースを前記第１と第２
の電圧電源の各電源へ接続することが動作可能であり、
前記第４トランジスタの前記電流路の前記コンダクタン
スが前記第１信号の事前に選択された状態に応答して前
記第１と第２バイポーラトランジスタの前記選択された
トランジスタの前記ベース−エミッタ接合のコンダクタ
ンスより十分に大きく、前記第１信号の前記制御電極へ
の印加が前記サイリスタがターンオフするようになって
いる前記第３トランジスタと；電流路と制御電極とを有
する第４トランジスタにして、前記第４トランジスタの
前記電流路が前記制御電極に印加された第２信号に応答
して前記第２バイポーラトランジスタを前記第２電圧電
源へ接続することが動作可能であり、前記第２信号へ応
答する前記接続が前記サイリスタをターンオンすること
が動作可能である前記第４トランジスタと、を含んでい
ることを特徴とするサイリスタ回路。 １４．さらに、電流路と制御電極とを有する第５トラン
ジスタにして、前記第１信号の補足が前記第５トランジ
スタの前記電流路コンダクタンスを制御する前記制御電
極に選択的に印加され、前記電流路が前記第１と第２バ
イポーラトランジスタの第２のトランジスタの前記ベー
スを前記第１と第２電圧電源のそれぞれの第２の電源へ
接続することが動作可能であり、前記第５トランジスタ
の前記電流路の前記コンダクタンスが前記第１信号の補
足の事前選択された状態に応答して前記第１と第２バイ
ポーラトランジスタの前記第２のトランジスタの前記ベ
ース−エミッタ接合のコンダクタンスより十分に大きい
前記第５トランジスタを含んでいる上記項１３に記載の
サイリスタ回路。 １５．第１導電型の半導体層の表面に形成されたゲート
制御サイリスタにして、前記第１導電型と逆の前記第２
導電型であるように前記表面に形成された前記第１タン
クと；前記第１導電型でありまた前記第１タンク内にあ
るように前記表面に形成された第２タンクと；前記第２
導電型であるように前記第２タンク内の前記表面に形成
された第１の高くドーピングされた領域と；前記第１導
電型であるように前記第１と第２タンクに隣接する前記
表面に形成された第２の高くドーピングされた領域と；
前記第１導電型であるように前記表面に形成された第３
の高くドーピングされた領域にして、前記第１タンクの
チャネルの小領域が前記第２の高くドーピングされた領
域を前記第３の高くドーピングされた領域から間隔をお
いて離間しており、前記第３の高くドーピングされた領
域が前記第１タンク内にありまた前記第２タンクと間隔
をおいて離れている前記第３の高くドーピングされた領
域と；導電性ゲートのコンダクタンスを制御するように
前記チャネルの小領域に隣接して絶縁的に配置された前
記導電性ゲートにして、前記第３の高くドーピングされ
た領域と前記導電性ゲートが導電して一体に接続してい
る前記導電性ゲートと；前記第１タンクの縁と前記第１
タンクの外側の前記半導体層の一部との前記表面に形成
された前記第２導電型の第４の高くドーピングされた領
域と；前記表面に形成されまた前記第１タンクと間隔を
おいて離れている前記第２導電型の第５の高くドーピン
グされた領域にして、前記半導体層の第２チャネルの小
領域が前記第４領域を前記第５領域から間隔をおいて離
間しており、第２導電性ゲートが前記第２チャネルの小
領域と隣接し絶縁状態で配置されている前記第５の高く
ドーピングされた領域と；前記半導体層の前記表面に形
成された前記第２導電型の第６の高くドーピングされた
小領域にして、前記半導体層の第３チャネルの小領域が
前記第６領域を前記第５領域から一定の間隔をおいて離
間し、前記第６領域が前記第４領域と前記第１タンクか
ら間隔をおいて離れている前記第６の高くドーピングさ
れた小領域と；前記第５領域と前記第１領域を一体に接
続する第１導電性接続部と、前記第６領域と前記第２領
域を一体に接続する第２導電性接続部とにして、第１信
号の発信源が前記第３導電性ゲートへ接続して前記サイ
リスタをターンオンせしめ、第２信号の発信源が前記第
２導電性ゲートへ接続して前記サイリスタをターンオフ
せしめる前記第１と第２の導電性接続部と；を含んでい
ることを特徴とするゲート制御サイリスタ。 １６．前記第１導電型が（ｐ）であることを特徴とする
上記項１５に記載のゲート制御サイリスタ。 １７．自動車用電気装置において、第１導電型の半導体
層の表面に形成され、前記半導体層がモノリシックな集
積回路チップの一部を形成しているゲート制御サイリス
タにして、前記第２導電型であるように前記表面に形成
された第１タンクと；前記第１導電型でありまた前記第
１タンク内にあるように前記表面に形成された第２タン
クと；前記第２導電型であるように前記第２タンク内の
前記表面に形成された第１の高くドーピングされた領域
と；前記第１と前記第２とのタンクに隣接しておりまた
前記第１導電型であるように前記表面に形成された第２
の高くドーピングされた領域と；前記第１導電型である
ように前記表面に形成された第３の高くドーピングされ
た領域にして、前記第１タンクのチャネルの小領域が前
記第２の高くドーピングされた領域を前記第３の高くド
ーピングされた領域から間隔をおいて離間し、前記第１
タンク内に形成されまた前記第２タンクから間隔を置い
て離れている前記第３の高くドーピングされた領域と；
導電性ゲートのコンダクタンスを制御するように前記チ
ャネルの小領域に隣接し絶縁状態で配置された導電性ゲ
ートにして、前記第３の高くドーピングされた領域と前
記導電性ゲートとが導通状態に一体に接続されている前
記導電性ゲートと；前記第１タンクの縁と前記第１タン
クの外側の前記半導体層の一部において前記表面に形成
された前記第２導電型の第４の高くドーピングされた領
域と；前記表面において形成されまた前記第１タンクか
ら間隔をおいて離れた前記第２導電型の第５の高くドー
ピングされた領域にして、前記半導体層の第２チャネル
小領域が前記第４領域を前記第５領域から間隔をおいて
離し、第２導電性ゲートが前記第２チャネル小領域に隣
接し絶縁して配置されている前記第５の高くドーピング
された領域と；前記半導体層の前記表面に形成された前
記第２導電型の第６の高くドーピングされた小領域にし
て、前記半導体層の第３チャネル小領域が前記第４領域
から及び前記第１タンクから間隔をおいて離れている第
６の高くドーピングされた小領域と；前記第５領域と前
記第１領域とを一緒に接続する第１導電性接続部と、前
記第６領域と前記第２領域とを一緒に接続する第２導電
性接続部と；第１と第２の制御信号を発生するように前
記チップに形成された論理回路にして、前記第１制御信
号の発信源が前記第３導電ゲートへ接続して前記サイリ
スタをターンオンし、第２制御信号の発信源が前記第２
導電ゲートへ接続して前記サイリスタをターンオフする
前記論理回路と；動作電流を周辺の電気装置へ送り込む
前記第３領域へ接続した前記周辺電気装置と、前記動作
電流を供給する前記周辺電気装置へ接続した蓄電池と、
前記第１の高くドーピングされた接地端子と；を有する
前記トライスタを含んでいることを特徴とする自動車用
電気装置。 １８．前記周辺装置が外部の電気ランプでることを特徴
とする上記項１７に記載の自動車用電気装置。 １９．前記周辺装置がソレノイドを含んでいることを特
徴とする上記項１７に記載の自動車用電気装置。 ２０．導電型の半導体層の表面に形成されたゲート制御
サイリスタにして、前記第１導電型と逆の第２導電型を
有する第１タンク領域と；前記第１タンク領域を側方か
ら囲むように前記表面に形成された前記第１導電型の環
状第２タンク領域と；前記第２環状タンク領域に近くの
前記第１タンク領域内に形成された前記第１導電型の第
３の高くドーピングされた領域と；前記第３の高くドー
ピングされた領域内に形成された前記第２導電型の第４
の高くドーピングされた領域と；前記半導体層において
前記第２導電型でありまた前記第１と第２のタンク領域
から間隔をおいて離れているように形成された第５、第
６、第７及び第８の高くドーピングされた領域にして、
前記半導体層の第１チャネルの小領域が第５と第６の高
くドーピングされた領域から間隔をおいて離れており、
第１導電ゲートが前記第１チャネルの小領域に隣接して
絶縁状態で配置され、前記半導体層の第２チャネルの小
領域が前記第７と第８の高くドーピングされた領域から
間隔をおいて離れ、第２導電ゲートが前記第２チャネル
の小領域に隣接して絶縁状態で配置され、前記第５と第
６の高くドーピングされた領域が前記第７と第８の高く
ドーピングされた領域から間隔をおいて離れている第
５、第６、第７及び第８の高くドーピングされた領域
と；前記第５領域を前記第１タンク領域と接続している
第１導電性接続部と、第１と第２電圧電源にして、前記
第１電圧電源が前記第２電圧電源により供給された電圧
と実質的に異なる電圧を供給する前記第１と第２電圧電
源と、前記第６領域、前記第４領域及び前記第２電圧電
源を一緒に接続する第２導電性接続部と；前記第７領域
を前記第１タンクと接続している第３導電性接続部と；
前記第１電圧電源、前記第８領域及び前記第２環状タン
ク領域を接続する第４導電性接続部と；を含んでいるこ
とを特徴とするゲート制御サイリスタ。 ２１．さらに、前記第１導電型の第２半導体層と、前記
第２半導体層と前記半導体層との間に配置された前記第
２導電型の第３半導体層とを含んでいることを特徴とす
る上記項２０に記載のゲート制御サイリスタ。 ２２．前記第１タンク領域が前記表面から前記第２半導
体層へ伸長していることを特徴とする上記項２０に記載
のゲート制御サイリスタ。 ２３．さらに、前記表面から前記第２層へ形成されまた
前記第２環状タンク領域を囲むための前記第２導電型の
保護リングを含んでいることを特徴とする上記項２０に
記載のゲート制御サイリスタ。 ２４．前記第３と第４の高くドーピングされた領域が環
状であることを特徴とする上記項２０に記載のゲート制
御サイリスタ。 ２５．さらに、前記第３と第４の高くドーピングされた
領域の側方にして内方向へ配置された前記第２導電型の
高くドーピングされたコンタクト領域を含んでいること
を特徴とする上記項２３に記載のゲート制御サイリス
タ。 ２６．集積装置が、一つ以上の次の素子の製作について
示されている。すなわち、（ｎ−）と（ｐ＋）チャネル
低圧電界効果論理トランジスタ（４０３）；ＥＥＰＲＯ
Ｍメモリ配列あるいはこれに類するもののゲート制御に
関する（ｎ−）と（ｐ−）チャネル高圧絶縁ゲート電界
効果トランジスタ（４０５）；（ｎ−）と（ｐ−）チャ
ネルドレイン伸長の絶縁ゲート電界効果トランジスタ
（４０７）；縦形と横形の環状ＤＭＯＳトランジスタ
（４０９）；ショトッキダイオード（４１１）；及びＦ
ＡＭＯＳ ＥＰＲＯＭセル（４１２）である。高信頼性
“非重畳”二重レベルポリＥＥＰＲＯＭセルも開示され
ている。（ｃ）版権、＊Ｍ＊テキサスインスツルメント
インコーポレーテッド、１９９０年。本特許文書の開示
の一部分には、版権及びマスクワークの保護の対象とな
っている材料が含まれている。この版権及びマスクワー
クの所有者は、特許庁の特許ファイル又は記録に記され
ている通りの該特許文書又は特許の開示について何人で
あれ複製を行なうことに対し異議を唱える者ではない
が、それ以外の形では、これに関する全ての版権及びマ
スクワーク権を留保するものとする。
ムの好ましい実施態様及びその利点は、図面の図１から
１０１までを参照することにより最も良く理解できる。
なおここでさまざまな図面中の同じ及び対応する部品に
ついては同じ番号が用いられている。図１を参照する
と、本書で記述する統合された方法に従って製造された
単数又は複数のマイクロコントローラを使用することの
できる自動車１０の斜視図１０が示されている。マイク
ロコントローラは、例えば、空気流の相対量を制御する
ため及び空調システムが係合されるべきか否かを制御す
るために、暖房、換気及び空調（ＨＶＡＣ）システム内
で用いることができる。マイクロコントローラは同様
に、自動車の計装１４の中で用いることもでき、この場
合、これらのマイクロコントローラは、アナログゲー
ジ、ＶＦディスプレイ、液晶ディスプレイ及びヘッドア
ップディスプレイを駆動するために機能することができ
る。マイクロコントローラは、例えばアンチロックブレ
ーキシステム、スリップ制限ディファレンシャルトラク
ション、ディファレンシャルパワーステアリング、燃料
ポンプ及びヘッドライトを含むランプを制御するためシ
ャーシ１６の中で使用できる。駆動列１８の中では、点
火、燃料噴射、歯車装置及びトランスミッションのシフ
トパターンならびにクルース・コンピュータを制御する
のに用いることができる。マイクロコントローラは同様
に、パワーシート、ウィンドウ及びロック、安全システ
ム、エアバックやシートベルトセンサといった安全機構
ならびにこれらの一部分及び全てに利用されるための多
重配線を含むいくつかの一般的な自動車オプション２０
のいずれかの作動を制御するためにも用いることができ
る。次に図２を参照すると、ランプユニット２４及びソ
レノイド２６を駆動するためのランプ及びソレノイド駆
動装置として使用されている状態で、マイクロコントロ
ーラ２２の概略図が示されている。チップ２２はマイク
ロコントローラ集積回路領域２８およびサイリスタパワ
ースイッチ集積回路領域３０を有する。特記すべきこと
に、これら２つの領域は、同じ集積回路チップ又はダイ
２２の上に統合されている。この好ましい実施態様は、
サイリスタパワースイッチ集積回路領域３０による切換
えに際しての電気的過渡現象によるマイクロコントロー
ラ２８に対する干渉に耐えられる。ランプユニット２４
及びソレノイド２６といった制御された電気的要素は、
多重アンペアレンジ内の電流について寸法決定され調整
されているコンタクト要素３２及び３４に直接接続され
ている。サイリスタ回路３８及び４０は、オンチップで
集積され、それぞれコンタクト要素３２及び３４に接続
された陽極をもつ。陰極は、バッテリ４４に対し出力電
流の復帰のために接続されている重い共通のコンタクト
要素４２（又は望ましい場合にはそれぞれのコンタクト
要素）に接続されている。サイリスタ３８及び４０は各
々、少なくとも数百ミリアンペアレベルで好ましくは多
重アンペアレンジ内の周辺デバイス動作電流を導くよう
にサイズ決定されている。バッテリ４４は、ランプユニ
ット２４に対し電流Ｉ１を送るためスイッチアセンブリ
４６により接続される。制御ライン５０上の予め選択さ
れた信号に応答するソレノイド２６に対してバッテリ４
４を接続するべく、中継スイッチ４８が作動する。制御
ライン５０は、例えばチップ２２に接続し戻されてもよ
く、ここでこのラインはチップ２２上の出力レジスタ
（図示せず）から発生しうる。この出力レジスタは、オ
ン−チップマイクロプロセッサ（以下に記述する）に応
答してソレノイドスイッチ又は継電器４８を作動させる
ため１つのビットを記憶することができる。マイクロコ
ントローラ２８には一組のセンサ５２、５４・・・５６
（うち３つのみが図示されている；その他のさらに複数
存在していてもよい）が接続されている。センサー５２
−５６はアナログ式であるものとして示されており、望
ましい場合にはオンチップ又はオフチップでアナログ−
デジタル変換器（ＡＤＣ）５８を適切に具備する。１２
ボルトの自動車バッテリ４４は、チップ２２上にあるボ
ルテージレギュレータ及び電源６０に接続されている。
レギュレータをオンチップで位置づけするには、自動車
の電気系統においては６０ボルトといった高いものであ
りうる過渡電圧に耐えることのできる或る種の高圧電力
用トランジスタがこのチップ上にあることが必要とされ
る。従ってこれらの電力用トランジスタは、比較的低い
電圧の論理トランジスタと異なる処理上の必要条件をも
つ。この低圧論理トランジスタ（例えば図２７のトラン
ジスタ４０２及び４０３を参照）は標準的に１ミクロン
未満のチャネル長をもつ。従来、これらの電力用トラン
ジスタの異なる処理必要条件のため、これらのトランジ
スタは別々の集積回路内に位置づけすることが必要であ
った。しかしながら、本書中に記されている統合された
方法は、例えば、ボルテージレギュレータ６０内に含ま
れていると電力用トランジスタ、サイリスタ回路３８及
び４０及びその他のチップ２２上の高圧又は高出力コン
ポーネントが、チップ２２上の残りのデバイスと共に単
一のプロセス中で製造されうるようにしている。レギュ
レータ６０は、１８ボルト、５ボルト及びゼロボルトと
いったさまざまな電圧をチップ２２の残りに対して供給
する。センサー６２が、例えばホイール回転数を計数し
たり、これらの回転の数をチップ２２上にあるパルス受
信器６４にパルス送りしたりすることができる。チップ
２２上には、現在実行中のプログラムを内部的か或いは
外部的に誘発されたソフトウェアのエラーに応答して開
始状態まで自動的にリセットするための「ウォッチドッ
グ」タイマを含むさまざまなタイマ６６が含まれていて
よい。タイマブロック６６は同様に、チップ２２の残り
の部分に同期信号を供給するためクロックジェネレータ
（図３及び図４を参照）も含んでいる。マイクロコント
ローラチップ２２は同様に、プログラム命令の実行のた
めの好ましくは１６ビットのＣＰＵ６８、このような命
令の記憶のためのプログラムメモリ７０、ランダムアク
セスメモリー７２及び電気的に消去可能でかつプログラ
ミング可能な読取り専用メモリ７４も含んでいる。ＣＰ
Ｕ６８には、制御装置も含まれている。ＣＰＵ６８によ
り実行された命令の結果は、ＲＡＭ７２の中に記憶され
うる。ＥＥＰＲＯＭブロック７４は、例えば、ＣＰＵ６
８上で実行されたプログラム、データ記憶機構、ユーザ
が供給する自動車１０の又はチップ２２の作動に関する
定数のためのプログラムメモリーとしても用いることが
できる。図２は、マイクロコントローラチップ２２の高
レベル機能ブロック図である。図３には、マイクロコン
トローラチップ２２の実際の物理的配置が図示されてい
る。図３は、平面配置の一例にすぎない。マイクロコン
トローラ２２は、外部接続のため６０のパッド７６を有
している。チップ２２は、パッド２６のうちの２つの上
に標準的な自動車用１２ボルト電源を収納するように適
合されている。チップ又はダイ２２は、チップ２２から
ほとんどの熱を運び去るよう機械的堅牢度及び熱伝導に
ついてサイズ決定された１つのパッケージ（図示せず）
の中に保持されている。ピン又はその他のコンタクト要
素（図示せず）がこのパッケージにしっかりと付着され
取りつけられ、又このパッケージから発出している。１
２ボルトの電源は、一次ボルテージレギュレータ７８及
び二次ボルテージレギュレータ８０に接続されている。
一次及び二次電圧レギュレータ７８及び８０は、図２に
レギュレータブロック６０によって表わされている。ボ
ルテージレギュレータ７８及び８０は、Ｖｐｐ、Ｖｄｄ
及びＶｓｓといったチップ２２上に必要とされる全ての
電圧を生成する。図３に示されているＣＰＵ６８は同様
に、図２に示されているようなプログラムメモリ７０も
含んでいる。ＣＰＵ７８は適切な母線及び通信ライン
（図４参照）によりマイクロコントローラチップ２２の
残りの部分に相互接続されている。ランダムアクセスメ
モリ（ＲＡＭ）アレイ７２と電気的に消去可能かつプロ
グラム可能な読取り専用メモリ（ＥＥＰＲＯＭ）アレイ
７４がチップの下部部分内のそれぞれのブロックを占有
している。同様に、外部デバイスへの直列接続のための
直列通信用インターフェイス８２、アナログ／デジタル
変換器５８及びパルス受信器６４のためのスペースも具
備されている。チップ２２の上部右側部分はランプ駆動
装置サイリスタ回路３８及びソレノイドサイリスタ回路
４０により占有されている。アナログ／デジタルインタ
ーフェイス回路５８及び可能であればパルス受信器（図
２参照）からのセンサ信号を受けとった時点でこれに応
答してサイリスタ回路３８及び４０がＣＰＵ６８によっ
て制御される。図２のタイマーブロック６６は、図３で
はさらに、ＣＰＵ６８の上にあるモジューラタイマ回路
８８、ＰＬＬ発振器回路８６及びクロックジェネレータ
回路８４に細分されている。チップ２２は同様に、デジ
タル出力回路ブロック９０をも含む。デジタル出力ブロ
ック９０は、もう１つのマイクロコントローラチップ２
２といったようなもう１つのデバイスに又は（母線拡張
デバイスとして）車外メモリーチップ又はその他の外部
デバイスに対してデジタル信号の平行な出力を可能にし
ている。図示されている実施態様は、唯１つのデジタル
出力ポート９０しか持っていないもののその他の類似の
デジタル出力ポート９０も容易に含み入れることが可能
である。最後に、チップ２２は、さまざまな動作モード
をカストマが選択できるよう４つのスイッチインターフ
ェイス回路９２を含んでいる。さまざまな低圧トランジ
スタ、コンデンサ及びその他の論理デバイスに加えて、
チップ２２は、高出力トランジスタを必要とするいくつ
かの回路ブロックを含む。これらの中には、アナログ／
デジタル変換器５８、パルス受信器６４、一次及び二次
ボルテージレギュレータ７８及び８０、及びランプ及び
ソレノイド駆動装置回路３８及び４０が含まれる。本書
に記されている統合された製造方法は、これらの電力回
路がチップ２２上に存在する論理デバイスの残りのもの
と同じ基板上に内含されうるようにする。ここで図４を
見ると、チップ２２の概略的アーキテクチュアブロック
ダイヤグラムが示されている。内部母線１００がＣＰＵ
６８、ＥＥＰＲＯＭメモリ７４及びＲＡＭ７２の間にデ
ータ及びアドレスラインを提供している。周辺母線１０
２が、制御装置を含むＣＰＵ６８を第１及び第２のタイ
マ８８、アナログ／デジタル変換器５８、直列通信イン
ターフェイス８２及びランプ駆動装置３８、ソレノイド
４０、デジタル出力インターフェイス９０及びスイッチ
インターフェイス９２に接続している。一次及び二次ボ
ルテージレギュレータ７８及び８０は、これらのブロッ
クの出力矢印により表わされた別々のラインを通してチ
ップのその他のコンポーネントに対してさまざまな予め
定められた電圧で電力を供給する。同様にして、クロッ
クジェネレータ８４及びＰＬＬ発振器は、表示どおり独
自の独立したラインを通してチップ２２の残りの部分に
対し信号を供給する。図５は、チップ２２上に常駐する
状態のＥＥＰＲＯＭメモリ７４のアーキテクチュアの概
略的ブロックダイヤグラムである。ＥＥＰＲＯＭアレイ
は、独立した集積回路として独立型であってよく、又本
書に記されているような新規のセルを内蔵すると同時に
集積回路マイクロコントローラチップ上の１モジュール
であってよい。アレイ自体１２０は、ｎｘｍビットのア
レイについてはｎ個の列とｍ個の行を有する。本書に記
されているマイクロコントローラ２２に適したサイズの
アレイは、２５６ワードと１ワードあたり８ビット、つ
まり合計２０４８ビットを有していてよい。これらは例
えば３２行×６４列、又は６４行×３２列のアレイの形
に組織されうる。１つの実施態様においては、アレイ１
２０は、各セルに対し４本のラインつまり読出しライ
ン、行ライン、列ライン及び仮想接地ラインを提供する
必要がある。１つの行復号器及びレベルシフタ１２２
が、読出しｎと行ｎに至るまで読出し０、行０、読出し
１、行１といったように行ラインと対にした複数の読出
しラインを提供する。列復号器、レベルシフタ及びセン
スアンプセクション１２４が、複数の列ラインｃｏ／
０、ｃｏ／１、ｃｏ／２、ｃｏ／３・・・ｃｏ／ｍを提
供する。各列ライン対は、互いの間で仮想接地（ＶＧ）
ラインを共有する。ブロック１２６には、ＥＥＰＲＯＭ
アレイ１２０へのアクセスのタイミングを制御するため
の回路及び、アレイ１２０及びブロック１２２及び１２
４に対して適当な電圧の制御信号を提供するための電荷
ポンプが含まれている。制御及び荷電ポンプブロック１
２６は、チップの残りの部分と又は製造すべきＥＥＰＲ
ＯＭメモリ７４がその他の機能と統合されていない場合
にはその他のチップに対して、インターフェイスを提供
するような入出力インターフェイスブロック１２８に接
続されている、入出力インターフェイスチップ１２８は
アドレス母線１３０を通して行復号器１２２及び列復号
器１２４に接続されている。データ母線１３２は入出力
インターフェイス１２８を列復号器ブロック１２４と接
続する。データがアレイ１２０に読み書きされるのは、
この経路１３２を通してである。サイリスタ回路 一旦図２に戻ると、出力段でサイリスタを使用するため
には、サイリスタを通しての電流が有効に遮断されてい
ることが望ましい。ＣＰＵ６８から図４の母線１０２ま
での制御信号Ｓ１及びＳ２は、独立して制御可能であ
り、サイリスタ回路３８及び４０への入力を制御するた
めに提供される。図６−１９の回路及び物理的構造は、
回路３８及び４０のいずれか一方又は両方のために用い
られる。図６は、ランプ駆動装置サイリスタ回路３８の
概略的電気回路図であり、ここでソレノイド駆動装置サ
イリスタ回路４０用の電気結線は類似のものである。上
部電圧レール１４０はコンタクト要素３２に接続されて
おり、一方下部電圧レール１４２は接地要素９２（図２
参照）に接続されている。ＰＮＰバイポーラトランジス
タ１４４は、上部レール１４０に接続された（ｐ＋）エ
ミッタ１４６、ベース１４８及び（ｐ＋）コレクタ１５
０を有する。ＰＮＰトランジスタ１４４のコレクタ１５
０は、ノード１５２に電気的に接続されている。全体と
して１５４という番号で示されているｐチャネル電界効
果トランジスタは、電圧レール１４０に接続されたドレ
イン１５６、信号供給源Ｓ１に接続されたゲート１５８
及びノード１６２に接続されたソース１６０を有する。
ＰＮＰバイポーラトランジスタ１４４のベース１４８は
同様にノード１６２に接続されている。全体として１６
４という番号で示されている第２のＮＰＮバイポーラト
ランジスタは、ノード１６２に接続されたコレクタ１６
６、ノード１５２に接続されたベース１６８及び下部電
圧レール１４２に接続された（ｎ＋）エミッタ１７０を
有している。電界効果トランジスタ１５４は、上部レー
ル１４０に接続された背面ゲート接続１６３を有する。
第２のｎ−チャネル電界効果トランジスタ１７２はノー
ド１５２に接続された（ｎ＋）ドレイン１７４、信号供
給源Ｓ１にライン１７８ａを通して接続されたゲート１
７６、及び下部電圧レール１４２に接続された（ｎ＋）
ソース１８０を有する。背面ゲート接続１８２が、電界
効果トランジスタ１７２のチャネルを下部電圧レール１
４２に接続している。各トランジスタ１４４又は１６４
のベース１４８又は１６８は、それぞれのＭＯＳトラン
ジスタ１５４又は１７２によりそれぞれのトランジスタ
のエミッタ１４６又は１７０へ向かって引張られる。ベ
ースは、トランジスタ１４４又は１６４を通っての電流
の流れを遮断するため、そのエミッタとの関係において
公称０．６ボルトのダイオード降下の上下に引張られる
必要がある。ベースを下へ引張るには、コレクタ−エミ
ッタ経路内での数アンペア以上というはるかに高い電流
に比べて、比較的低い電流が必要である。１０から１０
０の増幅率で、ベースにおけるスイッチング電流は、Ｍ
ＯＳトランジスタ１５４及び１７２により有利に切換え
られる数十ミリアンペアから数百ミリアンペアの範囲内
に入る。図６に示されている抵抗器は、各トランジスタ
１４４及び１６４のベース−エミッタ接合部を横断して
の電圧降下をモデリングしている。信号Ｓ１をトランジ ４のゲート１５８に適用した時点で、ベース−エミッタ
接合部の抵抗をモデリングする抵抗性要素を横断しての
電圧降下は、バイポーラトランジスタ１６４及び１４４
のそれぞれについて必要とされるバイアス電圧よりも低
くなる。こうしてサイリスタ３８はオフに切換えられる
ことになる。作動中、電流Ｉは上部レール１４０内に入
り、矢印１８４を伴う破線で示されているようにサイリ
スタ１４０を通して導かれる。電流は、サイリスタ１４
４のエミッタ１４６からベース１４８を通してコレクタ
１６６まで、及びコレクタ１５０からベース１６８ま
で、分割的に通過する。この電流はエミッタ１７０内に
共に入り、下部レール１４２を介して退出する。サイリスタデバイスの構造 図８から１２までは、本発明に従ったサイリスタの第１
の実施態様の高拡大率の概略的拡大断面図である。図８
〜１０は、後で記述する統合された高電圧／低電圧プロ
セスに従った製造中のサイリスタ構造の連続的な図であ
る。ここで特に図１１及び図１３に示されているサイリ
スタ構造の拡大概略平面図を参照する。図１１は、図１
３のライン１１−１１にほぼ沿って切り取られたもので
ある。図１１において、（ｎ−）ドーピングされた高圧
ｎタンク領域２００が、埋込み（ｎ＋）領域２０２と接
触するように拡がっている。浅い領域１７４は（ｎ＋）
拡散でドーピングされ、図６、７及び１１のＭＯＳトラ
ンジスタ１７２のドレイン１７４を形成する。（ｎ＋）
ドーピングされた領域１７０はＮＭＯＳトランジスタ１
７２（図６参照）のソース１８０及びＮＰＮバイポーラ
トランジスタのエミッタ１７０の両方として作用する。
領域１７０は、導電性コンタクトと導体２０４により下
部導体レール１４２に接続されている。領域１６８は、
ＮＰＮバイポーラトランジスタ１６４のベース１６８及
びＰＮＰバイポーラトランジスタ１４４のコレクタ１５
０（図６参照）として作用する（ｐ＋）拡散である。金
属その他の導電性ブリッジ２０６がバイポーラトランジ
スタ１６４のベース１６８をトランジスタ１７２のドレ
イン１７４と接続する。もう１つの導電性ブリッジ よる制御のため単一の入力ラインに接続する。第３の導
電性ライン１７８ａがＭＯＳトランジスタ１７２のゲー
ト２０６を制御信号Ｓ１の供給源に接続している。図１
１中のＭＯＳトランジスタの（ｐ−）ドーピングされた
基板本体又はエピタキシャル層２０８が、図６で接続ラ
イン１８２により表わされている低圧ｐタンク２０９に
よって、バイポーラトランジスタ１６４のベース１６８
に接続されている。（ｐ−）エピタキシャル層２０８内
のドォパントは、低圧（ｐ−）タンク２０９によって強
化される。図１１において、この同じ接続は、（ｐ−）
低圧（ｐ）タンク２０８と（ｐ＋）ドーピングされたベ
ース領域１６８の導電性インターフェイスにより実現さ
れている。ｐ−チャネルＭＯＳトランジスタ１５４は、
全体的に同様のやり方で図６及び１１内でバイポーラト
ランジスタ１４４に接続されている。ＭＯＳトランジス
タ１５４は（ｐ＋）でドーピングされ、（ｎ＋）コンタ
クト領域１６６を通してバイポーラトランジスタ１４４
内でベース１４８（（ｎ−）でドーピングされている）
に接続されているソース１６０を有する。（ｎ−）でド
ーピングされた領域１４８は、図６に示されているよう
なＮＰＮトランジスタ１６４のコンタクト領域又はコレ
クタ１６６及びＰＮＰトランジスタ１４４のベース１４
８の両方を含んでいる。上部レール１４０は、２１０と
いう番号で概略的に示されている導体及びコンタクトに
より、低圧（ｎ−）タンク２０９ａ内に打込まれた（ｎ
＋）ドーピングされた領域２１２に接続される。上部レ
ール１４０は同様に導電性コンタクト２１４により、バ
イポーラトランジスタ１４４のエミッタとしても作用す
るＭＯＳトランジスタ１５４の（ｐ＋）ドーピングされ
たソース領域１５６に接続されている。バイポーラトラ
ンジスタ１４４のベース−エミッタ接合部は、制 て短絡されうる。従って、１４８と１４６の間のベース
−エミッタ電圧は、約０．６ボルトのダイオード降下よ
り下に引張られ、サイリスタ３８をオフにする。図１１
は、全体として２１６という番号で示されている付加的
な電界効果スイッチングトランジスタの実施例を示して
いる。スイッチングトランジスタ２１６は、低圧（ｐ）
タンク２０９内に位置づけられた表面ソース／ドレイン
（ｎ＋）拡散領域により両方共形成されているソース２
１８とドレイン２２０を有する。ソース領域２１８及び
ドレイン領域２２０は、ゲート２２２に対し自己整合
（セルフアライン）させられていてよい。電界効果トラ
ンジスタ２１６のドレイン２２０は、コンタクト及び導
線２２４によりＮＰＮトランジスタ１６４のベース１６
６に接続される。電界効果トランジスタ２１６のソース
２１８は、コンタクト及び導線２２６を介して下部レー
ル１４２に接続されている。適切な信号がトランジスタ
２２２のゲートに適用された時点で、アースレール１４
２（以下に論述される図７を参照）に電流がシンク（供
給）される。図１１に示されているデバイスに同様に存
在しているのは、（ｐ＋）背面ゲート接続１８２（トラ
ンジスタ２１６及び１７２用）と１６３の（ｎ＋）背面
ゲート接続（トランジスタ１５４用）である。適当なコ
ンタクト及び導線を介して上部レール１４０に（Ｎ＋）
背面ゲート拡散領域１６３が接続される一方、（ｐ＋）
拡散領域１８２は適当なコンタクト及び導線を通して下
部レール１４２に接続されている。埋込み層２０２に接
続する高圧（ｎ）タンク拡散２００は、深い（ｎ＋）拡
散２２９によって強化される。これらの拡散は（ｎ＋）
ガードリングコンタクト２２８を通して外界に接触させ
られる。コンタクトが必要とされず回路の作動が変わら
ないような部域内でウェーハの面においてフィールド酸
化物分離構造２３１が形成される。図７は、付加的なト
ランジスタ２１６とその接続を示す概略的回路図であ
る。サイリスタ１４０のその他のコンポーネントは全て
図６に示されているものと同じであり続けている。ｎ−
チャネル電界効果トランジスタ２１６はサイリスタをラ
ッチするよう作動可能である。適当な信号がここではＯ
Ｎというラベルの付いたトランジスタ２１６のゲート２
２２に対して印加されると、ノード１６２からトランジ
スタ２１６の電流経路を通って下部レール１４２まで、
１つの電流経路が形成される。こうして、ベースエミッ
タ接合部を横切る電圧降下は、バイポーラトランジスタ
１４４の順方向ターンオンバイアスを超えて、このトラ
ンジスタをオン切替えすることになる。次に、電流はノ
ード１５２を通って、抵抗器としてモデリングされてい
るトランジスタ１６２のベース−エミッタ接合部を通っ
て進む。この抵抗を横切っての電圧降下は、バイポーラ
トランジスタ１６４をオンに切替え、サイリスタ３８全
体をオン条件へとラッチングする。この要領でサイリス
タをラッチするためには、単に１つのパルスをトランジ
スタ２１６のゲート２２２に供給するだけでよい。図１
３は、図１１に示されている実施態様の平面図であり、
図１１は図８のライン１１−１１にほぼ沿って切りとら
れている。埋込み（ｎ＋）層２０２はデバイスの構造全
体の下にある。高圧タン（ｎ）タンク２００は、デバイ
スの周囲をチップ２２上のその他の構造から隔離してい
る。深い（ｎ＋）拡散領域２２９が、埋込み（ｎ＋）層
２０２に対する接触をよりうまく行なうため、ガードリ
ング拡散２００の限界のやや内側に打込まれる。表面上
には、ここではコンタクト及びメタライゼーションを伴
って示されている環状（ｎ＋１）ガードリングコンタク
ト領域２２８が打込まれる。好ましくは、ガードリング
拡散２００と同時に、物理的構造の中央までの細長い縞
として構成されている（ｎ−）ウェル１４８が打込まれ
る。この（ｎ−）ウェル１４８は、２つの（ｐ−）本体
２０８を互いから分離している。（ｐ−）領域２０８上
には、低圧（ｐ−）タンク領域２０９と低圧（ｎ−）タ
ンク領域２０９ａが重畳されている。残りのデバイスコ
ンポーネントは、一連の平行な細長い拡散縞とポリシリ
コンゲートとして構成されている。左から右に進むと、
（ｐ＋）背面ゲート又はタンク接続１６３、電界効果ト
ランジスタ１５４のソース１６０、ポリゲート１５８、
ドレイン１５６、及びコンタクト領域２１２がある。
（ｎ−）ウェル１４８の中には（ｎ＋）ウェルコンタク
ト領域１６６が拡散されている。（ｐ＋）領域１６８
は、（ｎ−）ウェル１４８の境界と最も右の（ｐ−）タ
ンク２０９をブリッジするように打込まれている。右
（ｐ−）タンク２０９の中に全体が打込まれているの
は、ソース／エミッタ領域１７０、ドレイン１７４、ソ
ース領域２１８、及びドレイン領域２２０そして最後に
背面ゲート又は（ｐ）タンク接続１８２である。（ｎ
＋）拡散１７０、１７４及び２１８、２２０をそれぞれ
自己整合させるには、ポリシリコンゲート１７６及び２
２２を用いることもできる。選択された金属導線も同様
に示されている。デバイスを、図示されている線形縞状
に配置することにより、望まれる間、細長い縞に対して
平行な方向にデバイスを拡張することが可能である。こ
れにより、設計者は予め定められた電流能力のサイリス
タを選択することができる。図１３においては、フィー
ルド酸化物領域２３１（図１１）と、デバイスコンポー
ネント同士と外部への相互接続のための第１及び第２の
レベルのメタライゼーションは、明確さのため省略され
ている。図１２は、図６に示されている電気回路図に対
応するサイリスタ１４０の高拡大率の概略的拡大断面図
を示す。コンポーネントは図１１に示されているものと
同じであるが、但し、ソース／ドレイン領域２１８及び
２２０を含む第３のスイッチングトランジスタは省略さ
れている。図１４は、代替的な半導体構造の平面図を示
している。図１４では、断面ライン１５−１５は、図１
４の構造の一部分の断面図としての図１５の関係を示し
ている。図１４において、ＭＯＳトランジスタ２３０及
び２３２はチップの別々の部品の形で実施されており、
それぞれのポリシリコンゲート２３４及び２３６を有す
る。４本のそれぞれの導線２３８、２４０、２４２、２
４４は、トランジスタ２３０のソース及びドレインから
及びトランジスタ２３２のソース及びドレインから、全
体に２４６という番号で示されたサイリスタまで接続し
ている。サイリスタ２４６は、切断平面２４６ｘの両側
での左右対称性を結果としてもたらす同心の矩形リング
で作られている。同心構造及び対称性のため、切断平面
２４６ｘの片側上のサイリスタの数はサイリスタ内のト
ランジスタの数であり、この実施態様においては半分で
はない。換言すると、切断平面２４６から等距離にある
図１５中の同様の構造は、図１４内の同じリングの一部
である。図１５においては、シリコンサイリスタ２４６
の横断面は、場合によって図１５の上面図内に複数のリ
ングとして現われる数字をもつさまざまな拡散を有す
る、埋込み（ｎ＋）ベース層２５０が下に横たわる高圧
（ｎ−）タンク分離リング２４８が、サイリスタ２４６
をとり囲んでいる。（ｐ＋）エミッタの次に内側にある
リング２５２は低圧（ｐ−）タンク２５４の中に埋込ま
れ、エミッタリング２５２の内方、外方及び下の（ｐ
−）本体２５４の表面部分を含む部分によって分離され
ている。ＬＶＰタンク２５４の内側そしてさらにエミッ
タリング２５２の内側に、深い（ｎ−）（ＨＶＮタン
ク）材料のウェル２５６が打込まれている。（ｎ−）ウ
ェル２５６の中には、ＰＮＰバイポーラトランジスタの
作用のためウェル２５６の中に狭い（ｎ−）ベース領域
を設けるべくＬＶＰタンク２５４と領域２５６のインタ
フェイスに充分近く下方に延びる（ｐ＋）拡散の幾分か
浅いベースリング２５８がある。Ｒ領域は例えば、本書
に図２１〜２７までに関連して記されているように深い
（ｐ＋）拡散によって作り上げることができる。（ｎ
＋）拡散のエミッタリング２６０が（ｐ＋）ベースリン
グ２５８自体の中に析出され、横断面において（ｎ＋）
エミッタ２６０が（ｐ＋）ベースリング領域２５８の周
囲幅内で埋め込まれ全体的にとり囲まれるようになって
いる。エミッタ２６０はベース領域２５８の中へ、ＮＰ
Ｎバイポーラトランジスタの作用のための狭い（ｐ＋）
ベースのみを残すべく充分深く進入する。表面において
ウェル２５６が全面的にコンタクト２６２をとり囲むよ
うに、（ｎ＋）コンタクト拡散領域２６２が中央で（ｎ
−）ウェル２５６内に具備されている。図１４及び１５
のデバイスは、以下に図２０に関連して記述されている
統合式低圧デバイス／高圧デバイスプロセスに従って製
造することができるし、或いは又図１６に示されている
方法に従って単独で製造することもできる。図１４及び
１６を比較することにより、プロセス及び構造の両方を
容易に理解することができる。図１４及び１５のサイリ
スタ２４６は、段階２７０において（ｎ＋）でドーピン
グされ（ｐ−）エピタキシャル層２０８が具備された埋
込み又はベース層（ＢＬ）２５０を有する。次に、段階
２７２において、（ｐ−）層２０８はリング形（ｎ−）
分離領域２４８及び深い（ｎ−）ウェル２５６を有す
る。段階２７４で同心の低圧（ｐ−）タンク２５４が打
込まれる。次に、段階２７６において、同時に又は逐次
的に拡散された（ｐ＋）エミッタリング２５２と（ｐ
＋）ベースリング２５８があり、これに続いて、（ｎ
−）ウェル２５６上に（ｎ＋）ベース接触領域２６２及
び（ｎ＋）エミッタ２６０を同時に又は逐次的に拡散さ
せる段階２７８が来る。図１４と１６を比較すると、ト
ランジスタ２３０及び２３２の中の（ｎ＋）ソース及び
ドレインは段階２７８で又は別の段階として適切に打込
まれる。段階２８０においてポリシリコンゲート２３４
及び２３６が析出される。段階８１３のもう１つのサブ
ステップとしてメタライゼーション２３８、２４０、２
４２、２４４が提供される。トランジスタ２３０及び２
３２のための（ｎ＋）ソース及びドレインは、自己整合
されたトランジスタの製造が考慮されている場合、ポリ
シリコン析出の後に適切に拡散される。図１６の同じ複
雑でないプロセス段階は同様に、図１１及び１３の構造
の幾分か異なる幾何形状にも適用されうる。（ｎ−）拡
散の分離リング２００の間の図１１の埋込み層２０２全
体が、実際の物理的析出を表わし、同様に、ゾーン２０
２が軸２０２を中心に回転させられるか又は図１４及び
１５の構造との類推により左右対称又は放射対称にされ
ているようなもう１つの実施態様をも表わしているとい
うことを強調しておきたい。逆に言うと、図１４及び１
５の実施態様は、軸２４６ｘのいずれかの側で左右対称
な半部分のうちの一方が図８から１２までの要領で欠如
しているようなもう１つの実施態様をも同様に表わして
いる。図１７は、本発明に従ったサイリスタのさらにも
う１つの実施態様の概略的電気図である。このサイリス
タは、全体として２９０という番号で示されている。こ
の実施態様においては、全体として２９２という番号で
示されている第１のラテラルＰＮＰバイポーラトランジ
スタは、正の電圧供給レール２９６に接続されたエミッ
タ２９４、ベース２９８及びコレクタ３００を有してい
る。トランジスタ２９２のベースはノード３０２に接続
されており、一方トランジスタ２９２のコレクタ３００
は、ノード３０４に接続されている。全体として３０６
という番号で示されている第２のＮＰＮバイポーラトラ
ンジスタは、ノード３０２に接続されたコレクタ３０
８、ノード３０４に接続されたベース３１０、及び接地
レール３１４に接続されたエミッタ３１２を有する。サ
イリスタ２９０は、全体としてそれぞれ３１６及び３１
８という番号で示されている２つの電界効果スイッチン
グトランジスタを有する。トランジスタ３１６のドレイ
ン３２０はノード３０４及びトランジスタ３０６のベー
ス３１０ならびにトランジスタ２９２のコレクタ３００
に接続されている。接地レール３１４にはソース３２２
が接続されている。トランジスタ３１６には制御ゲート
３２４が具備されている。トランジスタ３１８のドレイ
ン３２６はノード３０２に接続され、従ってＰＮＰラテ
ラルトランジスタ２９２のベース２９８ならびにＮＰＮ
トランジスタ３０６のコレクタ３０８に接続されてい
る。トランジスタ３１８のソース３２８は接地レール３
１４に接続されている。第２のスイッチングトランジス
タ３１８は１つのゲート３３０を有する。この回路の構
造的実施については、サイリスタ２９０が上に組み立て
られている（ｐ−）半導体層３４０の高拡大率の概略的
拡大断面図である、図１８に示されている。高圧（ｎ）
タンクインプラント２９８がＰＮＰラテラルトランジス
タ２９２のベース２９８を形成している。（ｎ−）タン
ク２９８内にエピタキシアル層３４０の面内へ（ｐ）ウ
ェル３０４が打込まれる。その後、コンタクト又は固有
デバイスの作動に必要なエピタキシャル層３４０の表面
の部域を除く全ての場所に、フィールド酸化物領域３４
２を成長させることができる。次に、フィールド酸化物
３４２で酸化されなかった場所でエピタキシャル層３４
０の表面上にゲート酸化物３４４を成長させる。その
後、高レベルでドーピングされた多結晶シリコンの層が
加工部材の表面上に析出され、パターン化され、エッチ
ングされてポリシリコンゲート３２４、３３０及び３４
６を形成する。フィールド酸化物領域３４２及びポリシ
リコンゲート３２４、３３０及び３４６は、（１）（ｐ
＋）表面拡散３００及び２９４を生成するため（ｐ＋）
打込みを、又（２）（ｎ＋）ドレイン領域、共通ソース
３２８、ドレイン領域３２６及びエミッタ３１２を生成
するため（ｎ＋）型の拡散を部分的に自己整合するため
に用いることができる。エミッタ２９４、（ｎ−）ウェ
ル２９８の本体及びコレクタ３００によりラテラルＰＮ
Ｐトランジスタ２９２が形成される。ＮＰＮトランジス
タ３０６（図１７参照）のコレクタ３０８として用いら
れるＰＮＰバイポーラトランジスタ３０６が、エミッタ
３１２、ベース３０４及び（ｎ−）ウェル２９８によっ
て形成される。電界効果トランジスタは、（ｐ−）エピ
タキシャル層３４０の中に構成されたチャネルを有す
る；これらのデバイスの残りのコンポーネントは、ドレ
イン領域３２０及び３２６、及び共通ソース領域３２８
及びゲート３２４及び３３０によって形成されている。
ドレイン３２０は、適当な金属サイズのシリコンコンタ
クトと導線３４８を通ってコレクタ３００に接続され
る。ソース３２８及びエミッタ３１２は、導線３５０に
より接地レール３１４に接続される。上部レール２９６
は導線３５２を通してゲート３４６ならびにエミッタ２
９４に接続される。図示されている構成において、エミ
ッタ２９４に対するゲートの短絡は、あらゆる（ｐ−）
チャネルＭＯＳトランジスタの作用を取り消す；代替的
には、ゲート３４６に第２の導電性の引込線を具備して
もよく、その結果得られる領域３００と２９４の間に形
成された（ｐ−）ＭＯＳトランジスタは、サイリスタ２
９０をオンに切替えるために用いることができる。ＰＮ
Ｐトランジスタ２９２のベース２９８及びＮＰＮトラン
ジスタ３０６のコレクタ３０８は、（ｎ−）ウェル２９
８の連続性によって接続されている。ＰＮＰトランジス
タ２９２のコレクタ３００とＮＰＮトランジスタ３０６
のベース３０４は、領域３００と３０４の間のインター
フェイスで導電的に接続されている。スイッチング電界
効果トランジスタ３１８のドレイン３２６は、領域３２
６と２９８の間のインターフェイスでＮＰＮバイポーラ
トランジスタのコレクタ３０８に接続されている。単純
化されたトランジスタ２９０は、電界効果トランジスタ
３１６及び３１８が別の分離したタンク内になくてもよ
いという技術的利点を提供する。図１９は、図１８に示
されているサイリスタの概略的平面図であり、図１８の
断面はこの図１９のライン１８−１８にほぼ沿って切り
とられている。メタライゼーションすなわち導線３５
２、３５０及び３４８は、輪郭で示されている。（ｎ
−）ウェル２９８は矩形の構成をしており、（ｐ）ウェ
ル３１０ならびに（ｐ＋）領域２９４及び３００を完全
に封じ込んでいる。領域３２０、３２８及び３２６を作
り上げる（ｎ＋）インプラントを整合させるのにゲート
３２４及び３３０が用いられる；（ｐ＋）領域２９４及
び３００は、ゲート３４６に対して自己整合されてい
る。（ｐ＋）打込みのためのマスクは、（ｐ）打込み部
域３１０をオーバーラップするよう設計されている。こ
のようにして（ｎ＋）マスクと（ｎ−）ウェル２９８の
オーバーラップが存在する。（ｎ＋）エミッタ３１２は
（ｐ）ベース３１０により完全に封じ込められている。統合されたプロセス チップ２２は、電力及び非電力デバイスの両方を最小限
のプロセス段階で最少数のマスクで同じチップ上におい
て製造できるような、新規の統合されたプロセスに従っ
て製造される。このプロセスの流れは、完成したデバイ
スの各々に対して最少限の熱のサイクリングを提供する
ように配置されている。すなわち高温のプロセス段階は
できるかぎりプロセスの初めに移され、後に作り出され
るその他のデバイスの構造に損傷を与えないようになっ
ている。図２０は、マイクロコントローラーのチップ２
２を製造するのに用いられるプロセス製造段階の大要を
示すプロセス流れ図である。図２０に示されている流れ
図に関連した大まかなプロセスの高位の説明の後、ゲー
テッドサイリスタ３８及び４０（図２参照）以下のオン
チップデバイスの製造を示す図２１〜２７に関連してこ
のプロセスのより詳しい処理が示されている。ゲーテッ
ドサイリスタの１つの物理的実施態様の製造における各
段階は、図２１〜２７に関連した基本的プロセスの説明
の後、図３０、３１、３４及び３５に関連して示されて
いる。このプロセスは（ｐ）タイプのシリコン基板及び
エピタキシャル層でのデバイスの製造に関して説明され
ているが、これを（ｎ）型の半導体材料及びその他の半
導体に応用することも可能である。第１の主要はプロセ
ス段階３７０は、ｐ−タイプのシリコン層の中に形成さ
れた（ｎ＋）埋込み層の、エピタキシャル成長によると
いった選択的生成である。（ｎ＋）埋込み層は２つの
（ｐ−）エピタキシャル層の間に位置づけされ、そのう
ち低い方のエピタキシャル層は好ましくは（ｐ＋）基板
の上に広がっている。（ｎ＋）埋込み層は、パルス受信
器／駆動装置６４及びアナログ／デジタル変換器ブロッ
ク５８（図３参照）内でゲーテッドサイリスタランプ及
びソレノイド駆動装置３８及び４０のいくつかのヴァー
ジョンのために、例えばボルテージレギュレータブロッ
ク６０内で用いられる垂直２重拡散「金属酸化物半導体
（ＶＤＭＯＳ）」ｎチャネル電力用トランジスタのため
に必要とされる。埋込み（ｎ＋）層は同様に、後で説明
するように、垂直ＮＰＮバイポーラトランジスタ用のコ
レクタとしても用いられる。横方向に分離した（ｎ＋）
埋込み層を各々のＶＤＭＯＳトランジスタ又はサイリス
タについて作り出すことができる。或いは又、このよう
なサイリスタを複数並列にすることが意図されている場
合には、これらの複数のサイリスタのために、かかる層
を１層使用することが可能である。（ｎ＋）埋込み層を
生成した後、段階３７１では、高圧電力用トランジスタ
のための（ｎ−）トランジスタタンクが製造される。こ
れらのタンクは、電力用トランジスタ自体がその中で製
造されるような大きな拡散領域である。本発明の１つの
技術的利点は、電力用トランジスタのための高圧タンク
を作り上げるのに用いられたのと同じ打込みが、ｎチャ
ネル１８ボルトのＥＥＰＲＯＭゲーティングトランジス
タといったようなその他のデバイスのためのタンクを生
み出すのに用いられるという点にある。段階３７２で
は、垂直トランジスタのための表面コンタクトに各（ｎ
＋）埋込み層を接続するため、そして／又はこれらの高
出力デバイスをチップの残りの部分から垂直に分離する
ために、少なくとも１つのそれぞれの深い（ｎ＋）イン
プラントが用いられる。段階３７３では、従来の低圧
（Ｖｄｄ≦５ボルト）の論理電界効果トランジスタなら
びに例えば垂直及びラテラルＤＭＯＳｎチャネル電力用
トランジスタ、ドレイン拡張型ｎチャネル電力用トラン
ジスタ及びドレイン拡張型ｐチャネル電力用トランジス
タのコンポーネントを封じ込めるため、低圧デバイス
（ｎ−）タンクが作り出される。低圧ｎタンクは同様に
ショットキーダイオードを封じ込めるのにも用いられ
る。ここで記述されている高圧及び低圧タンクは、それ
らを作製するのに用いられるドーパントの濃度が異なっ
ており、従って異なる回数でチップ内に打込まれる。高
圧タンクは、高いＰＮ接合ダイオードの降伏を保つため
その中に比較的低いドーパント濃度を有するが、比較的
深い。低圧タンクは比較的浅いが、ドーパント濃度は比
較的高い。段階３７４では、エピタキシャル層の中に複
数の高圧ｐタンクが作り出される。高圧ｐタンクは、１
８ボルトのＥＥＰＲＯＭゲーティングトランジスタのた
めのタンク、ＥＥＰＲＯＭアレイ自体の中のファウラー
ノルトハイムトンネリングＥＥＰＲＯＭセル用タンク、
ドレイン拡張型ｐチャネルトランジスタ用チャネル領
域、そして浮遊ゲートなだれ注入式電気プログラマブル
読取り専用メモリ（ＦＡＭＯＳ ＥＲＲＯＭ）セル用の
タンクとして用いられる。この段階は同様に、図１２−
１４に示されているサイリスタの（ｐ）領域３１０を製
造するのにも用いることができる。段階３７５には、例
えば低圧ｎ−チャネル電界効果論理トランジスタ用のエ
ンクロージャとして、拡張ドレインｐチャネル電界効果
トランジスタ用の拡張型ドレインとして、ｎ−チャネル
ＬＤＭＯＳ及びＶＤＭＯＳトランジスタのためのチャネ
ル領域として及びサイリスタのためのベース及びコレク
タ本体としての低圧ｐタンクの製造が関与している（例
えば図１１及び１２内の領域２０９を参照のこと）。段
階３７６では、例えばラテラル及び垂直型ＤＭＯＳｎチ
ャネル電力用トランジスタのための背面ゲートを形成す
るための、深い（ｐ＋）打込みが行なわれる。段階３７
７では、活動デバイス部域をとり囲むモート又は分離用
酸化物領域が、１つのマスクで規定されている。デバイ
スを更に互いから分離するチャネルストッパのインプラ
ント（打込み）が段階３７８で行なわれる。同じ段階３
７８では、前に規定された分離用酸化物領域は半導体エ
ピタキシャル層の面上で局所的に成長させられる。段階
３７９は、例えば浮動ゲートなだれ注入「金属」酸化物
半導体（ＦＡＭＯＳ）ＥＰＲＯＭセル及び／又は２重レ
ベルポリＥＥＰＲＯＭセルのための第１レベルの多結晶
シリコン（ポリ１）導体の形成に関する。次に、段階３
８０では、高圧及び高出力トランジスタの制御ゲートの
ためのゲート酸化物が形成され、しきい電圧（Ｖｔ）調
整インプラントがこれらのトランジスタについて行なわ
れる。段階３８１では、高圧ゲート酸化物層を通して類
似の低圧Ｖｔ調整インプラントが行なわれる。低圧トラ
ンジスタについては、比較的厚い高圧ゲート酸化物が除
去され、段階３８１内で薄いゲート酸化物が形成され
る。段階３８２はＥＥＰＲＯＭセル製造の一部分に関す
るものであり、（ｎ＋）ファウラーノルトハイムトンネ
ルダイオードインプラント及びこのインプラント上の薄
いトンネル酸化物の形成を含む。段階３８３では、例え
ば図６、７、１０及び１１、１２、１３、１４及び１７
〜１９に示されているサイリスタのゲーティングトラン
ジスタのためのゲート、単一レベルポリＥＥＰＲＯＭセ
ル、低圧及び高圧電界効果トランジスタのためのゲート
を構成するため又、ＦＡＭＯＳｎチャネルＥＰＲＯＭセ
ル及び２重レベルポリＥＥＰＲＯＭセルのための制御ゲ
ートを部分的又は完全に構成するため、第２レベルのポ
リシリコン（ポリ２）層が析出され、ドーピングされ、
パターン化され、エッチングされる。段階３８４では、
いくつかの２重レベルのポリゲートスタックのパターン
化及びエッチングが行なわれ、ＦＡＭＯＳｎチャネルＥ
ＰＲＯＭセル制御ゲートさらには一実施態様においては
スタックエッチングさたＥＥＰＲＯＭセルの構成を補完
する。段階３８５では、いくつかのソース／ドレインイ
ンプラント及び拡散が行なわれる。ポリトランジスタ及
びメモリーセルゲートは、その側縁部に隣接して形成さ
れた側壁酸化物及びその他の露出されたポリシリコン表
面上のキャップ酸化物を有する。低圧拡散（ＬＤＤ）
（ｎ）タイプのインプラントは、主（ｎ＋）ソース／ド
レイン打込みの直前にｎチャネル電界効果トランジスタ
の表面ソース／ドレイン領域内へ行なわれる。ＬＤＤ及
び（ｎ＋）打込みはアニールされ、それに続いて（ｐ
＋）ソース／ドレインのパターン化及び打込みが行なわ
れる。ｎ−タイプのソース・ドレイン打込み段階はさら
に、ｐチャネルトランジスタのための背面ゲートを形成
するのに用いられ、（ｐ＋）ソース／ドレイン打込み段
階はさらにｎ−チャネルトランジスタのための背面ゲー
トを形成するのに用いられる。図１４及び１５に示され
ている（ｐ＋）領域２５８を形成するため、（ｐ＋）ソ
ース及びドレインよりも幾分か高いエネルギーで、特殊
な（ｐ＋）インプラントが起こりうる。段階３８６にお
いては、製造されたデバイスの半導体部分の形成は基本
的に完了しており、残るは、ショットキーダイオードデ
バイスを除いてこれらのデバイスを互いに及び外界と相
互接続することである。中間レベルの酸化物が段階３８
６で析出され、パターン化、エッチングを受けてコンタ
クトオリフィスを生成する。段階３８７では、ＰｔＳｉ
ショットキーダイオードのみのための白金を含むものの
一般にはこれらの頂部のスパッタリングされたチタン・
タングステン合金及びアルミニウム−銅合金を含む第１
レベルの金属が析出、パターン化及びエッチングされ
る。段階３８８では、第１金属の上に第２レベルの絶縁
体が析出され、第１金属に対してバイアが形成される。
第２の金属自体は、段階３８９で析出され、パターン化
され、エッチングされる。３９０において保護オーバー
コートが付加され、段階３９１ではチップ上でさまざま
なポスト−クリーンルームプロセスが行われる。ここ
で、プロセス内のさまざまな連続的段階におけるチップ
２２のさまざまな部域（図３）の概略的断面図である図
２１〜２７を利用して、統合されたプロセスの流れを詳
述していく。この統合プロセスは流れの間に形成される
さまざまなデバイスは図２１〜２７において互いに隣接
している形で示されているものの、仕上った半導体チッ
プ２２の中では必ずしもそうである必要はない。デバイ
スは、読者にわかり易くするためだけの目的で互いに密
に結びついた状態で示されている。読者は、デバイスの
うちのいくつかが実際の半導体チップ２２上では広い部
域により分離されていてよい（そしてそうなる可能性が
高い）ことを理解すべきである。しかしながら、密に結
びついた状態でさまざまなデバイスを見ることにより、
当該プロセスに従って製造されたデバイスの各々に対す
る各プロセス段階の同時適用を理解することができる。
ここで記述されている統合プロセスはモジュール式であ
る。つまり例示されているデバイスの全てを、いずれか
１つの特定の集積回路チップのために組立てる必要はな
い。これらのデバイスのうちのいくつかが必要とされな
い場合、図２０に示されているプロセス段階のいくつか
は省略される。例えば、１つの集積回路がＥＥＰＲＯＭ
セルを必要としない場合、トンネルダイオード段階３８
２は省かれることになる。製造すべき特定のチップが埋
込みドレイン領域又はコレクタを有する電力用トランジ
スタを必要としない場合、（ｎ＋）埋込み層段階３７０
及び深い（ｎ＋）段階３７２は省かれる。プロセスがＦ
ＡＭＯＳ ＥＰＲＯＭセルを必要としない場合、ＦＡＭ
ＯＳ浮動ゲート段階３７９及びＥＰＲＯＭスタック段階
３８４は省略されることになる。以下に説明するように
図示したセルの変更のため、統合プロセスに対しいくつ
かの付加を行なうことが可能である。本発明の主要な技
術的利点は、全く異なるデバイスの各々に対して適用で
きる統一のとれたプロセスパラメータセットの提供にあ
る。これらのデバイスの各々に対する設計規則は１つの
ライブラリ内に記憶されうる。従って集積回路の設計者
は、その組立てのために統合プロセスが利用できるとい
うこと及びかくして選択されたデバイスがこのプロセス
と相容性をもつことの保証を得た状態で、このライブラ
リからさまざまなデバイスを選定することができる。こ
のことは、新しい設計のチップのための設計時間を著し
く減少させる。図２１は、プロセスの開始段階を例示す
る概略的断面図である。開始材料は好ましくは、例えば
約０．０１５の抵抗率と〔１００〕の結晶学を有しうる
Ｐ型のシリコン基板４００である。本発明のプロセス
は、各々そのそれぞれのデバイス部域内で形成されたさ
まざまな１１のデバイスの製造と結びつけて図２１〜２
７に記述されている。以下の説明は、低圧ｐチャネル電
界効果トランジスタ４０２、低圧論理ｎ−チャネル電界
効果トランジスタ４０３（デバイス４０２及び４０３は
約５ボルト以下の電圧にいついて設計されている）、Ｅ
ＥＰＲＯＭアレイのためのｐ−チャネル分離又はゲーテ
ィング型電界効果トランジスタ４０４、ＥＥＰＲＯＭア
レイのためのｎチャネル分離又はゲーティング型電界効
果トランジスタ４０５、電気的にプログラム可能は読取
り専用ファウラーノルトハイムトンネリングセル４０
６、ドレイン拡張型ｎチャネル電界効果トランジスタ４
０７、ドレイン拡張型ｐチャネル電界効果トランジスタ
４０８、ラテラル拡散型ソース／ドレイン「金属」酸化
物半導体（ＬＤＭＯＳ）ｎ−チャネル電界効果トランジ
スタ４０９、垂直拡散型ソース／ドレイン「金属」酸化
物半導体（ＶＤＭＯＳ）ｎ−チャネル電界効果トランジ
スタ、ショットキーダイオード４１１及び浮動ゲートな
だれ金属酸化物半導体（ＦＡＭＯＳ）の電気的にプログ
ラム可能な読取り専用メモリ（ＥＰＲＯＭ）セル４１２
の製造について詳述するものである。これらのデバイス
が中に作られるそれぞれのデバイス部域及びそのデバイ
ス自体は、それらの図面全体を通して同じ番号で表わさ
れている。デバイス４０４−４１０及び４１２は、低圧
論理トランジスタ４０２及び４０３よりもはるかに大き
い電圧及び／又は電流を受けるように設計されている。
チップ２２上で製造されるべき第１の主要なデバイス構
造は（ｎ＋）埋込み層４１３である。このプロセス段階
は、図２０の（ｎ＋）埋込み層製造段階３７０に相応す
る。（ｐ−）エピタキシャル層４０１の表面上には酸化
物層（図示せず）が析出され、（ｎ＋）埋込み層インプ
ラントが起こる部域を構成すべく、パターン化及びエッ
チングを受ける。インプラントは例えば、約４×１５
１５イオン／ｃｍ２の用量で約４０ＫｅＶのエネルギで
アンチモンといったｎ型ドオパントで行なわれる。打込
まれたドオパントは、不活性雰囲気の下で次に続く高温
段階において拡散される。埋込み層４１３が形成された
後、埋込み層４１３の上部及びチップの表面の残りの部
分の上に、半導体基板のもう１つの（ｐ−）エピタキシ
ャル部分４１４が成長させられる。この最後のエピタキ
シャル析出は、約１１ミクロンの深さまで行なわれる。
「ｎ＋」埋込み層４１３が形成され埋込まれたならば、
好ましいプロセスにおける次の段階は、さまざまなデバ
イスについて高圧ｎ−タンクを形成することである。
「高圧」という語は、これらのタンク内に形成されたデ
バイスが受けることになる電圧を表わす。１２ボルトや
１８ボルトといったこれらの比較的高い電圧及び最高６
０ボルトの過渡電圧は、デバイスがそれぞれに中で形成
されるより大きく深い、但しドオパント濃度の低い、タ
ンクを必要とする。高圧（ｎ−）タンクの作製は、図２
０の高レベル段階に相応する。１つの酸化物層４１５及
び窒化物層４１６が成長させられる。窒化物層４１６は
次にパターン化、エッチングを受けて高圧ｎタンクイン
プラントが起こる部域を構成する。（ｎ−）タンクのイ
ンプラントが次に、好ましくは約２．５×１０１２イオ
ン／ｃｍ２の用量、約８０ＫｅＶのエネルギーでリンを
用いて行なわれる。こうして高圧（ｎ−）タンク領域４
１７、４１８、４１９及び４２０が作り上げられる。タ
ンク４１７及び４１８の一部は、それぞれｐチャネルト
ランジスタ４０４０及び４０８のためのチャネル領域を
形成することになる。タンク４１９及び４２０はそれぞ
れＰＭＯＳトランジスタ４０９及び４１０のためのドレ
インの一部分を形成する。（ｎ＋）埋込み層４１３は、
垂直ＤＭＯＳ型電界効果トランジスタ４１０のドレイン
又はソースとして役立つ。埋込み層４１３に対してこれ
をチップ２２上のその他のデバイスに接続するため、導
電性接続が行なわれなくてはならない。これを行なうた
めの例示された方法は、深い（ｎ＋）インプラント４２
１を通してのものであり、その生成は図２０の段階３７
２に相応する。この接続を行なうもう１つの方法は、本
出願中後に記述する導電性トレンチ接続によるものであ
る。図２１乃至２７に示されている実施態様において
は、フォトレジストによりチップ表面上に深い（ｎ＋）
パターンが構成され、窒化物層４１６の残りの部分は全
てプラズマによりエッチングされる（図示せず）。次
に、深い（ｎ＋）インプラントが、約１．０×１０１６
イオン／ｃｍ２、８０ＫｅＶでリンを用いて行なわれ
る。その後高圧ｎ−タンク領域４１７−４２０及び深い
（ｎ＋）領域４２１が、数時間不活性雰囲気内で約１２
００℃の熱処理段階と共に打込まれる。ｎ型タンク打込
みが次に、低圧デバイスについて行なわれる。これは図
２０内の高レベル段階に相応する。窒化物層４１６はパ
ターン化されエッチングされ、窒化物エッチを構成する
のに用いられたフォトレジスト層（図示せず）が、低圧
（ｎ−）タンク４２２、４２３及び４２４の打込みのた
めのマスクとして用いられる。低圧ｐチャネル電界効果
論理トランジスタ４０２のための封じ込め用タンクとし
ては、Ｎ−タンク４２２が用いられる。ドレイン拡張型
ｎチャネル電力用トランジスタ４０７のドレインの一部
分として、Ｎ−タンク４２３が用いられることになる。
ショットキーダイオード４１１の封じ込め用タンクとし
ては、Ｎ−タンク４２４が用いられる。本書中に記され
ているプロセスの技術的利点の１つは、ドレイン拡張型
ｎチャネル電界効果トランジスタ４０７のドレイン４２
３がｎタンク４２２及び４２４と同時に生成されるとい
う点にある。このことは、必要とされるマスクの数を減
少させることによりプロセスを単純化させ、不必要な打
込み、エッチング、熱処理及び浄化（クリンアップ）段
階によるチップ２２への損傷を軽減する。図示されてい
る断面図の中に示されたおよその打込み境界が、全ての
熱処理の完了後に得られた境界であることに留意すべき
である。処理におけるこの早期段階で、境界はさほど深
くも広くもないが、その後の熱処理段階が半導体チップ
２２に対して行なわれるにつれて、例示された境界に近
づく。低圧ｎタイプの打込み段階３７３の後（図２
０）、パッド酸化物４２５が、以前にエッチングされた
部域内で成長させられる。次に窒化物マスク４１６が次
のプロセス段階の準備として高温リン酸エッチ内でスト
リップ（剥ぎ取り）される。ここで図２２を参照する
と、好ましいプロセス内のその後の段階が示されてい
る。このプロセス中直ぐ後に起こる段階は、図２０内の
高圧ｐ−タンク形成段階３７４に相応する。それぞれＥ
ＥＰＲＯＭセル４０６用の分離用タンク、ドレイン拡張
型ｎチャネル電界効果トランジスタ用のチャネル領域及
びＦＡＭＯＳ ＥＰＲＯＭセル４１２用のタンクとして
用いられる高圧ｐタンクは、フォトレジスト層（図示せ
ず）を用いてパターン化される。次に、約１．４×１０
１２イオン／ｃｍ２の用量、約４０ＫｅＶのエネルギー
で、ホウ素を用いて（ｐ−）インプラントが行なわれ
る。こうして高圧ｐタンク領域４２６、４２７、４２８
及び４２９が生成される。高圧ｐタンク４２６の打込み
は、図示されているように低圧ｎタンク４２３とのｐ／
ｎダイオード境界を変える。図２０の段階３７５に進む
と、次に低圧ｐ−タンクはフォトレジスト層４３０でパ
ターン化され、好ましくはホウ素を用いて約２．５×１
０１２イオン／ｃｍ２の用量、約４０ＫｅＶのエネルギ
ーでｐ−タイプのインプラントが行なわれる。この打込
みにより、低圧ｎチャネル電界効果トランジスタ４０３
用の低圧ｐタンク４３１、拡張型ドレインｐチャネルト
ランジスタ４０８のドレインとしての領域４３２、ラテ
ラルＤＭＯＳｎ−チャネルトランジスタ４０９のチャネ
ル領域としての領域４３３、そして垂直ＤＭＯＳｎ−チ
ャネル電力用トランジスタ１４７のチャネル領域として
の領域４３４が生成されることになる。次に、フォトレ
ジスト層４３０がストリップされる。ここで図２４を参
照すると、図２０の深い（ｐ＋）製造段階３７６に相応
するさらなるプロセス段階が示されている。フォトレジ
ストの層４３５は、ラテラルＤＭＯＳｎ−チャネルトラ
ンジスタ４０９及び垂直ＤＭＯＳｎ−チャネルトランジ
スタ４１０のための背面ゲートの製造に用いられた深い
（ｐ＋）インプラントの打込みのためのマスクとして、
パターン化される。このインプラントは好ましくはホウ
素で、約１×１０１２イオン／ｃｍ２の用量、約４０Ｋ
ｅＶのエネルギーで行なわれる。高圧ｐ−タンク、低圧
ｐ−タンク及び深い（ｐ＋）インプラントの後、約５０
０分間不活性雰囲気の下で約１１００℃で熱タンク励振
段階が行なわれる。深い（ｐ＋）インプラント段階は、
ラテラルＤＭＯＳｎチャネルトランジスタ４０９内に深
い（ｐ＋）背面ゲート領域４３６を、又垂直ＤＭＯＳｎ
−チャネルトランジスタ４１０の中心に深い（ｐ＋）背
面ゲート領域４３７を生み出す。次にフォトレジストの
層４３５がストリップされる。（ｐ−）タンク４３３及
び４３４は、それぞれ高圧ｎタンク４１９及び高圧ｎ−
タンク４２１の側縁辺部からかなりの余白を残すよう位
置づけられる。（ｐ−）タンク４３４は同様に、好まし
い実施態様において環状又はエンドレスの形をとる深い
（ｎ＋）拡散４２１からもかなり間隔どりされている。
深い（ｐ＋）打込み４３６及び４３７は好ましくは、そ
れぞれの（ｐ−）タンク４３３及び４３４の中でセンタ
リングされこれらのタンクの側縁辺部から内部に間隔ど
りされている。ここでこのプロセスは、図２０のプロセ
スダイヤグラムに示されているように、モート段階３７
７に入る。プロセスのこの部分は、一部図２４に示され
ている。過酸化水素を反応体として用いて約４００オン
グストロームの深さまで、モートパット酸化物暦（図示
せず）が、チップ２２の表面を横断して形成される。そ
の後、アンモニアとジクロロシランの組合せといったよ
うな窒化シリコン析出系を用いて８００℃の熱処理段階
で約１４００オングストロームの深さまで窒化物の層４
３８が形成される（層４３８は図２４において窒化物と
パッド酸化物を合わせて表わすもものとしてとることが
できる）。結果として得られた窒化物／酸化物のモート
層４３８は次にパターン化されプラズマエッチングされ
て、図示されているようなモートマスク４３８を残す。
モート窒化物／酸化物層４３８は、次に続くインプラン
ト及び局所化された酸化（ＬＯＣＯＳ）段階からの保護
としてｎ及びｐタンクの中央領域全体にわたって残され
る。図２０のチャネルストッパ段階３７８が次に行なわ
れる。これらのデバイスが（ｎ−）タンク内に形成され
たチップ２２上に製造されるためには、モート層４３８
が露出状態に残した部域内に、チャネルストッパドオパ
ントを打込まないことが望ましい。従って、チャネルス
トッパ領域の側縁辺部を多く構成するため、フォトレジ
スト暦４３９がパターン化される。例えば、約３×１０
１３イオン／ｃｍ２の用量、約３０ＫｅＶのエネルギで
ホウ素といった（ｐ）型ドオパントで、チャネルストッ
パインプラントを行なうことができる。こうして、図２
４においてプラス記号４４０で表わされているチャネル
ストッパ領域が生成されることになる。このチャネルス
トッパ領域４４０は、明確化のため、図２５〜２７に示
されている次に続く断面図からは省かれている。チャネ
ルストッパインプラントは、打込まれたチャネルストッ
パ領域４４０内の（ｐ）型にまで、（ｐ−）エピタキシ
ャル層４０１の導電率の型を増大するよう作用する。こ
うしてデバイス間の寄生トランジスタの形成が防がれ
る。次に、フォトレジスト層４３９はアッシングされチ
ップ２２の表面から清掃除去される。ここで図２５を参
照すると、図２０に示されているような高レベルのチャ
ネルストッパ段階３７８の下のさらなる段階が記されて
いる。次に、約９００℃で約９時間乃至１０時間過酸化
水素といった酸化用雰囲気の下で約７６００オングスト
ロームの厚みまで（図２１〜２７に示されている断面の
厚みは一定の比率で拡大縮小されていない）、局所化さ
れた酸化（ＬＯＣＯＳ）が行なわれる。この酸化は、図
２４に示されている窒化物／酸化物マスク４３８が開放
状態に残した部域の中で起こる。こうして、図１６ｅに
示されている分離用酸化物領域４４１が生成される。マ
スキング層４３８の酸化物部分は、２分間のフッ化水素
酸浸漬において除去され、層４３８の窒化物部分は約１
８５分間約１８５℃で高温リン酸溶液の中で除去され
る。クリンアップ段階の後、損傷を受けた材料を除去す
るため露出シリコン表面上に、ダミー酸化物層（図示せ
ず）が成長させられる。このダミー酸化物層はその後フ
ッ化水素酸の湿式エッチでストリップ（剥ぎとり）され
る。ひきつづき図２５を参照すると、プロセス内の次の
段階が示されている。これらの段階は、図２０に示され
ているような「ＦＡＭＯＳ浮動ゲート」段階３７９に相
応する。浮動ゲートなだれ金属酸化物半導体（ＦＡＭＯ
Ｓ）ＥＰＲＯＭセル１４９のため、ＥＰＲＯＭ浮動ゲー
ト酸化物層４４２が成長させられる。この酸化物層は、
約９００℃で酸素雰囲気の下で、約３５０オングストロ
ームの深さまで成長させられる。次に、例えば約６２５
℃で気体シリコンキャリヤとしてシランを用いて、約２
０００オングストロームの深さまで、チップ表面上に多
結晶シリコン（ポリ１）の第１の層４４３を析出させ
る。ポリ１層４４３は、約２０分間約９００℃でチップ
２２と窒素−酸素−ＰＯＣｌ３雰囲気にさらすことによ
りリンを用いてそれを導電性にするべくドーピングされ
る。次にポリ１層４４３はグレース−除去され、パター
ン化、エッチングを受けて、図２５に示されているよう
なＦＡＭＯＳ浮動ゲート４４３及びゲート酸化物４４２
を生成する。ゲート酸化物層４４２を形成しポリ１層４
４３を析出させる段階の間、ポリ１層はチップ２２（図
示せず）のその他の非アレイ部分の上に析出された。こ
のポリ１層４４３の析出、パターン化及びエッチングの
後、ポリ１層４４３の露出した表面の上に、約９５０℃
で酸素雰囲気の下で約１１０オングストロームの深さま
で中間レベル酸化物層が成長させられる。この後に続い
て、アンモニアとジクロロシランの雰囲気下で約８００
℃で深さ約２５０オングストロームまで中間レベル窒化
物層が成長させられる。図２５にはセル４１２について
単一層４４４として、組合された窒化物／酸化物サンド
イッチ構造が示されている。窒化物／酸化物の絶縁体層
４４４を形成する段階の後、ＦＡＭＯＳｎ−チャネルＥ
ＥＰＲＯＭセル４１２の全てについて層４４４をカバー
するのにフォトレジストの層（図示せず）が用いられ
る。しかしながら、窒化物層４４４の非アレイ部分は露
出された状態に残される。窒化物層４４４の非アレイ部
分は次にエッチングされ除去される。一旦図２０に視線
を戻してみると、次の高レベル段階は、高圧デバイスＶ
ｔ調整段階３８０である。この段階では、フォトレジス
ト層（図示せず）がチップ上に析出され、高圧ｎタンク
４１７、４１８、４１９、及び４２１を露出すべくパタ
ーン化される。これらのタンクには、ｐ−チャネルのし
きい電圧を約１ボルト変えるのに充分な濃度及びエネル
ギーでホウ素が打込まれる。フォトレジスト層（図示せ
ず）は次にストリップされる。第２のしきい電圧調整イ
ンプラントが、高圧ｐ−タンク構造４２７、４２８、４
２６及び４２９を用いてこれらのデバイスについて行な
われる。チップ２２上にフォトレジスト層（図示せず）
が一層析出され、これらの部域を選択的に露出しその他
全てをカバーするべくパターン化される。次に、しきい
電圧を約０．８５ボルト変えるためホウ素を用いて、ｎ
−チャネルＶｔ調整インプラントが行なわれる。高圧Ｖ
ｔ調整インプラントの後、酸素雰囲気下で約９００℃で
３２５乃至５００オングストロームの深さまでシリコン
の露出部分上に高圧ゲート酸化物層４４５が成長させら
れる。次の高位プロセス段階３８１（図２０）に内含さ
れているのは、低圧Ｖｔ調整インプラントである。図１
６ｅをひきつづき参照すると、一層のフォトレジスト層
（図示せず）がチップ２２の表面上に析出され、低圧タ
ンク４２２、４３１、４２７、４２３、４３２、４３３
及び４３４を露出すべくパターン化される。次に、その
とき低圧タンク部域上に存在する高圧ゲート酸化物層４
４５を通してホウ素のインプラントが行なわれる。この
打込み段階が行なわれた後、フォトレジストの同じパタ
ーン化された層を用いて、前述の低圧ｎ及びｐ−タンク
の表面からゲート酸化物層４４５がエッチングされる。
このエッチ段階の後、高圧タンク４１７、４２７、４２
８、４２６、４１８、４１９、４２１及び４２９上に
は、ゲート酸化物層４４５が残される。次に、フォトレ
ジストの古い層はストリップされ、エッチングで除去さ
れた高圧ゲート酸化物層４４５の代りに、電界効果トラ
ンジスタ４０２及び４０３の低圧タンク上に低圧ゲート
酸化物層４４６が成長させられる。低圧ゲート酸化物層
４４６は、酸素雰囲気での熱処理段階の下で約４３６オ
ングストロームの深さまで成長させられる。図２０に示
されているような次の高レベルプロセス段階は、チップ
２２上に製造されたＥＥＰＲＯＭセル４０６のためのト
ンネルダイオードの製造を含む段階３８２である。再び
図２５を参照すると、チップ２２の表面上にフォトレジ
スト層４４７が析出され、トンネルダイオードのための
打込み部域を構成すべくパターン化されている。次に、
（ｎ−）トンネル領域４４８を作り出すため打込まれる
べき部域の上にそのとき存在している酸化物層４４５を
通してリンのインプラントが行なわれる。トンネル領域
４４８上に存在している酸化物層４４５の一部分はその
ときエッチング半導体表面まで戻される。その後、フォ
トレジスト層４４７がストリップされる。次に、約８５
０℃で酸素雰囲気の下で約９０オングストロームの深さ
まで、露出表面上にトンネル酸化物層４４９が成長し戻
される。こうして、図２０に示されているような高レベ
ルのトンネルダイオード段階３８２は完了する。図２０
の次の高レベルプロセス段階３８３は、複数の導電性レ
ベル２ポリゲートの析出、ドーピング及び構成に関する
ものでる。図２６を参照すると、製造プロセス中のこれ
らの次の段階が示されている。多結晶シリコンの第２の
層（ポリ２）が、約４５００オングストロームの深さま
で析出される。これは、例えば約６２５℃で析出剤とし
てシランを用いて達成することができる。次にこのポリ
２層は、窒素と酸素が存在する中で約９００℃での熱処
理段階において例えばＰＯＣｌ３を用いて、導電性をも
たせるべくリンでドーピングされる。次にポリ２層は、
グレース除去される。表面を横切ってフォトレジスト層
（図示せず）が一層析出されパターン化される。次に、
第２のポリ層はエッチングを受け、以下のポリ２ゲート
を構成する：低圧ｐチャネルトランジスタゲート４５
０、低圧ｎチャネルトランジスタゲート４５１、ｐ−チ
ャネルＥＥＰＲＯＭトランジスタゲート４５２、ｎチャ
ネルＥＥＰＲＯＭトランジスタゲート４５３、ｎチャネ
ルＥＥＰＲＯＭ制御ゲート４５４、ＥＥＰＲＯＭ浮動ゲ
ート４５５、ドレイン拡張型ｎチャネルトランジスタゲ
ート２４０、ドレン拡張型ｐチャネルトランジスタゲー
ト４５７、環状又はエンドレスラテラルＤＭＯＳｎ−チ
ャネルトランジスタゲート４５８、環状又はエンドレス
垂直ＤＭＯＳｎチャネルトランジスタゲート４５９及び
ＦＡＭＯＳｎ−チャネル制御ゲート４６０（この最後の
ゲートはこの時点では部分的にしか構成されない）。こ
こで図２６を参照すると、統合された製造プロセスが例
示されている。一旦図２０に戻って見ると、図２７に示
されている次の段階は、ＥＰＲＯＭスタックエッチ段階
３８４、ソース／ドレイン製造段階３８５及びコンタク
ト段階３８６である。チップ２２の表面全体にわたり、
一層のフォトレジスト（図示せず）が析出され、ＥＰＲ
ＯＭ部域４１２内の第２のポリ層４６０の不要の部分を
露出すべくパターン化される。パターン化されたフォト
レジストは、ＥＰＲＯＭ浮動ゲート酸化物４４２、ＥＰ
ＲＯＭ浮動ゲート４４３、窒化物／酸化物サンドイッチ
層４４４及び第２のポリ制御ゲート４６０を含むスタッ
クを構成する。同じフォトレジストマスクを用いて、こ
れらの層は全て、図２７に示されているように「スタッ
ク」４４２、４４３、４４４及び４６０が生成されるま
で連続的にエッチングされる。その後、パターン化さた
フォトレジスト層は除去される。スタックエッチの後、
２０００オングストロームの厚みの酸化物層（図示せ
ず）がチップ２２上に析出され、異方的にエッチングし
て戻され側壁酸化物領域を生成する。垂直なレリーフを
もつ面の特徴における酸化物のもとの厚みが一般に酸化
物層の厚みより深いことから、領域４６１はエッチバッ
クから省かれる。エッチバックの後、キャップ酸化物の
３００オングストロームの層４６２が、ゲート４５０、
４５１、４５２、４５３、４５４、４５５、４５６、４
５７、４５８、４５９及び４６０の露出された表面を絶
縁する目的で、酸素雰囲気下で熱処理段階において成長
させられる。次に、フォトレジスト層（図示せず）がチ
ップ２２の表面全体に析出され、デバイス部域４０３、
４０５及び４０６を露出させるべくパターン化される。
デバイス部域４０７、４０８、４０９及び４１０の選択
された部分も同様に開放状態に残される。ＥＰＲＯＭデ
バイス部域４１２も同様に開いた状態に残される。次に
低圧拡散（ＬＤＤ）打込みが、約４．０×１０１４イオ
ン／ｃｍ２の用量、約８０ＫｅＶのエネルギーで、リン
といった易動ｎ型ドオパントを用いて行なわれる。こう
して、ソース／ドレイン領域４６３、４６４、４６５、
４６６、４６７及び４６８、ドレイン拡張型ｎチャネル
トランジスタ４０７のためのソース領域４６９、トラン
ジスタ４０７のドレインのためのコンタクト領域４７
０、ラテラルＤＭＯＳｎ−チャネルトランジスタ４０９
のためのドレインコンタクト領域４７１及び環状ソース
／ドレイン領域４７２、垂直ＤＭＯＳトランジスタ４１
０のための深い（ｎ＋）コンタクト領域４７３及び環状
ソース／ドレイン領域４７４、ショットキーダイオード
４１１のためのコンタクト領域４７５及びＦＡＭＯＳＥ
ＰＲＯＭセル４１２のためのソース／ドレイン領域４７
６及び４７７が作られる。同一部域へのＬＤＤインプラ
ントに続いて第２の（ｎ＋）ソース／ドレインインプラ
ントが行なわれ、これらの部域は（ｎ＋）にされる。こ
れは、約５×１０１５イオン／ｃｍ２の用量で約１２０
ＫｅＶの打込みエネルギーで砒素を用いて行なわれる。
その後、これら２つの打込みは、図示されている打込み
境界を得るべく、窒素雰囲気の下で約９００℃でアニー
ルされる。特に、（ｎ＋）４７２及び４７４内のリン・
ドオパントの一部は、ＬＤＭＯＳトランジスタ４０９及
びＶＤＭＯＳトランジスタ４１０についてそれぞれのゲ
ート酸化物４４５の下で部分的に拡散する。（ｎ＋）ソ
ース／ドレインのパターン化済みフォトレジスト層（図
示せず）はストリップされ、複数の（ｐ＋）ソース／ド
レイン領域を構成するようパターン化されているフォト
レジスト層（図示せず）と置換される。（ｐ＋）ソース
／ドレインインプラントは、約２×１０１５イオン／ｃ
ｍ２の用量、約２５ＫｅＶのエネルギーでホウ素を用い
て行なわれる。このインプラント段階は、それぞれ低圧
及びＥＥＰＲＯＭゲーティングｐチャネル電界効果トラ
ンジスタ４０２及び４０４のための（ｐ＋）ソース／ド
レイン領域４７８、４７９、４８０及び４８１；ドレイ
ン拡散型ｐチャネルトランジスタ４０８のためのソース
４８２及びドレインコンタクト領域４８３；及びそれぞ
れラテラルＤＭＯＳトランジスタ４０９及び垂直ＤＭＯ
Ｓトランジスタ４１０のための中央背面ゲートコンタク
ト領域４８４及び４８５を作り出す。以上に記した各段
階は、図２０のソース／ドレイン製造段階３８５に相応
する。このプロセスは次に「コンタクト」段階３８６へ
と進む。クリンアップ段階の後、ホウ素・リン・ケイ酸
ガラス（ＢＰＳＧ）が析出され高密度化される。デバイ
ス４０２−４１２の各々についてのコンタクト（図示せ
ず）のため、フォトレジスト層（図示せず）がパターン
化されエッチングされる。このＢＰＳＧは、ショットキ
ーダイオードデバイス部域４１１に関してのみ示されて
おり、そこで４８６という番号で表わされている。ショ
ットキーダイオード４１１のオリフィス４８７を含むコ
ンタクトオリフィスの連続的な湿式及びプラズマエッチ
ングのためのマスクとして、パターン化されたフォトレ
ジストが用いられる。もう１回のクリンアップ段階の
後、プラトニウムがショットキーダイオードオリフィス
４８７のみの中に析出され、シンターされてケイ化白金
層４８８を生成する。反応しなかった白金は除去れる。
次に、オリフィス４８７とその他のコンタクトオリフィ
ス（図示せず）の中で、チタン−タングステン合金とい
った耐火性金属が約３３００オングストロームの深さで
スパッタリングされる。この後、約６０００オングスト
ロームのアルミニウム−銅合金が続き、第１レベルのメ
タライゼーションを完成する。この第１の金属層（メタ
ル１）は次にパターン化され、エッチングされ、シンタ
される。金属１のコンタクトは、図１５ｇ（訳註：該当
図無し）の中で４８９という番号で表わされている；同
じ金属コンタクトが、デバイス４０２−４１２のさまざ
まなデバイス端子の各々に対して実施される。これらの
コンタクトのうちのいくつかは、図２７に示されている
断面平面内に実施され、その他のものは明確化のため省
かれた。残りのプロセス段階は、当業者にとって容易に
わかることであるため、図２７においていかなる構造に
よっても表わされていない。中間レベルの前縁体層が第
１レベルのメタライゼーション全体にわたり析出され、
バイアがパターン化されその中にエッチングされる。チ
タン−タングステン合金とアルミニウム−銅合金をスパ
ッタリングすることにより連続的に形成された第２の金
属層が次にパターン化されエッチングされる。チップ２
２の表面全体にわたって窒化物／酸化物層が析出され
る。この窒化物／酸化物層は保護膜を形成し、この保護
膜は、チップ２２の鉛パッド７６を露出するよう、パタ
ーン化されエッチングされる（図３参照）。次に図２０
の段階２９１で、ポストクリーンルーム段階が続いて行
なわれる。サイリスタの構造に適用される集積工程 図８〜１１に示されたサイリスタの物理的実施例に関連
して、集積工程を説明する。前述のように、（ｐ＋）基
板４００が形成され、（ｐ−）エピタキシャル４０１が
その上に成長する。次に、図２０の段階３７０におい
て、（ｎ＋）埋込み層２０２が、エピタキシャル成長に
よって加えられる。高圧ｎ−タンクの植込み段階３７１
（図２０）は、図８に示されているように、植込み領域
２００を生成する。（ｎ＋）深拡散領域２２９が段階３
７２において生成する。パッド酸化層４１５と窒化層４
１６がこれらの植込みを形成するために使用される。再
度、図９に関して、低圧（ｎ−）タンク植込みが、領域
２０９ａを生成するために使用される。次に、ホトレジ
ストの層４３０が、低圧ｐ−タンク２０９を図２０の段
階３７５において形成するために、パターン形成され、
エッチングされて、使用される。図８において、
（ｐ−）エピタキシャル層が、図２１に示されているよ
うに、エピタキシャル層４１４と同時に生成する。図２
３〜２５に対応する断面図は、図９とは明確な形で変わ
っていない。関心のある次の断面図は図２６に対応して
おり、従って、図１０として示されている。図２０に示
された段階３７７において、溝すなわち局部的酸化領域
２３１は、図２６に示されている酸化領域４４１と同時
に成長する。図２０の段階３８１において、低圧しきい
値調節植込み（示されていない）が、低圧ｐ−タンク領
域２０９の表面へ植込まれている。低圧しきい値調節植
込みはまた、低圧（ｎ−）タンク領域２０９ａに対して
も行われる。これに続いて、低圧ゲート酸化領域５００
が同じ高位の段階で成長する。ゲート１５８、１７６、
２２２は、図２０の段階３８３において、蒸着され、パ
ターン形成されて、エッチングされる。最後に再び図１
１に関し、（ｐ＋）領域１６０、１５６、１６８、１８
２が、図２０の段階３８５におけるソースとドレインの
植込みの前に、植込まれる。この植込み段階は、一部が
酸化アイランド２３１へ自己整合し、その残りの横方向
の周縁が、ホトレジスト（示されていない）の端部へ整
合している。次に、表面のソース／ドレイン及びコンタ
クト植込み１６３、２１２、１６６、１７０、１７４、
２１８、２２０、２２８が、ソース／ドレイン段階３８
５のときに植込まれる。素子を完成するその後の段階
は、図２０に列記されている通りであり、その説明は、
簡潔にするため省略する。縦形ＤＭＯＳトランジスタ 図２８は、縦形ＤＭＯＳトランジスタ４１０の詳細な断
面図である。前述のように、ソース／ドレイン領域４７
４は、燐のＬＤＤ（低密度拡散）植込みと砒素などの重
い（ｎ）形添加剤の（ｎ＋）植込みの受容部である。低
圧ｐ−タンク４３４は硼素などの添加剤により生成す
る。従来の技術により、ｐ−タンク４３４と等価の構造
体及びソース／ドレイン領域４７４は、多ゲート４５９
の横方向の内側縁へ自己整合し、また、側壁酸化領域４
６１により増大するように植込まれる。燐は非常に移動
性の高い添加物であるので、ソース／ドレイン領域４７
４は、硼素が形成する（ｐ−）チャネル領域４３４より
速い速度で、ゲート４７３の下を横方向へ拡散する傾向
があり、金属チャネルの長さ１１と１２を減少するか、
または、除去する。この問題を避けるため、ソース／ド
レイン領域４７４の添加剤の濃度は、最適値より十分に
小さく、すなわち、約１０１８イオン／ｃｍ３であると
見なされている。集積工程は、ポリゲート４５９を付加
する前に、低圧ｐ−タンク４３４を形成するので、ソー
ス／ドレイン領域内の添加剤濃度を、少なくとも１０
２０イオン／ｃｍ３程度に増加することが出来る。（ｎ
＋）領域４７４はポリゲート４５９へ自己整合するの
で、チャネル長１１と１２は、低圧ｐ−タンク４３４へ
の前記ポリゲートの整合によって決定される。ＬＤＭＯ
Ｓトランジスタ４０９の構造と利点も同様である。図２
９は、ＬＤＭＯＳトランジスタ４０９の平面図である。
溝酸化領域の境界４４１は、活性素子領域の回りの矩形
（額縁）境界線を形成している。高圧ｎ−タンクの境界
は、溝酸化領域４４１の内側に設定された矩形の境界線
４１９によって示されている。縦形ＤＭＯＳ構造体４１
０に関しては、深拡散領域が必要であり、この内側の限
界が、４２１ｂで仮想して示されている。これはまた、
深拡散コンタクト領域４７３の大体の境界でもある。図
２９は、（ｎ−）タンク４１９内に配置されたＬＤＭＯ
Ｓ又はＶＤＭＯＳ構造体の単一ストライプを示す。この
外側の長円形の線４５８ａは、ポリゲート４５８の外側
の限界を示す。ＬＤＭＯＳの場合、次の内側の線は、横
方向外側の（ｎ＋）ソース／ドレイン領域４７１の内側
境界を表しており、領域４７１は、溝酸化領域４４１の
内側境界線（４７１ａで示されている）からポリゲート
４５８の下の点（４７１ｂで示されている）へ伸長して
いる。ＶＤＭＯＳの場合、この外側のソース／ドレイン
の内側境界は、４２１ｂで示された深拡散領域の内側境
界で保持されている。内方へ一つの線を越えて表出して
いる次の限界は、金属１の導電体溝である。次に、内側
の環状（ｎ＋）ソース／ドレイン領域の外側境界線は、
４２７ａで表わされている。低圧ｐ−タンク４３３の外
側境界は、外側ソース／ドレイン領域４７１ｂの内側境
界と同じである。次の内方の境界は、環状ポリゲート４
５８の内側横方向の周縁４５８ｂである。深（ｐ＋）拡
散表面コンタクト領域４８４の外側横方向の周縁は、次
にある。深（ｐ＋）バックゲート３６の外側範囲は、こ
れから内方へ放射状にある。内方へ一つの線を越えて表
出している最後の限界は、（ｎ＋）ソース／ドレイン領
域４７２の内側の境界線４２７ｂである。ＬＤＭＯＳト
ランジスタ４０９の平面図の一部だけが示されている。
代表的な事例では、ポリゲートの外側周縁４５８ｂによ
って境界が定められているので、トランジスタ４０９
は、直径が約３２ミクロンであり、長さが５００〜１０
００ミクロンである。さらに、数個のこのようなストラ
イプを前記ｎ−タンク４１９内に配置し、並列に接続す
ることが出来る。同様に、これらの前記並列のストライ
プは、前記連続した環状深（ｎ＋）拡散領域３８３と、
縦形ＤＭＯＳトランジスタ構造の場合、前記（ｎ＋）埋
込み層４１３を共有することが出来る（参照：図２
８）。素子４０２〜４１２が、各素子を製作する集積工
程を示すために、事例として使用されたが、ほかの素子
もまた、同じ工程の流れを使用して、組み立てることが
出来る。次の一連の図面３０〜８０は、すべて、同様に
配列されている。例えば、図３０〜３６は、すべて、バ
ックゲート接続を加えて、図２１〜２８に示されたトラ
ンジスタ４０２に類似した低圧Ｐチャネル電界効果トラ
ンジスタ５０１を図示している。これらに関して、図３
０〜３５は、図２１〜２８にそれぞれ対応する断面図で
ある。図３６はトランジスタ５０１の平面図である。こ
のパターンは、ほかの素子に関して、図３７〜８０のう
ちの残りの図面全般に繰り返される。図３０〜８０を通
して、同じ文字は、可能な場合、図面２１〜２７に見ら
れる構造に相当する構造を示す。バックゲート制御電界効果トランジスタ 特に図３０に関して、共通して５０１で示され、バック
ゲート接続を有する低圧ｐ−チャネルトランジスタは、
図２１〜２８に示された素子と同じ工程の流れを通し
て、組み立てることが出来る。低圧ｎ−タンク４８８
は、タンク４２２と同時に植込まれる（図２１）。ホト
レジスト層４１６が、パターン形成され、低圧ｎ−タン
ク４８８用マスクとして使用された。図３１において、
ｎ−タンク４８８及び被覆酸化層４２５は、そのまま残
される。目新らしいことは、図２３に示された段階にお
いて素子領域５０１に少しも見られない。図３２におい
て、（ｎ−）タンク４８８及び酸化層４２５が、窒化／
酸化層４３８とパターン形成されたチャネル閉塞形成ホ
トレジスト層４３９との組合せにより、被覆される。次
に、この図面にプラス符号により示されているように、
ｐ−形チャネル閉塞領域４４０が植込まれる。図３３に
おいて、ホトレジスト層４３９を剥離した後、局部酸化
（ＬＯＣＯＳ）工程が行われて、分離している酸化領域
４４１が窒化／酸化層４３８（図３２）によって被覆さ
れずに残ったこれらの領域に生成する。高圧ゲート酸化
物（示されていない）がエッチングされ、また、低圧Ｖ
ｔ調節植込みが行われた後、ゲート酸化層４４６が、タ
ンク４８８の面に成長する。図３３は、トンネルダイオ
ード４４８（図２５）が植込まれた時の素子５０１の状
態を示しており、素子５０１の全体が、ホトレジスト層
４４７により被覆されて示されている。図３４に示され
ているように、ポリ２ゲート４８９は、蒸着され、ドー
プされ、パターン形成されて、エッチングされる。図３
５において、ゲート４８９は、側壁酸化領域４６１とキ
ャップ酸化物４６２とにより絶縁される。図２７に関し
て説明したＬＤＤ植込みは、（ｎ−）植込み領域５０４
を生成する。トランジスタ域５０１の残りの部分は、植
込み段階のホトレジストで被覆される。この直後に、段
階３８５（図２０）において発生する（ｎ＋）ソース／
ドレイン砒素植込みと同時に起こる（ｎ＋）植込みが続
く。これは、（ｎ＋）領域５０５を生成する。領域５０
４と５０３は、ｎ−タンク４８８へのバックゲート接続
として働く。図２７に関連して説明した（ｐ＋）ソース
／ドレイン植込み段階で、ソース／ドレイン領域５０６
と５０７は、トランジスタ４０２（図２７）の領域４７
８と４７９と同様な方法で生成される。図３６に関し
て、完成した素子５０１の平面図が示されている。低圧
ｎ−タンク４８８が、活性素子域を囲んでいる長方形の
実線により示されている。ソース／ドレイン植込みは、
５０６と５０７で示された点線の囲みにより示されてい
る。バックゲート接続領域５０４は、点線の境界線で取
り囲まれて、示されている。領域５０４の頭部、底部及
び左側の境界、領域５０６の頭部及び底部の境界、なら
びに、領域５０７の頭部、底部及び右側の境界が、溝酸
化層４４１の側縁によって形成されている。植込み５０
６と５０７は、ＬＯＣＯＳ酸化領域４４１の端部と、側
壁酸化物（図３５参照）によって増大した第２レベルの
ポリゲート４８９の周縁とに自己整合している。第２レ
ベルポリゲート４８９は、コンタクト５０９が第１レベ
ル金属から形成されているパッド５０８へ伸長してい
る。第１レベル金属はまた、コンタクト５１０を、トラ
ンジスタ５０１のバックゲート領域５０４、ソース／ド
レイン領域５０６及びソース／ドレイン領域５０７へ接
続するために使用される。図３７〜４３は、バックゲー
ト接続を有する低圧ｎ−チャネル電界効果トランジスタ
５１２製作の連続した段階を示す。図２１に示された工
程段階でバックゲート制御トランジスタ５１２となる素
子域では、留意すべきことは発生していない。図３７は
ｐ−タンク４３１が図２２において形成するときと同時
に行われる低圧ｐ−タンク５１３の植込みを示す。ｐ−
タンク５１３は、パターン形成されたホトレジストの層
４３０によって形成する。図３９において、窒化／酸化
層４３８は、チャネル閉塞４４０の植込み用マスクとし
て、それ自身で使用され、これは、ほかの図面では示さ
れていない。分離酸化領域４４１は、窒化／酸化層４４
１は、図４０において、窒化／酸化層４３８（図３７）
により被覆されずに残されたこれらの領域において成長
する。高圧ゲート酸化物４４５（図１８ａ）に示されて
いない）は、タンク５１３の表面に成長する。タンク５
１３は、高圧Ｖｔ調節植込みから分離して被覆される
が、低圧Ｖｔ調節植込みを受容するためにパターン形成
される。次に、清浄段階後に、ゲート酸化層４４６が成
長する。図が示すように、素子域５１２は、ＥＥＰＲＯ
Ｍトンネルダイオード植込み段階において、ホトレジス
ト層４４７によって被覆される。図４１において、多結
晶シリコンゲート５１４が蒸着され、ドープされ、パタ
ーン形成されて、エッチングされる。このゲート５１４
は、図４２において加えられた側壁酸化領域４６１とキ
ャップ酸化領域４６２とを有する。ゲート／側壁酸化構
造体５１４と４６１は、１対の（ｎ）植込みに部分的に
自己整合するために使用される。すなわち、ソース／ド
レイン領域５１５とソース／ドレイン領域５１６とを形
成する低密度（ｎ−）植込みは、燐により行われ、領域
３３０と３３１とを形成する高密度植え込みは、砒素に
より行われる。製作工程が終了すると、領域５１５と５
１６は拡散してゲート５１４の下に伸長し、領域３３０
と３３１を形成する砒素は、さらに多く所定の位置に残
る。最後に、領域３３２が、パターン形成され、
（ｐ＋）ソース／ドレイン植込み段階で硼素が植込まれ
て、（ｐ−）タンク５１３へのバックゲートの接続が形
成する。図４３は低圧ｎ−チャネルトランジスタ５１２
の平面図である。ｐ−タンク境界は５１３で示されてい
る。ソース／ドレイン領域５１５と５１６は、分離ＬＯ
ＣＯＳ酸化領域４４１によって、二つの側（領域５１５
に関し）、または三つの側（領域５１６に関し）に形成
されている。植込み５１５、５１６、５１７及び５１８
（後の二つの領域に関して図４２参照、この領域は簡潔
にするため図４３では省略されている）は、ゲート５１
４と付属の側壁酸化領域４６１（図４３に示されていな
い）とに自己整合している。バックゲート拡散領域５１
９は、その左側でＬＯＣＯＳ酸化領域４４１へ自己整合
している。その右側は、ホトレジストを使用して形成さ
れている。ポリ２ゲート５１４は、パッド５２０へ伸長
し、コンタクト５２１は、第１金属層（示されていな
い）からそれへ形成されている。第１金属層の導電体も
また、対応するコンタクト５２２を経て、バックゲート
接続５１９及びソース／ドレイン領域５１５と５１６へ
接続している。図４４〜５０に関して、１８ボルトバッ
クゲート制御ＮＭＯＳ電界効果トランジスタ５２４を説
明する。トランジスタ５２４は、高圧ＮＭＯＳトランジ
スタ４０４と似ており、どちらもＥＥＰＲＯＭアレイへ
の消去電圧またはプログラミング電圧のゲート制御に関
連して、使用することが出来る。主要な一連の図面のう
ち図２１に対応する図４４は、高圧ｎ−タンク４１７、
４１８、４１９及び４２１が形成されると同時に形成さ
れる高圧ｎ−タンク５２５の生成を示している。素子域
５２４の周囲の部分は、図２１の低圧ｎ−タンクの形成
を通して、窒化層４１６により被覆され、タンク５２５
は、ホトレジストの層（示されていない）により被覆さ
れる。図４５により一部分が示されているように、図２
２と２３により示された段階において、工程段階は素子
域５２４で行われていない。図４６に関して、タンク５
２５は、窒化／酸化層４３８により部分的に被覆され、
マスクは、パターン形成されたホトレジスト層４３９に
よって完成する。このホトレジスト層４３９は、４４０
に“＋”符号で示されたチャネル閉塞領域の植込みのた
めに使用される。簡潔にするため、チャネル閉塞領域４
４０は、この一連のほかの図面から省略されている。図
４７において、分離しているか、または溝状の酸化領域
４４１が、窒化／酸化層４３８（図４６参照）によって
露出されて残された半導体のこれらの部分に、選択して
成長する。タンク５２５は、高圧Ｖｔ調節植込みを受け
入れるために、露出して残っている。その後、高圧ゲー
ト酸化層４４５は、約５００オングストロームの深さま
で成長する。図４８において、第２多結晶シリコン層
が、蒸着され、ドープされ、パターン形成され、エッチ
ングされて、導電性ゲート５２６を生成する。図４９に
おいて、キャップ酸化層４６２のように、側壁酸化領域
４６１が付加される。キャップ酸化領域４６２の形成の
後、タンク接続領域５２７が（ｎ−）低密度拡散植込み
段階で、燐の植込みにより形成する。同じマスクが、
（ｎ＋）領域５２８を形成する砒素植込みのために使用
される。ソース／ドレイン領域５２９と５３０は、（ｐ
＋）ソース／ドレイン植込み段階の間に形成され、ゲー
ト５２６へ自己整合される。図５０において、素子５２
４の平面図が示されている。素子５２４の図面表示は、
図３６と４３において示している表示と同じように見え
るが、このトランジスタ５２４は、そのチャネルにかか
る１８ボルトのＶｄｄを操作するものとされているの
で、寸法的に差がある。ｎ−タンクの境界線５２５は、
図３６と４３に示されたタンク境界線より大きく、深い
領域を囲んでいる。溝酸化領域４４１の突出部分は一層
広く、ゲート５２６もより広い。ゲート５２６はパッド
５３１へ伸長しており、これは適切なコンタクト５３２
によって第１金属導電体へ接続している。前述のよう
に、ソース／ドレイン領域５２９は、その頭部側と底部
側を分離しているＬＯＣＯＳ酸化層４４１により、その
左側をホトレジストにより、その右側を浮遊ゲート５２
６とそれに付属する側壁酸化領域４６１（図４９参照）
とによって、形成されている。ソース／ドレイン領域５
３０は、その側方のうちの三つを分離酸化領域４４１の
端部により、その左側を側壁酸化ゲート５２６によっ
て、自己整合されている。バックゲート接続領域５２７
は、三つの側方を酸化領域４４１により、その右側をパ
ターン形成のホトレジストによって、形成さる。適切な
コンタクト５３３が、各金属の一つの導電体（示されて
いない）と領域５２７、５２９及び５３０との間に形成
される。図５１〜５７に関して、１８ボルトのバックゲ
ート制御ＮＭＯＳ電界効果トランジスタ５３４の連続し
た製造段階が示されている。電界効果トランジスタ５３
４は、図２１〜２７に示されたｎ−チャネルＦＥＴ４０
５と似ている。この１８ボルトトランジスタは、セル４
０６（図２７参照）より構成されているようなＥＥＰＲ
ＯＭセル・アレイへの高圧のゲート制御に有用である。
図２１が提示される時点では、タンクはまだ素子域５３
４に形成されていなかった。図５１において、高圧ｐ−
タンクが形成された。低圧ｐ−タンクの植込みをチップ
２２のどこかに行うために、酸化層４１５とホトレジス
ト層４３０が、この時点でタンク５３５を被覆する。図
５２において、深い（ｐ＋）バックゲート領域４３７が
縦形ＤＭＯＳトランジスタ４１０（図２３参照）に対し
植込まれるように、高圧ｐ−タンク５３５は、酸化層４
２５とほかのホトレジスト層４３５により被覆されたま
まである。図５３において、パターン形成されエッチン
グされた窒化／酸化層４３８は、プラス符号により図５
３に示されているが、一連のこの図面には示されていな
い（ｐ＋）チャネル閉塞領域４４０の限界を形成するた
めに、それ自身により使用される。分離酸化領域４４１
は、図５４において、窒化／酸化層４３８（図５３参
照）により被覆されずに残されたエピタキシャル層の表
面のこれらの領域に成長する。この窒化／酸化層４３８
を剥離した後、高圧Ｖｔ調節植込みがタンク５３５で行
われ、これに続いて、高圧ゲート酸化層４４５の５００
オングストロームの成長が行われる。その後付加された
ホトレジスト層４４７は、トンネルダイオード植込み領
域４４８（図２５）を除いて、チップ全表面を被覆す
る。第２レベル多重層が、図５５において、蒸着、ドー
プ及びエッチングされて、導電性ゲート５３６を生成す
る。図５６において、側壁酸化領域４６１とキャップ酸
化層４６２が、ゲート５３６へ付加される。次に、比較
的軽濃度の燐が植込まれて、その後のアニーリング処理
の後にゲート酸化領域５３６の下に横方向へ拡散する
（ｎ−）領域５３７と５３８を形成する。砒素植込み
が、（ｎ−）植込み５３７と５３８とに使用されたと同
じマスクにより、（ｎ＋）領域５３９と５４０を生成す
るために使用される。最後に、（ｐ＋）ソースとドレイ
ンの植込み中に、ホトレジストにより一部分が形成され
また分離酸化領域４４１の端部へ部分的に自己整合され
るように、ｐ−タンク・コンタクト領域５４１が植込ま
れる。図５７に示された概略平面図において、ｐ−タン
ク５３５の横方向の限界が、四角形の実線で示されてい
る。フィールド酸化領域４４１は、低圧素子より比較的
に広い境界を形成している。同様に、ポリゲート５３６
はさらに広い。これは、大きい電圧を操作するに十分な
広いチャネルを形成し、ソース／ドレイン領域５３７と
５３８との間のパンチスルーを防止するためである。ソ
ース／ドレイン領域５３８は、三方を溝酸化領域４４１
により、残りの側方をゲート５３６によって境界形成さ
れている。ソース／ドレイン領域５３７は、頭部側と底
部側を溝酸化領域４４１により、その右側をゲート５３
６により、その左側をパターン形成されたホトレジスト
によって境界形成される。バックゲート接続領域５４１
は、三方を分離酸化領域４４１により、その右側をパタ
ーン形成されたホトレジストによって形成される。適切
なコンタクト５４２が、対応する金属１の電路（示され
ていない）へ、バックゲート接続領域５４１、ソース／
ドレイン領域５３７、ソース／ドレイン領域５３８から
接続している。ゲート５３６は、パッド５４３へ伸長し
ており、このパッドへ金属コンタクトが接続している。横形ＤＭＯＳ電界効果トランジスタ 次に、図５８〜６４に関して、横形拡散ソース／ドレイ
ンｎ−チャネル金属酸化膜半導体（ＬＤＭＯＳ）電界効
果トランジスタ５４６の一連の製造段階が示されてお
り、これらの段階は、ここに示された工程に統合されて
いる。横形ＤＭＯＳトランジスタ５４６には、最初に、
図２１の高圧ｎ−タンク４１９と同時に形成される高圧
ｎ−タンク５４７が形成される。低圧ｎ−タンクが植込
まれている間に、ｎ−タンク５４７は酸化層４２５によ
りマスクされ、素子域５４６の周辺部は窒化層４１６に
より被覆される。ホトレジスト（示されていない）は、
このときに中央タンク領域を被覆する。図５９に関して
説明すると、ホトレジストの層４３０はパターン形成さ
れ、次に、ほかの低圧ｐ−タンク４３１〜４３４（図２
２参照）が植込まれるときに、低圧ｐ−タンク５４８が
植込まれる。次に、ホトレジストの層４３０が剥離さ
れ、深（ｐ＋）拡散領域５４９は、図６０に示されてい
るように、ホトレジストのパターン層４３５により形成
されて植込まれる。図６１において、ホトレジスト層４
３９に関連する窒化／酸化の層４３８は、窒化閉塞領域
４４０用のマスクを形成するために使用される。次に、
ホトレジスト層４３９が剥離され、局部酸化領域４４１
が、パターン形成されまたエッチングされた窒化／酸化
マスク４３８により被覆されない素子域のこれらの領域
（図６１と６２参照）に成長する。次に、窒化／酸化層
４３８と酸化層４１５が除去される。次に、高圧Ｖｔ調
節植込みがタンク５４７へ植込まれる。さらに、高圧ゲ
ート酸化層４４５が、約５００オングストロームの深さ
へ成長する。低圧Ｖｔ調節植込みが植込まれまた低圧ゲ
ート酸化層４４６（図２５参照）が成長するときに、素
子５４６を被覆するために使用される。ホトレジスト層
４４７は、トンネルダイオード４４８を形成するために
パターン形成され、これが発生するときに、素子域５４
６の上にそのまま残される。トンネルダイオードの植込
み段階の後に、図６３によって示された工程段階に到達
する。図６３は、多重２層がどのように、蒸着、ドー
プ、パターン形成及びエッチングされて、ゲート５５０
をゲート酸化層４４５の表面に生成するかを示してい
る。図６４において、側壁酸化領域４６１が、多結晶シ
リコンのゲート５５０の横方向周縁に形成され、キャッ
プ酸化領域４６２が、前記ゲート５５０の露出頭部に成
長する。ホトレジスト層（示されていない）は、ゲート
５５０またはＬＯＣＯＳ酸化領域４４１の端部により形
成されないソース／ドレイン植込み領域５５１及び５５
２を形成するために使用される。次に、燐による軽度の
ドープ拡散が、（ｎ−）領域５５１及び５５２を生成す
るために植込まれる。これらは、次のアニーリング中
に、最初の植込み限界から示されているように、横方向
及び下方に拡散する。次の砒素の植込みは、同じソース
／ドレイン植込みマスクを使用して、領域５５３及び５
５４を生成するために使用される。ｐ−形ソース／ドレ
イン植込み段階を通して、ホトレジスト層（示されてい
ない）がパターン形成されて、植込まれた（ｐ＋）バッ
クゲート接続領域５５５の一つの端部を形成する。ＬＤ
ＭＯＳトランジスタ５４６の概略平面図が、図６５に示
されている。ｎ−タンク５４７の植込みの範囲は長方形
の実線により示されている。ｐ−タンク５４８の植込み
マスク範囲は、点線により示されている。この植込みマ
スク５４８は、活性素子域の溝を形成しているＬＯＣＯ
Ｓ酸化領域４４１の端部の下に伸長している。深
（ｐ＋）拡散領域５４９は、ｐ−タンク５４８の植込み
領域の左部分を占有している。ソース／ドレイン領域５
５１は、その左側をパターン形成のホトレジスト層（示
されていない）により、その頭部側と底部側を溝酸化領
域４４１により、及び、側壁酸化領域４６１（図６５に
示されていない）に付随するように、その右側を多重２
ゲート５５０によって、形成される。ソース／ドレイン
領域５５２は、三方を溝酸化領域４４１により、その左
側をパターン形成のホトレジスト層により形成される。
ポリゲート５５０はパッド５５６へ伸長し、コンタクト
５５７は第１金属レベル（示されていない）からパッド
５５６へ接続している。適切なコンタクト５５８は、領
域５５５、５５１及び５５２から各第１レベル金属線路
（示されていない）へ接続している。縦形ＮＰＮバイポーラトランジスタ 次に、図６６〜７０に関して、一連の大きく拡大した断
面図は、ここで説明されている集積工程中に製作される
縦形ＮＰＮバイポーラトランジスタ５０６の製作段階を
示している。図６６において、ほかの高圧ｎ−タンク
（図２１参照）と同時に形成される（ｎ−）タンク５６
１が示されている。図６６により表される時期の初め
に、酸化層４２１とホトレジスト層（示されていない）
は、ｎ−タンク領域５６１を被覆する。窒化層４１６
は、タンク５６１の植込みを行うため、パターン形成さ
れ、エッチングされる。窒化層４１６は、この時点で、
低圧ｎ−タンク植込み段階のためにパターン形成されま
たエッチングされる（図２１参照）。ホトレジスト層
（示されていない）は、このときに素子域５６０を被覆
する。図６６に戻り、低圧ｐ−タンク４３１、４３２、
４３３及び４３４の植込みと共に同時に行われる
（ｐ−）タンク５６２の植込みのために、蒸着されまた
パターン形成される。高圧ｎ−タンク５６１は、ＮＰＮ
トランジスタ５６０のコレクタを形成し、ｐ−タンク５
６２はそのベースを形成する。次に、図６８はこの一連
の段階のなかにあり、重要なことが、図２３が示す集積
された製作工程中にこの素子５６０に起っていない。チ
ャネル閉塞植込みが植込まれ、図６８にプラス符号によ
り示されているが、この一連の図面にはほかに示されて
いないチャネル閉塞４４０を形成するように、窒化／酸
化層４３８とホトレジスト層４３９が、ｎ−タンク５６
１をマスクするために使用される。トランジスタ５６０
に影響を与える次の製作段階が、図２６により示された
時点で行われ、図６９に示されている。このときに、局
部的酸化が、ＬＯＣＯＳ酸化領域４４１を、窒化／酸化
マスク４３８により露出して残されたタンク５６１と５
６２の表面に形成するために使用される。酸化領域４４
１が、ベース、エミッタ及びコレクタのコンタクト領域
の自己整合のために、使用されており、図７０に示され
ている。チップ２２のほかの所で行われているＬＤＤ
（ｎ−）ソース／ドレイン植込み段階において、コレク
タコンタクト領域５６３及びエミッタ５６４が、燐を使
用して植込まれる。この直後に、（ｎ＋）領域５６５と
５６６を生成するために、砒素の植込みが続いて行われ
る。次に、チップ２２のほかの所で行われているｐ−形
ソース／ドレイン植込み段階において、（ｐ＋）領域５
６７が、硼素を使用して行われる。縦形ＮＰＮバイポー
ラトランジスタ５６０の平面図が、図７１に示されてい
る。高圧ｎ−タンクマスク範囲が長方形の実線５６１に
より示され、ｐ−タンク５６２の対応する範囲が、点線
により示されている。コレクタ・コンタクト領域５６
３、エミッタ５６４及びベース・コンタクト領域５６７
が、ＬＯＣＯＳ酸化領域４４１の側方の端部により形成
される。各金属の一つの導電体（示されていない）へ接
続するため、適切なコンタクト５６８が、コレクタ・コ
ンタクト領域５６３、エミッタ５６４及びベースへそれ
ぞれ接続している。ゲート酸化物応力低減の高圧ＦＥＴ 図７２及び図７３〜７７は、本発明の統合工程により製
作された高圧ｐ−チャネル電界効果トランジスタの非常
に拡大された断面図である。一般に５７０で示されたこ
のトランジスタは、以降に一層詳細に説明するように、
ゲート酸化物の応力を低減している。図２２に示されて
いる製作工程の対応する段階において、特に重要なこと
が、チップ２２のこの領域で発生しない。図７２に示さ
れているように、低圧ｎ−タンク５７１は、図２１に示
された低圧ｎ−タンク４２２、４２３及び４２４のよう
に、素子域５７０内で同時に、また同じ添加剤で製作さ
れている。このときまでに、図７３により示された段階
に到達し、高圧ｐ−タンク５７２が、ｎ−タンクを囲む
ために、素子域５７０へ植込まれる。ｐ−タンクは、形
成された（ｐ−）エピタキシャル層４６２と同じ導電性
型式であるので、層４０１内に深く位置するｐ−タンク
５７２の境界は不明確であり、点線により示されてい
る。これは、統合工程で製作されるすべてのタンクの場
合のように、添加剤がエピタキシャル層の表面から移動
すると、添加剤の濃度が低下する場合に起る。ｐ−タン
ク５７２の深さは、ｎ−タンクの深さより幾分大きい。
図７３は、酸化層４１５と４２５、及びホトレジスト層
４３５によりそれぞれ被覆されたｎ−タンク５７１及び
ｐ−タンク５７２を示す。ホトレジスト層４３５は、パ
ターン形成されて、チップ２２のほかのどこかに深い
（ｐ＋）拡散領域を形成する。次に、図７４に関し、パ
ターン形成及びエッチングされた窒化／酸化層４３８
が、パターン形成のホトレジスト層４３９に関連して、
図７４内であるがこの一連の図面のどこかではなく、プ
ラス符号により示された、（ｐ）チャネル閉塞領域４４
０の植込みを形成する。次に、ホトレジスト層４３９が
剥離され、ＬＯＣＯＳ酸化領域４４１と５７３（図７
５）が、窒化／酸化層４３８により露出して残された素
子域５７０のこれらの領域に成長する。領域５７３は、
窒化／酸化層４３８に向っているがそのなかに位置して
いることが好ましく、次に、酸化層４１５と４２５が除
去される。高圧ゲート酸化層４４５が、局部酸化領域４
４１と５７３によって被覆されていないタンク５７１と
５７２のこれらの領域に、約５００オングストロームの
深さまで成長する。高圧ゲート酸化層４４５の蒸着に続
いて、高圧ｎタンクＶｔ調節植込みが行われる。次に、
図７６に関して、多重２層が、導電性ゲート５７４を残
すため、蒸着、ドープ、パターン形成される。ゲート５
７４は、一部が溝酸化領域５７３の上に、一部が酸化領
域５７３の左側に接したゲート酸化領域４４５に配置さ
れる。図７７に関して、側壁酸化領域４６１はゲート５
７３の横側に形成され、キャップ酸化領域４６２はその
上部表面に形成される。次に、低密度拡散（ｎ−）植込
みがパターン形成され、燐が植込まれ、最後に、ソース
／ドレイン領域５７５と５７６を生成するために拡散す
る。同じパターンのホトレジストマスクを使用して、領
域５７７と５７８が砒素植込みにより生成する。（ｐ）
型ソース／ドレイン植込みが、（ｐ＋）バックゲート接
続領域５７９を生成するために、ホトレジストのパター
ン層と共に使用される。図７８は、ゲート酸化物応力が
低下したｐ−チャネル電界効果トランジスタ５７０の平
面図である。バックゲート接続領域５７９の頭部、底部
及び左側は、溝酸化領域４４１の側端部へ自己整合され
ている。バックゲート接続領域５７９の右側は、パター
ン形成のホトレジスト（示されていない）の層により形
成され、パターン形成のホトレジストのほかの層は、ソ
ース／ドレイン領域５７５の左端部を形成するために使
用される。ソース／ドレイン５７５の頭部と底部の端
は、溝酸化領域４４１の各端部へ自己整合され、その右
端部は、ゲート５７３の最も近い側の側壁酸化領域４６
１（図７７参照）へ自己整合されている。ソース／ドレ
イン領域５７６は、溝酸化領域４４１と５７３の側端部
により完全に自己整合される。図７７と７８に関し、Ｌ
ＯＣＯＳ酸化領域５７３は、ゲート酸化物破壊の問題を
防止するため、導電性ゲート５７４のドレイン端部の下
に位置している。最も標準の薄い酸化物を破断するに十
分に高い電圧が、ゲート５７４から（ｎ＋）ドレイン領
域５７８へ出現する。酸化領域５７３を包含すると、こ
の問題は解消する。ゲート５７４は、コンタクトパッド
５８０を含むように伸長しており、このパッドへ、コン
タクト５８１が形成されている。コンタクト５８２は、
領域５７９、５７５及び５７６へ形成されている。次
に、図７９と８０に関し、ゲート絶縁体の応力が低下し
ている高圧パワー電界効果トランジスタのほかの実施例
が示されている。図２１〜２６に対応する工程段階は、
図７２及び図７３〜７７において行われる段階の点から
見てそのまま続いているので、省略されている。図７９
において、大部分完成した電界効果トランジスタ５８４
の拡大断面図が示されている。トランジスタ５７０のよ
うに（図７７参照）、低圧ｎ−タンク５８５が植込ま
れ、引き続いて、高圧ｐ−タンク５８６が植込まれる。
局部酸化領域４４１は、活性素子域５８４の溝を形成し
ている。高圧ゲート酸化領域４４５及びＶｔ調節植込み
が成長した後、一般に５８７で示されたゲートを形成す
る多重２層が蒸着される。しかし、ゲート５８７の部分
５８８が燐添加剤を受容しないように、ゲート５８７の
ブランケット・ドーピングの代りに、部分５８８は、パ
ターン形成ホトレジストなどのマスクで被覆される。ゲ
ート５８７の残りの部分５８９は、ＰＯＣｌ３添加段階
において燐を受容する。次に、ゲート５８７がエッチン
グ段階で形成される。ゲート５８７のほかの形成法は、
ＰＯＣｌ３ポリドーピング段階においてゲート５８７を
完全に被覆し、その代りに（ｎ＋）ソース／ドレイン植
込み段階でゲート５８７をドーピングすることである。
このほかの実施例のもとで、（ｎ＋）ソース／ドレイン
マスクは、ポリゲート５８７の部分５８８を被覆するた
めに伸長し、燐と砒素の添加剤へ部分５８９を露出した
まま残す。本来の、すなわち、ドープされない部分５８
８は、絶縁体として働く。ゲート５８７の製作中に、あ
るいはその完成後に、（ｎ）型ソース／ドレイン領域５
９０と５９１は、エピタキシャル層４０１へ植込まれ
る。この段階の形成に使用されるマスクは、ソース領域
５９０の最後に生成する左端部の位置を制御する。ドレ
イン領域５９１は、溝酸化領域４４１及び側壁酸化領域
４６１の端部へ自己整合されるか、あるいは、ドレイン
領域５９１は、パターン形成のホトレジストの適切な層
によりゲート５８７から間隔をおいて離れている。図７
９は、ゲート５８７から間隔をおいて離れたソース／ド
レイン植込み５９１を示し、図８０の平面図は、ゲート
５８７へ自己整合した植込み５９１を示している。植込
み５９０と５９１は、燐によって行われ、その原子は、
次の加熱段階のもとで、かなりの量が植込みの最初の場
所から横方向と垂直方向に拡散する。燐の植込み５９０
と５９１に続いて、砒素の植込み５９２と５９３が行わ
れ、対応する（ｎ＋）領域を生成する。砒素イオンは、
燐イオンほど移動性ではなく、（ｎ＋）ソースとドレイ
ンの領域に徐々に移動する。次のマスクは、バックゲー
ト接続部としてｐ−タンク５８６を接触させるために使
用される（ｐ＋）領域を形成するために使用される。図
８０は素子５８４の平面図であり、図７９は、図８０の
２４ｇ−２４ｇにほぼ沿った断面図である。溝酸化領域
４４１は、バックゲート接続領域５９４の上側、下側及
び左側と、ソース領域５９０の上側及び下側と、ドレイ
ン領域５９１の上側、下側及び右側とを形成するために
使用される。図７７と７８に示された対応する素子５７
０と異なって、厚い酸化領域はゲート５８７の下にはな
い。ゲート５８７のドープされた部分５８９はパッド５
９５へ伸長しており、ドープ部分５８９は第１金属から
特定のコンタクト５９６を経て接触している。コンタク
ト５９７は、トランジスタ５８４の端子を素子への外部
接続点へ接続するために形成されている。図７９へ一時
戻り、本来のポリゲート領域５８８が絶縁体として働く
ので、その電位は、ゲート／ドレインの電位が変化する
と、変化する。ゲート酸化層４４５の領域５９８は、標
準（ドープされたゲート）トランジスタ内のゲート酸化
物を通常では破壊する高い電界を有することが出来る。
しかし、ドープされないゲート部５８８は、ドレイン５
９１へ容量的にのみ接続し、またドープされたゲート部
５８９へ高抵抗の接触を有するので、前記ゲート部５８
９において受ける電圧は、酸化層破壊電圧より低いに違
いない。フィールドゲート領域５７３（図７７参照）の
代りにドープされないゲート部５８８を設定することに
より、トランジスタ５８４により使用される領域は小さ
くなり、従って、チップ２２の面積当りのパワー効率が
高くなる。さらに、薄い酸化領域４４５がゲート５８７
の全体の下に形成されるので、トランジスタ５８４の利
得あるいは相互コンダクタンスは高い。時には自動車電
源装置で受ける６０ボルトの過渡電圧に耐えることはさ
らに可能であるので、トランジスタ５８４は、１２ボル
トのバッテリ電圧を直接受ける電圧調整器７８またはほ
かのマイクロ制御器の構成要素内のトランジスタとし
て、自動車用マイクロ制御器に特に有用である。図８１
と８２に関して、一般に６００で示された、ほかの絶縁
された電界効果トランジスタが示されており、トランジ
スタ６００は、図７２と図７５〜７８に示されたトラン
ジスタと幾分似ている。トランジスタ６００は、電界効
果トランジスタ５７０のｐ−チャネル型である。図２１
〜２６に対応する断面図は、図７２と図７３〜７６によ
く似ているので、省略されている。図８１に示された、
大きく拡大された断面図は図２７に対応し、図８２は同
じセルの平面図であり、図８１は図８２の線２５ｇ−２
５ｇにほぼ沿った断面図である。図７２と図７３〜７８
に示されたセル５７０のように、このセル６００のゲー
ト絶縁体４４５は、電圧が印加されると、低減した応力
を受けるので、普通、自動車電気系統で受けるように、
電界効果トランジスタ６００は、６０ボルト過渡に対し
高められた耐性を有する。高圧ｎ−タンクが植込まれて
いる間に、高圧ｎ−タンク６０２が、素子域６００に植
込まれる。これに続いて、順次、中心から少し偏位した
高圧ｎ−タンク６０２の領域を占有するために、低圧ｐ
−タンク６０４の植込みが行われる。高圧ｎ−タンク６
０２は、高圧Ｖｔ調節植込み（示されていない）を受け
る。これは、この調節植込みが、チップ２２のほかの高
圧ｎ−タンクに行われる同じときに行われる。固有のチ
ャネル閉塞領域（示されていない）が、ｎ−タンク６０
２の周辺部に植込まれる。窒化／酸化マスク４３８（例
えば、図７４参照）が、タンク６０２と６０４内の中心
領域を露出して残すように、パターン形成され、エッチ
ングされる。局部酸化段階がその後行われるとき（図２
５と７５参照）、比較的厚い中心酸化領域６０６が、溝
酸化領域４４１が成長すると同じときに成長し、
（ｐ−）タンク６０４境界の右の方に位置していること
が好ましい。高圧ゲート酸化層４４５が、タンク６０２
と６０４の残りの露出した表面に成長する。次に、示さ
れている導電性ゲート構造体６０８を残すように、導電
性ポリ２ゲート６０８は、蒸着、ドープ、パターン形
成、エッチングが行われる。導電性ゲート６０８は、酸
化アイランド６０６の側縁６０９を横断し、十分な距離
を置いてその上面に伸長している。この導電性ゲート６
０８のほかのかなりの部分が（ｐ−）タンク６０４の最
左側の縁を越え、タンク６０２を横切って成長する。側
壁酸化領域４６１及びキャップ酸化領域４６２が、前述
のように、統合工程中に製作されたほかの素子に対し加
えられる。（ｎ＋）ソース／ドレイン領域の植込み中
に、ホトレジスト層（示されていない）が、低密度（ｎ
−）拡散領域６１２の右側の植込み境界を形成するため
に使用されるが、この場合、燐によって植込むことが好
ましい。これに続いて、砒素の（ｎ＋）植込み６１０が
行われる。領域６１０と６１２は、（ｎ−）タンク６０
２へのバックゲート接続より構成している。（ｐ＋）ソ
ース／ドレイン植込み段階において、ホトレジスト層
（示されていない）が、ソース領域６１４の最左側の縁
を形成するために使用される。ソース領域６１４とドレ
イン領域６１６の残りの側縁は、導電性ゲート６０８の
最左側の縁（側壁酸化領域４６１により増大してい
る）、あるいは酸化アイランド６０６と溝酸化領域４４
１の対応する側縁へ自己整合している。図８２は、電界
効果トランジスタ６００の平面図である。導電性ゲート
６１８は、酸化領域またはストライプ６０６の上表面
（線２５ｇ−２５ｇにほぼ沿って示された断面のアイラ
ンドとして見える）まで上方に伸長している。（ｎ＋）
バックゲート接続６１２の上側、下側及び左側は、溝酸
化領域４４１により形成される。右側の縁は、パターン
形成されたホトレジスト層（示されていない）により形
成される。（ｐ＋）ソース領域６１４の上縁と下縁は、
溝酸化領域４４１により形成され、その左側の境界は、
パターン形成された（ｐ＋）ソース／ドレイン拡散領域
のホトレジスト層（示されていない）により形成され、
その最右側の境界は、導電性ゲート６１８の左側縁へ自
己整合している。（ｐ＋）ドレイン領域６１６は、その
縁ですべて、溝酸化領域４４１とその伸長部６０６へ自
己整合している。導電性ゲート６０８は、ｎ−タンク６
０２の境界を越えて、パッド６１８へ伸長し、適切なコ
ンタクト６２０が、金属１（示されていない）からゲー
ト６０８へ形成されている。また、コンタクト６２２
が、多様な金属１の導体から植込まれた領域６１２、６
１４及び６１６へ形成されている。制御ゲートの中央酸
化ストライプ及び不ドープ部分が、ドレイン伸長の電界
効果トランジスタと関連して示されており、ゲート酸化
層の応力を低減するこれらの方法は、異常に高い電圧を
受ける、すべての電界効果トランジスタに対して使用出
来る。縦形ＤＭＯＳトランジスタ 図８３と８４は、ここに説明の統合工程により製作され
たｎ−チャネル縦形ＤＭＯＳトランジスタの拡大断面図
と平面図である。図８３と図８４に関する他の断面は、
上述のほかの素子と同様な製作段階である点からみてか
なり簡単であるので、省略されている。図８３は図２７
に対応しており、図８４の線２６ｇ−２６ｇにほぼ沿っ
た断面図である。（ｎ＋）埋込みソース／ドレイン領域
６２５は、図２１に示されている（ｎ＋）埋込み層４１
３の形成と同時に形成される。第２（ｐ−）エピタキシ
ャル層１５６は、（ｎ＋）埋込み層６２５の表面に形成
される。（ｎ−）高圧ｎ−タンク６２６は、この素子６
２４のエピタキシャル層の表面へ植込まれる。次に、深
（ｎ＋）拡散領域６２８は、（ｎ＋）埋込み層６２５を
素子６２４への外部接続点へ接続するように形成され
る。高圧（ｐ−）タンク領域６３０は、パターン形成さ
れたホトレジスト（示されていない）により形成され、
領域６３０が（ｐ−）タンク６２６によって囲まれるよ
うに、エピタキシャル層４１４へ植込まれる。次に、深
（ｐ＋）拡散領域６３２が、好適には（ｐ−）タンク６
３０を貫通して伸長させるように、（ｎ−）タンク６３
０内に植込まれる。これにより生成した深（ｐ−）領域
６３２は、（ｐ−）タンク６３０により形成されたチャ
ネル領域のコンダクタンスを制御するためのバックゲー
トとして働く。引続いて植込まれた多様なソース／ドレ
イン領域の外溝を形成し、またトランジスタ６２４を隣
接した素子から分離するために、局部酸化領域４４１
が、素子６２４の周辺に成長する。トランジスタ６２４
に発生し易い高圧応力を取り去るために、ゲート酸化領
域４４５は約５００オングストロームの深さまで成長す
る。高圧Ｖｔ調節植込みの後、チップ２２の多くのほか
の素子の制御ゲートとして使用される多重２層に対し、
（ｎ−）タンク６３０の右側縁に伸長する制御ゲート６
３４を残すために、蒸着、ドープ、パターン形成及びエ
ッチングが行われる。制御ゲート６３４の本質的部分
は、（ｎ−）タンク６２６と（ｐ−）タンク６３０のい
ずれにも存在している。側壁酸化領域４６１とキャップ
酸化領域４６２を形成した後、ソース領域６３６を生成
するため、制御ゲート６３４が、好適には燐の低密度植
込み６３６を部分的に自己整合するために使用される。
これと同時に、（ｎ−）コンタクト領域６３８が形成さ
れて、深（ｎ＋）領域６２８と接触する。この直後に、
（ｎ−）領域６３６と６３８の自己整合されない端部を
形成するために使用された同じパターン形成マスクを使
用して、砒素の植込みが行われる。第２（ｎ＋）植込み
は、砒素によって行われ、領域６４０と６４２を生成す
る。低密度拡散領域６３６を形成するために使用された
燐は、外方へ拡散して、図示された境界を達成する。領
域６３８の形成に使用された燐は同様に拡散するが、こ
の場合、この燐は、深（ｎ＋）コンタクト領域をさらに
導電性にするためのドープ剤の追加部分である。領域６
３８と６４２の最右端部は、溝酸化領域４４１の側縁へ
自己整合されている。（ｎ＋）ソース／ドレイン植込み
の後、（ｐ＋）植込みがホトレジストを使用してパター
ン形成され、溝酸化領域４４１の左側の内部縁へ一部分
自己整合されるように、植込まれる。これにより、バッ
クゲート・コンタクト領域が形成する。図８４はトラン
ジスタ６２４の平面図であり、図８３は図８４の線２６
ｇ−２６ｇにほぼ沿った断面図である。ｎ−タンク拡散
領域６２６は、閉鎖長方形の実線により示されている。
（ｎ＋）埋込み層６２５の左右の範囲が、点線と鎖線に
より示されている。埋込み層６２５の上限と下限は、高
圧ｎ−タンク６２６の対応する限界と同一か、あるいは
ほぼ同一であるように選択することが出来る。（ｐ−）
タンク６３０の側方の限界は、完全に（ｎ−）高圧タン
ク６２６内にあり、図８４に点線で示されている。深
（ｎ＋）拡散領域６２８が、ポリ２ゲート６３４の右側
に細長い長方形により示されている。深（ｎ＋）拡散領
域６２８の左側縁はまた、（ｎ＋）コンタクト領域６３
８の左側縁でもあり、従って、この後者の領域は、図８
４に示されていない。深（ｐ＋）領域６３２は、
（ｐ＋）コンタクト領域６４４の限界に似た植込み限界
を有する。しかし、上述のように、深（ｐ＋）領域６３
２が、溝酸化領域４４１の形成前に植込まれ、コンタク
ト領域６４４が、上端、下端及び最左端において、溝酸
化領域４４１の側方の端部へ自己整合するように、植込
まれる。ソース／ドレイン６３６は、同様に、その上端
と下端において溝酸化領域４４１の端部へ、また、側壁
酸化領域４６１により増大されているように（図８３参
照）、その右側において導電性ゲート６３４の端部へ自
己整合されている。深（ｎ＋）コンタクト領域６３８と
６４２は、その上側、下側及び右側において、溝酸化領
域４４１の本来の側縁へ自己整合されている。トランジ
スタ６２４を製作するために使用する一連の製作工程に
より、高い添加濃度の砒素を（ｎ＋）ソース／ドレイン
領域６４０にドーピングすることが可能である。従来技
術は、等価の（ｐ−）タンク６３０を自己整合するため
に導電性ゲート６３４を使用した。しかし、領域６３６
を形成する燐は、シリコンエピタキシャル層内のより重
い原子より速く拡散するので、素子は、ここで使用した
（ｎ＋）添加濃度において得ることは困難であった。従
って、従来の素子の（ｎ＋）領域は、そのなかにより少
ない添加剤を必ず持たねばならず、素子の抵抗を高め、
それにより占有するチップの面積当りのトランジスタの
効率を低下した。導電性ゲート６３４は、パッド６４６
へ伸長し、本来のコンタクト６４８が、パッド６４６か
ら金属の一つの導体（示されていない）へ形成されてい
る。また、コンタクト６５０は、固有の金属１導体（示
されていない）から（ｐ＋）バックゲート接続領域６４
４、ソース／ドレイン領域６３６及び深（ｎ＋）コンタ
クト領域６３８へ形成されている。縦形ＮＰＮトランジスタ 図８５〜８９は、縦形ＮＰＮトランジスタの拡大された
断面図であり、このトランジスタは、ここに説明する統
合工程により製作することが出来る。工程の製作段階と
最終の構造は、図６６〜７１に示された横形ＮＰＮトラ
ンジスタと似ている。（ｎ＋）埋込み層を形成するとき
に、例えば、縦形ＤＭＯＳトランジスタ４１０（図２１
〜２７）に関する限りでは、（ｎ＋）埋込み層７７２
は、（ｐ−）エピタキシャル層４０１の上部に成長す
る。（ｎ＋）埋込み層７７２が形成した後、単結晶半導
体の素材は、（ｐ−）エピタキシャル層４１４により完
成する。次に、高圧ｎ−タンク７７４は、窒化／酸化マ
スク５６４によって形成されるように、エピタキシャル
層４０１へ植込まれる。高圧ｎ−タンク７７４は、（ｎ
＋）埋込み層７７２を除いて、その残りの構造を内蔵し
ている。引続いて、深（ｎ＋）拡散領域７７６が、素子
７７０への外部接続点へ（ｎ＋）埋込み層７７２を導電
的に接続させるために形成される。図８６に戻り、ホト
レジストのパターン形成された層４３０は、高圧ｐ−タ
ンク７７８を形成するために使用される。（ｐ−）タン
ク７７８は、深（ｎ＋）拡散領域７７６から間隔を置く
ように、ｎ−タンクの内側に形成される。重要なこと
は、図２３に対応する段階において、起っていない。図
８７において、主統合工程の流れの図２４に対応して、
窒化／酸化層４３８が、形成、パターン形成、エッチン
グされて、局部的酸化領域を必要とされないエピタキシ
ャル層４１４のこれらの範囲を形成する。ホトレジスト
層４３９は、（ｐ＋）チャネル閉塞領域４４０の植込み
用マスクを形成するために、パターン形成される。チャ
ネル閉塞植込み後、ホトレジスト層４３９は剥離され、
チップ２２は、局部的あるいは溝の酸化領域を生成する
ため、長い熱的段階に置かれる（図８８）。残りの重要
な製作段階は、図８９に示されている。溝酸化領域４４
１は、ｎ−型低密度拡散領域７８４と７８６の植込みを
完全に自己整合するために使用される。同じホトレジス
トマスクは、（ｎ＋）領域７８０と７８２を植込むため
に使用される。領域７８０と７８４は、（ｎ＋）埋込ま
れたコレクタ７７２用の深拡散コンタクト領域を形成す
る。領域７８２と７８６は、一緒に、この横形ＮＰＮ素
子のエミッタを構成する。最後に、溝酸化領域４４１
は、ベース７７８へ接続するための（ｐ＋）ベースコン
タクト領域７８８の植込みを完全に自己整合するために
使用される。縦形ＮＰＮトランジスタ７７０の平面図
が、図９０に示されている。高圧ｎ−タンク及び埋込み
層７７２のほぼ側方の範囲が、閉鎖長方形の実線により
示されている。この境界内に、点線で示された深
（ｎ＋）接続拡散領域７７６と高圧（ｐ−）タンク７７
８がある。溝酸化領域４４１の側方の縁が、埋込まれた
コレクタコンタクト領域７８０、エミッタ７８２及びベ
ースコンタクト領域７８８の植込みを自己整合するため
に使用される。本来のコンタクト７９０が、領域７８
０、７８２及び７８８のそれぞれに形成される。図８５
〜９０に関連して説明した縦形ＮＰＮトランジスタ７７
０と、図６６〜７１に示された横形ＮＰＮトランジスタ
において、高圧ｐ−タンクは、低い添加濃度、狭いベー
ス領域及び高いｎＦＥを得るために、低圧ｐ−タンクの
代りに使用される。図９１は、例えば、図２８と２９に
示された縦形ＤＭＯＳトランジスタ４１０に代るほかの
実施例である縦形ＤＭＯＳトランジスタ８００の断面図
である。図９１は、図２７に示された工程段階に相当す
る。その前に行われる段階は、ほかの素子についてすで
に説明した工程段階の説明に対し、大部分が余分である
ので、省略されている。縦形トランジスタ８００の製作
は、大部分の工程の流れに関して、トランジスタ４１０
と実質的に同じ方法で進行する。（ｎ＋）埋込み層４１
３はエピタキシャル層４０１の上に形成され、第２（ｐ
−）エピタキシャル層の部分はこの上面に形成される。
高圧ｎ−タンク４２０は、素子を包含するように、エピ
タキシャル層４１４へ植込まれる。これに続いて、（ｐ
−）低圧タンク４３４と深（ｐ＋）拡散領域４３７の植
込みが行われる。チャネル閉塞（示されていない）が、
素子８００の周辺部に植込まれ、次に、溝酸化領域４４
１を生成するために、エピタキシャル表面の選択酸化が
行われる。次に、５００オングストロームの厚さの高圧
酸化領域４４５が、その表面に成長し、次に、Ｖｔ調節
植込みと、好適な環状ポリ２ゲート４５９の蒸着、ドー
ピング、パターン形成及びエッチングとが続く。この時
点で、この工程は通常の工程の流れから離れ、チップ表
面は、深溝８０２がエッチングされるべき範囲だけ残さ
れるように被覆される。異方性プラズマ・エッチング
が、高圧ｎ−タンク４２０を貫通して（ｎ＋）埋込み層
４１３へ、深溝８０２をエッチングするために使用され
る。深溝８０２が掘られると、熱酸化物８０４が深溝８
０２の側面（及び底面）に成長する。チップが再度パタ
ーン形成され、異方性エッチングより、前記酸化物が深
溝８０２の底面から除去される。深溝８０２は、一つの
長い環状深溝を形成するために接合される。ホトレジス
トの古い層が剥離され、ホトレジストの新しい層が表面
に形成され、第３のポリ層の蒸着のためにパターン形成
される。第３のポリ層は、深溝８０２を充填する
（ｎ＋）多結晶シリコンプラグ８０６を生成するため
に、パターン形成され、エッチングされる。金属１コン
タクト（示されていない）のコンタクト点を形成するた
めのエッチングの後、ポリプラグ８０６のコンタクト伸
長部は残される。あるいは、深溝８０２は、高圧ゲート
酸化領域４４５の形成後であるが、ポリ層４５９の蒸着
前に、エッチングすることが出来る。ポリプラグ８０６
とポリ２導電性ゲート４５９は、次に、示されているよ
うに、蒸着され、パターン形成されて、エッチングされ
る。プラグ８０６の生成に使用された多結晶シリコン
は、事前にドーピングされなければならない。従って、
深溝８０２を充填するために使用された同じ多結晶シリ
コンが、ポリ２層として使用されるならば、その多結晶
材は、ドーピングされた本来の位置の代りに事前にドー
ピングされなければならない。図９１に示された深溝８
０２は、埋込み層４１３へ接続の深（ｎ＋）法よりすぐ
れた技術的利点を示している。これは、深（ｎ＋）領域
（例えば、図２８の領域４２１参照）が、横方向と上下
方向とに拡散することが理由である。厚いエピタキシャ
ル層４１４は、高圧の印加を必要とし、これに伴って、
深（ｎ＋）拡散には大きい間隔を置かなければならな
い。しかし、接続のトレンチ法を使用すると、トランジ
スタ８００の設計規定は、深（ｎ＋）拡散のために大き
く間隔を置く必要とは関係ないので、スペースを節減す
ることが出来る。図９２と９３は、分離のためにチップ
２２に深溝を設けるほかの用途を示している。図９２に
おいて、これは拡大された立面図であり、深溝８１０
は、（ｐ＋）基板４００に突き当るまで、エピタキシャ
ル層４０１を貫通してエッチングされている。例えば、
深溝８１０は、高圧（ｎ−）タンク８１２と隣接する高
圧ｎ−タンク８１４との間にある。深溝８１０がエッチ
ングされた後、熱酸化層８１６がその側壁と底部に成長
して、深溝８１０は（ｎ＋）多結晶シリコン８１８によ
り充填される。深溝８１０は、溝酸化領域の代りか、あ
るいは、それに加えて使用される（ｎ−）タンク８１２
と８１４の間に、分離している構造体を形成する。図９
３は、さらにほかの実施例を示しており、そこにおい
て、深溝８２０は、第１高圧（ｎ−）タンク８２２と第
２タンク８２４の間でエッチングされている。熱酸化層
８２６は、深溝８２０の側面に成長するが、深溝の底部
８２８から異方性的にエッチングされて除去される。次
に、深溝は、前述のように、（ｎ＋）ポリ層８３０で充
填される。しかし、底部は（ｐ＋）シリコン基板４００
へ露出して残されているので、外方に拡散する（ｎ＋）
領域８３２が、（ｎ＋）ポリ層８３０により送られたド
ープ剤から形成する。これにより、さらに分離部が形成
する。図９４〜１０１に関し、ここに説明する統合工程
により製作されるほかの素子が示されている。これらの
素子には、分離低圧ｎ−チャネル電界効果トランジスタ
８３４、ＥＥＰＲＯＭアレイのゲート制御の分離ｎ−チ
ャネル電界効果トランジスタ８３６、ほかの横形ＤＭＯ
Ｓトランジスタ８３６及びほかの縦形ＤＭＯＳトランジ
スタ８４０がある。最初に図９４に関し、トランジスタ
８４２の高圧ｎ−タンク８４２及びＥＥＰＲＯＭトラン
ジスタ８３６の高圧ｎ−タンク８４４が、半導体エピタ
キシャル層４０１へ植込まれる。これらの高圧ｎ−タン
クを形成することは、その同種類のトランジスタ４０３
と４０５（図２１〜２７参照）と比較すると、これトラ
ンジスタ８３４と８３６を基本的に変更することであ
る。高圧ｎ−タンク８４６は、横形ＤＭＯＳトランジス
タ８３８に関して植込まれ、さらに高圧ｎ−タンク８４
８は、縦形ＤＭＯＳトランジスタ８４０に関して植込ま
れる。高圧ｎ−タンク８４２、４１７、８４４、８４６
及び８４８を植込む前に、（ｎ＋）埋込み層８４１がエ
ピタキシャル層４０１の上面に形成され、さらに、（ｐ
−）エピタキシャル層４１４（図２１参照）が、
（ｎ＋）埋込み層８４１の上面に形成されて、高圧ｎ−
タンク８４８がその後形成されるシリコンを完成する。
この段階に続いて、（ｎ＋）埋込み層８４１に達するに
十分なドープ剤濃度と植込みエネルギーで、深（ｎ＋）
領域８５０が高圧ｎ−タンク８４８へ埋込まれ、エピタ
キシャル層４１４の相から（ｎ＋）埋込み層８４１への
接続が形成される。次に、図９５に関して、素子８３
４、８３６、８３８及び８４０の低圧及び高圧ｐ−タン
クの植込みが示されている。ホトレジスト層（示されて
いない）が、高圧ｐ−タンクが植込まれる領域を除い
て、チップ２２の全体を被覆する。次に、高圧ｐ−タン
ク８５２を形成する植込みが行われる。次に、パターン
形成されたホトレジスト層が剥離され、新しいホトレジ
スト層４３０がエピタキシャル層４０１の表面に蒸着さ
れて、低圧ｐ−タンクを形成するためにパターン形成さ
れる。次に、低圧ｐ−タンクの植込みが、例えば、約１
×１０１４イオン／ｃｍ２で約４０ＫｅＶの硼素によっ
て行われて、低圧ｎ−チャネルトランジスタ８３４に関
して低圧ｐ−タンク８５４を形成し、ＬＤＭＯＳトラン
ジスタ８３８に関して高圧ｎ−タンク８４６の中央部を
占める低圧ｐ−タンク８５６が形成され、縦形ＤＭＯＳ
トランジスタ８４０に関して高圧ｎ−タンク８４８の中
央に位置し、深（ｎ＋）拡散領域８５０を形成する。図
９６は、素子８３４、８３６、８３８及び４００に関す
る図２２と図２３との間の中間処理の段階を示してい
る。低圧ｐ−タンク８５４〜８５８の植込みの後、ホト
レジストの第２層８６０がチップ２２の表面に蒸着され
て、示されるようにパターン形成される。次に、
（ｎ＋）植込みは、好適には砒素により、５×１０１５
／ｃｍ２の添加量と約５４６ＫｅＶの植込みエネルギー
で行われる。この植込み段階では、環状の高くドーピン
グされた（ｎ＋）領域８６２が、低圧ｐ−タンク８５６
の側縁内に生成し、低圧ｐ−タンク８５８により含まれ
た、同じような環状の高くドーピングされた領域８６４
が生成する。次に、図９７に関して、これらの素子の製
作工程の段階が示されており、この段階は、図２３の段
階に相当する。次に、ホトレジスト層４３５がチップ上
に蒸着されて、深（ｐ＋）（ｐ＋）拡散領が形成され
る。これは、例えば、硼素により約１×０×１０１２イ
オン／ｃｍ２と約４０ＫｅＶの植込みエネルギーで行う
ことが出来る。この植込み段階は、深（ｐ＋）領域８６
６と８６８を生成する。図９８において、窒化／酸化マ
スク４３８が前もって存在している酸化層４２５上に形
成されて、パターンが形成され、続いてエッチングされ
て、溝酸化マスクを生成する。このマスク４３８は、プ
ラス符号によってのみこの図に示された（ｐ＋）チャネ
ル閉塞領域４４０用のマスクを形成するために、パター
ン形成されたホトレジスト層４３９により増大されてい
る。次に、ホトレジスト層４３９は剥離され、チップ
は、分離酸化領域４４１（図９９）を成長するために、
長い熱段階に置かれる。分離酸化領域４４１が成長した
後、マスク４３８は除去される。次に、高圧ゲート酸化
層４４５が、タンク４１７、８５２、８４６及び８４８
の表面に成長する。このとき、高圧ＮＶＴ植込みが、硼
素が高圧ｎ−タンク４１７へ投入することにより行われ
る。次に、高圧ＶＴ調節植込みが、これから先のｐ−形
チャネル領域に関して、高圧ｐ−タンク８５２へ行われ
る。次に、低圧ＶＴ調節植込みが、低圧ｐ−タンク８４
２とｐ−タンク８５６と８５８を含めて、低圧ｎ及びｐ
−タンクへ行われる。これらの素子に対し行われる統合
工程のこの後の段階は、図１００に示されている。トン
ネルダイオードのパターン形成と植込み、及びファウラ
ー・ノルドハイム・トンネリング窓（Ｆｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇｗｉｎｄｏｗ）の
成長（示されていない）が形成される。次に、多結晶シ
リコンの第２層（示されていない、第１層は、この一連
の図に同様に示されていないＦＡＭＯＳ ＥＥＰＲＯＭ
セルに関連して、蒸着、パターン形成、エッチングされ
た）が、（ｎ＋）ポリゲート８７０、４５２、８７２、
ＬＤＭＯＳトランジスタ８３８、ＬＤＭＯＳトランジス
タ８３８用環状ポリゲート８７４、及びＶＤＭＯＳトラ
ンジスタ８４０用環状ゲート８７６を形成するため、蒸
着され、ドーピングされ、パターン形成されて、エッチ
ングされる。素子８３４、８３６、８３８及び８４０に
対し行われる統合工程のほかの段階が、図１０１に示さ
れている。側壁酸化構造体４６１が、種々のポリゲート
８７０、４５２、８７２、８７４及び８７６へ加えられ
る。これに続いて、キャップ酸化層４６２が、多結晶シ
リコンゲート４５２と８７０〜８７６の露出した表面に
形成される。ホトレジスト層（示されていない）が、複
数のｎ−形ソース／ドレイン植込みを形成するために使
用される。これら植込みの大部分は、対応する側壁酸化
層また溝酸化構造体へ自己整合されており、ＬＤＭＯＳ
トランジスタ８３８及びＶＤＭＯＳトランジスタ８４０
用の（ｎ＋）ソース／ドレイン植込みは、自己整合され
ていない。第１低圧拡散ソース／ドレイン植込み、いわ
ゆるＬＤＤ植込みは、燐により、低圧ｎ−チャネル電界
効果トランジスタ８３４のソース／ドレイン領域８７８
と８８０、トランジスタ４０４の領域４８０と４８１、
高圧ＥＥＰＲＯＭゲート制御ｎ−チャネルトランジスタ
８３６の領域８８２と８８４、ＬＤＭＯＳトランジスタ
８３８の環状ソース／ドレイン領域８８６、ＬＤＭＯＳ
トランジスタ８３８の高圧ｎ−タンク８４６の周辺に近
い環状ソース／ドレイン領域８８８、（ｎ＋）深拡散環
状領域８５０の表面に位置されるソース／ドレインコン
タクト領域８９０、及びＶＤＭＯＳトランジスタ８４０
の環状内部ソース／ドレイン領域８７２のなかへ行われ
る。このＬＤＤ植込みの直後に、同じパターンのホトレ
ジスト層（示されていない）を使用して砒素の植込みが
続く。ホトレジストのほかの層（示されていない）は、
（ｐ＋）ソース／ドレイン植込みについてパターン形成
される。深（ｐ＋）コンタクト領域８９４の植込みは、
深（ｐ＋）領域８６６の側面の縁と実質的に一致するよ
うに、ＬＤＭＯＳトランジスタ８３８について行われ
る。（ｐ＋）ソース／ドレイン植込み段階もまた、ＶＤ
ＭＯＳトランジスタ８４０の中央の深（ｐ＋）コンタク
ト領域８９６を生成する。最後の工程段階は、中間レベ
ル絶縁体、第１レベル金層、第２中間レベル絶縁体、第
２レベル金層の蒸着から構成しており、本技術分野で周
知の工程により行われる。エピタキシャル層４６１が
（ｐ−）の場合、それが好適な実施例に関しているの
で、ｎ−チャネルトランジスタのバックゲートは、共通
である。（ｎ−）タンク８４２と８４４は分離の特別な
ｐｎ接合をなしており、エピタキシャル層４６１に対し
負の電圧を使用することが出来る。さらに、閉鎖タンク
８４２と８４４は、そのほかに過渡電圧に対する保護を
行う。これは、分離されたトランジスタ８３４と８３６
を、６０ボルトの過渡電圧を受ける自動車用制御器とほ
かのチップに対し特に有用にしている。（ｎ＋）領域８
６２と８６４の初期の植込みは、ＣＭＯＳ論理及びＥＥ
ＰＲＯＭとＥＰＲＯＭセルと両立する工程において、整
合の影響を受けないＤＭＯＳチャネルの長さを形成す
る。すなわち、（ｐ−）タンク８５６と８５８により生
成したチャネルの長さは、環状ゲート８７４と８７６の
位置に関係なく形成される。ゲート制御サイリスタ、第４の物理的実施例 ゲート制御サイリスタの第４の物理的実施例が図１２〜
１０５に示されており、一般に１２００で表示されてい
る。最初に図１０２に関し、この図は、サイリスタ１２
００が形成されているチップ２２の一部の拡大立面図で
あり、サイリスタ１２００は、ここで説明されたほかの
サイリスタに付加するか、あるいはその代りに、
（ｐ−）エピタキシャル層２０８に形成することが出来
る。最初に、（ｎ−）タンク１２０２が、エピタキシャ
ル層２０８の表面中に植込まれる。これは、図２０に示
された低圧（ｎ）タンク段階か、あるいは、高圧（ｎ）
タンク段階で行われる。低圧（ｐ）タンク植込みでは、
（ｎ−）タンク１２０２に隣接するように植込まれる
（ｐ−）タンク１２０４が生成する。（ｐ＋）領域１２
０６は、低圧（ｐ）タンク段階あるいは図２０に示され
た深（ｐ＋）拡散段階において、植込まれる。（ｐ＋）
領域１２０６が継目のないリングとして形成される。
（ｐ＋）エミッタリング１２０８が（ｎ−）タンク内に
あるように、しかし、（ｐ＋）リング１２０６から外側
方に間隔を置くように、植込まれる。高濃度にドーピン
グされた多結晶シリコン電界効果トランジスタのゲート
１２１０と１２１２は、（ｐ−）タンク１２０４の表面
上に絶縁して蒸着されるように形成される。これらのゲ
ートとフィールド酸化構造体１２１４は、（ｐ−）タン
ク１２０４の内側にソース及びドレイン領域１２１６、
１２１８、１２２０及び１２２２を生成するために、
（ｎ＋）植込みを部分的あるいは全体的に自己整合する
ように使用される。（ｐ＋）バックゲートコンタクト領
域１２２４は、領域１２０８が形成されると同時に、
（ｐ−）タンク中に植込まれる。（ｎ＋）領域１２２６
と１２２８は、領域１２１６〜１２２２と同時に植込む
ことが出来る。コレクタコンタクト領域１２２８は、適
切なコンタクト及びドレイン領域１２２２への線路１２
３０により表された導電体によって接続される。ベース
リング１２０６は、どちらもドレイン１２１６への線路
１２３２により表された適切な導電コンタクトと導電体
とによって接続されている。ドレイン１２１６、ゲート
１２１０及びソース１２１８は、（ｐ−）タンク１２０
４と関連して、一般に１２３４で示されたオフ電界効果
トランジスタを形成する。（ｐ）タンク１２０４により
形成されたチャネル領域と関連してみた場合、ソース１
２２０、ゲート１２１２及びドレイン１２２２は、一般
に１２３６で表示されたＯＮトランジスタを形成する。
オン信号は、導電体１２３８を経てゲート１２１２へ送
られ、オフ信号は、適切な導電体１２４０を経てゲート
１２１０へ送られる。ソース１２１８と１２２０は、適
切なコンタクトと導電体により接続し、これらはどち
も、（ｎ＋）エミッタリング１２２６への線路１２４２
によって表されている。図３３はサイリスタ１２００の
平面図である。ＰＮＰとＮＰＮのバイポーラサイリスタ
が、（ｎ）タンク１２０２内にすべて含まれた同心リン
グの植込みとして形成されている。ゲートと電界効果ト
ランジスタ１２３４と１２３６が、隣接する（ｐ）タン
ク領域１２０４内に直線状条片として配列されている。
適切なメタライゼーション（示されていない）は、図１
０２の断面図に図示されているように、ゲート制御トラ
ンジスタ１２３４と１２３６を多くの領域へ接続してい
る。（ｐ＋）バックゲート接続領域１２２４もまた、
（ｎ＋）ソース／ドレイン植込み１２１６〜１２２２と
平行な直線状条片として配列されている。図１０４は、
サイリスタ１２００の電気回路図である。上部線路１２
５０は、一般に１２５２で表示された第１ＰＮＰバイポ
ーラトランジスタのエミッタ１２０８へ接続している。
ＰＮＰトランジスタ１２５２のベース１２５６は、（ｎ
＋）コンタクト領域１２２８とタンク１２０２により形
成されている。ＰＮＰトランジスタ１２５２のコレクタ
１２５４は、一般に１２６０で表示されたＮＰＮトラン
ジスタのベース１２５８のように、（ｐ＋）リング１２
０６によって形成されている。ＮＰＮトランジスタ１２
６０のコレクタ１２０２は、図１０２に示されているよ
うに、（ｎ−）タンク領域１２０２と（ｎ＋）コンタク
ト領域１２２８により形成されている。ＮＰＮトランジ
スタ１２６０のエミッタ１２２８は、接地あるいは第２
電源電圧線路１２６４へ、適切な導電コンタクトと導電
体１２６２により接続している。ＰＮＰトランジスタ１
２５２のエミッタ１２０８は、上部線路１２５０へ導電
体１２６６により接続している。電界効果スイッチング
トランジスタ１２３６と１２３４は、図１０２と１０４
に示されているように接続している。図１０５は、チッ
プ２２の一部の拡大された断面図である。この構造は、
図１０２にＮ＋埋込み層８４１とＮ＋コンタクト領域が
付加されており、図１０２の構造と本質的には同じであ
る。Ｎ＋埋込み層とＮ＋コンタクト領域は、図９４〜１
０１のＮ＋埋込み層８４１とＮ＋コンタクト領域８５０
と同時に形成される。図１０２の構造と同じ参照数字の
残りの構造は、図１０２の構造と同じ工程段階で同時に
形成される。本発明とその利点を詳細に述べたが多様な
変更、置換及び代替は、添付の請求の範囲に定義されて
いるように、本発明の精神と範囲から逸脱することな
く、行うことが出来ると理解されるものである。以上の
記載に関連して、以下の各項を開示する。 １． サイリスタ回路にして、ベースとコレクタとを有
する第１バイポーラトランジスタと、第１電圧電源と、
前記第１電圧電源と実質的に異なる第２電圧電源と、前
記第１バイポーラトランジスタのエミッタが前記第１電
圧電源に接続されており、前記第１バイポーラトランジ
スタのベース−エミッタ接合が第１抵抗値を有する前記
第１パイポーラトランジスタと；前記第１バイポーラト
ランジスタのキャリヤと逆のタイプのエミッタ−コレク
タ電流キャリヤを有する第２バイポーラトランジスタに
して、前記第２バイポーラトランジスタのコレクタが前
記第１バイポーラトランジスタのベースへ接続し、前記
第２トランジスタのベース−エミッタ接合が第２抵抗値
を有し、前記第２バイポーラトランジスタのエミッタが
前記第２電圧電源へ接続し、前記第２バイポーラトラン
ジスタのベースが前記第１バイポーラトランジスタの前
記コレクタへ接続している第２バイポーラトランジスタ
と；電流路と制御電極とを有する第３トランジスタにし
て、第１信号が前記電流路のコンダクタンスを制御する
前記制御電極に選択的に印加され、前記電流路が前記第
１バイポーラトランジスタの前記ベースを前記第１電圧
電源へ接続し、前記電流路の前記コンダクタンスが前記
第１信号の事前に選択された状態に応答して前記第１バ
イポーラトランジスタの前記ベース−エミッタのコンダ
クタンスより十分に大きい前記第３トランジスタと、電
流路と制御電極を有する第４トランジスタにして、第２
信号が前記第４トランジスタの前記電流路のコンダクタ
ンスを制御する前記制御電極に選択的に印加され、前記
電流路が前記第２バイポーラトランジスタを前記第２電
圧電源へ接続することが動作可能であり、前記第４トラ
ンジスタの前記電流路の前記コンダクタンスが前記第２
信号の事前に選択された状態に応答して前記第２バイポ
ーラトランジスタの前記ベース−エミッタ接合のコンダ
クタンスより十分に大きい第４トランジスタと；を含ん
でいることを特徴とするサイリスタ回路。 ２． 前記第１トランジスタがＮＰＮトランジスタであ
り、前記第２トランジスタがＮＰＮトランジスタであ
り、前記第１電圧電源により供給された電圧が前記第２
電圧電源により供給された電圧より高いことを特徴とす
る上記項１に記載のサイリスタ回路。 ３． 前記第１トランジスタがＮＰＮトランジスタであ
り、前記第２トランジスタであり、前記第１電圧電源が
前記第２電圧電源より低いことを特徴とする上記項１に
記載のサイリスタ回路。 ４． 前記第３トランジスタが電界効果トランジスタで
あることを特徴とする上記項１に記載のサイリスタ回
路。 ５． 前記第３トランジスタがｐ−チャネル電界効果ト
ランジスタであることを特徴とする上記項４に記載のサ
イリスタ回路。 ６． 前記第４トランジスタがｎ−チャネル電界効果ト
ランジスタであることを特徴とする上記項１に記載のサ
イリスタ回路。 ７． 前記第４トランジスタがｎ−チャネル電界効果ト
ランジスタであることを特徴とする上記項６に記載のサ
イリスタ回路。 ８． さらに、前記第２バイポーラトランジスタの前記
コレクタを前記第２電圧電源へ接続することが動作可能
である電流路を有する第５トランジスタにして、前記第
５トランジスタの制御電極が前記第５トランジスタの電
流路のコンダクタンスを制御することが動作可能であ
り、事前選択された信号の前記第５トランジスタの前記
ゲートへの印加により、前記サイリスタをオン状態に保
持することが動作可能である第５トランジスタを含んで
いることを特徴とする上記項１に記載のサイリスタ回
路。 ９． 前記信号が比較的に短かいパルスであることを特
徴とする上記項６に記載のサイリスタ回路。 １０．第１導電型の半導体層の表面に形成されたゲート
制御サイリスタにして、前記第１導電型と逆の第２導電
型であるように前記表面に形成された第１くぼみと、前
記第１くぼみにより囲まれるように、前記表面に形成さ
れた第１導電型の第２くぼみと；前記第２くぼみによっ
て囲まれるように前記表面に形成された前記第２導電型
のエミッタ領域と；前記第１導電型であるように前記表
面に形成された第１と第２の高くドーピングされた領域
にして、前記第１の高くドーピングされた領域が前記第
１くぼみ内に形成されまた前記第２の高くドーピングさ
れた領域が前記第１くぼみと少なくとも一部が前記第２
くぼみ内に形成され、前記第１くぼみの小領域が前記第
１と第２の高くドーピングされた領域と間隔をおいて離
れておりまた第１バイポーラトランジスタのベースとし
て働くことが動作可能である前記第１と第２の高くドー
ピングされた領域と；前記第２導電型であるように前記
表面に形成された第３、第４及び第５の高くドーピング
された領域にして、前記第３と第４の高くドーピングさ
れた領域が前記第１くぼみと間隔をおいて離れており、
前記第５の高くドーピングされた領域が少なくと一部が
前記第１くぼみ内にあるように形成され、前記半導体の
チャネル領域が前記第３領域を前記第４領域からまた前
記第４領域を前記第５領域から間隔をおいて離間し、前
記第３領域と前記第５領域が間隔をおいて離れており、
導電性ゲートが前記チャネル領域上に絶縁して配置され
ている前記第３、第４及び第５の高くドーピングされた
領域と；前記第２の高くドーピングされた領域へ導電的
に接続された前記第３領域と、前記エミッタ領域へ導電
して接続した前記第４領域と；を含んでいることを特徴
とするゲート制御サイリスタ。 １１．前記第１導電型が（ｐ）であることを特徴とする
上記項１０に記載のサイリスタ。 １２．第１導電型を有する半導体層の表面に形成された
ゲート制御サイリスタにして；前記半導体層上に形成さ
れまた前記基板と相対する表面を有する第１導電型の第
１エピタキシャル層と；前記第１導電型でありまた前記
第１エピタキシャル層と相対する第１表面と前記第１導
電型基板の前記表面と隣接している第２表面とを有する
ように前記第１エピタキシャル層の前記表面に形成され
た第２エピタキシャル層と；前記第１エピタキシャル層
の前記表面の一部と前記第２エピタキシャル層の前記第
２表面との間に横方向へ形成された、前記第１導電型と
逆の前記第２導電型の埋込まれた層と；前記第２エピタ
キシャル層内に形成されまた前記埋込まれた層と隣接し
ている前記第２導電型のコンタクト領域と；前記第２エ
ピタキシャル層の前記第１表面に形成されまた前記埋込
まれた層と隣接している前記第２導電型のトランジスタ
タンク領域と；前記トランジスタタンク領域内の前記第
２エピタキシャル層の前記第１表面に形成された前記第
１導電型の第１タンク領域と；前記トランジスタタンク
領域内の前記第２エピタキシャル層の前記第１表面に形
成されまた前記第１タンク領域と間隔をおいて離れてい
る前記第２導電型の第２タンク領域と；前記トランジス
タタンク領域内の前記エピタキシャル層の前記第１表面
に形成されまた第１と第２のタンク領域と間隔をおいて
離れている前記第１導電型の第３タンク領域と；前記第
３タンク領域内の前記第２エピタキシャル層の前記第１
表面に形成された第２導電型の第４タンク領域と；ゲー
トとソース／ドレイン領域を有するオフ・トランジスタ
にして、前記第２エピタキシャル層の前記第１表面に形
成されまた前記トランジスタ領域と間隔をおいて離れて
いる前記オフ・トランジスタと；ゲートとソース／ドレ
イン領域とを有するオン・トランジスタにして、前記第
２エピタキシャル層の前記第１表面に形成されまた前記
トランジスタと間隔をおいて離れているオン・トランジ
スタと；を含んでいることを特徴とする前記ゲート制御
サイリスタ。 １３．サイリスタ回路にして、ベースとコレクタを有す
る第１バイポーラトランジスタと、第１電圧電源と、前
記第１電圧電源により供給された電圧と実質的に異なる
電圧を供給する第２電圧電源と、前記第１バイポーラト
ランジスタのエミッタが前記第１電圧電源へ接続し、前
記第１バイポーラトランジスタのベース−エミッタ接合
が第１抵抗値を有する前記第１バイポーラトランジスタ
と；前記第１バイポーラトランジスタのキャリヤと送の
タイプのエミッタ−コレクタ電流キャを有する第２バイ
ポーラトランジスタにして、前記第２バイポーラトラン
ジスタのコレクタが前記第１バイポーラトランジスタの
前記ベースへ接続し、前記第２バイポーラトランジスタ
のベース−エミッタ接合が第２抵抗値を有し、前記第２
バイポーラトランジスタのベースが前記第１バイポーラ
トランジスタの前記コレクタへ接続している前記第２バ
イポーラトランジスタと；電流路と制御電極を有する第
３トランジスタにして、第１信号が前記電流路のコンダ
クタンスを制御する前記制御電極に選択的に印加され、
前記電流路が前記第１と第２バイポーラトランジスタの
選択されたトランジスタの前記ベースを前記第１と第２
の電圧電源の各電源へ接続することが動作可能であり、
前記第４トランジスタの前記電流路の前記コンダクタン
スが前記第１信号の事前に選択された状態に応答して前
記第１と第２バイポーラトランジスタの前記選択された
トランジスタの前記ベース−エミッタ接合のコンダクタ
ンスより十分に大きく、前記第１信号の前記制御電極へ
の印加が前記サイリスタがターンオフするようになって
いる前記第３トランジスタと；電流路と制御電極とを有
する第４トランジスタにして、前記第４トランジスタの
前記電流路が前記制御電極に印加された第２信号に応答
して前記第２バイポーラトランジスタを前記第２電圧電
源へ接続することが動作可能であり、前記第２信号へ応
答する前記接続が前記サイリスタをターンオンすること
が動作可能である前記第４トランジスタと、を含んでい
ることを特徴とするサイリスタ回路。 １４．さらに、電流路と制御電極とを有する第５トラン
ジスタにして、前記第１信号の補足が前記第５トランジ
スタの前記電流路コンダクタンスを制御する前記制御電
極に選択的に印加され、前記電流路が前記第１と第２バ
イポーラトランジスタの第２のトランジスタの前記ベー
スを前記第１と第２電圧電源のそれぞれの第２の電源へ
接続することが動作可能であり、前記第５トランジスタ
の前記電流路の前記コンダクタンスが前記第１信号の補
足の事前選択された状態に応答して前記第１と第２バイ
ポーラトランジスタの前記第２のトランジスタの前記ベ
ース−エミッタ接合のコンダクタンスより十分に大きい
前記第５トランジスタを含んでいる上記項１３に記載の
サイリスタ回路。 １５．第１導電型の半導体層の表面に形成されたゲート
制御サイリスタにして、前記第１導電型と逆の前記第２
導電型であるように前記表面に形成された前記第１タン
クと；前記第１導電型でありまた前記第１タンク内にあ
るように前記表面に形成された第２タンクと；前記第２
導電型であるように前記第２タンク内の前記表面に形成
された第１の高くドーピングされた領域と；前記第１導
電型であるように前記第１と第２タンクに隣接する前記
表面に形成された第２の高くドーピングされた領域と；
前記第１導電型であるように前記表面に形成された第３
の高くドーピングされた領域にして、前記第１タンクの
チャネルの小領域が前記第２の高くドーピングされた領
域を前記第３の高くドーピングされた領域から間隔をお
いて離間しており、前記第３の高くドーピングされた領
域が前記第１タンク内にありまた前記第２タンクと間隔
をおいて離れている前記第３の高くドーピングされた領
域と；導電性ゲートのコンダクタンスを制御するように
前記チャネルの小領域に隣接して絶縁的に配置された前
記導電性ゲートにして、前記第３の高くドーピングされ
た領域と前記導電性ゲートが導電して一体に接続してい
る前記導電性ゲートと；前記第１タンクの縁と前記第１
タンクの外側の前記半導体層の一部との前記表面に形成
された前記第２導電型の第４の高くドーピングされた領
域と；前記表面に形成されまた前記第１タンクと間隔を
おいて離れている前記第２導電型の第５の高くドーピン
グされた領域にして、前記半導体層の第２チャネルの小
領域が前記第４領域を前記第５領域から間隔をおいて離
間しており、第２導電性ゲートが前記第２チャネルの小
領域と隣接し絶縁状態で配置されている前記第５の高く
ドーピングされた領域と；前記半導体層の前記表面に形
成された前記第２導電型の第６の高くドーピングされた
小領域にして、前記半導体層の第３チャネルの小領域が
前記第６領域を前記第５領域から一定の間隔をおいて離
間し、前記第６領域が前記第４領域と前記第１タンクか
ら間隔をおいて離れている前記第６の高くドーピングさ
れた小領域と；前記第５領域と前記第１領域を一体に接
続する第１導電性接続部と、前記第６領域と前記第２領
域を一体に接続する第２導電性接続部とにして、第１信
号の発信源が前記第３導電性ゲートへ接続して前記サイ
リスタをターンオンせしめ、第２信号の発信源が前記第
２導電性ゲートへ接続して前記サイリスタをターンオフ
せしめる前記第１と第２の導電性接続部と；を含んでい
ることを特徴とするゲート制御サイリスタ。 １６．前記第１導電型が（ｐ）であることを特徴とする
上記項１５に記載のゲート制御サイリスタ。 １７．自動車用電気装置において、第１導電型の半導体
層の表面に形成され、前記半導体層がモノリシックな集
積回路チップの一部を形成しているゲート制御サイリス
タにして、前記第２導電型であるように前記表面に形成
された第１タンクと；前記第１導電型でありまた前記第
１タンク内にあるように前記表面に形成された第２タン
クと；前記第２導電型であるように前記第２タンク内の
前記表面に形成された第１の高くドーピングされた領域
と；前記第１と前記第２とのタンクに隣接しておりまた
前記第１導電型であるように前記表面に形成された第２
の高くドーピングされた領域と；前記第１導電型である
ように前記表面に形成された第３の高くドーピングされ
た領域にして、前記第１タンクのチャネルの小領域が前
記第２の高くドーピングされた領域を前記第３の高くド
ーピングされた領域から間隔をおいて離間し、前記第１
タンク内に形成されまた前記第２タンクから間隔を置い
て離れている前記第３の高くドーピングされた領域と；
導電性ゲートのコンダクタンスを制御するように前記チ
ャネルの小領域に隣接し絶縁状態で配置された導電性ゲ
ートにして、前記第３の高くドーピングされた領域と前
記導電性ゲートとが導通状態に一体に接続されている前
記導電性ゲートと；前記第１タンクの縁と前記第１タン
クの外側の前記半導体層の一部において前記表面に形成
された前記第２導電型の第４の高くドーピングされた領
域と；前記表面において形成されまた前記第１タンクか
ら間隔をおいて離れた前記第２導電型の第５の高くドー
ピングされた領域にして、前記半導体層の第２チャネル
小領域が前記第４領域を前記第５領域から間隔をおいて
離し、第２導電性ゲートが前記第２チャネル小領域に隣
接し絶縁して配置されている前記第５の高くドーピング
された領域と；前記半導体層の前記表面に形成された前
記第２導電型の第６の高くドーピングされた小領域にし
て、前記半導体層の第３チャネル小領域が前記第４領域
から及び前記第１タンクから間隔をおいて離れている第
６の高くドーピングされた小領域と；前記第５領域と前
記第１領域とを一緒に接続する第１導電性接続部と、前
記第６領域と前記第２領域とを一緒に接続する第２導電
性接続部と；第１と第２の制御信号を発生するように前
記チップに形成された論理回路にして、前記第１制御信
号の発信源が前記第３導電ゲートへ接続して前記サイリ
スタをターンオンし、第２制御信号の発信源が前記第２
導電ゲートへ接続して前記サイリスタをターンオフする
前記論理回路と；動作電流を周辺の電気装置へ送り込む
前記第３領域へ接続した前記周辺電気装置と、前記動作
電流を供給する前記周辺電気装置へ接続した蓄電池と、
前記第１の高くドーピングされた接地端子と；を有する
前記トライスタを含んでいることを特徴とする自動車用
電気装置。 １８．前記周辺装置が外部の電気ランプでることを特徴
とする上記項１７に記載の自動車用電気装置。 １９．前記周辺装置がソレノイドを含んでいることを特
徴とする上記項１７に記載の自動車用電気装置。 ２０．導電型の半導体層の表面に形成されたゲート制御
サイリスタにして、前記第１導電型と逆の第２導電型を
有する第１タンク領域と；前記第１タンク領域を側方か
ら囲むように前記表面に形成された前記第１導電型の環
状第２タンク領域と；前記第２環状タンク領域に近くの
前記第１タンク領域内に形成された前記第１導電型の第
３の高くドーピングされた領域と；前記第３の高くドー
ピングされた領域内に形成された前記第２導電型の第４
の高くドーピングされた領域と；前記半導体層において
前記第２導電型でありまた前記第１と第２のタンク領域
から間隔をおいて離れているように形成された第５、第
６、第７及び第８の高くドーピングされた領域にして、
前記半導体層の第１チャネルの小領域が第５と第６の高
くドーピングされた領域から間隔をおいて離れており、
第１導電ゲートが前記第１チャネルの小領域に隣接して
絶縁状態で配置され、前記半導体層の第２チャネルの小
領域が前記第７と第８の高くドーピングされた領域から
間隔をおいて離れ、第２導電ゲートが前記第２チャネル
の小領域に隣接して絶縁状態で配置され、前記第５と第
６の高くドーピングされた領域が前記第７と第８の高く
ドーピングされた領域から間隔をおいて離れている第
５、第６、第７及び第８の高くドーピングされた領域
と；前記第５領域を前記第１タンク領域と接続している
第１導電性接続部と、第１と第２電圧電源にして、前記
第１電圧電源が前記第２電圧電源により供給された電圧
と実質的に異なる電圧を供給する前記第１と第２電圧電
源と、前記第６領域、前記第４領域及び前記第２電圧電
源を一緒に接続する第２導電性接続部と；前記第７領域
を前記第１タンクと接続している第３導電性接続部と；
前記第１電圧電源、前記第８領域及び前記第２環状タン
ク領域を接続する第４導電性接続部と；を含んでいるこ
とを特徴とするゲート制御サイリスタ。 ２１．さらに、前記第１導電型の第２半導体層と、前記
第２半導体層と前記半導体層との間に配置された前記第
２導電型の第３半導体層とを含んでいることを特徴とす
る上記項２０に記載のゲート制御サイリスタ。 ２２．前記第１タンク領域が前記表面から前記第２半導
体層へ伸長していることを特徴とする上記項２０に記載
のゲート制御サイリスタ。 ２３．さらに、前記表面から前記第２層へ形成されまた
前記第２環状タンク領域を囲むための前記第２導電型の
保護リングを含んでいることを特徴とする上記項２０に
記載のゲート制御サイリスタ。 ２４．前記第３と第４の高くドーピングされた領域が環
状であることを特徴とする上記項２０に記載のゲート制
御サイリスタ。 ２５．さらに、前記第３と第４の高くドーピングされた
領域の側方にして内方向へ配置された前記第２導電型の
高くドーピングされたコンタクト領域を含んでいること
を特徴とする上記項２３に記載のゲート制御サイリス
タ。 ２６．集積装置が、一つ以上の次の素子の製作について
示されている。すなわち、（ｎ−）と（ｐ＋）チャネル
低圧電界効果論理トランジスタ（４０３）；ＥＥＰＲＯ
Ｍメモリ配列あるいはこれに類するもののゲート制御に
関する（ｎ−）と（ｐ−）チャネル高圧絶縁ゲート電界
効果トランジスタ（４０５）；（ｎ−）と（ｐ−）チャ
ネルドレイン伸長の絶縁ゲート電界効果トランジスタ
（４０７）；縦形と横形の環状ＤＭＯＳトランジスタ
（４０９）；ショトッキダイオード（４１１）；及びＦ
ＡＭＯＳ ＥＰＲＯＭセル（４１２）である。高信頼性
“非重畳”二重レベルポリＥＥＰＲＯＭセルも開示され
ている。（ｃ）版権、＊Ｍ＊テキサスインスツルメント
インコーポレーテッド、１９９０年。本特許文書の開示
の一部分には、版権及びマスクワークの保護の対象とな
っている材料が含まれている。この版権及びマスクワー
クの所有者は、特許庁の特許ファイル又は記録に記され
ている通りの該特許文書又は特許の開示について何人で
あれ複製を行なうことに対し異議を唱える者ではない
が、それ以外の形では、これに関する全ての版権及びマ
スクワーク権を留保するものとする。
【図１】自動車のイグニッション、走行ランプ及びソレ
ノイド駆動装置を制御しその他の機能を行なうのに利用
される本書中に記載の方法に従って製造された複数のマ
イクロコントローラを伴う自動車を示す概略的である。
ノイド駆動装置を制御しその他の機能を行なうのに利用
される本書中に記載の方法に従って製造された複数のマ
イクロコントローラを伴う自動車を示す概略的である。
【図２】被動コンポーネントとしてのさまざまなランプ
及びソレノイドに対するマイクロコントローラの接続を
示す、簡略化した電気回路図である。
及びソレノイドに対するマイクロコントローラの接続を
示す、簡略化した電気回路図である。
【図３】本書中に記述されている方法に従って製造され
たマイクロコントローラの物理的チップ配置図である。
たマイクロコントローラの物理的チップ配置図である。
【図４】システムのアーキテクチュアを示す、図３に示
されたチップの電気的概略ブロックダイヤグラムであ
る。
されたチップの電気的概略ブロックダイヤグラムであ
る。
【図５】図３に示されているマイクロコントローラ内に
内蔵されたＥＥＰＲＯＭメモリマトリクスの概略的機能
ブロックダイヤグラムである。
内蔵されたＥＥＰＲＯＭメモリマトリクスの概略的機能
ブロックダイヤグラムである。
【図６】本発明の第１の実施態様に従ったゲーテッドサ
イリスタの概略的回路図である。
イリスタの概略的回路図である。
【図７】本発明の第２の実施態様に従ったゲーテッドサ
イリスタの電気回路図である。
イリスタの電気回路図である。
【図８】本発明のサイリスタの第１の物理的実施態様の
製造における１つの段階を示す、半導体基板又は層の、
高拡大率で拡大した概略的立面断面図である。
製造における１つの段階を示す、半導体基板又は層の、
高拡大率で拡大した概略的立面断面図である。
【図９】本発明のサイリスタの第１の物理的実施態様の
製造における１つの段階を示す、半導体基板又は層の、
高拡大率で拡大した概略的立面断面図である。
製造における１つの段階を示す、半導体基板又は層の、
高拡大率で拡大した概略的立面断面図である。
【図１０】本発明のサイリスタの第１の物理的実施態様
の製造における１つの段階を示す、半導体基板又は層
の、高拡大率で拡大した概略的立面断面図である。
の製造における１つの段階を示す、半導体基板又は層
の、高拡大率で拡大した概略的立面断面図である。
【図１１】本発明のサイリスタの第１の物理的実施態様
の製造における１つの段階を示す、半導体基板又は層
の、高拡大率で拡大した概略的立面断面図である。
の製造における１つの段階を示す、半導体基板又は層
の、高拡大率で拡大した概略的立面断面図である。
【図１２】本発明に従ったサイリスタの第２の物理的実
施態様の、高拡大率で拡大した概略的断面図である。
施態様の、高拡大率で拡大した概略的断面図である。
【図１３】本発明に従ったサイリスタの第１の物理的実
施態様の概略的平面図であり、図１１はこの図１３のラ
イン１１−１１にほぼ沿って切り取った図である。
施態様の概略的平面図であり、図１１はこの図１３のラ
イン１１−１１にほぼ沿って切り取った図である。
【図１４】本発明に従ったサイリスタの第３の物理的実
施態様の概略的な高拡大率の拡大平面図である。
施態様の概略的な高拡大率の拡大平面図である。
【図１５】図１４のライン１５−１５にほぼ沿って切り
とった、本発明に基づくサイリスタの第３の物理的実施
態様の高拡大率の概略的拡大断面図である。
とった、本発明に基づくサイリスタの第３の物理的実施
態様の高拡大率の概略的拡大断面図である。
【図１６】本発明に従ったサイリスタの製造のためのプ
ロセス流れ図である。
ロセス流れ図である。
【図１７】本発明に従ったサイリスタの第３の実施態様
の電気回路図である。
の電気回路図である。
【図１８】本発明に従ったゲーテッドサイリスタの第４
の物理的実施態様の高拡大率の概略的拡大断面図であ
る。
の物理的実施態様の高拡大率の概略的拡大断面図であ
る。
【図１９】本発明に従ったサイリスタの第４の物理的実
施態様の平面図であり、図１８はこの図１９のライン１
８−１８にほぼ沿って切り取った図である。
施態様の平面図であり、図１８はこの図１９のライン１
８−１８にほぼ沿って切り取った図である。
【図２０】図２１から図２７までにさらに完全に図示さ
ている、マイクロコントローラチップ製造プロセスに結
びつけられた高レベルのプロセス流れ図である。
ている、マイクロコントローラチップ製造プロセスに結
びつけられた高レベルのプロセス流れ図である。
【図２１】いくつかの異なる半導体デバイスの同時製造
における連続する段階を示す、マイクロコントローラチ
ップの異なる部分の高拡大率の概略的拡大断面図であ
り、ここでデバイスは、そのデバイスに対する統合され
たプロセスの効果を例示することのみを目的として、互
いに密に結びついた状態で示されている。
における連続する段階を示す、マイクロコントローラチ
ップの異なる部分の高拡大率の概略的拡大断面図であ
り、ここでデバイスは、そのデバイスに対する統合され
たプロセスの効果を例示することのみを目的として、互
いに密に結びついた状態で示されている。
【図２２】図２１と同様の、いくつかの異なる半導体デ
バイスの同時製造における連続する段階を示す、マイク
ロコントローラチップの異なる部分の高拡大率の概略的
拡大断面図である。
バイスの同時製造における連続する段階を示す、マイク
ロコントローラチップの異なる部分の高拡大率の概略的
拡大断面図である。
【図２３】図２１と同様の、マイクロコントローラチッ
プの異なる部分の高拡大率の概略的拡大断面図である。
プの異なる部分の高拡大率の概略的拡大断面図である。
【図２４】図２１と同様の、マイクロコントローラチッ
プの異なる部分の高拡大率の概略的拡大断面図である。
プの異なる部分の高拡大率の概略的拡大断面図である。
【図２５】図２１と同様の、マイクロコントローラチッ
プの異なる部分の高拡大率の概略的拡大断面図である。
プの異なる部分の高拡大率の概略的拡大断面図である。
【図２６】図２１と同様の、マイクロコントローラチッ
プの異なる部分の高拡大率の概略的拡大断面図である。
プの異なる部分の高拡大率の概略的拡大断面図である。
【図２７】図２１と同様の、マイクロコントローラチッ
プの異なる部分の高拡大率の概略的拡大断面図である。
プの異なる部分の高拡大率の概略的拡大断面図である。
【図２８】図２１〜１６ｈに示されている垂直ＤＭＯＳ
トランジスタのさらに詳細な概略的断面図である。
トランジスタのさらに詳細な概略的断面図である。
【図２９】図２８に示されている垂直ＤＭＯＳトランジ
スタの平面図であり、図２８はこの図２９のライン２８
−２８にほぼ沿って切りとられた図である。
スタの平面図であり、図２８はこの図２９のライン２８
−２８にほぼ沿って切りとられた図である。
【図３０】本書に記されている統合された方法を用いた
ｐ−チャンネル、低電圧、背面ゲーテッド電界効果トラ
ンジスタの製造段階の高拡大率の概略的拡大断面図であ
る。
ｐ−チャンネル、低電圧、背面ゲーテッド電界効果トラ
ンジスタの製造段階の高拡大率の概略的拡大断面図であ
る。
【図３１】図３０と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図３２】図３０と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図３３】図３０と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図３４】図３０と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図３５】図３０と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図３６】図３５に示されているサイリスタの概略的平
面図であり、図３５はこの図３６のライン３５−３５に
ほぼ沿って切りとられた図である。
面図であり、図３５はこの図３６のライン３５−３５に
ほぼ沿って切りとられた図である。
【図３７】本書中に記述されている統合された方法に従
った低電圧、背面ゲーテッドｎチャンネル電界効果トラ
ンジスタの製造の連続的段階の、高拡大率の概略的拡大
断面図である。
った低電圧、背面ゲーテッドｎチャンネル電界効果トラ
ンジスタの製造の連続的段階の、高拡大率の概略的拡大
断面図である。
【図３８】図３７と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図３９】図３７と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図４０】図３７と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図４１】図３７と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図４２】図３７と同様の、高拡大率の概略的拡大断面
図である。
図である。
【図４３】図４２に示されているサイリスタの概略的平
面図であり、図４２はこの図４３のライン４２−４２に
ほぼ沿って切り取った図である。
面図であり、図４２はこの図４３のライン４２−４２に
ほぼ沿って切り取った図である。
【図４４】本書中に記されている統合された方法に従っ
た高電圧、背面ゲーテッドｐチャンネル電界効果トラン
ジスタの製造における連続する段階の高拡大率の概略的
拡大断面図である。
た高電圧、背面ゲーテッドｐチャンネル電界効果トラン
ジスタの製造における連続する段階の高拡大率の概略的
拡大断面図である。
【図４５】図４４と同様の概略的拡大断面図である。
【図４６】図４４と同様の概略的拡大断面図である。
【図４７】図４４と同様の概略的拡大断面図である。
【図４８】図４４と同様の概略的拡大断面図である。
【図４９】図４４と同様の概略的拡大断面図である。
【図５０】図４９に示されているトランジスタの概略的
平面図であり、図４９はこの図５０のライン４９−４９
にほぼ沿って切り取られた図である。
平面図であり、図４９はこの図５０のライン４９−４９
にほぼ沿って切り取られた図である。
【図５１】本書に記されている統合された方法に従った
高電圧背面ゲーテッドｎチャンネル電界効果トランジス
タの製造における連続的段階の高い拡大率の概略的拡大
断面図である。
高電圧背面ゲーテッドｎチャンネル電界効果トランジス
タの製造における連続的段階の高い拡大率の概略的拡大
断面図である。
【図５２】図５１と同様の概略的拡大断面図である。
【図５３】図５１と同様の概略的拡大断面図である。
【図５４】図５１と同様の概略的拡大断面図である。
【図５５】図５１と同様の概略的拡大断面図である。
【図５６】図５１と同様の概略的拡大断面図である。
【図５７】図５６に示されているトランジスタの概略的
平面図であり、図５６はこの図５７のライン５６−５６
にほぼ沿って切りとられた図である。
平面図であり、図５６はこの図５７のライン５６−５６
にほぼ沿って切りとられた図である。
【図５８】本書に記されている統合された方法に従って
製造されたラテラル拡散のＭＯＳ（ＬＤＭＯＳ）ｎ−チ
ャネルトランジスタの製造における連続した段階の高拡
大率の概略的拡大断面図である。
製造されたラテラル拡散のＭＯＳ（ＬＤＭＯＳ）ｎ−チ
ャネルトランジスタの製造における連続した段階の高拡
大率の概略的拡大断面図である。
【図５９】図５８と同様の、概略的拡大断面図である。
【図６０】図５８と同様の、概略的拡大断面図である。
【図６１】図５８と同様の、概略的拡大断面図である。
【図６２】図５８と同様の、概略的拡大断面図である。
【図６３】図５８と同様の、概略的拡大断面図である。
【図６４】図５８と同様の、概略的拡大断面図である。
【図６５】図６４に示されているＬＤＭＯＳトランジス
タの概略的平面図であり、図６４はこの図６５のライン
６４−６４に沿って切りとられた図である。
タの概略的平面図であり、図６４はこの図６５のライン
６４−６４に沿って切りとられた図である。
【図６６】本書に記されている統合された方法に従った
垂直ＮＰＮバイポーラトランジスタの製造における連続
した段階の高拡大率の概略的拡大断面図である。
垂直ＮＰＮバイポーラトランジスタの製造における連続
した段階の高拡大率の概略的拡大断面図である。
【図６７】図６６と同様の概略的拡大断面図である。
【図６８】図６６と同様の概略的拡大断面図である。
【図６９】図６６と同様の概略的拡大断面図である。
【図７０】図６６と同様の概略的拡大断面図である。
【図７１】図７０に示されている垂直ＮＰＮバイポーラ
トランジスタの概略的平面図であり、図７０は図７１の
ライン７０−７０にほぼ沿って切りとられた図である。
トランジスタの概略的平面図であり、図７０は図７１の
ライン７０−７０にほぼ沿って切りとられた図である。
【図７２】ゲート酸化物応力の低くなった背面ゲーテッ
ド・拡張型ドレインｎチャネル電界効果トランジスタの
製造における連続する段階の高拡大率の概略的拡大断面
図である。
ド・拡張型ドレインｎチャネル電界効果トランジスタの
製造における連続する段階の高拡大率の概略的拡大断面
図である。
【図７３】図７２と同様の概略的拡大断面図である。
【図７４】図７２と同様の概略的拡大断面図である。
【図７５】図７２と同様の概略的拡大断面図である。
【図７６】図７２と同様の概略的拡大断面図である。
【図７７】図７２と同様の概略的拡大断面図である。
【図７８】図７７に示されているトランジスタの概略的
平面図であり、図７７はこの図７８のライン７７−７７
にほぼ沿って切りとった図である。
平面図であり、図７７はこの図７８のライン７７−７７
にほぼ沿って切りとった図である。
【図７９】本書に記されている統合された方法に従って
製造されたゲート酸化物応力の低くなった背面ゲーテッ
ドｎチャネル拡張型ドレイン電界効果トランジスタの高
拡大率の概略的拡大断面図である。
製造されたゲート酸化物応力の低くなった背面ゲーテッ
ドｎチャネル拡張型ドレイン電界効果トランジスタの高
拡大率の概略的拡大断面図である。
【図８０】図７９に示されている電界効果トランジスタ
の概略的平面図であり、図７９は図８０のライン７９−
７９にほぼ沿って切りとられた図である。
の概略的平面図であり、図７９は図８０のライン７９−
７９にほぼ沿って切りとられた図である。
【図８１】本書中に記されている統合された方法に従っ
て製造された、ゲート酸化物応力が低くなった背面ゲー
テッド、拡張型ドレインのｐチャネル電界トランジスタ
の高拡大率の概略的拡大断面図である。
て製造された、ゲート酸化物応力が低くなった背面ゲー
テッド、拡張型ドレインのｐチャネル電界トランジスタ
の高拡大率の概略的拡大断面図である。
【図８２】図８１に示されている電界効果トランジスタ
の概略図であり、図８１に示されている断面は、この図
８２のライン８１−８１にほぼ沿って切りとられてい
る。
の概略図であり、図８１に示されている断面は、この図
８２のライン８１−８１にほぼ沿って切りとられてい
る。
【図８３】本書中に記されている統合された方法に従っ
て製造された、背面ゲーテッド・垂直ｎチャネル電界効
果トランジスタの高拡大率の概略的拡大断面図である。
て製造された、背面ゲーテッド・垂直ｎチャネル電界効
果トランジスタの高拡大率の概略的拡大断面図である。
【図８４】図８３に示されている垂直電界効果トランジ
スタの概略的平面図であり、図８３に示されている断面
図は、この図８４のライン８３−８３にほぼ沿って切り
とられている。
スタの概略的平面図であり、図８３に示されている断面
図は、この図８４のライン８３−８３にほぼ沿って切り
とられている。
【図８５】本書に記されている統合された方法に従った
埋込みコレクタ垂直ＮｐＮバイポーラトランジスタの製
造における連続した段階の高拡大率の概略的拡大断面図
である。
埋込みコレクタ垂直ＮｐＮバイポーラトランジスタの製
造における連続した段階の高拡大率の概略的拡大断面図
である。
【図８６】図８５と同様の概略的拡大断面図である。
【図８７】図８５と同様の概略的拡大断面図である。
【図８８】図８５と同様の概略的拡大断面図である。
【図８９】図８５と同様の概略的拡大断面図である。
【図９０】図８９に示されている埋込みコレクタ垂直Ｎ
ＰＮトランジスタの概略的平面図であり、図８９は図９
０のライン８９−８９にほぼ沿って切り取られた図であ
る。
ＰＮトランジスタの概略的平面図であり、図８９は図９
０のライン８９−８９にほぼ沿って切り取られた図であ
る。
【図９１】埋込み層に対するトレンチ連結の使用を例示
する、本書に記されている統合された方法に従って製造
された垂直ＤＭＯＳトランジスタの高拡大率の概略的拡
大図である。
する、本書に記されている統合された方法に従って製造
された垂直ＤＭＯＳトランジスタの高拡大率の概略的拡
大図である。
【図９２】分離を目的として用いられるポリシリコンフ
ィールドトレンチの高拡大率の概略的拡大断面図であ
る。
ィールドトレンチの高拡大率の概略的拡大断面図であ
る。
【図９３】デバイス分離目的で用いられるもう１つのポ
リシリコンフィールドトレンチの高拡大率の概略的拡大
断面図である。
リシリコンフィールドトレンチの高拡大率の概略的拡大
断面図である。
【図９４】タンク分離型電界効果トランジスタ及び横方
向及び垂直方向のＤＭＯＳ電力用トランジスタの、早期
ソース／ドレイン処理を伴う製造における連続する段階
の高拡大率の概略的拡大断面図である。
向及び垂直方向のＤＭＯＳ電力用トランジスタの、早期
ソース／ドレイン処理を伴う製造における連続する段階
の高拡大率の概略的拡大断面図である。
【図９５】図９４と同様の概略的拡大断面図である。
【図９６】図９４と同様の概略的拡大断面図である。
【図９７】図９４と同様の概略的拡大断面図である。
【図９８】図９４と同様の概略的拡大断面図である。
【図９９】図９４と同様の概略的拡大断面図である。
【図１００】図９４と同様の概略的拡大断面図である。
【図１０１】図９４と同様の概略的拡大断面図である。
【図１０２】本発明に従ったサイリスタのもう１つの物
理的実施態様の高拡大率の概略的断面図である。
理的実施態様の高拡大率の概略的断面図である。
【図１０３】図１０２に示されているサイリスタの高拡
大率の概略的平面拡大図である。
大率の概略的平面拡大図である。
【図１０４】図１０２及び図１０３に示されているサイ
リスタの概略的電気回路図である。
リスタの概略的電気回路図である。
【図１０５】本発明によるサイリスタの他の実施例の拡
大断面図である。
大断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7827−5Ｊ Ｈ０３Ｋ 17/73 Ａ 7827−5Ｊ Ｂ
Claims (1)
- 【請求項１】 サイリスタ回路にして、 ベースとコレクタとを有する第１バイポーラトランジス
タと、第１電圧電源と、前記第１電圧電源と実質的に異
なる第２電圧電源と、前記第１バイポーラトランジスタ
のエミッタが前記第１電圧電源に接続されており、前記
第１バイポーラトランジスタのベース−エミッタ接合が
第１抵抗値を有する第１バイポーラトランジスタと；前
記第１バイポーラトランジスタのキャリヤと逆のタイプ
のエミッタ−コレクタ電流キャリヤを有する第２バイポ
ーラトランジスタにして、前記第２バイポーラトランジ
スタのコレクタが前記第１バイポーラトランジスタのベ
ースへ接続し、前記第２トランジスタのベース−エミッ
タ接合が第２抵抗値を有し、前記第２バイポーラトラン
ジスタのエミッタが前記第２電圧電源へ接続し、前記第
２バイポーラトランジスタのベースが前記第１バイポー
ラトランジスタの前記コレクタへ接続している第２バイ
ポーラトランジスタと；電流路と制御電極とを有する第
３トランジスタにして、第１信号が前記電流路のコンダ
クタンスを制御する前記制御電極に選択的に印加され、
前記電流路が前記第１バイポーラトランジスタの前記ベ
ースを前記第１電圧電源へ接続し、前記電量路の前記コ
ンダクタンスが前記第１信号の事前に選択された状態に
応答して前記第１バイポーラトランジスタの前記ベース
−エミッタのコンダクタンスより十分に大きい前記第３
トランジスタと；電流路と制御電極を有する第４トラン
ジスタにして、第２信号が前記第４トランジスタの前記
電流路のコンダクタンスを制御する前記制御電極に選択
的に印加され、前記電流路が前記第２バイポーラトラン
ジスタを前記第２電圧電源へ接続することが動作可能で
あり、前記第４トランジスタの前記電流路の前記コンダ
クタンスが前記第２信号の事前に選択された状態に応答
して前記第２バイポーラトランジスタの前記ベース−エ
ミッタ接合のコンダクタンスより十分に大きい第４トラ
ンジスタと；を含んでいることを特徴とするサイリスタ
回路。
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