KR930001473A - 게이트형 사이리스터와 고 및 저전압 반도체 디바이스를 동시에 제조하기 위한 공정, 그리고 이를 내장한 집적 회로 및 시스템 - Google Patents

게이트형 사이리스터와 고 및 저전압 반도체 디바이스를 동시에 제조하기 위한 공정, 그리고 이를 내장한 집적 회로 및 시스템 Download PDF

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수빅 렘비트
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Abstract

내용 없음

Description

게이트형 사이리스터와 고 및 저전압 반도체 디바이스를 동시에 제조하기 위한 공정, 그리고 이를 내장한 집적 회로 및 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 자동차 점화를 제어하고, 램프 및 솔레노이드 드라이버를 작동시키며, 다른 기능을 수행하기 위해 본 명세서에 기술된 공정에 따라 제조된 다수의 마이크로 콘트롤러를 구비한 자동차를 개략적으로 도시한 도면.
제2도는 여러가지 램프, 및 구동 부품으로서의 솔레노이드에 대한 마이크로콘트롤러의 접속 상를 간략하게 도시한 전기 회로도.
제3도는 본 발명에서의 기술된 공정에 따라 제조된 마이크로콘트롤러의 칩 레이아웃.

Claims (25)

  1. 베이스와 콜렉터, 제1전압원, 이 제1전압원과 다른 제2전압원을 귀하고 상기 제1전압원에 결합된 에미터 및 제1저항값을 갖는 베이스-에미터 접합부를 포함하는 제1바이폴라 트랜지스터, 상기 제1바이폴라 트랜지스터와 대향하는 형태의 에미터-콜렉터 전류 캐리어, 상기 제1바이폴라 트랜지스터의 베이스에 결합된 콜렉터, 제2저항 값을 갖는 베이스-에미터 접합부, 상기 제2전압원에 결합된 에미터, 및 상기 제1바이폴라 트랜지스터의 콜렉터에 결합된 베이스를 포함하는 제2바이폴라 트랜지스터, 상기 제1바이폴라 트랜지스터의 베이스를 상기 제1전압원에 결합시키는 전류 경로, 및 선정된 상태의 제1신호에 응답하여 상기 제1바이폴라 트랜지스터의 베이스-에미터 접합부의 콘덕턴스보다 큰 상기 전류 경로의 콘덕턴스를 제어하기 위해 상기 제1신호가 가해지는 제어 전극을 포함하는 제3트랜지스터 및 상기 제2바이폴라 트랜지스터의 베이스를 상기 제2전압원에 결합시키는데 적합한 전류 경로, 및 선정된 상태의 제2신호에 응답하여 상기 제2바이폴라 트랜지스터의 베이스-에미터 전합부의 콘덕턴스보다 큰 상기 전류 경로의 콘덕턴스를 제어하기 위해 상기 제2신호가 가해지는 제어 전극을 포함하는 제4트랜지스터를 포함하는 것을 특징으로 하는 사이리스터 회로.
  2. 제1항에 있어서, 상기 제1트랜지스터가 pnp트랜지스터이고, 상기 제2트랜지스터가 npn트랜지스터이며, 상기 제1전압원에 의해 공급된 전압이 상기 제2전압원에 의해 공급된 전압보다 높은 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 제1트랜지스터가 npn트랜지스터이고, 상기 제2트랜지스터가 pnp트랜지스터이며, 상기 제1전압원이 상기 제2전압원보다 낮은 것을 특징으로 하는 회로.
  4. 제1항에 있어서, 상기 제3트랜지스터가 전계 효과 트랜지스터인 것을 특징으로 하는 회로.
  5. 제4항에 있어서, 상기 제3트랜지스터가 p채널 전게 효과 트랜지스터인 것을 특징으로 하는 회로.
  6. 제1항에 있어서, 상기 제4트랜지스터가 전계 효과 트랜지스터인 것을 특징으로 하는 회로.
  7. 제6항에 있어서, 상기 제4트랜지스터가 n채널 전계 효과 트랜지스터인 것을 특징으로 하는 회로.
  8. 제1항에 있어서, 상기 제2바이폴라 트랜지스터의 콜렉터를 상기 제2전압원에 결합시키는데 적합한 전류경로, 및 상기 전류 경로의 콘덕턴스를 제어하는데 적합한 제어 전극을 포함한 제5트랜지스터를 구비하고, 상기 제5트랜지스터는 선정된 신호가 게이트에 인가될 때 상기 사이리스터를 온 상태로 래치시키도록 동작하는 것을 특징으로 하는 회로.
  9. 제6항에 있어서, 상기 신호가 짧은 펄스인 것을 특징으로 하는 회로.
  10. 제1도전형의 반도체층 표면에 형성된 게이트형 사이리스터에 있어서, 상기 표면에서 상기 제1도전형과 반대인 제2도전형으로 형성된 제1웰, 상기 표면에서 상기 제1웰에 의해 둘러싸이도록 형성된 상기 제1도전형의 제2웰, 상기 표면에서 상기 제2웰에 의해 둘러싸이도록 형성된 상기 제2도전형의 에미터 영역, 상기 표면에서 상기 제1도전형으로 형성된 제1 및 제2의 농후하게 도핑된 영역 및 상기 표면에서 상기 제2도전형으로 형성된 제3, 제4 및제5의 농후하게 도핑된 영역을 포함하고, 상기 제1의 농후하게 도핑된 영역은 상기 제1웰 내에 형성되고, 상기 제2의 농후하게 도핑된 영역은 상기 제1웰 및 부분적으로 상기 제2웰 내에 형성되고, 상기 제1웰의 부영역은 상기 제1 및 제2의 농후하게 도핑된 영역을 서로 격설시켜 제1바이폴라 트랜지스터의 베이스로서 작용하도록 동작하고, 상기 제3 및 제4의 농후하게 도핑된 영역은 상기 제1웰로부터 격설되고, 상기 제5의 농후하게 도핑된 영역은 부분적으로 상기 제1웰내에 형성되고, 상기 반도체층의 채널 영역은 상기 제4영역으로부터 상기 제3영역을, 및 상기 제5영역으로부터 상기 제4영역을 격설시키고, 상기 제3영역과 상기 제5영역은 서로 격설되고, 도전성 게이트는 상기 채널 영역 위에서 절연적으로 배치되고, 상기 제3영역은 상기 제2의 농후하게 도핑된 영역에 도전성으로 접속되며, 상기 제5영역은 상기 에미터 영역에 도전성으로 접속되는 것을 특징으로 하는 사이리스터.
  11. 제10항에 있어서, 상기 제1도전형이 p형인 것을 특징으로 하는 사이리스터.
  12. 제1도전형의 반도체층 표면에 형성된 게이트형 사이리스터에 있어서, 상기 반도체층 상에 형성되고 상기 기판과 대향하는 표면을 갖는 제1도전형의 제1에피택셜층, 상기 제1에피택셜층이 상기 표면에서 상기 제1도전형으로 형성되고, 상기 제1 에피택셜층에 대향하는 제1표면 및 상기 제1 에피택셜 기판의 상기 표면에 인접한 제2 표면을 갖는 제2에피택셜층, 상기 제1에피택셜층의 상기 표면의 일부분과 상기 제2 에피택셜층의 상기 제2표면과의 사이에 수평으로 형성된 상기 제1 도전형과 반대인 상기 제2 도전형의 매입층, 상기 제2 에피택셜층내에 형성되고 상기 매입층과 인접한 상기 제2 도전형의 접촉 영역, 상기 제2 에피택셜층의 상기 제1 표면 내에 형성되어 상기 매입층과 인접한 상기 제2 도전형의 트랜지스터 탱크 영역, 상기 트랜지스터 탱크 영역 내의 상기 제2 에피택셜층의 상기 제1 표면에 형성된 상기 제1 도전형의 제1 탱크 영역, 상기 트랜지스터 탱크 영역 내의상기 제2 에피택셜층의 상기 제1 표면에 형성되어 상기 제1 탱크 영역과 격설된 상기 제2 도전형의 제2 탱크 영역,상기 트랜지스터 탱크 영역 내의 상기 제2 에피택셜층의 상기 제1 표면에 형성되어 상기 제1및 제2탱크 영역으로부터 격설된 상기 제1 도전형의 제3 탱크 영역, 상기 제3탱크 영역내의 상기 제2에피택셜층의 상기 제1표면내에 형성된 상기 제2도전형의 제4탱크 영역, 게이트 및 소오스/드레인 영역을 갖고 상기 제2에피택셜층의 상기 제1 표면 내에 형성되며 상기 트랜지스터 탱크 영역으로부터 격설된 OFF 트랜지스터 및 게이트 및 소오스/드레인 영역을 갖고 상기 제2에피택셜층의 상기 제1표면 내에 형성되며 상기 트랜지스터 탱크 영역으로부터 격설된 ON 트랜지스터를 포함하는 것을 특징으로 하는 사이리스터.
  13. 베이스와 콜렉터, 제1전압원, 이 제1전압원에 의해 공급된 전압과 상이한 전압을 공급하는 제2전압원, 상기 제1전압원에 결합된 에미터, 및 제1저항 값을 갖는 베이스-에미터 접합부를 포함하는 제1바이폴라 트랜지스터, 상기 제1바이폴라 트랜지스터와 대향하는 형태의 에미터-콜렉터 전류 캐리어, 상기 제1바이폴라 트랜지스터의 베이스에 결합된 콜렉터, 제2저항 값을 갖는 베이스-에미터 접합부, 상기 제2전압원에 결합된 에미터, 및 상기 제1바이폴라 트랜지스터의 콜렉터에 결합된 베이스를 갖는 제2바이폴라 트랜지스터, 상기 제1 및 제2의 바이폴라 트랜지스터 중 선택된 트랜지스터의 상기 베이스를 상기 제1및 제2의 전압원 중 각 전원에 결합시키는데 적합한 전류 경로, 및 선정된 상태의 제1 신호에 응답하여 상기 제1 및 제2의 바이폴라 트랜지스터 중 선택된 트랜지스터의 상기 베이스-에미타 접합부의 콘덕턴스보다 더 큰 상기 전류 경로의 콘덕턴스를 제어하기 위해 사이리스터를 턴 오프시키도록 상기 제1신호가 가해지는 제어 전극을 갖는 제3트랜지스터 및 사이리스터를 턴 온시키도록 동작하는 제2신호에 응답하여 상기 제2바이폴라 트랜지스터의 콜렉터를 상기 제2전압원에 결합시키기에 적합한 전류 경로와 상기 제2 신호가 가해지는 제어 전극을 갖는 제4트랜지스터를 포함하는 것을 특징으로 하는 사이리스터 회로.
  14. 제13항에 있어서, 상기 제1 및 제2의 바이폴라 트랜지스터 중 다른 트랜지스터의 상기 베이스를 상기 제1 및 제2의 전압원 중 각각 다른 전원에 결합시키는데 적합한 전류 경로, 및 선정된 상태의 제1신호의 보충에 응답하여 상기 제1 및 제2의 바이폴라 트랜지스터 중 상기 다른 트랜지스터의 베이스-에미타 접합부의 콘덕턴스보다 더 큰 상기 전류 경로의 콘덕턴스를 제어하기 위해 상기 제1신호의 보충이 가해지는 제어 전극을 갖는 제5트랜지스터를 포함하는 것을 특징으로 하는 회로.
  15. 제1도전형의 반도체층 표면에 형성된 게이트형 사이리스터에 있어서, 상기 제1도전형과 반대인 상기 제2도전형으로 상기 표면에 형성된 상기 제1탱크, 상기 제1도전형으로 상기 표면에 및 상기 제1탱크 내에 형성된 제2탱크, 상기 제2탱크 내의 상기 표면에 상기 제2도전형으로 형성된 제1의 농후하게 도핑된 영역, 상기 제1 및 제2의 탱크에 인접한 상기 표면에 상기 제1도전형으로 형성된 제2의 농후하게 도핑된 영역, 상기 표면에서 상기 제1도전형으로 형성되고, 상기 제1탱크의 채널 부영역에 의해 상기 제2의 농후하게 도핑된 영역으로부터 격설되며, 상기 제1탱크 내에 형성되어 상기 제2탱크로부터 격설된 제3의 농후하게 도핑된 영역, 콘덕턴스를 제어하도록 상기 채널 부영역에 인접하여 절연적으로 배치되고, 상기 제3의 농후하게 도핑된 영역과 함께 도전성으로 결합된 도전성 게이트, 상기 제1탱크의 마진에서 및 상기 제1 탱크 외부의 상기 반도체층의 일부분에서, 상기 표면에 형성된 상기 제2도전형의 제4의 농후하게 도핑된 영역, 상기 제2도전형으로 상기 표면에 형성되어 상기 제1탱크로부터 격설되고, 제2도전성 게이트와 인접하여 절연적으로 배치된, 상기 반도체층의 제2 채널 부영역에 의해 상기 제4영역으로부터격설된 제5의 농후하게 도핑된 영역, 상기 반도체층의 상기 표면에 상기 제2도전형으로 형성되고, 상기 반도체층의 제3채널 부영역에 의해 상기 제5영역으로부터 격설되며, 상기 제4영역 및 제1탱크로부터 격설된 제6의 농후하게 도핑된 부영역, 제1신호원에 의해 상기 사이리스터를 턴 온시키는 상기 제3도전성 게이트에 결합된, 상기 제5영역과 상기 제1영역을 함게 결합시키는 제1도전성 접속부 및 제2신호원에 의해 상기 사이리스터를 턴 오프시키는 상기 제2도전성 게이트에 결합된, 상기 제6영역과 상기 제2영역을 함께 결합시키는 제2도전성 접속부를 포함하는 것을 특징으로 하는 게이트형 사이리스터.
  16. 제15항에 있어서, 상기 제1도전형이 p형인 것을 특징으로 하는 게이트형 사이리스터.
  17. 모놀리식 집적 회로 칩의 일부분을 형성하는 제1도전형의 반도체층 표면에 게이트형 사이리스터를 포함하고, 상기 사이리스트가, 제2도전형으로 상기 표면에 형성된 제1탱크, 상기 제1도전형으로 상기 표면에 및 상기 제1탱크 내에 형성된 제2탱크, 상기 제2도전형으로 상기 제2탱크 내의 상기 표면에 형성된 제1의 농후하게 도핑된 영역, 상기 제1 및 상기 제2의 탱크와 인접한 상기 표면에 상기 제1도전형으로 형성된 제2의 농후하게 도핑된 영역, 상기 제1도전형으로 상기 표면에 형성되고, 상기 제1탱크의 채널 부영역에 의해 상기 제2의 농후하게 도핑된 영역으로부터 격설되며, 상기 제1탱크 내에 형성되어 상기 제2탱크로부터 격설된 제3의 농후하게 도핑된 영역, 콘덕턴스를 제어하도록 상기 채널 부영역에 인접하여 절연적으로 배치되고, 상기 제3의 농후하게 도핑된 영역과 도전성으로 함께 결합된 도전성 게이트, 상기 제1탱크의 마진에서 및 상기 제1탱크외부의 상기 반도체층의 일부분에서, 상기 표면에 형성된 상기 제2도전형의 제4의 농후하게 도핑된 영역, 상기 표면에 형성되어 상기 제1탱크로부터 격설되고, 제2도전성 게이트에 인접하여 절연적으로 배치된 상기 반도체층의 제2채널 부영역에 의해 상기 제4영역으로부터 격설된 제5의 농후하게 도핑된 영역, 상기 반도체층의 상기 표면에 형성되고, 상기 반도체층의 제3채널 부영역에 의해 상기 제5영역, 상기 제4영역 및 상기 제1탱크로부터 격설된 제6의 농후하게 도핑된 부영역, 상기 제5영역과 상기 제1영역을 함께 결합시키는 제1도전성 접속부, 상기 제6영역과 상기 제2영역을 함께 결합시키는 제2도전성 접속부, 상기 사이리스터를 턴 온시키기 위해 신호원이 제3도전성 게이트에 결합되는 제1제어 신호, 및 상기 사이리스터를 턴 오프시키기 위해 신호원이 상기 제2도전성 게이트에 결합되는 제2제어 신호를 발생시키기 위해 상기 칩 상에 형성된 논리 회로 및 동작 전류를 공급하기 위해 결합된 배터리와 상기 제1의 농후하게 도핑된 영역에 결합된 접지 단자를 가지며 동작 전류를 싱크시키도록 상기 제3영역에 결합된 주변 전기 디바이스를 포함하는 것을 특징으로 하는 자동차 전기 시스템.
  18. 제17항에 있어서, 상기 주변 디바이스가 외부 전기 램프인 것을 특징으로 하는 자동차 전기 시스템.
  19. 제17항에 있어서, 상기 주변 디바이스가 솔레노이드를 포함하는 것을 특징으로 하는 자동차 전기 시스템.
  20. 제1도전형의 반도체층 표면에 형성된 게이트형 사이리스터에 있어서, 상기 제1도전형과 반대인 제2도전형의 제1탱크 영역, 상기 제1탱크 영역을 수평으로 감싸도록 상기 표면에 상기 제1도전형으로 형성된 고리모양의 제2탱크 영역, 상기 제2고리 모양 탱크 영역과 인접한 상기 제1탱크 영역내에 형성된 상기 제1도전형의 제3의 농후하게 도핑된 영역, 상기 제3의 농후하게 도핑된 영역 내에 형성된 상기 제2도전형의 제4의 농후하게 도핑된 영역, 상기 반도체층 내에 상기 제2도전형으로 형성되어 상기 제1 및 제2탱크영역으로부터 격설된 제5, 제6, 제7 및 제8의 농후하게 도핑된 영역, 상기 제5영역을 상기 제1탱크 영역, 제1및 제2의 전압원에 결합시키는 제1 도전성 접속부, 상기 제6 영역, 상기 제4 영역 및 상기 제2 전압원을 함께 결합시키는 제2 도전성 접속부, 상기 제7 영역과 상기 제1 탱크를 결합시키는 제3 도전성 접속부 및 상기 제1 전압원, 상기 제8 영역 및 상기 제2 고리 모양 탱크 영역을 함께 결합시키는 제4 도전성 접속부를 포함하고, 상기 반도체층의 제1채널 부영역이 상기 제5 및 제6의 농후하게 도핑된 영역을 격설시키고, 상기 제1채널 부영역이 제1도전성 게이트에 인접하여 절연적으로 배치되고, 상기 반도체층의 제2채널 부영역이 상기 제7 및 제8의 농후하게 도핑된 영역을 격설시키고 , 상기 제2 채널 부영역이 제2도전성 게이트에 인접하여 절연적으로 배치되고, 상기 제5 및 제6의 농후하게 도핑된 영역이 상기 제7 및 제8의 농후하게 도핑된 영역으로부터 격설로되며, 상기 제1전압원이 상기 제2전압원에 의해 공급된 것과 상이한 전압을 제공하는 것을 특징으로 하는 게이트형 사이리스터.
  21. 제20항에 있어서, 상기 제1도전형의 제2반도체층및 상기 제2반도체층과 상기 반도체층 사이에 배치된 상기 제2도전형의 제3반도체층을 포함하는 것을 특징으로 하는 게이트형 사이리스터.
  22. 제20항에 있어서, 상기 제1탱크 영역이 상기 표면에서 상기 제2반도체층까지 확장되는 것을 특징으로 하는 게이트형 사이리스터.
  23. 제20항에 있어서, 상기 표면에서 상기 제2반도체층까지 형성되어 상기 제2고리 모양 탱크 영역을 감싸는 상기 제2도전형의 가드링을 포함하는 것을 특징으로 하는 게이트형 사이리스터.
  24. 제20항에 있어서, 상기 제3 및 제4의 농후하게 도핑된 영역이 고리 모양인 것을 특징으로 게이트형 사이리스터.
  25. 제23항에 있어서, 상기 제3 및 제4의 농후하게 도핑된 영역의 내부에서 수평으로 배치된 상기 제2도전형의 농후하게 도핑된 접촉 영역을 포함하는 것을 특징으로 하는 게이트형 사이리스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019920011345A 1991-06-28 1992-06-27 게이트형 사이리스터와 고 및 저전압 반도체 디바이스를 동시에 제조하기 위한 공정, 그리고 이를 내장한 집적 회로 및 시스템 KR100260692B1 (ko)

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US723082 1991-06-28

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