KR100260692B1 - 게이트형 사이리스터와 고 및 저전압 반도체 디바이스를 동시에 제조하기 위한 공정, 그리고 이를 내장한 집적 회로 및 시스템 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 125
- 230000008569 process Effects 0.000 title abstract description 92
- 238000004519 manufacturing process Methods 0.000 title description 46
- 230000005669 field effect Effects 0.000 claims abstract description 77
- 239000004065 semiconductor Substances 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 230000009469 supplementation Effects 0.000 claims 2
- 238000002955 isolation Methods 0.000 abstract description 19
- 230000009977 dual effect Effects 0.000 abstract description 3
- 238000003491 array Methods 0.000 abstract description 2
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 abstract 1
- 230000005641 tunneling Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 312
- 229920002120 photoresistant polymer Polymers 0.000 description 97
- 238000002513 implantation Methods 0.000 description 94
- 108091006146 Channels Proteins 0.000 description 65
- 238000009792 diffusion process Methods 0.000 description 64
- 238000002347 injection Methods 0.000 description 60
- 239000007924 injection Substances 0.000 description 60
- 150000004767 nitrides Chemical class 0.000 description 46
- 239000007943 implant Substances 0.000 description 35
- 229910052751 metal Inorganic materials 0.000 description 34
- 239000002184 metal Substances 0.000 description 34
- 239000004020 conductor Substances 0.000 description 29
- 239000002019 doping agent Substances 0.000 description 28
- 229910052698 phosphorus Inorganic materials 0.000 description 23
- 239000011574 phosphorus Substances 0.000 description 23
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 22
- 230000010354 integration Effects 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 230000000875 corresponding effect Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 19
- 230000001105 regulatory effect Effects 0.000 description 19
- 229910052785 arsenic Inorganic materials 0.000 description 18
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 15
- 150000002500 ions Chemical class 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 14
- 230000000903 blocking effect Effects 0.000 description 13
- 239000012298 atmosphere Substances 0.000 description 12
- 238000007667 floating Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 10
- 230000008021 deposition Effects 0.000 description 10
- 239000012212 insulator Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 238000000926 separation method Methods 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 230000001276 controlling effect Effects 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- 229910001080 W alloy Inorganic materials 0.000 description 3
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- -1 Arsenic ions Chemical class 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000004378 air conditioning Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000446 fuel Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- 241001149900 Fusconaia subrotunda Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RSONSNHUWPUPES-UHFFFAOYSA-K [Si+4].P(=O)([O-])([O-])[O-].B([O-])(O)O Chemical compound [Si+4].P(=O)([O-])([O-])[O-].B([O-])(O)O RSONSNHUWPUPES-UHFFFAOYSA-K 0.000 description 1
- 230000001464 adherent effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000005365 phosphate glass Substances 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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- Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Electronic Switches (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(n-) 및 (p-) 채널 저전압 전계 효과 논리 트랜지스터(403), EEPROM 메모리 어레이 등의 게이팅용의 (n-) 및 (p-) 채널 고전압 절연 게이트 전계 효과 트랜지스터(405), 파울러 노드하임 터널링 EEPROM 셀(406), (n-) 및 (p-) 채널 드레인 확장 절연 게이트 전계 효과 트랜지스터(409), 쇼트키 다이오드(411) 및 FAMOS EPROM 셀(412)를 제조하는 집적 공정이 도시된다. 신뢰성이 향상된 “비적층” 이중 레벨 폴리 EEPROM 셀이 또한 도시된다.
Description
제1도는 자동화 점화를 제어하고, 램프 및 솔레노이드 드라이버를 작동시키며, 다른 기능을 수행하기 위해 본 명세서에 기술된 공정에 따라 제조된 다수의 마이크로콘트롤러를 구비한 자동차를 개략적으로 도시한 도면.
제2도는 여러가지 램프, 및구동 부품으로서의 솔레노이드에 대한 마이크로콘트롤러의 접속 상태를 간략하게 도시한 전기 회로도.
제3도는 본 명세서에서 기술된 공정에 따라 제조된 마이크로콘트롤러의 칩 레이아웃.
제4도는 시스템 아키텍쳐를 도시하기 위해 제3도에 도시된 칩을 개략적으로 도시한 전기 블럭도.
제5도는 제3도에서 도시한 마이크로콘트롤러에 사용된 EEPROM 메모리 매트릭스를 개략적으로 도시한 기능 블럭도.
제6도는 본 발명의 제1 실시예에 따른 게이트형 사이리스터를 개략적으로 도시한 회로도.
제6(a)도는 본 발명의 제2 실시예에 따른 게이트형 사이리스터의 전기 회로도.
제7(a), 7(b), 7(f) 및 7(g)도는 본 발명의 사이리스터를 제1 실시예로서 제조할 시의 각 스테이지를 나타내기 위해 반도체 기판 또는 층을 확대하여 개략적으로 도시한 부분 단면 입면도.
제7(ga)도는 본 발명에 따른 사이리스터의 제2 실시예를 확대하여 개략적으로 도시한 단면도.
제8도는 본 발명에 따른 사이리스터의 제1 실시예를 개략적으로 도시한 평면도이고, 제7(g)도는 제8도의 라인 7g-7g를 따라 절취하여 도시한 단면도.
제9도는 본 발명에 따른 사이리스트의 제3 실시예를 확대하여 개략적으로 도시한 평면도.
제10도는 제9도의 라인 10-10을 따라 절취하여, 본 발명에 따른 사이리스터의 제3 실시예를 확대하여 개략적으로 도시한 평면도.
제11도는 본 발명에 따른 사이리스터의 제조 공정 흐름도.
제12도는 본 발명에 따른 사이리스터의 제3 실시예의 전기 회로도.
제13도는 본 발명에 따른 게이트형 사이리스터의 제4 실시예를 확대하여 개략적으로 도시한 단면도.
제14도는 본 발명에 따른 사이리스터의 제4 실시예를 도시한 평면도이고, 제13도는 제14도의 라인 13-13을 따라 절취하여 도시한 단면도.
제15도는 제16(a) 내지 16(g)도에서 상세하게 도시될 마이크로콘트롤러 칩 제조 공정과 관련된 하이 레벨 공정 흐름도.
제16(a)도 내지 제16(g)도는 디바이스 상에서의 집적공정 효과를 나타내기 위해 서로 밀접하게 관련되어 도시된 몇몇 상이한 반도체 디바이스를 동시에 제조할 시에 연속 스테이지를 나타내는, 마이크로콘트롤러 칩의 상이한 부분을 확대하여 개략적으로 도시한 단면도.
제16(ga)도는 제16(a) 내지 16(h)도에서 도시된 수직 DMOS 트랜지스터를 상세하게 개략적으로 도시한 단면도.
제16(ha)도는 제16(ga)도에서 도시된 수직 DMOS 트랜지스터의 평면도이고, 제16(ga)도는 제16(ha)도의 라인 g-1-g-1을 따라 절취하여 도시한 단면도.
제17(a) 내지 17(b)도 및 17(d) 내지 17(g)도는 본 명세서에 기술된 집적공정을 사용하여 저전압 백 게이트형 p 채널 전계 효과 트랜지스터를 제조할 시의 단계를 확대하여 개략적으로 도시한 단면도.
제17(h)도는 제17(g)도에 도시된 트랜지스터의 개략 평면도이고, 제17(g)도는 제17(h)도의 라인 17g-17g를 따라 절취하여 도시한 단면도.
제18(b) 내지 18(g)도는 집적 공정에 따라 저전압 백 게이트형 n 채널 전계 효과 트랜지스터를 제조할 시의 연속 스테이지를 확대하여 개략적으로 도시한 단면도.
제8(h)도는 제18(g)도에 도시된 트랜지스터의 개략 평면도이고, 제18(g)도는 제18(h)도의 라인 18g-18g를 따라 절취하여 도시한 단면도.
제19(g) 내지 19(b)도 및 19(d) 내지 19(g)도는 집적 공정에 따라 고전압 백 게이트형 p 채널 전계 효과 트랜지스터를 제조할 시의 연속 스테이지를 확대하여 개략적으로 도시한 단면도.
제19(h)도는 제19(g)도에 도시된 트랜지스터의 개략 평면도이고, 제19(g)도는 제19(h)도의 라인 19g-19g를 따라 절취하여 도시한 단면도.
제20(b) 내지 20(g)도는 집적 공정에 따라 고전압 백 게이트형 n 채널 전계 효과 트랜지스터를 제조할 시의 연속 스테이지를 확대하여 개략적으로 도시한 단면도.
제20(h)도는 제20(g)도에 도시된 트랜지스터의 개략 평면도이고, 제20(g)도는 제20(h)도의 라인 20g-20g를 따라 절취하여 도시한 단면도.
제21(a) 내지 21(g)도는 집적 공정에 따라 수평 확산 MOS(LDMOS) n 채널 트랜지스터를 제조할 시의 연속 스테이지를 확대하여 개략적으로 도시한 단면도.
제21(h)도는 제21(g)도에 도시된 LDMOS 트랜지스터의 개략 평면도이고, 제21(g)도는 제21(h)도의 라인 21g-21g를 따라 절취하여 도시한 단면도.
제22(a) 내지 22(b)도, 제22(d)도 및 제22(f) 내지 22(g)도는 집적 공정에 따라 수직 npn 바이폴라 트랜지스터를 제조할 시의 연속 스테이지를 개략적으로 도시한 단면도.
제22(h)도는 제22(g)도에 도시된 수직 npn 바이폴라 트랜지스터의 개략 평면도이고, 제22(g)도는 제22(h)도의 라인 22g-22g를 따라 절취하여 도시한 단면도.
제23(a)도 및 제23(c) 내지 23(g)도는 게이트 산화물 스트레스가 감소된 백 게이트형 확장 드레인 n 채널 전계 효과 트랜지스터의 제조시의 연속 스테이지를 확대하여 개략적으로 도시한 단면도.
제23(h)도는 제23(g)도에 도시된 트랜지스터의 개략 평면도이고, 제23(g)도는 제23(h)도의 라인 23g-23g를 따라 절취하여 도시한 단면도.
제24(g)도는 집적 공정에 따라, 게이트 산화물 스트레스가 감소된 백 게이트형 n 채널 확장 드레인 전계 효과 트랜지스터를 확대하열 개략적으로 도시한 단면도.
제24(h)도는 제24(g)도에 도시된 전계 효과 트랜지스터의 개략 평면도이고, 제24(g)도는 제24(h)도의 라인 24g-24g를 따라 절취하여 도시한 단면도.
제25(g)도는 집적 공정에 따라, 게이트 산화물 스트레스가 감소된 백 게이트형 확장 드레인 p 채널 전계 효과 트랜지스터를 확대하여 개략적으로 도시한 단면도.
제25(h)도는 제25(g)도에 도시된 전계 효과 트랜지스터의 개략 평면도이고, 제25(g)도의 단면도는 제25(h)도의 라인 25g-25g를 따라 절취하여 도시한 도면.
제26(g)도는 집적 공정에 따라 제조된 백 게이트형 수직 n 채널 전계 효과 트랜지스터를 확대하여 개략적으로 도시한 단면도.
제26(h)도는 제26(g)도에 도시된 수직 전계 효과 트랜지스터의 개략 평면도이고, 제26(g)도의 단면도는 제26(h)도의 26g-26g를 따라 절취하여 도시한 도면.
제27(a) 내지 27(b)도, 제27(d) 및 제27(f) 내지 27(g)도는 집적 공정에 따라 매입형 콜렉터 수직 npn 바이폴라 트랜지스터를 제조할 시의 연속 스테이지를 확대하여 개략적으롤 도시한 단면도.
제27(h)도는 제27(g)도에 도시한 매입형 콜렉터 수직 npn 트랜지스터의 개략 평면도이고, 제27(g)도의 단면도는 제27(h)도의 라인 27g-27g를 따라 절취하여 도시한 도면.
제28도는 매입층에 트렌치 접속을 사용하는 것을 설명하기 위해, 집적 공정에 따라 제조된 수직 DMOS 트랜지스터를 확대하여 개략적으로 도시한 단면도.
제29도는 디바이스 분리를 목적으로 사용된 폴리실리콘 트렌치를 확대하여 개략적으로 도시한 단면도.
제30도는 디바이스 분리를 목적으로 사용된 다른 폴리실리콘-전계 트렌치를 확대하여 개략적으로 도시한 단면도.
제31(a) 내지 31(g)도는(제31(ba)도를 포함하여) 탱크-분리 전계 효과 트랜지스터, 및 초기에 소오스/드레인 처리된 수평 및 수직 DMOS 전력 트랜지스터를 확대하여 개략적으로 도시한 단면도.
제32도는 본 발명에 따른 사이리스터의 다른 실시예를 확대하여 개략적으로 도시한 단면도.
제33도는 제32도에 도시된 사이리스터를 확대하여 개략적으로 도시한 평면도이고, 제32도의 단면도는 제33도의 라인 32-32를 따라 절취하여 도시한 도면.
제34도는 제32도 및 제33도엘 도시된 사이리스터를 개략적으로 도시한 적기 회로도.
제35도는 본 발명에 따른 사이리스터의 물리적 실시예를 확대하여 개략적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 자동차 12 : HVAC 시스템
22 : 칩 24 : 램프 유니트
26 : 솔레노이드 38, 40 : 사이리스터 회로
58 : A/D 변환기 64 : 펄스 수신기
68 : CPU 140, 142 : 전압 선로
403 : (n-) 및 (p-) 채널 저전압 전계 효과 논리 트랜지스터
405 : (n-) 및 (p-) 채널 고전압 절연 게이트 전계 효과 트랜지스터
406 : 파울러 노드하임 터널링 EEPROM 셀
407 : (n-) 및 (p-) 채널 드레인 확장 절연 게이트 전계 효과 트랜지스터
409 : 수직 및 수평 고리 모양 DMOS 트랜지스터
411 : 쇼트키 다이오드 412 : FAMOS EPROM 셀
본 발명은 집적 전력 디바이스, 공정 및 이에 의해 생성된 집적 회로에 관한 것으로, 특히 게이트형 사이리스터와 고 및 저전압 반도체 디바이스를 동시에 제조하기 위한 방법, 그리고 이를 냉정한 집적 회로 및 시스템에 관한 것이다.
본 발명의 범위를 제한하지 않고, 본 발명의 배경이 예로서, 자동차 전기 시스템과 관련하여 기술된다.
저전력 부품으로 제한되는 종래의 자동차용 마이크로콘트롤러는 중간 릴레이 및 고전력 디바이스를 통해 자동차 전기 시스템의 나머지 부분에 접속된다. 예를 들면, 자동차용 마이크로콘트롤러는 비교적 고전력 램프 드라이버에 의해 램프 또는 헤드 램프와 관련된 지시기 라이트에 접속될 수 있다. 저전력, 저전압 신호 라인은 전형적으로 램프 드라이버의 신호 입력에 접속된다. 램프 드라이버는 12 볼트의 자동차 전원 장치 및 구동될 램프에 접속된다. 전력 및 비전력 디바이스들로 나눠진 개별 집적 회로에 대한 규정은 더 큰 공간, 개별 패키징, 증가된 수의 일부-대-일부 외고 접속부, 및 어셈블리 가격의 증가를 요구한다.
이전에는, 이 분야에서 고전력 전기 부품이 저전력, 논리 부품용 IC 칩으로부터 분리되어 집적 회로 칩 상에 제조되어야 했다. 통상적으로, 고전력 트랜지스터는 5 볼트의 절연 게이트 전계 트랜지스터와 같이, 저전력 논리 디바이스와 쉽게 집적되지 않는 상이한 처리 조건을 갖는다. 반면에, 특정 전압 조정기 및 전력 디바이스는 보통 12 볼트의 종래 자동차 전기 시스템에 직접 접하는 전력 트랜지스터가 60 볼트 정도의 높은 과도 전압을 견딜 수 있게 한다. 반면에, 이러한 디바이스의 주입, 분리 및 도핑 특성은 공정-불안정 디바이스 결점을 작게 함으로써 동시 제조를 가능케 한다. 예를 들면, 서브미크론 디바이스는 비교적 높은 도펀트 농도의 탱크 내에 일반적으로 배치된다. 이러한 탱크의 주입 에너지 및 농도는 대응하는 고전압, 고전력 디바이스용 주입 에너지 및 도편트 농도와 일반적으로 상반된다. 그러나, 자동차 시스템 마이크로콘트롤러가 전압 조정 및 다른 고전력 응용을 위한 한 개의 칩과 논리의 성능 등을 위한 또 하나의 칩을 갖는것 보다는 모놀리식으로, 즉 한 개의 반도체 칩의 표면 상에 제조되는 것이 바람직하다.
본 발명의 한 특징에 따르면, 게이트형 사이리스터 회로는 서로 반대 도전형을 갖는 제1 및 제2의 바이폴라 트랜지스터를 포함한다. 제1 바이폴라 트랜지스터의 에미터는 제1 전원 전압에 결합된다. 제1 바이폴라 트랜지스터의 베이비-에이터 접합부는 제1 저항 값을 갖는다. 제2 바이폴라 트랜지스터의 콜렉터는 제1 바이폴라 트랜지스터의 베이스에 결합된다. 제2 바이폴라 트랜지스터의 베이스-에미터 접합부는 제2 저항 값을 갖는다. 제2 바이폴라 트랜지스터의 에미터는 제2 전원 전압에 결합된다. 제3 트랜지스터는 전류 경로 및 제어 전극을 포함하는데, 이 제어 전극은 그 위에 선택적으로 기억된 신호에 따라 전류 경로의 콘덕턴스를 제어하는데 적합하다. 전류 경로는 제1 바이폴라 트랜지스터의 베이스를 제1 전원 전압에 결합시킨다. 전류 경로의 콘덕턴스는 선정된 상태의 상기 신호에 응답하여 제1 바이폴라 트랜지터의 베이스-이미터 접합부의 콘덕턴스보다 크다. 제4 트랜지스터는 전류 경류 및 제어 전극을 갖는데, 이 제어 전극은 그 위에 선택적으로 기억된 제2 신호에 따라 전류 경로의 콘덕턴스를 제어하는데 적합하다. 전류 경로는 제2 바이폴라 트랜지스터의 베이스를 제2 전원 전압에 결합시킨다. 전류 경로의 콘덕턴스는 선정된 상태의 제2 신호에 응답하여 제2 바이폴라 트랜지스터의 에미터 접합부를 갖는 베이스의 콘덕턴스보다 크다.
본 발명의 다른 특징에 따르면, 제2 바이폴라 트랜지스터의 콜렉터를 제2 전원 전압에 선택적으로 결합시키는 제5 트랜지스터가 제공된다. 제1 바이폴라 트랜지스터의 베이스-에미터 접합부를 통해 전류를 제2 전원 전압으로 떨어뜨림으로써, 제5 트랜지스터는 사이리스터를 온 상태로 래칭시키는데 적합하다.
본 발명의 또 다른 특징에 따르면, 게이트형 사이리스터는 자동차용 마이크로콘트롤러의 일부분으로서 형성될 수 있고, 단일 마이크로콘트롤러 칩을 제조하는 공정은 집적화되어 저 및 고전력 디바이스가 동시에 형성될 수 있다. 본 발명의 게이트형 사이리스터는 매입층 상에, 및 디바이스가 다른 방법으로 형성되는 반도체층과 반대인 도전형의 약간 중심의 고전압 탱크 영역은 나머지 디바이스 면적을 둘 다 제1 도전형인 2개의 영역으로 분할한다. 게이트형 사이리스터의 다른 실질적인 형태에 있어서, 스위칭 트랜지스터는 반도체층의 도전형과 반대인 제2 도전형의 웰의 외측에 형성되고, 반면에 바이폴라 소자는 전적으로 또는 대개 웰 내부에 형성된다.
본 발명은 비교적 고전력 사이리스터, 또는 스위치가 다른 고전력 및 저전력 디바이스를 갖춘 집적 공정으로 제조될 수 있는 간단한 턴-온 및 턴-오프 메카니즘으로 제공된다는 점에서 뚜렷한 기술적 장점을 갖는다.
본 발명 및 발명의 장점들을 보다 잘 이해할 수 있게 하기 위해 이하, 첨부 도면들과 관련하여 설명하겠다.
제1도 내지 제31도에는 본 명세서에 기술된 공정, 디바이스 및 시스템의 양호한 실시예 및 장점들이 쉽게 이해되도록 도시되어 있고, 도면에서 동일한 부분에는 동일한 참조 번호를 붙인다.
먼저, 제1도를 참조하면, 자동차(10)의 사시도가 도시되어 있는데, 이 자동차는 본 명세서에서 기술된 집적 공정에 따라 제조된 1개 이상의 마이크로콘트롤러를 사용할 수 있다. 마이크로콘트롤러는 예를 들어, 공기 흐름의 상대적인 양, 및 공기 조정 시스템이 사용되어야 하는지의 여부를 조정하기 위해서 난방, 통풍 및 공기조정(HVAC) 시스템(21)에 사용될 수 있다. 또한, 마이크로콘트롤러가 자동차의 계기(14)에 사용될 수 있기 때문에 아날로그 게이지, VF 디스플레이, 액정 디스플레이 및 헤드 업 디스플레이를 조작할 수 있다. 마이크로콘트롤러는 예를 들어, 미그럼 방지 브레이킹 시스템, 제한 슬립 차동 트랙션, 차동 동력 스티어링, 연료 펌프 및 헤드 라이트를 포함하는 램프 등을 제어하기 위해 섀시(16)에 사용될 수 있다. 구동 트레인(18)에 있어서, 마이크로콘트롤러는 점화, 연료 주입, 전동 장치, 및 변속기의 변속 패턴뿐만 아니라 크루즈 컴퓨터를 제어하는데 사용될 수 있다. 마이크로콘트롤러는 동력 시트, 윈도우와 도어록, 보안 시스템, 및 에어백과 같은 안전장치, 시트 벨트 감지기 및 이러한 모든 것들을 동작시키기 위한 다중 와이어링을 포함하는 대중화된 자동차 옵션의 조작을 제어하는데 또한 사용될 수 있다.
제2도를 참조하면, 램프 유니트(24) 및 솔레노이드(26)을 구동시키기 위한 램프 및 솔레노이드 드라이버로서 사용된 마이크로콘트롤러 칩(22)가 개략적으로 도시되어 있다.
칩(22)는 마이크로콘트롤러 집적 회로 영역(28) 및 사이리스터 전력 스위치 집적 회로 영역(30)을 포함한다. 현저하게, 이러한 2개의 영역은 동일 집적 회로 칩 또는 다이(22) 상에 집적된다. 양호한 실시예는 사이리스터 전력 스위치 집적 회로 영역(30)에서 스위칭에 의한 전기적 과도 현상으로 인해 발생된 마이크로콘트롤러에 대한 간섭을 방지한다. 램프 유니트(24) 및 솔레노이드(26)과 같은 제어된 전기 소자들은 멀티-암페어 범위의 전류에 대해 크기가 정해지고 조정된 접촉 소자(32 및 34)에 직접 접속된다. 사이리스터 회로(38 및 40)은 집적화된 온-칩이고 접촉 소자(32 및 34)에 각각 접속된 애노드들을 포함한다. 캐소드는 전류의 귀로시에 배터리(44)에 접속된 대형의 공통 접촉 소자(42)(또는, 필요한 각각의 접촉 소자)에 접속된다. 사이리스터(38 및 40)은 최소한 수백 밀리암페어, 양호하게는 멀티-암페어 범위 정도의 전류로 동작하는 주변 디바이스를 전도시킬 정도의 크기를 각각 정해진다. 배터리(44)는 전류(Ⅰ1)을 통과시키는 스위치 어셈블리(46)에 의해 램프 유니트(24)에 접속된다. 지연 스위치(48)은 배터리(44)를 제어 라인(50) 상의 선정된 신호에 응답하여 솔레노이드(26)에 접속시키도록 동작한다. 제어 라인(50)은, 칩(22) 상의 출력 레지스터(도시되지 않음)로부터 나올 경우, 예를 들어, 칩(22)의 배면에 접속될 수 있다. 이 출력 레지스터는 온-칩 마이크로프로세서(다음에 기술된다)에 응답하여 솔레노이드 스위치 또는 릴레이(48)을 동작시키기 위해 비트를 저장한다.
센서(52, 54, ..., 56)(3개만 도시함)의 집합은 마이크로콘트롤러(28)에 접속된다. 센서(52 내지 56)은 유사하고, A/D 변환기(ADC)(58)은 필요하다면, 온-칩 또는 오프-칩 상에 적절하게 제공된다.
12 볼트의 자동차 배터리(44)는 칩(22) 상에 배치된 전압 조정기 및 전원 장치(60)에 접속된다. 칩 상에 전압 조정기를 배치하는 것은 특정 종류의 고전압 전력 트랜지스터가 자동차 전기 시스템 내에서 60 볼트 정도로 승압되는 과도 현상을 견딜 수 있는 이러한 칩 상에 존재할 수 있게 한다. 따라서, 이러한 전력 트랜지스터는 저전압 논리 트랜지스터와는 상이한 공정 요구 조건을 갖는다. 저전압 논리 트랜지스터[예를 들면, 제16(g)도의 트랜지스터(402 및 403)을 참조]는 전형적으로 1 미크론 보다 작은 채널 길이를 갖는다. 통상적으로, 이러한 전력 트랜지스터의 상이한 공정 요구 조건은 분리 집적 회로 내에 그들의 위치를 필요로 한다. 그러나, 본 명세서에 기술된 집적 공정으로 인해 칩(22) 상의 예를 들어, 전압 조정기(60) 내에 포함된 전력 트랜지스터, 사이리스터 회로(38 및 40), 및 다른 고전압 또는 고전력 부품이 칩(22) 상의 나머지 디바이스와 함께 단일 공정으로 제조된다. 전압 조정기(60)은 칩(22) 상의 나머지 디바이스에 여러가지 전압(18 볼트, 5 볼트 및 0 볼트)를 공급한다.
센서(62)는 예를 들어, 바퀴의 회전을 계수할 수 있고 칩(22)상에 배치된 펄스 수신기(64)에 이러한 회전 수를 펄스화 시킬 수도 있다. 내부적으로 또는 외부적으롱 유도된 소프트웨어 에러에 응답하는 개시 상태에 현재 실행 중인 프로그램을 자동으로 리셋팅시키는 “감시” 타이머를 포함하는 여러가지 타이머(66)이 칩(22) 상에 포함된다. 또한, 타이머 블럭(66)은 클럭 발생기(제3도 및 제4(a)도를 참조)를 포함하여 동기 신호를 칩(22)의 나머지 디바이스에 공급한다.
또한, 마이크로콘트롤러 칩(22)는 프로그램 명령어를 수행하기 위한 16비트 CPU(68), 이러한 명령어를 기억시키기 위한 프로그램 메모리(70), 랜덤 액세스 메모리(72) 및 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(74)를 양호하게 포함한다. CPU(68)은 콘트롤러를 포함한다. CPU(68)에 의해 수행된 명령어의 결과가 RAM(72) 내에 기억될 수 있다. EEPROM 블럭(74)는 예를 들어, CPU(68) 상에서 실행된 프로그램용의 프로그램 메모리, 데이타 기억 장치, 또는 칩(22)의 연산 또는 사용자에 의해 공급된 자동차(10)의 운전에 관련된 상수에 사용될 수 있다. 제2도에는 마이크로콘트롤러 칩(22)의 하이 레벨의 기능 블럭도가 도시되어 있다. 제3도에는 마이크로콘트롤러 칩(22)의 실제 물리적인 레이아웃이 도시되어 있다. 제3도는 예시적인 레이아웃의 평면도이다. 마이크로콘트롤러(22)는 외부 접속을 위한 60개의 패드(76)을 포함한다. 칩(22)는 2개의 패드(76) 상의 자동차용 표준 12 볼트 전원 장치를 수용하도록 되어 있다. 칩 또는 다이(22)는 기계적인 견고성 및 열 전도를 배려한 크기의 패키지(도시되지 않음)에 보유되어 칩(22)로부터 사실상 열을 제거한다. 핀 또는 다른 접촉 소자는 견고하게 고정되어 패키지에 장착되거나 패키지로부터 방출된다. 12 볼트 전원 장치는 1차 전압 조정기(78) 및 2차 전압 조정기(80)에 접속된다. 1차 및 2차 전압 조정기(78과 80)은 제2도의 전압 조정기 블럭(60)으로 표시된다. 전압 조정기(78과 80)은 칩(22) 상에 필요한 모든 전압(Vpp, Vdd및 Vss)를 발생시킨다. 또한, 제3도에 도시된 CPU(68)은 제2도에 도시된 바와 같은 프로그램 메모리(70)을 포함한다. CPU(68)은 적절한 버스 및 통신 라인(제4도 참조)에 의해 마이크로콘트롤러 칩(22)의 나머지 디바이스와 상호접속된다. 랜덤 액세스 메모리(RAM) 어레이(72) 및 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM) 어레이(74)는 칩의 하부의 각 블럭들을 점유한다. 또한, 스페이스는 외부 디바이스의 직렬 접속을 위한 직렬 통신 인터페이스(82), A/D 변환기(58) 및 펄스 수신기(64)에 제공된다. 칩(22)의 상부 우측 부분은 램프 드라이버 사이리스터 회로(38) 및 솔레노이드 사이리스터 회로(40)에 의해 점유된다. 사이리스터(38 및 40)은 A/D 인터페이스 회로(58) 및 가능하면 펄스 수신기(64)로부터의 센서 신호의 수신에 응답하여 CPU(68)에 의해 제어된다. 제3도에 있어서, 제2도의 타이머 블럭(66)은 클럭 발생기 회로(84), PLL 발진기 회로(86), 및 CPU(68) 위에 배치된 모듈러 타이머 회로(88)로 세분된다. 모듈러 타이머(88)은 2개의 타이머로 구성되어 있다. 또한, 칩(22)는 디지탈 출력 회로 블럭(90)을 포함한다. 디지탈 출력 회로 블럭(90)은 디지탈 신호의 병렬 출력을 다른 마이크로콘트롤러 칩(22)와 같은 다른 디바이스 또는 (버스 연장 디바이스로서) 오프-보드 메모리 칩 또는 다른 외부 디바이스에 제공한다. 다른 유사한 디지탈 출력 포트(90)도 쉽게 포함될 수 있다. 최종적으로, 칩(22)는 4개의 스위치 인터페이스 회로(92)를 포함함으로써 고객이 여러가지 모드의 동작을 선택할 수 있다.
여러가지 저전압 트랜지스터, 캐패시터 및 다른 논리 디바이스 외에도, 칩(22)는 고전력 트랜지스터를 필요로하는 몇몇 회로 블럭을 포함한다. 이러한 회로 블럭들은 A/D 변환기(58), 펄스 수신기(64), 1차 및 2차 전압 조정기(78 및 80), 및 램프 및 솔레노이드 드라이버 회로(38 및 40)을 포함한다. 본 명세서에서 기술된 집적 회로 제조 공정으로 인해 이러한 전원 회로 칩(22) 상에 존재하는 나머지 논리 디바이스로서 동일한 기판 상에 구체화된다.
제4도를 참조하면, 칩(22)의 아키텍쳐 블럭도가 개략적으로 도시되어 있다. 내부 버스(100)은 CPU(68), EEPROM 메모리(74) 및 RAM(72)사이에 데이타 및 어드레스 라인을 제공한다. 주변 장치 버스(102)는 콘트롤러를 포함하는 CPU(68)을 제1 및 제2 타이머(88), A/D 변환(58), 직렬 통신 인터페이스(82), 램프 드라이버(38), 솔레노이드(40), 디지탈 출력 인터페이스(90) 및 스위치 인터페이스(92)에 접속시킨다. 1차 및 2차 전압 조정기(78 및 80)은 이러한 블럭들의 출력 화살표로 표시된 개별 라인을 통해 칩의 다른 부품에 여러가지 선정된 전압의 전력을 공급한다. 마찬가지로, 출력 발생기(84)와 PLL 오실레이터(86)이 각각의 독립된 라인을 통해 칩(22)의 나머지 부품에 신호를 공급한다.
제5도는 칩(22) 상에 존재하는 EEPROM 메모리(74)의 아키텍쳐를 개략적으로 도시한 블럭도이다. 집적 회로 마이크로콘트롤러 칩(22) 상의 모듈과 마찬가지로, EEPROM 어레이가 독립된 집적 회로로서 존재할 수 있고 본 명세서에서 기술된 새로운 셀을 구체화시킬 수 있다.
어레이(120)은 n행 및 m열을 포함하는데, 예를 들어 n × m 비트의 어레이이다. 본 명세서에서 기술된 마이크로콘트롤러(22)의 적절한 크기의 어레이는 워드당 8 비트인 256 워드를 포함할 수 있는데, 전체적으로는 2048 비트이다. 이러한 것들은 예를 들어, 32행 × 64열 또는 64열 × 32열의 어레이로 구성될 수 있다.
한 실시예에 있어서, 어레이(120)은 4개의 라인 즉, 감지 라인, 행 라인, 열 라인 및 가상 접지 라인을 각 셀에 제공할 필요가 있다. 행 디코더 및 레벨 시프터(122)는 다음과 같이 행 라인과 짝을 이룬 다수의 감지 라인을 제공한다: 감지 0과 행 0, 감지 1과 행 1 .... 감지 n과 행 n. 열 디코더, 레벨 시프터 및 감지 증폭기부(124)는 다수의 열 라인 즉, 열 0, 열 1, 열 2, 열 3, ... 열 m을 제공한다. 각 쌍의 열 라인은 그들 사이의 가상 접지(VG)라인을 공유한다.
블럭(126)은 EEPROM 어레이(120)으로 액세스하는 시간을 제어하기 위한 회로, 및 어레이(120) 및 블럭(122와 124)에 적절한 전압의 제어 신호를 제공하기 위한 충전 펌프(charge pumps)를 포함한다. 제어 및 충전 펌프 블럭(126)은 입·출력 인터페이스 블럭(128)에 접속되는데, 이것은 인터페이스를 칩의 나머지 부분에 제공하거나, 또는 다른 실시예에 있어서, 제조될 EEPROM 메모리(74)가 다른 기능으로 집적되지 않을 경우에는 다른 칩에 제공된다. 입·출력 인터페이스 칩(128)은 어드레스 버스(130)을 통해 행 디코더(122) 및 열 디코더(124)에 접속된다. 데이타 버스(132)는 입·출력 인터페이스(128)과 열 디코더 블럭(124)를 접속시킨다. 이 경로(132)를 통해 데이타를 어레이(120)으로부터 기입 또는 판독된다.
사이리스터회로
잠시 제2도를 참조하면, 출력 스테이지에서 사이리스터를 사용하기 위해서는, 사이리스터를 통하는 전류가 효과적으로 차단되어야 한다. CPU(68)로부터 제4도의 버스(102)를 통하는 제어 신호(S1및 S2)는 독립적으로 제어가능하고 사이리스터 회로(38 및 40)의 제어 입력에 전달된다. 제6도 내지 제14도의 회로 및 물리적 구조는 회로(38 및 40) 중 어느 하나 또는 둘 다에 유리하게 사용된다.
제6도는 램프 드라이버 사이리스터 회로(38)을 개략적으로 도시한 전기 회로도이고, 솔레노이드 드라이버 사이리스터 회로(40)의 전기 접속 상태도 이와 유사하다. 상층부 전압 선로(140)은 접속 소자(32)에 접속되고, 하층부 전압 선로(142)는 접지 접촉 소자(92)에 접속된다(제2도 참조). pnp바이폴라 트랜지스터(144)는 상층부 전압 선로(140)에 접속된 (p+) 에미터(146), 베이스(148) 및 (p+) 콜렉터(150)을 포함한다. pnp 트랜지스터(144)의 콜렉터(150)은 노드(152)에 전기적으로 접속된다.
p 채널 전계 효과 트랜지스터(154)는 전압 선로(140)에 접속된 드레인(156), 신호원(S1)에 접속된 게이트(158), 및 노드(162)에 접속된 소오스(160)을 포함한다. pnp 바이폴라 트랜지스터(144)의 베이스(148)도 노드(160)에 접속된다.
또 하나의 npn 바이폴라 트랜지스터(164)는 노드(162)에 접속된 콜렉터(166), 노드(152)에 접속된 베이스(168), 및 하층부 전압선로(142)에 접속된(n+) 에미터(170)을 포함한다.
또 하나의 n 채널 전계 효과 트랜지스터(172)는 노드(152)에 접속된 (n+) 드레인(174), 라인(178a)를 통해 신호원(S1)에 접속된 게이트(176), 및 하층부 전압 선로(142)에 접속된 (n+) 소오스(180)을 포함한다. 백 게이트 접속부(182)는 전계 효과 트랜지스터(172)의 채널을 하층부 전압 선로(142)에 접속시킨다.
각각의 트랜지스터(144 또는 164)의 베이스(148 또는 168)은 각각의 MOS 트랜지스터(154 또는 172)에 의해 각 트랜지스터의 에미터(146 또는 170) 쪽으로 인입된다. 트랜지스터(144 또는 164)를 통하는 전류 흐름을 차단시키기 위해서, 베이스는 에미터와 관계있는 약 0.6 볼트의 다이오드 전압 강하 이상 또는 이하로 인입될 필요가 있다. 베이스를 풀 다운시킴으로써 콜렉터-에미터 경로에서 매우 높은 전류와 비교하여 상대적으로 낮은 즉, 수 암페어 이상의 전류를 취한다. 10 내지 100 이내의 증폭도로 인해, 베이스에서의 스위칭 전류는 MOS 트랜지스터(154 및 172)에 의해 유리하게 전환되는 수천 밀리암페어의 범위 내에 있게 된다.
제6도에 도시된 저항들은 각 트랜지스터(144 및 164)의 베이스-에미터 접합부 양단에 전압 강하를 만든다. 신호(S1)을 트랜지스터(172)의 게이트(176)에 인가하고 상보 신호(S1)을 트랜지스터(154)의 게이트(158)에 인가함에 따라, 베이스-에미터 접합부 저항을 만드는 저항 소자들 양단의 전압 강하는 각각의 바이폴라 트랜지스터에 필요한 바이어스 전압보다 작게 된다. 이것은 사이리스트(38)을 턴 오프시킨다.
동작시에, 전류(Ⅰ)는 상층부 전압 선로(140)에 인입되어 점선 화살표로 표시한 바와 같이, 사이리스터(140)을 통해 트랜지스터(164)에 접속된다. 전류는 트랜지스터(144)의 에미터(146)으로부터 베이스(148)을 통해 콜렉터(166)으로, 그리고 콜렉터(150)으로부터 베이스(168)로 분리되어 통과한다. 또한, 이 전류는 다시 결합되어 에미터(170)으로 들어가서 하층부 전압 선로(142)로 나간다.
사이리스터 디바이스 구조
제7(a) 내지 7(g)도는 본 발명에 따른 사이리스터의 제1 실시예를 확대하여 개략적으롤 도시한 단면도이다. 제7(a) 내지 7(f)도는 후술할 집적 고전압/저전압 공정에 따른 제조시에 사이리스터 구조를 연속적으로 도시한 도면이다. 특히, 제7(g)도를 참조하면, 제8도의 라인 7g-7g를 절취하여 개략적으로 도시한 사이리스터 구조의 확대 평면도이다.
제7(g)도에서, (n-)로 도핑된 HV n 탱크 영역(200)은 확장되어 매입 (n+) 영역(202)에 접촉된다. 얕은 영역(174)는 (n+) 확산으로 도핑되어 제6, 6(a) 및 7(g)도의 MOS 트랜지스터(172)의 드레인(174)를 형성한다. (n+)로 도핑된 영역(170)은 NMOS 트랜지스터(172)의 소오스(180)(제6도 참조) 및 npn 바이폴라 트랜지스터(164)의 에미터(170)으로서 작용한다. 영역(170)은 도전성 접촉부 및 도체(204)에 의해 하층부 도체 선로(142)에 접속된다. 영역(168)은 npn 바이폴라 트랜지스터(164)의 베이스(168) 및 pnp 바이폴라 트랜지스터(144)의 콜렉터(150)(제6도 참조)으로서 작용하는(p+) 확산 영역이다. 금속 또는 다른 도전성 브리지(206)은 바이폴라 트랜지스터(164)의 베이스(168)과 트랜지스터(172)의 드레인(174)를 접속시킨다. 다른 도전성 브리지(178)은 MOS 트랜지스터(154 및 172)의 게이트(158)을 제어 신호(S1)에 의해 제어하기 위한 단일 입력 라인에 접속시킨다. 제3 도전성 라인(178a)는 MOS 트랜지스터(172)의 게이트(206)을 제어 신호(S1)의 발생원에 접속시킨다. 제7(g)도의 MOS 트랜지스터(172)의 (p-) 도핑된 기판 본체 또는 에피택셜층(208)은 제6도에서 접속 라인(182)로 표시된 저전압 p 탱크(209)에 의해 바이폴라 트랜지스터(164)의 베이스(168)에 접속된다. (p-) 에피택셜층(208) 내의 도펀트는 저전압 (p-) 탱크(209)에 의해 향상된다. 제7(g)도에서, 이 동일한 접속 상태는 (p+) 도핑된 베이스 영역(168)을 갖는 (p-) 저전압 p 탱크의 도전성 인터페이스(182)에 의해 달성된다.
p 채널 MOS 트랜지스터(154)는 일반적으로 유사한 방식으로 제6도 및 제7(g)도에 도시된 바이폴라 트랜지스터(144)에 접속된다. MOS 트랜지스터(154)는 (p+) 도핑되고 (n+) 접촉 영역(166)을 통해 바이폴라 트랜지스터(144) 내의 (n-) 도핑된 영역 (148)에 접속된 소오스(160)을 포함한다. (n-) 도핑된 영역(148)은 제6도에 도시된 바와 같은 pnp 트랜지스터(144)의 베이스(148), 및 npn 트랜지스터(164)의 접촉 영역 또는 콜렉터(166)을 포함한다. 상층부 선로(140)은 개략적으로 도시된 도체 및 접촉부(210)에 의해 저전압 (n-) 탱크(209a) 내에 주입된 (n+) 도핑 영역(212)에 접속된다. 또한, 상층부 선로(140)은 도전성 접촉부(214)에 의해 MOS 트랜지스터(154)의 (p+) 도핑 소오스 영역(156)에 접속되는데, 이것은 또한 바이폴라 트랜지스터(144)의 에미터로서 작용한다. 바이폴라 트랜지스터(144)의 베이스-에미터 접합부는 제어 신호(S1)을 게이트(158)에 인가함에 따라 MOS 트랜지스터(154)에 의해 단락될 수 있다. 따라서, 참조 번호(148 과 146) 사이의 베이스-에미터 전압은 약 0.6 볼트의 다이오드 전압 강하 이하로 됨으로써 사이리스터(38)을 턴 오프시킨다.
제7(g)도는 추가 전계 효과 스위칭 트랜지스터(216)의 구현 상태를 도시한다. 스위칭 트랜지스터(216)은 소오스(218) 및 드레인(220)을 포함하고, 둘 다 저전압 p 탱크(209) 내에 배치된 표면 소오스/드레인 (n+) 확산 영역에 의해 형성된다. 소오스 영역(218) 및 드레인 영역(220)은 게이트(222)에 자기 정합될 수 있다. 전계 효과 트랜지스터(216)의 드레인(220)은 접촉부 및 도체(224)에 의해 npn 트랜지스터(164)의 베이스(166)에 접속된다. 전계 효과 트랜지스터(216)의 소오스(218)은 접촉부 및 도체(226)을 통해 하층부 선로(142)에 접속된다. 적절한 신호가 트랜지스터(222)의 게이트에 인가되면, 전류는 접지 선로(142)로 소멸된다 (후술될 제6(a)도 참조)
또한, 제7(g)도에 도시된 디바이스는 (p+) 백 게이트 접속부(182) [트랜지스터(216 및 172)용]와 (n+) 백 게이트 접속부(163) [트랜지스터(154)용]이다. (n+) 백 게이트 확산 영역(163)은 적절한 접촉부 및 도체를 통해 상층부 선로(140)에 접속되고, (p+) 확산 영역(182)는 적절한 접촉부 및 도체를 통해 하층부 선로(142)에 접속된다.
매입층(202)에 접한 고전압 n 탱크 확산 영역(200)은 깊은 (n+) 확산영역(229)에 의해 향상된다. 이러한 확산영역은 (n+) 가드 링 접촉부(228)을 통해 외부에 접촉된다. 전계 산화물 분리 구조(231)은, 접촉부가 필요하지 않고 회로 동작이 변경되지 않는 면적 내의 웨이퍼 표면에 형성된다.
제6(a)도는 추가 트랜지스터(216) 및 이의 접속 상태를 개략적으로 도시한 회로도이다. 사이리스터(140)의 모든 다른 부품들은 제6도에 도시된 것들과 동일하다. n 채널 전계 효과 트랜지스터(216)은 사이리스터(38)을 래치 온시키도록 동작한다. 적절한 신호가 ON으로 레이블된 트랜지스터(216)의 게이트(222)에 대해 가해지면, 전류 경로는 트랜지스터(216)의 전류 경로를 통해 노드(162)로부터 하층부 선로(142)로 형성된다. 이로 인해, 베이스-에미터 접합부 양단의 전압 강하는 바이폴라 트랜지스터(144)의 순방향 턴 온 바이어스 전압을 초과함으로써 이 트랜지스터를 턴 온시킨다. 그 다음에, 전류는 노드(152)로부터 저항으로 만들어진, 트랜지스터(164)의 베이스-에미터 접합부까지 통과한다. 이 저항 양단의 전압 강하가 바이폴라 트랜지스터(164)를 턴 온시킴으로써, 전체 사이리스터(38)을 온 상태로 래칭시킨다. 펄스가 트랜지스터(216)의 게이트(222)에 제공되면, 똑 같은 방식으로 사이리스터를 래칭시킨다.
제8도는 제7(a)도에 도시된 실시예의 평면도이고, 제7(g)도는 제8도의 라인 7g-7a를 따라 절취하여 도시한 단면도이다. 매입 (n+)층(202)는 전체 디바이스 구조를 받치고 있다. 고전압 n 탱크(200)은 칩(22) 상의 다른 구조로부터 디바이스의 주변을 분리시킨다. 깊은 (n+) 확산 영역(229)는 가드 링 확산 영역(200)의 경계 내에 약하게 주입되어 매입 (n+)층(202)의 접촉 효과를 향상시킨다. 표면 상에 원형 (n+) 가드 링 접촉 영역(228)이 주입되고, 여기에서는 접촉부 및 메탈라이제이션으로 도시된다. 동시에 양호하게 주입된 가드 링 확산 영역(200)은 물리적 구조 중간 하부의 연장된 스트립으로서 구성된 (n-) 웰(148)이다. (n-) 웰(148)은 2개의 (p-) 본체(208)을 하나씩 분리시킨다. 저전압 (p-) 탱크 영역(209) 및 저전압(n-) 탱크 영역(209a)는 (p-) 영역(208) 상에서 겹쳐진다.
나머지 디바이스 부품은 확산 및 폴리실리콘 게이트의 일련의 병렬 연장된 스트립으로 구성된다. 이 순서는 (p+) 백 게이트 또는 탱크 접속부(163), 전계 효과 트랜지스터(154)의 소오스(160), 폴리게이트(158), 드레인(156), 및 접촉 영역(212)를 좌로부터 우로 진행한다. (n+) 웰 접촉 영역(166)은 (n-) 웰(148) 내에서 확산된다. (p+) 영역(168)은 (n-) 웰(148)과 최우측 (p-) 탱크(209)의 경계를 연결하도록 주입된다. 소오스/에미터 영역(170), 드레인(174), 소오스 영역(218) 및 드레인 영역(220), 그리고 최종적으로 백 게이트 또는 p 탱크 접속부(182)는 전체적으로 우측 (p-) 탱크(209) 내에 주입된다. 폴리실리콘 게이트(176 및 222)는 (n+) 확산 영역(170, 174 및 218, 220) 각각을 자기 정합시키는데 사용될 수 있다. 또한, 선택된 금속 도체가 도시되었다.
도시된 선형 스트립 형태로 디바이스를 레이 아웃시킴으로써, 필요한 길이만큼 연장된 스트립과 평행한 방향으로 디바이스를 확장시킬 수 있다. 이로 인해, 설계자는 선정된 전류 용량의 사이리스터를 선택할 수 있다. 제8도에서, 디바이스 부품들을 상호 접속시키고 외부로 접속시키기 위한 전계 산화물 영역(231)(제7(g)도)과 제1 및 제2 레벨의 메탈라이제이션은 간략화를 위해서 생략된다.
제7(ga)도는 제6도에 도시된 전기 회로도와 대응하는 사이리스터(140)을 확대하여 개략적으로 도시한 단면도이다. 부품들은, 소오스/드레인 영역(218 및 220) 과 게이트(222)를 포함하는 제3 스위칭 트랜지스터(216)이 생략된 것을 제외하고는, 제7(g)도에 도시된 것과 동일하다.
제9도는 다른 반도체 구조의 평면도이다. 제9도에서, 단면라인 10-10은 제9도의 구조의 단면 부분으로서 제10도와의 관련성을 도시한다.
제9도에서, MOS 트랜지스터(230 및 232)는 칩의 개별적인 부분으로 구현되어 각각의 폴리실리콘 게이트(234 및 236)을 포함한다. 4개의 각 도체(238, 240, 242, 244)는 트랜지스터(230)의 소오스 와 드레인, 및 트랜지스터(232)의 소오스 와 드레인으로부터 사이리스터(246)에 접속된다. 사이리스터(246)은 절단면(246x)의 어느 한 측면 상에 양방향성 대칭을 발생시키는 동심형 직사각형 링으로 만들어진다. 동심형 구조 및 대칭 때문에, 절단면(246x)의 한 측면 상의 트랜지스터 수는 사이리스터 내의 트랜지스터 수와 같고, 그렇다고 이 실시예에서 적당한 수의 트랜지스터만을 나타내는 것은 아니다. 다시 말하면, 절다면(246)으로부터 같은 거리에 있는 제10도의 유사한 구조는 제9도의 동일한 링의 부분이다.
제10도에서, 실리콘 사이리스터(246)의 단면은 몇 몇 경우에, 제10도의 평면도에서 1개 이상의 링으로 나타나는, 번호를 갖는 여러 확산 영역을 포함한다. 매입 (n+) 베이스층(250)으로 받쳐지는 고전압( n-) 탱크 분리 링(248)은 사이리스터(246)을 감싼다. (p+) 에미터의 다음 내부 링(252)는 저전압 (p-) 탱크(254)내에 삽입되고 에미터 링(252)의 내부, 외부 및 하부에 있는 (p-) 본체(254)의 표면부를 포함하는 부분에 의해 분리된다. 깊은 (n-)(HV N 탱크) 물질의 웰(256)은 LV P 탱크(254)의 내부로 주입되어 에미터 링(252)의 내부로 주입된다. pnp 바이폴라 트랜지스터 동작을 위해 웰(256) 내에 좁은 (n-) 베이스 영역을 설정하기 위해서, 영역(256)과 LV P 탱크(254)와의 인터페이스에 충분히 가깝게 하방 확장되는 (p+) 확산의 약간 얕은 베이스 링(258)은 (n-) 웰(256) 내에 있다. 예를 들면, 영역(258)은 제16(a) 내지 16(g)도와 관련하여 도시된 바와 같이, 깊은 (p+) 확산에 의해 생성될 수 있다. (n+) 확산의 에미터 링(260)은 (p+) 베이스 링(258) 자체에 피작되어, 단면에서 보면, (n+) 에미터(260)은 (p+) 베이스 링 영역(258)의 원주 폭 내에 삽입되어 전체적으로 둘러싸여 진다. 에미터(260)은 베이스 영역(258) 내에 충분히 깊숙히 침투하여 npn 바이폴라 트랜지스터 동작을 위한 좁은 (p+) 베이스 영역만을 제거시킨다. (n+) 접촉 확산 영역(262)는 (n-) 웰(256) 내부의 중앙에 제공되어, 표면에서 웰(256)은 접촉부(262)를 전체적으로 감싼다.
제9도 및 10도의 디바이스는 제15도와 관련하여 후술될 직접 저전압 디바이스/고전압 디바이스 공정에 따라 제조될 수 있거나, 제11도에 도시된 공정에 따라 단일적으로 제조될 수 있다. 제9도와 제11도의 비교는 공정 및 구조 둘 다를 이해하는데 도움을 준다. 제9도 및 제10도의 사이리스터(246)은 단계(270)에서 (n+)로 도핑되고 (p-) 에피택셜층(208)을 구비한 매입 또는 베이스층(BL)(250)을 포함한다. 다음에, 단계(272)에서 (p-) 층(208)은 링형 (n-) 분리 영역(248) 및 깊은 (n-) 웰(256)을 포함한다. 동심형 저전압 (p-) 탱크(254)는 단계(274)에서 주입된다. 그 다음에, 단계(276)에서 (p+) 에미터 링(252) 및 (p+) 베이스 링(258)이 동시에 또는 후속적으로 확산되고, 다음 단계(278)에서 (n-) 웰(256) 상에 (n+) 에미터(260) 및 (n+) 베이스 접촉 영역(262)를 동시에 또는 후속적으로 확산시킨다. 제9도와 제11도를 비교하면, 트랜지스터(230 및 232)의 소오스 및 드레인은 단계(278)에서 또는 개별 단계에서 적절하게 주입된다. 폴리실리콘 게이트(234 및 236)은 단계(280)에서 피착된다. 메탈라이제이션(238, 240, 242, 244)는 단계(813)의 다른 부단계로서 제공된다. 트랜지스터(230 및 232)의 (n+) 소오스 및 드레인은, 자기 정합된 트랜지스터 제조가 고려되면, 폴리실리콘 피착 후에 적절하게 확산된다.
제11도의 동일한 간단한 공정 단계는 제7(g)도 및 제8도의 약간 상이한 기하학적 구조에 적용될 수도 있다. 이것은, (n-) 확산의 분리 링(200) 사이에 있는 제7(g)도의 전체 매입층(202)가 실제적인 물리적 피착을 나타내고 똑같이 다른 실시예를 나타내며, 존(202)가 축(202x) 주위를 회전하거나 제9도 및 제10도의 구조와의 유사성으로 인해 양방향성 또는 방사적으로 대칭이 된다는 것을 의미한다. 역으로, 제9도 및 제10도의 실시예는 또 다른 실시예를 나타내고, 축(246x)의 한 측면 상의 양방향성 대칭 2등분들 중 하나는 제7도의 방식으로 제거된다.
제12도는 본 발명에 따른 사이리스터의 또 다른 실시예를 개략적으로 도시한 전기 회로도이다. 사이리스터는 일반적으로 참조 번호(290)으로 표시된다. 이 실시예에서, 먼저, 수평 pnp 바이폴라 트랜지스터(292)는 포지티브 전압원 선로(296)에 접속된 에미터(294), 베이스(298), 및 콜렉터(300)을 포함한다. 트랜지스터(292)의 베이스는 노드(302)에 접속되고, 트랜지스터(292)의 콜렉터(300)은 노드(304)에 접속된다. 다음에, npn 바이폴라 트랜지스터(306)은 노드(302)에 접속된 콜렉터(308), 노드(304)에 접속된 베이스(310), 및 접지 선로(314)에 접속된 에미터(312)를 포함한다.
사이리스터(290)은 2개의 전계 스위칭 트랜지스터(316 및 318)을 각각 포함한다. 트랜지스터(316)의 드레인(320)은 트랜지스터(292)의 콜렉터(300)과 마찬가지로, 노드(304) 및 트랜지스터(306)의 베이스(310)에 접속된다. 소오스(322) 접지 선로(314)에 접속된다. 트랜지스터(316)은 제어 게이트(324)를 포함한다. 트랜지스터(318)의 드레인(326)은 노드(302)에 접속되므로, npn 트랜지스터(306)의 콜렉터(308)과 마찬가지로, pnp 수평 트랜지스터(292)의 베이스(298)에 접속된다. 트랜지스터(318)의 소오스(328)은 접지 선로(314)에 접속된다. 제2 스위칭 트랜지스터(318)은 게이트(330)을 포함한다.
이러한 회로의 구조적 실현이 제13도에 도시되는데, 이것은 사이리스터(290)이 그 위에 배치된 (p-) 반도체층(340)을 확대하여 개략적으로 도시한 단면도이다. 고전압(n) 탱크 주입 영역(298)은 pnp 수평 트랜지스터(292)의 베이스(298)을 형성한다. p 웰(304)는 (n-) 탱크(298) 내의 에피택셜층(340)의 표면에 주입된다. 그 다음에, 전계 산화물 영역(342)는 접촉부 또는 적당한 디바이스 동작을 위해 필요한 에피택셜층(340)의 표면 면적을 제외한 모든 장소에서 성장될 수 있다.
다음에, 게이트 산화물(344)는 전계 산화물 (342)로 산화되지 않은 경우에 에피택셜층(340)의 표면 상에서 성장된다. 그 다음에, 농후하게 도핑된 다결정 실리콘층은 피가공물 표면 상에 피착되고, 패턴 및 에칭되어 폴리실리콘 게이트(324, 330 및 346)을 형성한다.
전계 산화물 영역(342) 및 폴리실리콘 게이트(324, 330 및 346)은,
1) (p+) 표면 확산(300 및 294)를 생성하기 위한 (p+) 주입 및
2) (n+) 드레인 영역(320), 공통 소오스(328), 드레인 영역(326) 및 에미터(312)를 생성하기 위한 (n+)형 확산을 부분적으로 자기 정합시키는데 사용될 수 있다.
수평 pnp 트랜지스터(292)는 에미터(294), (n-) 웰(298)의 본체, 및 콜렉터(300)으로 형성된다. pnp 바이폴라 트랜지스터(306)은 에미터(312), 베이스(304), 및 npn 트랜지스터(306)의 콜렉터(308)로서 작용하는 (n-) 웰(298)에 의해 형성된다. 전계 효과 트랜지스터는 (p-) 에피택셜층(340) 내에 정해진 채널을 포함하고, 이러한 디바이스의 나머지 부품은 드레인 영역(320 및 326), 공통 소오스 영역(328) 및 게이트(324 및 330)에 의해 형성된다. 드레인(320)은 적합한 금속 크기의 실리콘 접촉부 및 도체(348)을 통해 콜렉터(300)에 접속된다. 소오스(328) 및 에미터(312)는 도체(350)에 의해 접지 선로(314)에 접속된다. 상층부 선로(296)은 도체(352)를 통해 에미터(294)와 마찬가지로, 게이트(346)에 접속된다. 도시된 구성에 있어서, 게이트(346)과 에미터(294)를 단락시킴으로써 소정의 (p-) 채널 MOS 트랜지스터 동작을 취소시키고, 선택적으로 게이트(346)은 제2 도전성 리드에 제공될 수 있으며, 영역(300과 294) 사이에 형성된 합성 (p-) MOS 트랜지스터는 사이리스터(290)을 턴 온 시키는데 사용될 수 있다.
pnp 트랜지스터(292)의 베이스(298)과 npn 트랜지스터(306)의 콜렉터(308)은 (n-) 웰(298)의 연속에 의해 접속된다. pnp 트랜지스터(292)의 콜렉터(300)과 npn 트랜지스터(306)의 베이스(304)는 영역(300과 304) 사이의 인터페이스에서 도전성으로 접속된다. 스위칭 전계 효과 트랜지스터(318)의 드레인(326)은 영역(326과 298) 사이의 인터페이스에서 npn 바이폴라 트랜지스터의 콜렉터(308)에 접속된다.
간략화된 트랜지스터(290)은 전계 효과 트랜지스터(316 및 318)이 개별적으로 분리 탱크 내에 있지 않다는 점에서 기술적 장점을 갖는다.
제14도는 제13도에 도시된 사이리스터(290)의 개략 평면도이고, 제13도의 단면도는 제14도의 라인 13-13을 따라 절취하여 도시한 도면이다. 메탈라이제이션, 즉 도체(352, 350 및 348)은 개략적으로 도시된다. (n-) 웰(298)은 장방형이고 (p+) 영역(294 및 300)과 마찬가지로, p 웰(310)을 완전히 감싼다. 바(354)는 실리콘의 접촉부를 나타낸다. 게이트(324 및 330)은 영역(320, 328 및 326)을 생성하는 (n+) 주입을 자기 정합시키는데 사용되고, (p+) 영역(294 및 300)은 게이트(346)에 자기 정합된다. (p+) 주입의 마스크는 p 주입 면적(310)이 중첩되도록 설계된다. 마찬가지로, (n-) 웰(298)에 (n+) 마스크를 중첩시킨다. (n+) 에미터(312)는 p 베이스(310)에 의해 완전히 둘러 싸인다.
집적공정
칩(22)는 전력 및 비전력 디바이스가 최소 공정 단계 및 최소 수의 마스크로 동일 칩 상에 제조될 수 있는 새로운 집적 공정에 따라 제조된다. 공정 흐름은 소량의 열 순환을 각각의 완성된 디바이스에 제공하도록 정렬된다. 즉, 후에 생성된 다른 디바이스 구조를 손상시키지 않도록 고온 공정 단계는 가능한한 공정의 초기로 이동된다.
제15도는 마이크로콘트롤러 칩(22)를 제조하는데 사용된 공정 제조 단계를 개략적으로 도시한 도면이다. 제15도에 도시된 플로우 챠트와 관련된 공정을 대략적으로 설명한 후에, 좀 더 상세한 공정 처리를 제16(a)도 내지 제16(g)도와 관련하여 다음에 설명되고, 이것은 게이트형 사이리스터(38 및 40)과는 다른 온-칩 디바이스의 제조 과정을 도시한다. 게이트형 사이리스터의 한 실시예의 제조 단계는 제16(a)도 내지 16(g)도와 관련된 기초 공정을 설명한 후, 제7(a), 7(b), 7(f) 및 7(g)도와 관련하여 설명되어 진다.
공정이 p형 실리콘 기판 및 에피택셜층 내의 디바이스를 제조하는 것과 관련하여 설명될지라도, 이 공정은 n형 반도체 물질 및 다른 반도체에도 응용된다. 제1 주 공정 단계(370)은 p형 실리콘 층내에 형성된 (n+)형 매입층을 에피택셜 성장에 의해 선택적으로 생성한다. (n+)형 매입층은 2개의 (p-)형 에피택셜층 사이, 즉 (p+)형 기판 위로 연장되는 하부에 배치된다. (n+)형 매입층은 예를 들어, 몇몇 버젼의 게이트형 사이리스터 램프 및 솔레노이드 드라이버(38 및 40)용의 전압 조정기 블럭(60), 펄스 수신기/드라이버(64), 및 A/D 변환기 블럭 (38)(제3도 참조)에 사용된 수직 이중 확산 금속 산화물 반도체(VDMOS) n 채널 전력 트랜지스터에 필요하다. 또한, 매입 (n+)층은 후에 기술되는 바와 같이, 수직 npn 바이폴라 트랜지스터의 콜렉터로서 사용된다. 수평 분리 (n+) 매입층은 각 VDMOS 트랜지스터용으로 사용될 수 있고, 또는 이러한 하나의 층은 병렬로 접속되도록 의도될 경우에 이러한 몇몇 트랜지스터용으로 사용될 수 있다.
(n+) 매입층의 생성 후에, 단계(371)에서는 고전압 전력 트랜지스터용 (n-) 트랜지스터 탱크를 제조한다. 이러한 탱크는 전력 트랜지스터들이 제조되는 대규모 확산 영역이다. 본 발명의 한가지 기술적 장점은 전력 트랜지스터용 고전압 탱크를 생성하는데 사용된 동일한 주입이 n 채널의 18 볼트 EEPROM 게이팅 트랜지스터와 같은 다른 디바이스용 탱크를 생성하는데 사용된다는 것이다.
단계(372)에서는, 최소한 1개의 개별적인 깊은 (n+) 주입은 각 (n+) 매입층을 수직 트랜지스터 표면 접촉부에 접속시키고 또는 칩의 나머지 부분으로부터 이러한 고전력 디바이스를 수직으로 분리시키기 위해서 사용된다. 단계(373)에서는, 저전압 디바이스 (n-) 탱크는 종래의 저전압(Vdd≤5볼트) 논리 전계 효과 트랜지스터 뿐만 아니라 수직 및 수평 DMOS n 채널 전력 트랜지스터, 드레인 연장 n 채널 전력 트랜지스터 및 드레인 연장 p 채널 전력 트랜지스터를 밀봉시키기 위해 생성된다. 또한, 저전압 n 탱크는 쇼트키 다이오드를 밀봉시키는데 사용된다. 본 명세서에 기술된 고전압 및 저전압 탱크는 이를 생성하는데 사용된 도펀트 농도가 다르고, 따라서 상이한 시간에 칩 내에 주입된다. 고전압 탱크는 높은 pn 접합 다이오드 브레이크다운을 보전하기 위해서 낮은 도펀트 농도를 포함하지만, 주입 깊이는 더 깊다. 저전압 탱크는 주입 깊이가 얕을수록 더 높은 도펀트 농도를 포함한다.
단계(374)에서, 다수의 고전압 p 탱크는 에피택셜층 내에 생성된다. 고전압 p 탱크는 18 볼트 EEPROM 게이팅 트랜지스터, 및 EEPROM 어레이 내의 파울러 노드하임(Fowler-Nordheim) 터널링 EEPROM 셀용의 탱크로서 사용되고, 드레인 연장 p 채널 트랜지스터용 채널 영역으로서 사용되며, 플로팅 게이트 애벌랜치 주입의 전기적으로 프로그램가능한 판독 전용 메모리(FAMOS EPROM) 셀용의 탱크로서 사용된다. 이 단계는 제12도 내지 14도에 도시된 사이리스터의 p 영역(310)을 제조하는데 사용될 수 있다. 단계(375)에서는 예를 들어, 저전압 n 채널 전계 효과 논리 트랜지스터용 밀봉물, 연장 드레인 p 채널 전계 효과 트랜지스터용 연장 드레인, n 채널 LDMOS 및 VDMOS 트랜지스터용 채널 영역, 및 사이리스터용 베이스와 콜렉터 본체로서 저전압 p 탱크를 제조한다[제7(g)도 및 제7(ga)도의 영역(209) 참조].
단계(376)에서, 예를 들어 수평 및 수직 DMOS n 채널 전력 트랜지스터용 백 게이트를 형성하기 위해 깊은 (p+) 주입이 수행된다.
단계(377)에서, 능동 소자 영역을 둘러싼 모트(most) 또는 분리 산화물 영역이 마스크로 정해진다. 서로 디바이스를 분리시키는 채널 저지 주입은 단계(378)에서 실행된다. 마찬가지로, 단계(378)에서, 사전에 정해진 분리 산화물 영역은 반도체 에피택셜층의 표면 상에서 국부적으로 성장된다.
단계(379)에서는, 예를 들어 플로팅 게이트 애벌랜치 주입 “금속” 산화물 반도체(FAMOS) EPROM 셀, 및 또는 이중 레벨의 폴리 EEPROM 셀용의 제1 레벨의 다결정 실리콘(폴리 1) 도체를 형성한다.
다음에, 단계(380)에서 고전압 및 고전력 트랜지스터의 제어 게이트용 게이트 산화물이 형성되고, 임계 전압(Vt) 조정 주입은 이러한 트랜지스터를 위해 실행된다. 단계(381)에서, 유사한 저전압(Vt) 조정 주입은 고전압 게이트 산화물층을 통해 실행된다. 저전압 트랜지스터에 있어서, 비교적 두꺼운 고전압 게이트 산화물은 제거되고 얇은 게이트 산화물은 단계(381)에서 형성된다.
단계(382)에서는 EEPROM 셀의 일부분을 제조하고, 파울러 노드하임 터널 다이오드 주입, 및 이 주입 동안에 얇은 터널 산화물의 형성이 이루어진다. 단계(383)에서, 제2 레벨의 폴리실리콘(폴리 2)층이 피착, 도핑, 패터닝 및 에칭되어 저전압 및 고전압 전계 효과 트랜지스터용 게이트와 단일 레벨의 폴리 EEPROM 셀의 경계, 및 제6, 6(a), 7(f), 7(g), 7(ga), 8, 9, 및 12 내지 14도에 도시된 사이리스터의 게이트 트랜지스터용 게이트를 정하고, FAMOS n 채널 EPROM 셀용의 제어 게이트 및 이중 레벨의 폴리 EEPROM 셀을 부분적으로 또는 전체적으로 경계를 정한다. 단계(384)에서, 특정한 이중 레벨의 폴리게이트 적층이 패터닝 및 에칭으로 인해 FAMOS n 채널 EPROM 셀 제어 게이트의 경계를 완전히 정하고, 한 실시예로서 적층 에칭 EEPROM 셀의 경계를 정한다.
단계(385)에서, 소정의 소오스/드레인 주입 및 확산이 일어난다. 폴리 트랜지스터 및 메모리 셀 게이트는 수평 연부에 인접하여 형성된 측벽 산화물, 및 다른 노출된 폴리실리콘 표면 상의 캡(cap) 산화물을 포함한다. 주 (n+) 소오스/드레인 주입 이전에 저밀도 확산(LDD) n형 주입은 n 채널 전계 효과 트랜지스터의 표면 소오스/드레인 영역 내에서 즉시 이루어진다. LDD 및 (n+) 주입이 어닐링된 다음에, (p+) 소오스/드레인 패터닝 및 주입이 이루어진다. n형 소오스 드레인 주입 단계는 p 채널 트랜지스터용 백 게이트를 형성하는데 사용되고, (p+) 소오스/드레인 주입 단계는 n 채널 트랜지스터용 백 게이트를 형성하는데 사용된다. 특정 (p+) 주입이 제9도 및 10도에 도시된 (p+) 영역을 형성하도록 (p+) 소오스 및 드레인의 에너지를 약간 높이는 시점에서 발생될 수 있다.
단계(386)에서, 제조된 디바이스의 반도체 부분의 형성은 근본적으로 완료되고 나머지 부분은 쇼트키 다이오드 디바이스를 제외하고는 외부와 도전성 상호접속된다. 중간 레벨의 산화물은 단계(386)에서 피착되고, 접촉 오리피스를 생성하기 위해 패터닝 및 에칭된다. 단계(387)에서, 제1 레벨의 금속이 피착, 패터닝 및 에칭되는데, 이것은 실리콘(PtSi) 쇼트키 다이오드 전용의 백금을 포함하지만, 일반적으로 이 다이오드 상부에 스퍼터링된 티타늄 텅스텐 합금 및 알루미늄 구리 합금을 포함한다. 단계(388)에서, 제2 레벨의 절연체는 제1 금속층 위에 피착되고 이 제1 금속층에 비아가 형성된다. 제2 금속층은 단계(389)에서 자체적으로 피착, 패터닝 및 에칭된다. 단계(390)에서는 보호성 오버코팅이 부가되고, 단계(391)에서는 칩 상에서 여러가지 포스트-크린룸(post-clean room) 공정이 수행된다.
이제, 제16(a)도 내지 제16(g)도를 참조하여 집적 공정 흐름도가 상세하게 설명되는데, 이 도면은 공정내에서 여러가지 연속 단계로 칩(22)의 여러 영역(제3도)을 개략적으로 도시한 단면도이다. 이러한 집적 공정 흐름중에 형성된 여러가지 디바이스가 서로 인접하여 있는 것이 제16(a)도 내지 제16(g)도에 도시되어 있을지라도, 완성된 반도체 칩(22)의 경우에는 그다지 필요하지 않다. 이 디바이스는 독자의 편의를 위해 서로 밀접하게 관련되어 도시된다. 독자는 특정 디바이스가 실제 반도체 칩(22) 상의 넓은 영역에 의해 분리될 수 있다는 것을 알 수 있다. 그러나, 밀접하게 관련된 여러 디바이스를 관찰해 보면, 공정에 따라 제조된 각 디바이스에 각 공정 단계를 동시에 적용한다는 것을 알 수 있다.
본 명세서에 기술된 집적 공정은 모듈별로 행해지는데, 즉 상술된 디바이스 전부가 한 특정 집적 회로 칩마다 조립될 필요는 없다. 특정한 이 디바이스들이 필요하지 않은 경우에, 제15도에 도시된 소정의 공정 단계는 생략된다. 예를 들면, 집적 회로가 EEPROM 셀을 필요로 하지 않으면, 터널 다이오드 단계(382)는 생략된다. 제조될 특별한 칩이 매입 드레인 영역 또는 콜렉터를 포함하는 전력 트랜지스터를 필요로 하지 않으면, (n+) 매입층 단계(370) 및 깊은 (n+) 단계(372)가 생략된다. 이 공정이 FAMOS EPROM 셀을 필요로 하지 않으면, FAMOS 플로팅 게이트 단계(379) 및 EPROM 적층 단계(384)는 생략된다. 집적 공정에 특정 공정을 추가함으로써 후술되는 바와 같이, 도시된 셀을 변형시킬 수 있다.
본 발명의 주요한 기술적 장점은 다수의 명백하게 상이한 디바이스 각각에 응용될 수 있는 단일 세트의 공정 파라메터를 제공한다. 이러한 각 디바이스에 대한 설계 규정은 라이브러리에 기억될 수 있다. 따라서, 집적 회로 설계자는, 집적 공정이 조립시에 이용가능하고, 선택된 디바이스가 이 공정과 모순되지 않도록 보장하기 위해서 라이브러리로부터 상이한 디바이스를 선택할 수 있다. 이런 식의 고려는 칩에 새로운 설계를 할 때에 설계 시간을 절약할 수 있다.
제16(a)도는 공정의 초기 단계를 개략적으로 도시한 단면도이다. 양호하게, 초기 물질은 예를 들어, 비저항이 약 0.015이고, 결정면이 [100]인 p형 실리콘 기판(400)이다. (p-) 에피택셜층(401)은 실리콘 기판(400)의 상부에 성장된다.
본 발명의 공정은 각각의 디바이스 영역내에 각각 형성된 11개의 상이한 디바이스의 제조에 따라 제16(a)도 내지 제16(g)도에 도시되어 있다. 이하, 저전압 p 채널 전계 효과 트랜지스터(402), 저전압 논리 n 채널 전계 효과 트랜지스터(403)[디바이스(402 및 403)은 약 5 볼트 이하의 전압에서 설계됨], EEPROM 어레이용 p 채널 분리 또는 게이팅 전계 효과 트랜지스터(404), EEPROM 어레이용 n 채널 분리 또는 게이팅 전계 효과 트랜지스터(405), 전기적으로 프로그램가능한 ROM 파울러 노드하임 터널링 셀(406), 드레인 연장 n 채널 전계 효과 트랜지스터(407), 드레인 연장 p 채널 전계 효과 트랜지스터(408), 수평 확산 소오스/드레인 MOS(LDMOS) n 채널 전계 효과 트랜지스터(409), 수직 확산 소오스/드레인 MOS(VDMOS) n 채널 전계 효과 트랜지스터(410), 쇼트키 다이오드(411) 및 플로팅 게이트 애벌랜치 MOS(FAMOS) EPROM 쉘(412)의 제조에 대해 상세하게 설명하겠다. 이들 디바이스가 형성될 각각의 디바이스 영역 및 디바이스 자체는 전체 도면에 걸쳐 동일한 번호로 표시된다. 디바이스(404 내지 410 및 412)는 저전압 논리 트랜지스터(402 및 403)보다 훨씬 큰 전압 및 또는 전류 밀도에 종속되도록 설계된다.
칩(22) 상에 제조될 제1 주요 디바이스 구조는 (n+) 매입층(413)이다. 이 공정 단계는 제15도의 (n+) 매입층 제조 단계(370)에 대응한다. 산화물층(도시되지 않음)은 (p-) 에피택셜층(401)의 표면 상에 피착되고, (n+) 매입층 주입이 발생하는 영역을 정하기 위해 패턴되어 에칭된다. 예를 들어, 주입은 약 4 × 1015ions/㎠의 도우즈와 약 40 KeV에서 안티몬과 같은 n형 도펀트로 행해질 수 있다. 주입된 도펀트는 비활성 대기하에 후속 고온도 단계에서 확산된다. 매입층(413)이 형성된 후, 반도체 기판의 다른 (p-) 에피택셜부(414)가 매입층(413) 상부 및 칩의 나머지 표면상에 성장된다. 이러한 최종 에피택셜 피착은 약 11 미크론의 깊이로 행해진다.
일단, (n+) 매입층(413)이 형성되어 매입되면, 양호한 공정에서의 다음 단계는 여러가지 디바이스용 고전압 n 탱크를 형성하는 것이다. “고전압”이라는 용어는 이들 탱크에 형성된 디바이스가 공급받게 될 전압을 의미하는데, 12 볼트 및 18 볼트와 같은 고전압 및 60 볼트까지 이르는 과도 전압은 디바이스가 각각 형성되는, 크고 깊지만 도펀트 농도가 낮은 탱크를 필요로 한다. 고전압 (n-) 탱크의 생성은 제15도의 하이 레벨 단계(371)에 대응한다.
산화물층(415) 및 질화물층(416)이 성장된다. 질화물층(416)은 고전압 n 탱크 주입이 발생하는 영역을 정하기 위해 패턴된 다음 에칭된다. 그 다음, (n-) 탱크 주입은 양호하게 약 2.5×1012ions/㎠의 도우즈와 약 80 KeV의 에너지에서 행해진다. 이것은 고전압 (n-) 탱크 영역(417, 418, 419 및 420)을 생성한다. 탱크(417 및 418) 부분은 각각 p 채널 트랜지스터(404 및 408)용 채널 영역을 형성할 수 있다. 탱크(419 및 420)은 각각 PMOS 트랜지스터(409 및 410)용 드레인부를 형성할 수 있다.
(n+) 매입층(413)은 수직 DMOS 전계 효과 트랜지스터(410)의 드레인 또는 소오스로서 작용한다. 매입층(413)을 칩(22) 상의 다른 디바이스들과 접속시키기 위해 매입층(413)과의 도전성 접속이 이루어져야 한다. 이러한 실현된 방법은 깊은 (n+) 주입부(421)을 관통하는 것이고, 제15도의 단계(372)에 대응한다. 이러한 접속을 수행하는 별도의 방법은 후술된 도전성 트렌치 접속부를 관통하는 것이다. 제16(a)도 내지 제16(g)도에 도시된 실시예에 있어서, 깊은 (n+) 패턴은 포토레지스트에 의해 칩 표면 상에서 정해지고, 소정의 나머지 부분의 질화물층(416)은 플라즈마(도시되지 않음)에 의해 에칭된다. 그 다음, 깊은 (n+) 주입은 약 1.0 × 1016ions/㎠와 약 80 KeV에서 인을 사용하여 수행된다. 그 다음, 고전압 n 탱크 영역(417 내지 420) 및 깊은 (n+) 영역(421)은 수 시간동안 비활성 대기하에 약 1200℃에서 열적 단계에 의해 유도된다.
다음에, n형 탱크 주입은 저전압 디바이스에서 수행된다. 이것은 제15도의 하이 레벨 단계(373)에 대응한다. 질화물층(416)은 패터닝되어 에칭되고, 질화물 에칭을 정하기 위해 사용된 포토레지스트층(도시되지 않음) 및 질화물층(416)은 저전압 (n-) 탱크(422, 423 및 424)의 주입을 위해 마스크로서 사용된다. n 탱크(422)는 저전압 p 채널 전계 효과 논리 트랜지스터(402)용 밀봉 탱크로서 사용될 수 있다. n 탱크(423)은 드레인 연장 n 채널 전원 트랜지스터(407)의 드레인부로서 사용될 수 있다. n 탱크(424)는 쇼트키 다이오드(411)의 밀봉 탱크로서 사용될 수 있다. 본 명세서에 기술된 공정의 기술적 장점중 한가지 장점은 드레인 연장 n 채널 전계 효과 트랜지스터(407)의 드레인(423)이 n 탱크(422 및 424)와 동시에 발생된다는 것이다. 이것은 요구된 마스크의 수를 감소시킴으로써 공정을 간략화하고 불필요한 주입, 에칭, 열 및 크린업 단계에 의한 칩(22)의 손상을 완화시킨다.
도시된 단면도에 주어진 유사한 주입 경계부는 모든 열적 단계가 완료된 후에 얻어진 경계부라는 것을 인지하여야 한다. 공정의 이러한 초기 단계에서, 경계부는 그렇게 깊거나 넓지 않지만, 경계부는 그렇게 깊거나 넓지 않지만, 경계부는 다른 열적 단계가 반도체 칩(22) 상에서 실행될 때와 같이 도시된 경계부와 유사하다.
저전압 n형 주입 단계(373)(제15도) 후에, 패드 산화물(425)는 미리 에칭된 영역내에 성장된다. 그 다음, 질화물 마스크(416)은 후속 공정 단계의 준비로 고온 인산 에칭시에 스트립된다.
제16(b)도를 참조하면, 양호한 공정의 다른 단계가 도시되어 있다. 상기 공정의 다음에 즉시 발생하는 단계는 제15도의 고전압 p 탱크 형성 단계(374)에 대응한다. EEPROM 셀(406)용 분리 탱크, 드레인 연장 n 채널 전원 전계 효과 트랜지스터(407) 및 FAMOS EPROM 셀(412)용 탱크로서 각각 사용되는 고전압 p 탱크는 포토레지스트층(도시되지 않음)을 사용하여 패턴된다. 다음에 (p-) 주입은 약 1.4 × 1012ions/㎠의 도우즈와 약 40 KeV의 에너지에서 붕소로 수행된다. 이것은 고전압 p 탱크 영역(426, 427, 428 및 429)를 발생시킨다. 고전압 p 탱크(426)의 주입은 도시된 바와 같이 고전압 p 탱크(426)과 저전압 n 탱크(423) 사이의 p/n 다이오드 경계를 변화시킨다.
제15도의 단계(375)에 이르러서, 저전압 p 탱크가 포토레지스트층(430)과 함께 패턴된 다음, p 형 주입이 양호하게 약 2.5 × 1012ions/㎠의 도우즈와 약 40 KeV의 에너지에서 붕소로 수행된다. 이 주입은 저전압 n 채널 전계 효과 트랜지스터(403)용 저전압 p 탱크(431), 연장 드레인 p 채널 트랜지스터(408)의 드레인으로서의 영역(432), 수평 DMOS n 채널 트랜지스터(409)의 채널 영역으로서의 영역(433), 및 수직 DMOS n 채널 전력 트랜지스터(410)의 채널 영역으로서의 영역(434)를 발생시킨다. 그 다음에, 포토레지스트층(430)은 스트립된다.
제16(c)도를 참조하면, 제15도의 깊은 (p+) 제조 단계(376)에 대응하는 제조 단계가 도시되어 있다. 포토레지스트층(435)는 수평 DMOS n 채널 트랜지스터(409) 및 수직 DMOS n 채널 트랜지스터(410)용 백 게이트의 제조시에 사용된 깊은 (p+) 주입부의 주입용 마스크로서 패턴된다. 주입은 양호하게 약 1 × 1012ions/㎠의 도우즈와 약 40 KeV의 에너지에서 붕소로 행해진다. 고전압 p 탱크, 저전압 p 탱크 및 깊은 (p+) 주입 단계 후에, 열 탱크 유도 단계가 약 500분 동안 비활성 대기하에 약 1100℃에서 수행된다. 깊은 (p+) 주입 단계는 수평 DMOS n 채널 트랜지스터(409)내에 깊은 (p+) 백 게이트 영역(436)을, 그리고 수직 DMOS n 채널 트랜지스터(410)의 중앙에 깊은 (p+) 백 게이트 영역(437)을 형성한다. 그 다음, 포토레지스트층(435)는 스트립된다. (p-) 탱크(433 및 434)는 실제 마진만큼 각각 고전압 n 탱크(419) 및 고전압 n 탱크(420)의 수평 마진에서 떨어져 격설되도록 위치 설정된다. 또한, p 탱크(434)는 깊은 (n+) 확산 영역(421)로부터 현저하게 격설되는데, 이것은 양호한 실시예에서 고리모양 또는 띠 형태를 취한다. 깊은 (p+) 주입부(436 및 437)은 양호하게 각각의 (p-) 탱크(433 및 434) 내부의 중앙에 배치되어, 각각의 (p-) 탱크(433 및 434)의 수평 마진으로부터 내부로 격설된다.
이제, 공정 단계는 제15도의 공정도에 도시된 바와 같은 모트 단계(377)로 들어간다. 이 부분의 공정은 제16(d)도에 부분적으로 도시되어 있다. 모트 패드 산화물층(도시되지 않음)은 반응물로서 과산화수소를 사용하여 약 400 Å의 깊이로 칩(22)의 표면을 가로질러 형성된다. 그 후, 질화물층[층(438)은 제16(d)도에서 질화물 및 패드 산화물을 모두 나타냄]은 암모니아와 디클로로실란의 결합과 같이, 실리콘 질화물 피착 시스템을 사용하여 800℃에서 열적 단계시에 약 1400 Å의 깊이로 형성된다. 합성 질화물/산화물 모트층(438)은 패턴된 다음, 도시된 바와 같이 모트 마스트(438)을 남겨둔 채 플라즈마 에칭된다. 모트 질화물/산화물층(438)은 후속 주입 및 국부화 산화(LOCOS) 단계로부터의 보호물로서 n 및 p 탱크의 중앙 영역상에 배치된다.
다음에, 제15도의 채널 저지 단계(378)이 수행된다. 칩(22) 상에 제조될 이들 디바이스가 (n-) 탱크내에 형성되는 경우, 채널 저지 도펀트는 모트층(438)에 의해 노출된 상태인 영역내에 주입되지 않는 것이 바람직하다. 그러므로, 포토레지스트층(439)는 채널 저지 영역의 다수의 수평 연부를 정하기 위해 패턴된다. 예를 들어, 채널 저지 주입은 약 3 × 1013ions/㎠의 도우즈와 약 30 KeV의 에너지에서 붕소와 같은 p형 도펀트로 실행될 수 있다. 이것은 제16(d)도에 플러스(+; 440)으로 표시된 채널 저지 영역을 형성할 수 있다. 채널 저지 영역(440)은 명확성을 위해 후속 단면도(제16(e)도 내지 제16(g)도)에서 생략된다. 채널 저지 주입은 도전형의 (p-) 에피택셜층(401)을 주입된 채널 저지 영역(440)에서 p 형으로 확대시키는 작용을 한다. 이것은 디바이스들 사이에 기생 트랜지스터가 형성되지 못하도록 한다. 포토레지스트층(439)는 후속적으로 분쇄되어 칩(22)의 표면으로부터 제거된다.
제16(e)도를 참조하면, 제15도에 도시된 바와 같이 하이 레벨 채널 저지 단계(378)하의 다른 단계가 도시되어 있다. 다음에 국부화 산화(LOCOS)가 약 9시간 내지 10시간동안 약 900℃에서 과산화수소와 같은 산화 분위기하에서 약 7600 Å의 두께(제16(a)도 내지 제16(g)도에 도시된 두께는 크기대로 도시되지 않음)로 발생한다. 산화는 제16(d)도에 도시된 바와 같이 질화물/산화물 마스크(438)에 의해 노출된 상태인 이들 영역에서 발생한다. 이것은 제16(e)도에 도시된 바와 같이 분리 산화물 영역(441)을 형성한다. 마스크층(438)의 산화물 부분은 2분동안 불화수소산 침액으로 제거되고, 층(438)의 질화물 부분은 약185℃에서 약 185분동안 고온 인산 용액으로 제거된다.
크린업 단계 후, 더미 산화물층(도시되지 않음)은 손상된 물질을 제거하기 위해 노출된 실리콘 표면상에 성장된다. 이 더미 산화물층은 후속적으로 불화수소산 습식 에칭으로 스트립된다.
계속해서 제16(e)도를 참조하면, 다음 공정 단계가 도시되어 있다. 이 단계는 제15도에 도시된 “FAMOS 플로팅 게이트” 단계(379)에 대응한다. EPROM 플로팅 게이팅 산화물층(442)는 플로팅 게이트 애벌랜치 MOS(FAMOS) EPROM 셀(149)에서 성장된다. 이 산화물층(442)는 산소 분위기하에 약 900℃에서 약 350 Å의 깊이로 성장된다. 그 다음, 다결정 실리콘(폴리 1)의 제1 층(443)은 예를 들어, 약 625℃에서 기체 실리콘 캐리어와 같은 실란을 사용하여 약 2000 Å의 깊이로 칩 표면상에 피착된다. 폴리 1 층(443)은 약 20분동안 약 900℃에서 칩(22)를 질소-산소-POCl3분위기에 둠으로써 도전성을 갖게하기 위해 인으로 도핑된다. 폴리 1 층(443)은 제16(e)도에 도시된 바와 같이 FAMOS 플로팅 게이트(443) 및 게이트 산화물(442)를 생성하기 위해 글레이즈를 제거하여 패턴된 다음 에칭된다.
게이트 산화물층(442)를 형성하여 폴리 1 층(443)을 피착하는 단계 동안, 폴리 1 층은 칩(22)의 다른, 비어레이 부분(도시되지 않음) 상에 피착된다. 폴리 1 층(443)의 피착, 패터닝 및 에칭 이후에, 중간 레벨 산화물층은 산소 분위기하에 약 950℃에서 약 110 Å의 깊이로 폴리 1 층(443)의 노출된 표면상에 성장된다. 이것은 암모니아 및 디클로로실란의 분위기 하에 약 800℃에서 약 250 Å으 깊이로 성장된 중간 레벨 질화물층 이후에 행해진다. 결합된 질화물/산화물 샌드위치층은 제16(e)도에서 셀(412)용 단일층(444)로 도시되어 있다.
질화물/산화물 절연체층(444)를 형성하는 단계 후, 포토레지스트층(도시되지 않음)은 모든 FAMOS n 채널 EEPROM 셀(412)용 층(444)를 피복하는데 사용된다. 그러나, 질화물층(444)의 비어레이 부분은 노출된 상태로 남는다. 질화물층(444)의 비어레어 부분은 에칭된 다음 제거된다.
잠깐 제15도를 다시 참조하면, 다음 하이 레벨 공정 단계는 고전압 디바이스 Vt조정 단계(380)이다. 이 단계중에, 포토레지스트층(도시되지 않음)은 칩상에 피착되어 고전압 n 탱크(417, 418, 419 및 420)을 노출시키기 위해 패턴된다. 이 탱크들은 p 채널의 임계 전압을 약 1 볼트만큼 변경하기에 충분한 농도와 에너지에서 붕소가 주입된다. 그 다음, 포토레지스트층(도시되지 않음)은 스트립된다. 제2 임계 전압 조정 주입은 고전압 p 탱크 구조(427, 428, 426 및 429)를 사용하여 이들 디바이스에 수행된다. 포토레지스트층(도시되지 않음)은 칩(22) 상에 피착되어 여러 층을 피복하는 동안 이들 영역을 선택적으로 노출시키기 위해 패턴된다. 그 다음, n 채널 Vt조정 주입은 임계 전압을 0.85 볼트만큼 변경하기 위해 붕소를 사용하여 실행된다.
고전압 Vt조정 주입 후, 고전압 게이트 산화물층(445)는 산소 분위기하에서 약 900℃에서 325 내지 500 Å의 깊이로 실리콘의 노출 부분 상에 성장된다.
다음, 고차 공정 단계(381)(제15도)은 저전압 Vt조정 주입에서 실현된다. 계속해서 제16(e)도를 참조하면, 포토레지스트층(도시되지 않음)은 칩(22)의 표면상에 피착되어 저전압 탱크(422, 431, 427, 423, 432, 433 및 434)를 노출시키기 위해 패턴된다. 그다음, 붕소의 주입은 또한 저전압 탱크 영역상에 존재하는 고전압 게이트 산화물층(445)를 통해 행해진다. 이러한 주입 단계가 발생한 후, 동일하게 패턴된 레지스트층을 사용하여, 게이트 산화물층(445)는 상술된 저전압 n 및 p 탱크 표면으로부터 에칭된다. 게이트 산화물층(445)는 이 에칭 단계 후에 고전압 탱크(417, 427, 428, 426. 418, 419, 420 및 429) 상에 남겨진다.
다음에, 구 포토레지스트층은 스트립되고 저전압 게이트 산화물층(446)은 에칭 제거 고전압 게이트 산화물층(445) 대신에 전계 효과 트랜지스터(402 및 403)의 저전압 탱크상에 성장된다. 저전압 게이트 산화물층(446)은 산소 분위기를 갖는 열적 단계하에서 약 200 Å의 깊이로 성장된다.
제15도에 도시된 바와 같이, 다음 하이 레벨 공정 단계는 칩(22)상에 제조된 EEPROM 셀(406)용 터널 다이오드를 포함하는 단계(382)이다. 제16(e)도를 다시 참조하면, 포토레지스트층(447)은 칩(22)의 표면상에 피착되어 터널 다이오드용 주입 영역을 정하기 위해 패턴된다. 그 다음, 인 주입은 (n-) 터널 영역(448)을 형성하기 위해 주입될 영역 위에도 존재하는 산화물층(445)를 통해 행해진다. 그 다음, 터널 영역(448)상에 존재하는 산화물층(445) 부분은 반도체 표면에 후면 에칭된다. 그 다음 포토레지스트층(447)은 스트립된다. 다음에, 터널 산화물층(449)는 산소 분위기 하에 약 850℃에서 약 90 Å의 깊이로 노출된 표면의 후면에 성장된다. 이것은 제15도에 도시된 하이 레벨 단계(382)를 완료한다.
제15도의 다음 하이 레벨 공정 단계(383)은 다수의 전도 레벨 폴리 2 게이트의 피착, 도핑 및 한정에 관한 것이다. 제16(f)도를 참조하면, 제조 공정의 다음 단계가 도시되어 있다. 다결정 실리콘(폴리 2)의 제2 층은 약 4500 Å의 깊이로 피착된다. 예를 들어, 이것은 약 625℃에서 피착제로서 실란을 사용하여 실행될 수 있다. 그 다음, 폴리 2 층은 약 900℃에서 질소와 산소가 존재하는 열적 단계시에 예를 들어, POCl3상태에서 도전성을 갖게하기 위해 인으로 도핑된다. 그 다음, 폴리 2층은 글레이즈가 제거된다. 포토레지스트층(도시되지 않음)은 표면을 가로질러 피착되어 패턴된다. 그런 다음, 제2 폴리층은 후속하는 폴리 2 게이트들, 즉 저전압 p 채널 트랜지스터 게이트(450), 저전압 n 채널 트랜지스터 게이트(451), p 채널 EEPROM 트랜지스터 게이트(454), n 채널 EEPROM 트랜지스터 게이트(453), n 채널 EEPROM 제어 게이트(454), EEPROM 플로팅 게이트(455), 드레인 연장 n 채널 트랜지스터(456), 드레인 연장 p 채널 트랜지스터 게이트(457), 고리모양 또는 띠형 수평 DMOS n 채널 트랜지스터 게이트(458), 고리모양 또는 띠형 수직 DMOS n 채널 트랜지스터 게이트(459) 및 FAMOS n 채널 제어 게이트(460)(이 최종 게이트는 이때 부분적으로만 정해짐)을 정하기 위해 에칭된다.
제16(g)도를 참조하면, 집적 제조 공정의 나머지 주요 단계가 도시되어 있다. 제15도를 다시 참조하면, 제16(g)도에 도시된 다음 단계는 EPROM 적층 에칭 단계(384), 소오스/드레인 제조 단계(385) 및 접촉 단계(386)이다. 포토레지스트층(도시되지 않음)은 칩(22)의 표면상에 피착되어 EPROM 영역(412)내의 제2 폴리층(460)의 쓸모없는 부분을 노출시키기 위해 패턴된다. 패턴된 포토레지스트는 EPROM 플로팅 게이트 산화물(442), EPROM 플로팅 게이트(443), 질화물/산화물 샌드위치층(444) 및 제2 폴리 제어 게이트(460)을 포함하는 적층을 정한다. 동일한 포토레지스트 마스크를 사용하여, 이들 모든 층은 제16(g)도에 도시된 바와 같이 “적층” (442, 443, 444 및 460)까지 계속적으로 에칭되어 생성된다. 그 다음, 패턴된 포토레지스트층은 제거된다.
후속하는 적층 에칭에 있어서, 2000 Å 두께의 산화물층(도시되지 않음)은 칩(22)상에 피착되어 측벽 산화물 영역(461)을 형성하기 위해 비등방성으로 후면 에칭된다. 수직 릴리프를 갖는 면의 형태에서 산화물의 초기 두께는 일반적으로 산화물층의 두께보다 깊기 때문에, 영역(461)은 후면 에칭된 위에 남는다. 후면 에칭 후, 300 Å의 캡 산화물층(462)는 노출면의 게이트(450, 451, 452, 453, 454, 455, 456, 457, 458, 459 및 460)을 절연시키기 위해 산소 분위기하에 열적 단계시에 성장된다.
다음에, 포토레지스트층(도시되지 않음)은 칩(22)의 표면상에 피착되어 디바이스 영역(403, 405 및 406)을 노출하기 위해 패턴된다.
또한, 디바이스 영역(407, 408, 409 및 410)의 선택된 부분은 노출된 상태로 유지된다. EPROM 디바이스 영역 (412)도 노출도 상태로 유지된다. 그 다음, 저밀도 확산(LDD) 주입은 약 4.0 × 1014ions/㎠의 도우즈와 약 80 KeV의 에너지에서 인과 같은 이동성 n형 도펀트로 실행된다. 이것은 소오스/드레인 영역(463, 464, 465, 466, 467 및 468), 드레인 연장 n채널 트랜지스터(407)용 소오스 영역(469), 트랜지스터(407)의 드레인용 접촉 영역(470), 수평 DMOS n 채널 트랜지스터(409)용 드레인 접촉 영역(471) 및 고리모양 소오스/드레인 영역(472), 수직 DMOS 트랜지스터(410)용 깊은 (n+) 접촉 영역(473) 및 고리모양 소오스/드레인 영역(474), 쇼트키 다이오드(411)용 접촉 영역(475), 및 FAMOS EPROM 셀(412)용 소오스/드레인 영역(476 및 477)을 형성한다.
제2 (n+) 소오스/드레인 주입은 이들 (n+)를 형성하는 동일한 영역내의 LDD 주입에 후속하고, 약 5 × 1015ions/㎠의 도우즈와 약 120 Kev의 주입 에너지에서 비로소 실행된다. 그 후, 이들 2개의 주입부는 도시된 주입 경계부를 얻기위해 질소 분위기하에 약 900℃에서 어닐링된다. 특히 (n+) 영역(472 및 474)내의 인 도펀트 부분은 LDMOS 트랜지스터(409) 및 VDMOS 트랜지스터(410)용 각각의 게이트 산화물 (445) 아래에서 부분적으로 확산된다.
(n+) 소오스/드레인 패턴 포토레지스트층(도시되지 않음)은 스트립되고, 다수의 (p+) 소오스/드레인 영역을 정하기 위해 패턴된 포토레지스트층(도시되지 않음)으로 대체된다. (p+) 소오스/드레인 주입은 약 2 × 1015ions/㎠의 도우즈와 약 25 Kev의 에너지에서 붕소로 실행된다. 이 주입 단계는 각각 저전압 및 EPROM 게이팅 p 채널 전계 효과 트랜지스터(402 및 404)용 (p+) 소오스/드레인 영역(478, 479, 480 및 481), 드레인 연장 p 채널 트랜지스터(408)용 소오스(482) 및 드레인 접촉 영역(483), 및 수평 DMOS 트랜지스터(409)와 수직 DMOS 트랜지스터(410)용 중앙 백 게이트 접촉 영역(296과 485)를 형성한다.
상기 단계는 제15도의 소오스/드레인 제조 단계(385)에 대응한다. 다음에, 공정은 “접촉부” 단계(386)으로 계속된다. 크린업 단계 후, 붕인산 실리콘 유리(BPSG)가 피착되어 조밀해진다. 포토레지스트층(도시되지 않음)은 패턴되어 각각의 디바이스(402 내지 412)용 접촉부(도시되지 않음)에서 에칭된다. BPSG(486)은 쇼트기 다이오드 디바이스 영역(411)에 관련하여 도시된다. 패턴된 포토레지스트는 쇼트키 다이오드(411)의 오리피스(487)을 포함하는 접촉 오리피스의 연속 습식 및 플라즈마 에칭시 마스크로서 사용된다.
다른 크린업 단계 후, 백금은 쇼트키 다이오드 오리피스(487)에만 피착되고 백금 규화물층(488)을 생성하기 위해 소결된다. 반응하지 않은 백금은 제거된다. 그 다음, 오리피스(487) 및 다른 접촉 오리피스(도시되지 않음)에서 티타늄 텅스텐 합금과 같은 내화 금속은 약 3300 Å의 깊이로 스퍼터된다. 이것은 제1 레벨 메탈라이제이션으로 완성하기 위해 다른 약 6000 Å의 알루미늄 구리 합금으로 계속된다. 그 다음, 제1 금속층(금속 1)이 패턴되고 에칭되어 소결된다. 금속 1 접촉부는 제16(g)도에 참조 번호(489)로 표시되고, 유사한 금속 접촉부는 각각의 디바이스(402 내지 412)의 디바이스 단자에 형성된다. 소정의 이들 접촉부는 제16(g)도에 도시된 단면내에 형성되지 않고 다른 접촉부는 명확성을 위해 생략된다.
나머지 공정 단계는 본 분야에 숙련된 기술자들이라면 용이하게 인지할 수 있으므로 제16(g)도에 도시하지 않았다. 중간 레벨 절연체층은 제1 레벨 메탈라이제이션 상에 피착되고 비아는 패턴되어 절연체층내에 에칭된다. 티타늄 텅스텐 합금 및 알루미늄 구리 합금을 스퍼터함으로써 후속적으로 형성된 제2 금속층은 패턴된 다음 에칭된다. 질화물/산화물층은 칩(22)의 표면상에 피착된다. 이 질화물/산화물층은 보호 오버코팅을 형성하는데, 이것은 칩(22)의 리드 패드(76)을 노출시키기 위해 패턴되어 에칭된다(제3도 참조). 포스트 크린룸 단계는 제15도의 단계(391)에 후속된다.
사이리스터 구조에 응용되는 집적 공정
집적 공정은 제7(a) 내지 7(g)도에 도시된 바와 같이 사이리스터 실시예와 관련하여 기술된다. 사전에 (p+) 기판(400)이 제공되고, (p-) 에피텍셜층(401)은 그 위에 성장된다. 그 다음에, 제15도의 단계(370)에서, (n+) 매입층(202)에 에피택셜 성장이 추가된다. 고전압 n 탱크 주입 단계(371)(제15도)에서는 제7(a)도에 도시된 주입 영역(200 및 148)을 생성한다. 깊은 (n+) 확산 영역(229)는 단계(372)에서 생성된다. 패드 산화물층(415) 및 질화물층(416)은 이러한 주입 영역을 정한다. 제7(b)도를 참조하면, 저전압 (n-) 탱크 주입은 영역(209a)를 생성한다. 그 다음에, 포토레지스트층(430)은 패턴되고 에칭되어, 제15도의 단계(375)에서 저전압 p 탱크(209)의 주입을 한정한다. 제7(a)도에서 (p-) 에피텍셜층(208)은 제16(a)도에 도시된 에피택셜층(414)와 동시에 생성된다.
제7(c) 내지 7(e)도는 의도적으로 생략되는데, 그 이유는 제16(c) 내지 16(e)도에 대응하는 단면도가 제7(b)도로부터 평가할 수 있는 방식으로 변경되지 않았기 때문이다. 다음의 해당 단면도는 제16(f)도에 상당하고, 따라서 제7(f)도로 표시되었다. 제15도의 단계(378)에서, 모트 또는 국부화 산화물 영역(231)은 제16(f)도에 도시된 산화물 영역(441)과 동시에 성장된다. 제15도의 단계(381)에서, 저전압 임계 조정 주입(도시되지 않음)은 저전압 p 탱크 영역(209)의 표면에 주입된다. 또한, 저전압 임계 조정 주입은 LV (n-) 탱크 영역(209a)용으로 수행된다. 이로 인해, 동일한 고차 단계에서 저전압 게이트 산화물(500)이 성장된다. 게이트(158, 176 및 222)는 제15도의 단계(383)에서 피착, 패턴 및 에칭된다.
최종적으로 제7(g)도를 참조하면, (p+) 영역(160, 156, 168 및 182)는 제15도의 단계(385)에서 소오스 및 드레인의 주입 이전에 주입된다. 이 주입 단계에서는, 산화물 아일런드(231)과 포토레지스트(도시되지 않음)의 연부에 정합된 나머지 수평 마진이 부분적으로 자기 정합된다. 그 다음에, 표면 소오스/드레인 및 (n+) 접촉 주입부(163, 212, 166, 170, 174, 218, 220 및 228)은 소오스/드레인 단계(385)와 동시에 주입된다. 디바이스를 완성시키는 이후의 단계는 제15도에 기재된 바와 같고, 명세서의 간결성을 위해 설명은 생략된다.
수직 DMOS 트랜지스터
제16(ga)도는 수직 DMOS 트랜지스터(410)을 상세하게 도시한 단면도이다. 상술된 바와 같이, 소오스/드레인 영역(474)는 비소와 같은 농후한 n형 도편트의 (n+) 주입 뿐만 아니라 인의 LDD(저밀도 확산) 주입을 받아들이는 곳이다. 저전압 p 탱크(434)는 붕소와 같은 도펀트로 형성된다.
종래 기술에 따르면, p 탱크(434) 및 소오스/드레인 영역(474)에 상당하는 구조는 측벽 산화물 영역(461)에 의해 보강된 폴리 게이트(459)의 내부 수평 마진으로 자기 정합됨으로써 주입된다. 인이 매우 빠른 이동성 도펀트이기 때문에, 소오스/드레인 영역(474)는 금속 채널 길이(11및 12)를 감소시키거나 제거하는 붕소 한정 (p-) 채널 영역(434)보다 더 빠른 비율로 게이트(473) 아래에서 수평으로 확산시키는 경향이 있다. 이러한 문제점을 방지하기 위해, 소오스/드레인 영역(474)의 도펀트 농도는 적정량보다 상당히 적게 또는 약 1018ions/㎠로 형성되었다.
집적 공정이 폴리 게이트(459)의 응용 전에 저전압 p 탱크(434)를 형성하기 때문에, 소오스/드레인 영역(474)내의 도펀트 농도는 최소한 1020ions/㎠ 정도 증가될 수 있다. (n+) 영역(474)가 폴리 게이트(459)로 자기 정합되기 때문에, 채널 길이(11, 12)는 저전압 p 탱크(434)로의 폴리의 정합에 의해 결정된다. LDMOS 트랜지스터(409)의 구조 및 장점은 유사하다.
제16(ha)도는 LDMOS 트랜지스터(409)의 평면도이다. 모트 산화물 경계(441)은 활성 디바이스 영역 주위의 장방형(액자형)테두리를 형성한다. 고전압 n 탱크의 경계는 모트 산화물(441)의 내부에 장방형 윤곽선(419) 세트로 도시된다. 수직 DMOS 구조(410)의 경우, 깊은 확산 영역이 필요로 되고 이것의 내부 한계는 참조 번호(421b)로 가상선으로 도시된다. 또한, 이것은 깊은 확산 접촉 영역(473)의 근사 경계이다. 제16(ha)도에는 (n-) 탱크(419) 내부에 배치된 LDMOS 또는 VDMOS 구조의 단일 “스트라이프”가 도시되어 있다. 외부 둥근선(458a)는 폴리 게이트(458)의 외부 한계를 표시한다. LDMOS 경우에 있어서, 다음 내부선은 수평 외부 (n+) 소오스/드레인 영역(471)의 내부 경계를 표시하고, 이것은 모트 산화물(441)의 내부 경계(471a로 도시됨)에서 참조 번호(471b)에서의 폴리 게이트(458) 하부의 한 지점으로 연장한다. VDMOS 경우에 있어서, 이 외부 소오스/드레인 영역의 내부 경계는 참조 번호(421b)로 도시된 깊은 확산 영역의 내부 경계로 유지된다.
내부로 진행하면서 마주치는 다음 한계는 금속 1 도체 마진이다. 내부 고리모양 (n+) 소오스/드레인 영역의 외부 경계는 참조 번호(472a)이다. 저전압 p 탱크(433)의 외부 경계는 외부 소오스/드레인 영역(471b)의 내부 경계와 동일할 수 있다. 다음 경계 내부는 고리모양 폴리 게이트(458)의 내부 수평 마진(458b)이다. 깊은 (p+) 확산 표면 접촉 영역(484)의 외부 수평 마진은 다음에 나타난다. 방사상으로 내부로의 경계는 깊은 (p+) 백 게이트(436)의 외부 한계이다. 내부로 진행하면서 마주치는 최종 한계는 (n+) 소오스/드레인 영역(472)의 내부 경계(472b)이다.
LDMOS 트랜지스터(409)의 평면도의 일부분만 도시되어 있다. 하지만, 전형적인 경우에 있어서, 폴리 게이트의 외부 마진(458a)에 의해 한계가 정해지면, 트랜지스터(409)의 직경은 약 32 미크론이고 트랜지스터(409)의 길이는 500 내지 1010 미크론이다. 또한 소정의 이러한 “스트라이프”는 동일한 n 탱크(419) 내부에 배치되어 평행하게 접속될 수 있다. 이와 마찬가지로, 이들 동일한 평행 “스트라이프”는 수직 DMOS 트랜지스터 구조의 경우에 동일한 고리 모양의 깊은 (n+) 확산 영역(383) 및 동일한 (n+) 매입층(413)(제16(ga)도 참조)을 공유할 수 있다.
디바이스(402 내지 412)가 각각의 제조 공정 단계동안 집적 공정을 나타내는 예로 사용되었지만, 또 다른 디바이스들도 동일한 공정 흐름을 사용하여 구성될 수 있다. 후속하는 제17도 내지 제24도는 모두 유사한 방식으로 배열된다. 예를 들어, 제17(a)도 내지 제17(h)도에는 모두 백 게이트의 접속이 추가된, 제16(a)도 내지 제16(g)도에 도시된 트랜지스터(402)와 유사한 저전압 p 채널 전계 효과 트랜지스터(501)이 도시되어 있다. 이들 중 제17(a)도 내지 제17(g)도는 각각 제16(a)도 내지 제16(g)도에 대응하는 개략 단면도이다. 제17(h)도는 트랜지스터(501)의 개략 평면도이다. 이 패턴은 다른 디바이스용 나머지 도면(제18도 내지 제24도)을 통해서 반복된다. 제17도 내지 제24도를 통해서, 제16(a)도 내지 제16(g)도에 대응하는 구조에는 가능한한 동일한 부호를 표시한다.
백 게이트 전계 효과 트랜지스터
특히, 제17(a)도를 참조하면, 참조 번호(501)로 나타내고, 백 게이트 접속을 갖는 저전압 p 채널 트랜지스터는 제16(a)도 내지 제16(g)도에 도시한 디바이스와 동일한 공정 흐름 중에 제조될 수 있다. 저전압 n 탱크(488)은 탱크(422)(제16(a)도)와 동시에 주입된다. 포토레지스트층(416)은 패턴되어 저전압 n 탱크(488)용 마스크로서 사용된다. 제17(b)도에 있어서, n 탱크(488) 및 피복 산화물(425)는 안정한 상태를 유지한다. 제16(c)도에 도시한 단계에서와 같이 디바이스 영역(501)에서의 특이한 점이 발생되지 않으므로, 제17(c)도는 생략된다. 제17(d)도에 있어서, n 탱크(488) 및 산화물층(425)는 질화물/산화물 층(438)과 패턴된 채널 저지 한정 포토레지스트층(439)의 조합에 의해 마스크 오프된다. 다음에, p 형 채널 저지 영역(440)은 이 도면내에서 + 기호로 도시한 바와 같이 주입된다.
제17(e)도에 있어서, 포토레지스트층(439)를 스트립한 후, 국부화 산화물(LOCOS) 공정은 질화물/산화물(438)(제17(d)도)에 의해 피복되지 않은 상태인 영역들 내에 분리 산화물 영역(441)을 생성하기 위해 사용된다. 고전압 게이트 산화물(도시되지 않음)이 에칭되고 저전압 Vt조정 주입이 수행된 후, 게이트 산화물층(446)은 탱크(488)의 표면 상에 성장된다. 제17(e)도는 터널 다이오드(448)(제16(e)도)이 주입된 때에 디바이스(501)의 상태를 도시한 것인데, 디바이스(501)의 전체는 포토레지스트층(447)에 의해 마스크 오프된다.
폴리 2 게이트(489)는 제17(f)도에 도시한 바와 같이 피착, 도핑, 패터닝 및 에칭된다. 제17(g)도에 있어서, 게이트(489)는 측벽 산화물 영역(461) 및 캡 산화물(462)에 의해 절연된다. 제16(g)도에서 설명된 LDD 주입은 (n-) 주입 영역(504)를 생성한다. 트랜지스터 영역(501)의 잔여 부분은 이 주입 단계에서 포토레지스트에 의해 마스크된다.
이것은 단계(385)(제15도) 중에 발생되는 (n+) 소오스/드레인 비소 주입과 동시에 발생되는 (n+) 주입 다음에 행해진다. 이것은 (n+) 영역(505)를 생성한다. 영역(504 및 505)는 n 탱크(488)과의 백 게이트 접속으로서 작용한다. 제16(g)도와 관련하여 설명된 (p+) 소오스/드레인 주입 중에, 소오스/드레인 영역 (506 및 507)은 트랜지스터(402)(제16(g)도)의 영역(478 및 479)와 유사한 방식으로 생성된다.
이제 제17(h)도를 참조하면, 완성된 디바이스(501)의 평면도가 개략적으로 도시되었다. 저전압 n 탱크(488)은 능동 디바이스 영역을 밀봉하는 장방형 실선으로 나타낸다. 소오스/드레인 주입부는 참조 번호(506 및 507)로 나타낸 점선 밀봉부에 의해 도시되었다. 백 게이트 접속 영역(504)는 점선 테두리에 의해 밀봉된 것으로 도시되었다. 영역(504)의 상부, 저부 및 좌측 테두리들, 영역(506)의 상부 및 저부 테두리들 및 영역(507)의 상부, 저부 및 우측 테두리들은 모트 산화물층(441)의 측방향 연부들에 의해 정해진다. 주입부(506 및 507)은 측벽 산화물(461)에 의해 증가된 바와 같이 LOCOS 산화물(441)의 연부들 및 제2 레벨 폴리 게이트(489)의 마진들에 자기 정합된다(제17(g)도 참조). 제2 레벨 폴리 게이트(489)는 접촉부(509)가 제1 레벨 금속으로 제조된 패드(508)로 연장된다. 제1 레벨 금속은 또한 백 게이트 영역(504), 소오스/드레인 영역(506) 및 트랜지스터(501)의 소오스/드레인 영역(507)과의 접촉부(501)을 형성하기 위해 사용된다.
제18(b)도 내지 제18(h)도는 백 게이트 접속을 갖는 저전압 n 채널 전계 효과 트랜지스터(512)의 제조시의 연속적인 단계들을 도시한 것이다. 제16(a)도에서 도시한 공정 단계에서, 백 게이트 트랜지스터(512)가 개시되는 디바이스 영역 내에서와 무관하기 때문에 제18(a)도는 생략되었다. 제18(b)도는 p 탱크(431)이 제16(b)도에서 형성되는 것과 동시에 저전압 p 탱크(513)의 주입을 도시한 것이다. p 탱크(513)은 패턴된 포토레지스트층(430)에 의해 정해진다. 제18(c)도에 있어서, 디바이스 영역(512)는 포토레지스트층(435)에 의해 마스크 오프된다. 제18(d)도에 있어서, 질화물/산화물층(438)은 채널 저지부(440)의 주입에 대한 마스크로서 사용되는데, 이후의 도면에서는 도시되지 않는다. 제8(e)도에서, 분리 산화물 영역(441)은 질화물/산화물층(438)(제18(d)도)에 의해 마스크되지 않은 영역내에서 성장된다. 고전압 게이트 산화물(445)(제18(a)도에는 도시되지 않음)는 탱크(513)의 표면 상에 성장된다. 탱크(513)은 고전압 Vt조정 주입으로부터 마스크 오프되지만, 저전압 Vt조정 주입을 수용하기 위해 패턴된다. 그 다음, 크린업 단계 후, 게이트 산화물층(446)은 성장된다. 도시한 바와 같이, 디바이스 영역(512)는 EEPROM 터널 다이오드 주입 단계 중에 포토레지스트층(447)에 의해 마스크 오프된다.
제18(f)도에 있어서, 다결정 실리콘 게이트(514)는 피착, 도핑, 패터닝 및 에칭된다. 이 게이트(514)는 제18(g)도에 부가된 측벽 산화물 영역(461)뿐만 아니라 캡 산화물(462)를 갖는다. 게이트/측벽 산화물 구조물(514 및 461)은 한 쌍의 n 주입부 즉, 인으로 소오스/드레인 영역(515) 및 소오스/드레인 영역(516)을 형성하는 저밀도 (n-) 주입, 및 비소로 영역(517 및 518)을 형성하는 고밀도 주입을 부분적으로 자기 정합하기 위해 사용된다. 제조 공정 끝 부분에서, 영역(515 및 516)은 게이트(514) 하부로 연장되도록 확산되고, 비소 한정 영역(517 및 518)은 이곳에 배치된다. 최종적으로, 영역(519)는 백 게이트 접속을 (p-) 탱크(513)에 생성하기 위해 붕소에 의한 (p+) 소오스/드레인 주입 단계 중에 패턴되어 주입된다.
제18(h)도는 저전압 n 채널 트랜지스터(512)의 개략적 평면도이다. p 탱크 경계는 참조 번호(513)으로 나타내었다. 소오스/드레인 영역(515 및 516)은 분리 LOCOS 산화물(441)에 의해 [영역(515)에서] 2개의 측면들 또는 [영역(516)에서] 3개의 측면들 상에 정해진다. 주입부(515, 516, 517 및 518)[후자의 2개의 영역(517 및 518)에 대해서는 도면을 명확히 도시하기 위해 제18(h)도에서 생략되었으므로 제18(g)도 참조]은 게이트(514)에 자기 정합되고, (제18(h)도에는 도시되지 않은) 측벽 산화물 영역(461)을 동반한다. 백 게이트 확산부(519)는 LOCOS 산화물(441)에서 좌측 측면 상에 자기 정합된다. 이것의 우측면은 포토레지스트를 사용하여 정해진다. 폴리 2 게이트(514)는 패드(520)으로 연장되고, 접촉부(521)은 제1 금속층(도시 안됨)으로부터 이곳과 접촉된다. 제1 금속층의 도체들은 또한 대응하는 접촉부(522)를 통해 백 게이트 접속부(519) 및 소오스/드레인 영역(515 및 516)과의 접촉을 형성한다.
이제, 제19(a)도 내지 제19(h)도를 참조하여, 18 볼트 백 게이트 NMOS 전계 효과 트랜지스터(524)에 응용할 때, 본 발명의 제조 공정을 설명하겠다. 트랜지스터(524)는 고전압 NMOS 트랜지스터(404)와 유사하며, 이들 모두는 소거 전압 또는 프로그램 전압의 게이팅에 관련하여 EEPROM 어레이에 사용될 수 있다. 주요 후속에서 제16(a)도에 대응하는 제19(a)도는 고전압 n 탱크(417, 418, 419 및 420)이 형성되는 것과 동시에 형성된 고전압 n 탱크(525)의 형태를 도시한 것이다. 디바이스 영역(524)의 주변 부분들은 제16(a)도내의 저전압 n 탱크들의 형성 중에 질화물층(416)에 의해 마스크되고, 탱크(525)는 포토레지스트(도시 안됨)의 층에 의해 마스크된다. 제19(b)도에 의해 부분적으로 도시한 바와 같이, 제16(b)도 및 제16(c)도에 의해 도시된 단계들 중에 디바이스 영역(524) 상에 형성되는 공정 단계들이 존재하지 않는다. 그러므로 제19(c)도는 생략된다.
제19(d)도를 참조하면, 탱크(525)는 질화물/산화물층(438)에 의해 부분적으로 마스크되고, 이 마스크는 패턴된 포토레지스트층(439)에 의해 완성된다. 이 포토레지스트층(439)는 “+” 기호에 의해 참조 번호(440)으로 나타낸 채널 저지 영역들의 주입시에 사용된다. 명확하게 하기 위해 채널 저기 영역(440)은 후속하는 다른 도면들에서는 생략된다. 제19(e)도에 있어서, 분리 또는 모트 산화물 영역(441)은 질화물/산화물층(438)(제19(d)도 참조)에 의해 노출되어진 반도체층의 표면 부분에서 선택적으로 성장된다. 탱크(525)는 고전압 Vt조정 주입을 수용하기 위해 노출된다. 그 후, 고전압 게이트 산화물층(218)은 약 500 Å의 깊이로 성장된다.
제19(f)도에 있어서, 제2 다결정 실리콘층은 도전성 게이트(526)을 생성시키기 위해 피착, 도핑, 패터닝 및 에칭된다. 제19(g)도에 있어서, 측벽 산화물 영역(461)은 캡 산화물층(462)와 같이 추가된다. 캡 산화물(462)의 형성 후, 탱크 접속 영역(527)은 (n-) 저밀도 확산 주입 단계 중에 인의 주입에 의해 형성된다. 이것은 도펀트로서 인으로 수행된다. 동일한 마스크는 (n+) 영역(528)을 형성하는 비소 주입에 사용된다. 소오스/드레인 영역(529 및 530)은 (p+) 소오스/드레인 주입 단계 중에 형성되고, 게이트(526)에 자기 정합된다.
제19(h)도에는 디바이스(524)의 개략적 평면도가 도시되었다. 디바이스(524)의 개략적 도면이 제17(h)도 및 제18(h)도내에 도시한 도면과 유사하게 보일지라도, 이 트랜지스터(524)가 채널 양단간의 18 볼트의 Vdd를 조정하기 위한 것이라는 사실로 인해 영역 차이가 있다. n 탱크 경계(525)는 제17(h)도 및 제18(h)도에 도시된 탱크 경계보다 크고 깊다. 모트 산화물(441)의 돌출부는 보다 넓고 게이트(526) 또한 넓다. 게이트(526)은 적절한 접촉부(532)에 의해 제1 금속 도체에 접속된 패드(531)로 연장된다. 이전과 같이, 소오스/드레인 영역(529)는 상부 및 저부 측면 상의 분리 LOCOS 산화물층(441), 좌측면 상의 포토레지스트, 및 플로팅 게이트(526) 및 좌측면 상의 이것을 동반하는 측벽 산화물(461)(제19(g)도)에 의해 정해진다. 소오스/드레인 영역(530)은 3개의 측면들 상의 분리 산화물(441)의 연부 및 좌측면 상의 측벽-산화물 게이트(526)에 의해 자기 정합된다. 백 게이트 접속 영역(527)은 산화물(441) 및 좌측면 상에 패턴된 포토레지스트에 의해 3개의 측면들 상에 정해진다. 적절한 접촉부(533)은 각각의 금속 1개의 도체(도시되지 않음)와 영역(527, 529 및 530) 사이에 형성된다.
그 다음, 제20(b)도 내지 제20(h)도를 참조하면, 백 게이트 18 볼트 NMOS 전계 효과 트랜지스터(534)의 제조시의 연속적인 단계들이 도시되었다. 전계 효과 트랜지스터(534)는 제16(a)도 내지 제16(g)도에 도시한 n 채널 FET(405)와 유사하다. 이 18 볼트 트랜지스터는 셀(406)(제16(g)도 참조)로 구성될 수 있는 바와 같은 EEPROM 어레이에 대한 고전압의 게이팅에 유용하다.
이 후속내에는 제16(a)도가 나타내는 시간에 디바이스 영역(534)내에 탱크가 아직 형성되지 않았기 때문에 제20(a)도는 존재하지 않는다. 제20(b)도에 있어서, 고전압 p 탱크(535)가 형성된다. 산화물층(415) 및 포토레지스트층(430)은 칩(22)상의 다른 곳에 저전압 p 탱크들의 주입을 수행할 때에 탱크(535)를 마스크 오프한다. 제20(c)도에 있어서, 고전압 p 탱크(535)는 깊은 (p+) 백 게이트 영역(437)이 수직 DMOS 트랜지스터(410)(제16(c)도 참조)에 주입될 수 있도록 산화물층(425) 및 다른 포토레지스트층(435)에 의해 마스크 오프된다. 제20(d)도에 있어서, 패턴되고 에칭된 질화물/산화물층(438)은 “+” 기호에 의해 제20(d)도에 나타냈지만, 후속 도면에는 어느 곳에도 도시되지 않은 (p+) 채널 저지 영역(440)의 한계를 정하기 위해 단독으로 사용된다. 제20(e)도에서, 분리 산화물 영역(441)은 질화물/산화물층(438)(제20(d)도 참조)에 의해 피복되지 않은 에피택셜층 표면의 영역들 상에서 성장된다. 질화물/산화물층(438)을 스트립핑한 후, 고전압 Vt조정 주입은 탱크(535)상에서 수행된 다음, 이어서 500 Å의 고전압 게이트 산화물층(445)가 성장된다. 이후에, 인가된 포토레지스트층(447)은 터널 다이오드 주입 영역(448)을 제외한 전체 칩 표면을 마스크 오프한다(제16(e)도 참조).
제2 레벨 폴리층은 제20(f)도에 도전성 게이트(536)을 발생시키기 위해 피착, 도핑, 패터닝 및 에칭된다. 제20(g)도에 있어서, 측벽 산화물 영역(461) 및 캡 산화물층(462)는 게이트(536)에 추가된다. 그 다음, 비교적 희박한 농도의 인은 어닐링 후속 응용시 게이트 산화물(536) 하부에 수평으로 확산하는 (n-) 영역(537 및 538)을 형성하기 위해 주입된다. 비소 주입은 (n-) 주입(537 및 538)에 사용된 것과 동일한 마스크를 사용하여 (n+) 영역(539 및 540)을 생성하기 위해 사용된다. 최종적으로, (p+) 소오스들 및 드레인의 주입 중에, p 탱크 접촉 영역(541)은 포토레지스트를 사용하여 부분적으로 정해지고 분리 산화물(441)의 연부에 부분적으로 자기 정합된 바와 같이 주입된다.
제20(h)도에 개략적으로 도시한 평면도에 있어서, p 탱크(535)의 측방향 한계는 장방형 실선에 의해 도시된다. 필드 산화물(441)은 보다 낮은 전압 디바이스들보다 비교적 넓은 테두리를 제공한다. 유사하게, 폴리 게이트(536)은 큰 전압을 조정하고 소오스/드레인 영역들(537 및 538) 사이의 펀치 스루(punch-through)를 방지하는데 충분하 채널 넓이를 정하기 위해 보다 넓다. 소오스/드레인 영역(538)은 모트 산화물(441)에 의해 3개의 측면 상에 정해지고, 게이트(536)에 의해 나머지 측면 상에 정해진다. 소오스/드레인 영역(537)은 모트 산화물(441)에 의해 상부 및 저부 측면 상에 정해지고, 게이트(536)에 의해 우측면, 및 패턴된 포토레지스트에 의해 좌측면 상에 정해진다. 백 게이트 접속 영역(541)은 분리 산화물(441)에 의해 3개의 측면들 상에 정해지고, 패턴된 포토레지스트에 의해 두 측면 상에 정해진다. 적합한 접촉부(542)는 백 게이트 접속 영역(541), 소오스/드레인 영역(537) 및 소오스/드레인 영역(538)로부터 대응하는 금속 1개의 라인(도시되지 않음)으로 접촉된다. 게이트(536)은 패드(543)으로 확장되는데, 이것은 금속 접촉부(544)를 만든다.
수평 DMOS 전계 효과 트랜지스터
그 다음, 제21(a)도 내지 제21(g)도를 참조하면, 수평 확산 소오스/드레인 n 채널 “금속” 산화물 반도체(LDMOS) 전계 효과 트랜지스터(546)의 제조시, 연속적인 단계는 이 단계들이 본 명세서에 설명된 공정으로 집적된 바와 같이 도시되었다. 수평 DMOS 트랜지스터(546)은 제16(a)도내의 고전압 n 탱크(419)와 동시에 형성되는 고전압 n 탱크(547)을 우선 제공한다. n 탱크(547)은 산화물층(425)에 의해 마스크되고, 디바이스 영역(546)의 주변 부분들은 저전압 n 탱크들이 주입되는 동안, 질화물층(416)에 의해 덮여진다(제16(a)도 참조). 포토레지스트(도시되지 않음)는 이 때에 중앙 탱크 영역(547)을 피복한다. 제21(b)도로 진행되면, 포토레지스트층(430)은 패턴되고 저전압 p 탱크 (548)은 다른 저전압 p 탱크(431-434)(제16(b)도 참조)가 주입될 때 주입된다. 그 다음, 포토레지스트층(430)은 스트립되고, 깊은 (p+) 확산 영역(549)는 포토레지스트(435)의 패턴된 층에 의해 정해지고, 제21(c)도에 도시한 바와 같이 주입된다. 제21(d)도에 있어서, 포토레지스트층(439)에 관련하는 질화물 및 산화물층(438)은 채널 저지부(440)에 대한 마스크를 제공하기 위해 사용된다. 그 다음, 포토레지스트층(439)는 스트립되고 국부화 산화물(441)은 패턴되어 에칭된 질화물/산화물 마스크(438)에 의해 피복되지 않은 디바이스 영역(546)의 영역들 내에서 성장된다 (제21(d)도 및 제21(e)도 참조). 질화물/산화물층(438) 및 산화물층(415)는 그 다음 제거된다. 그 다음, 고전압 Vt조정 주입은 탱크(547)내로 주입된다. 그 다음, 고전압 게이트 산화물층(445)는 약 500 Å의 깊이로 성장된다. 포토레지스트층(도시 안됨)은 저전압 Vt조정부가 주입될 때 및 저전압 게이트 산화물(446)(제16(e)도)이 주입될 때, 디바이스(546)을 마스크 오프하도록 사용된다. 포토레지스트층(447)은 터널 다이오드(448)을 정하기 위해 패턴되고, 이것이 발생될 때 디바이스 영역(546) 위에 방해되지 않고 남아있다.
터널 다이오드 주입 단계 후, 제21(f)도에 의해 도시된 공정에 도달한다. 제21(f)도는 폴리 2층이 게이트 산화물층(445)의 표면 상에 게이트(550)을 생성하기 위해 어떻게 피착, 도핑, 패터닝 및 에칭되는지를 도시한 것이다. 제21(g)도에 있어서, 측벽 산화물 영역(461)은 이 영역의 수평 마진 상에 형성되고, 캡 산화물(462)는 폴리실리콘 게이트(550)의 노출된 상부 상에 성장된다. 포토레지스트층(도시되지 않음)은 게이트(550) 또는 LOCOS 산화물 영역(441)의 연부들에 의해 정해지지 않은 소오스/드레인 주입 영역(551 및 552)들의 연부들을 정하기 위해 사용된다. 인을 사용하여 희박하게 도핑된 확산은 (n-) 영역(551 및 552)를 생성하기 위해 주입된다. 이들은 후속 어닐링 중에 원래의 주입 한계들로부터 도시된 바와 같이 수평 및 하향으로 확산된다. 후속의 비소 주입은 동일한 소오스/드레인 마스크를 사용하여 영역(553 및 554)를 생성하기 위해 사용된다.
p 형 소오스/드레인 주입 단계 중에, =포토레지스트층(도시되지 않음)은 주입된 (p+) 백 게이트 접속 영역(555)의 1개의 연부를 정하기 위해 패턴된다.
LDMOS 트랜지스터(546)의 개략 평면도는 제21(h)도에 도시된다. n 탱크(547)의 주입 한계는 장방형 실선으로 도시되었다. p 탱크(548) 주입 마스크 한계는 점선으로 도시되었다. 이 주입 마스크(548)은 능동 디바이스 영역에 대한 모트를 제공하는 LOCOS 산화물(441)의 연부 하부로 연장한다. 깊은 (p+) 확산 영역(549)는 p 탱크(548)에 대한 주입 영역의 좌측 부분을 점유한다. 소오스/드레인 영역(551)은 측벽 산화물 영역(461)(제21(h)도에 도시되지 않음)에 이어진 바와 같이, 포토레지스트(도시되지 않음)의 패턴된 층에 의해 좌측면 상에 정해지고, 모트 산화물(441)에 의해 상부 및 저부 측면들 상에 정해지며, 폴리 2 게이트(550)에 의해 우측면 상에 정해진다. 소오스/드레인 영역(552)는 모트 산화물(441)에 의해 3개의 측면들 상에 정해지고, 포토레지스트의 패턴된 층에 의해 좌측면 상에 정해진다. 폴리 게이트(550)은 패드(556)으로 연장되고, 접촉부(557)은 제1 금속(도시되지 않음)으로부터 패드(556)으로 접촉을 형성한다. 적절한 접촉부(558)은 영역(555, 551 및 552)로부터 각각의 제1 레벨 라인들(도시되지 않음)로 접속을 형성한다.
수직 npn 바이폴라 트랜지스터
그 다음, 제22(a)도 내지 제22(g)도를 참조하면, 연속적인 크게 확대된 단면도들은 본 명세서에서 기술된 집적된 공정 중에 제조되는 수직 npn 바이폴라 트랜지스터(560)의 제조 단계들을 도시한 것이다. 제22(a)도에 있어서,( n-) 탱크(561)은 다른 고전압 n 탱크(제16(a)도 참조)와 동시에 제조된다. 제22(a)도에 의해 도시된 공정을 개시할 때, 산화물층(421) 및 포토레지스트층(도시되지 않음)은 n 탱크 영역(561)을 마스킹한다. 질화물층(416)은 탱크(561)을 주입할 수 있도록 패턴되어 에칭된다. 질화물층(416)은 저전압 n 탱크 주입 단계(제16(a)도 참조)의 경우에 이 지점에서 패턴되고 에칭되는데, 포토레지스트층(도시 안됨)은 이 때에 디바이스(560)을 마스크 오프한다. 제22(b)도를 참조하면, 포토레지스트층(430)은 저전압 p 탱크(431, 432, 433 및 434)의 주입과 동시에 수행되는 (p-) 탱크(562)의 주입시에 피착되어 패턴된다. 고전압 n 탱크(561)은 npn 트랜지스터(560)의 콜렉터를 형성하고, p 탱크(562)는 베이스를 형성한다.
이 후속 다음은 제22(d)도로 이어지는데, 제16(c)도가 나타내는 집적 제조 공정 중에 이 디바이스(560)과 상호 관련성이 없기 때문에, 제22(c)도는 존재하지 않는다. 질화물/산화물층(438) 및 포토레지스트(439)는 채널 저지 주입이 주입되어 제22(d)도에서는 “+” 기호들에 의해 나타냈지만 후속하는 도면의 후속내의 다른 곳에 나타내지 않은 바와 같은 채널 저지부(440)을 형성하도록 n 탱크(561)을 마스크 오프하기 위해 사용된다. 트랜지스터(560)에 영향을 미치는 다음 제조 단계는 제16(f)도에 의해 도시된 바와 같이 행해지고 제22(f)도에 도시하였다. 이때, 국부 산화물은 질화물/산화물 마스크(438)에 의해 노출되어진 탱크(561 및 562)의 표면들 상에 LOCOS 산화물 영역들(441)을 형성하기 위해 사용된다.
산화물 영역(441)은 베이스, 에미터 및 콜렉터 접촉 영역의 자기 정합시에 제22(g)도에 도시되었다. 칩(22) 상의 다른 곳에 발생하는 LDD (n+) 소오스/드레인 주입 중에, 콜렉터 접촉 영역(563) 및 에미터(564)는 인을 사용하여 주입된다. 이것은 (n+) 영역들(565 및 566)을 생성하기 위해 비소의 주입 후에 즉시 이어진다. 다음에, 칩(22)에서 발생하는 p 형 소오스/드레인 주입 스테이지 중에, (p+) 영역(567)은 붕소를 사용하여 주입된다.
수직 npn 바이폴라 트랜지스터(560)의 개략 평면도는 제22(h)도에 도시하였다. 고전압 n 탱크 마스크 한계는 굵은 장방형 선(561)에 의해 도시되었고, p 탱크(562)의 대응하는 한계는 점선으로 도시되었다. 콜렉터 접촉 영역(563), 에미터(564) 및 베이스 접촉 영역(567)은 LOCOS 산화물(441)의 측방향 연부들에 의해 정해진다. 적절한 접촉부(568)은 각각의 금속 1개의 도체들(도시되지 않음)에 접속되기 위해 콜렉터 접촉 영역(563), 에미터(564) 및 베이스(567)과의 접속을 형성한다.
게이트 산화물 스트레스가 감소된 고전압 FET
제23(a)도 및 제23(c)도 내지 제23(g)도는 본 발명의 집적 공정에 따라 제조된 고전압 p 채널 전계 효과 트랜지스터를 크게 확대 도시한 개략 단면도이다. 참조 번호(570)으로 나타낸 이 트랜지스터는 후술하는 바와 같이, 감소된 게이트 산화물 스트레스를 갖는다. 제16(b)도에 의해 도시된 바와 같이, 제조 공정의 대응 스테이지 중에 칩(22)의 영역내의 발생과는 무관하기 때문에 제23(b)도는 존재하지 않는다.
제23(a)도에 도시한 바와 같이, 저전압 n 탱크(571)은 제16(a)도에 도시한 바와 같이, 동시에 동일한 도펀트로 디바이스 영역(570)내에 형성된다. 제23(c)도에 의해 도시된 단계에 도달할 때 쯤에, 고전압 p 탱크(572)는 n 탱크를 밀봉하도록 디바이스 영역(570)내로 주입된다. p 탱크(572)가 형성되어진 (p-) 에피택셜층(462)와 동일한 도전형으로 형성하기 때문에, 층(401)내의 깊은 p 탱크(572)의 경계는 중간 정도이고, 점선으로 도시하였다. 또한, 이것은 집적 공정내에서 제조된 모든 탱크들에서와 같이, 도펀트 농도가 에피택셜층의 표면으로부터 멀어질 때 감소하기 때문인 경우이다.
p 탱크(572)의 깊이는 n 탱크(571)의 깊이보다 약간 깊다.
제23(c)도는 각각의 산화물층(415 및 425) 및 포토레지스트층(435)로 피복된 n 탱크(571) 및 p 탱크(572)를 도시한 것이다. 포토레지스트층(435)는 칩(22)의 다른 곳에 깊은 (p+) 확산 영역을 정하기 위해 패턴된다.
제23(d)도를 참조하면, 포토레지스트의 패턴된 층(439)에 관련하여 패턴되고 에칭된 질화물/산화물층(438)은 제23(d)도에서 “+” 기호들로 나타냈지만, 이 후속 도면 중의 어느 다른 곳에도 도시되지 않은 p 채널 저지 영역(440)의 주입부를 정하기 위해 사용된다. 그 다음, 포토레지스트층(439)는 스트립되고, LOCOS 산화물 영역(441 및 573)(제23e도)은 질화물/산화물층(438)에 의해 노출되어진 디바이스 영역(570)의 영역들 상에서 성장된다. 영역(573)은 영역의 좌측 단부쪽이지만, 영역내에 양호하게 배치되고 질화물/산화물층(438) 및 산화물층(415 및 425)는 제거된다. 고전압 게이트 산화물층(445)는 국부 산화물 영역(441 및 573)에 의해 피복되지 않은 탱크(571 및 572)의 영역들 상에 약 500 Å의 깊이로 성장한다. 고전압 n 탱크 Vt조정 주입은 고전압 게이트 산화물층(445)의 피착 다음에 수행된다.
그 다음, 제23(f)도를 참조하면, 폴리 2 층은 도전성 게이트(574)를 남겨놓기 위해 피착, 도핑, 패터닝 및 에칭된다. 게이트(574)는 부분적으로 모트 산화물 영역(573)상에 배치되고 부분적으로 산화물 영역(573)의 좌측의 게이트 산화물(445) 상에 배치된다.
제23(g)도에 있어서, 측벽 산화물 영역(461)은 게이트(573)의 측면들 상에 형성되고, 캡 산화물(462)는 게이트(573)의 상부 표면 상에 형성된다. 그 다음, 저 밀도 (n-) 주입은 패턴되고, 인이 주입되며, 소오스/드레인 영역(575 및 576)을 생성하기 위해 최종적으로 확산된다. 영역(577 및 578)은 동일한 패턴 포토레지스트 마스크를 사용하여 비소 주입에 의해 생성된다. p 형 소오스/드레인 주입은 (p+) 백 게이트 접속 영역(579)를 생성하기 위해 포토레지스트(도시되지 않음)의 패턴된 층으로 사용된다.
제23(h)도는 감소된 게이트 산화물 스트레스 p 채널 전계 효과 트랜지스터(570)의 개략 평면도이다. 백 게이트 접속 영역(579)의 상부, 저부 및 좌측면들은 모트 산화물(441)의 측방향 연부와 자기 정합된다. 백 게이트 접속 영역(579)의 우측면은 패턴된 포토레지스트층(도시되지 않음)에 의해 정해지고, 패턴된 포토레지스트의 다른 층은 소오스/드레인 영역(575)의 좌측 연부를 정하기 위해 사용된다. 소오스/드레인 영역(575)의 상부 및 저부 연부들은 모트 산화물(441)의 각각의 연부들과 자기 정합되고, 우측 연부는 게이트(573)의 부근 측면 상의 측벽 산화물(461)(제23(g)도 참조)과 자기 정합된다. 소오스/드레인 영역(576)은 모트 산화물 영역(441 및 573)의 측방향 연부들에 의해 완전하게 자기 정합된다.
제23(g)도 및 제23(h)도를 참조하면, LOCOS 산화물 영역(573)은 게이트 산화물 브레이크다운이 갖는 문제점을 방지하기 위해 도전성 게이트(574)의 드레인 단부 하부에 배치된다. 큰 전압은 대부분 정상인 얇은 산화물들을 파괴하기에 충분한 크기로 게이트(574)에서 (n+) 드레인 영역(578)로 나타난다. 산화물 영역(573)의 포함은 이러한 문제점을 제거한다. 게이트(574)는 접촉 패드(580)을 포함하도록 연장되어 접촉부(581)이 생성된다. 접촉부(582)는 영역(579, 575 및 576)에 생성된다.
그 다음, 제24(g)도 및 제24(h)도를 참조하면, 감소된 게이트 절연체 스트레스를 갖고있는 고전압 전력 전계 효과 트랜지스터가 도시되었다. 제16(a)도 내지 제16(f)도에 대응하는 공정 단계들은 제23(a)도 및 제23(c)도 내지 제23(g)도내에 수행된 단계들의 측면에서 생략되었다.
제24(g)도에 있어서, 거의 완성된 전계 효과 트랜지스터(584)의 확대 도시된 단면도가 도시되었다. 트랜지스터(570)(제23(g)도 참조)과 같이 저전압 n 탱크(585)가 주입된 후, 고전압 n 탱크(586)이 주입된다. 국부화 산화물(441)은 능동 디바이스 영역(584)용 모트를 정한다.
고전압 게이트 산화물(445) 및 Vt조정 주입의 성장 후, 참조 번호(587)로 표시된 게이트를 형성하게 될 폴리 2 층이 피착된다. 그러나, 게이트(587)의 블랭킷 도핑대신에, 게이트의 일부분(588)은 패턴된 포토레지스트와 같은 마스크로 덮여지므로, 게이트(587)의 일부분(588)은 어떠한 인 도펀트도 수용하지 못한다. 게이트(587)의 나머지 부분(589)는 POCl3폴리 도핑 단계 중에 인을 수용한다. 게이트(587)은 에칭 단계내에서 정해진다.
게이트(587)을 형성하기 위한 다른 방법은 POCl3폴리 도핑 단계 중에 완전히 이것을 마스크 오프하기 위한 것이고, 대신에 (n+) 소오스/드레인 주입 단계 중에 게이트(587)을 도핑한다. 이 별도의 실시예에서, (n+) 소오스/드레인 마스크는 폴리 게이트(587)의 부분(588)을 피복하기 위해 연장되고, 인 및 비소 도펀트들에 노출된 부분(589)를 남겨둔다. 진성 즉, 도핑되지 않은 부분(588)은 절연체로서 작용한다.
게이트(587)의 생성 중에 또는 후에, n 형 소오스/드레인 영역(590 및 591)은 에피택셜층(401) 내로 주입된다. 이 단계를 정하기 위해 사용된 마스크는 소오스 영역(590)의 최종 좌측 단부의 위치를 제어한다. 드레인 영역(591)은 모트 산화물(441) 및 측벽 산화물(461)의 연부들에 자기 정합되거나 드레인 영역(591)은 패턴된 포토레지스트의 적절한 층에 의해 게이트(587)과 격설된다. 제24(g)도는 게이트(587)로부터 격설된 바와 같은 소오스/드레인 주입(591)을 도시한 것이고, 제24(h)도내에 도시한 평면도에는 게이트(587)에 자기 정합된 주입부(591)이 도시되었다.
주입부(590 및 591)은 인들로 주입이 수행되는데, 원자들은 후속 열적 단계하에서 초기 위치들로부터 실질적인 양에 의해 수평으로 및 수직으로 확산된다. 인 주입부(590 및 591)은 비소 주입부(592 및 593) 이후에 수행되어 대응하는 (n+) 영역들을 발생시킨다. 비소 이온들은 인 이온들만큼 이동도를 전혀 갖지 않으므로 (n+) 소오스 및 드레인 영역내로 경사진다.
후속 마스크는 백 게이트 접속으로서 p 탱크(586)을 접속하도록 사용된 (p+) 영역(594)를 정하기 위해 사용된다.
제24(h)도는 디바이스(584)의 평면도이고, 제24(g)도는 제24(h)도의 선 24g-24g를 따라 절취하여 도시한 도면이다. 모트 산화물(441)은 백 게이트 접속 영역(594)의 상부, 저부 및 좌측면들, 소오스 영역(590)의 상부 및 저부 측면들, 및 드레인 영역(591)의 상부, 저부 및 우측면들을 정하기 위해 사용된다. 제23(g)도 및 제23(h)도에 도시한 대응 디바이스(570)과는 달리, 게이트(587) 하부에는 두꺼운 산화물이 존재하지 않는다. 게이트(587)의 도핑된 영역(589)는 제1 금속으로부터 적절한 접촉부(596)을 통해 접촉되는 패드(595)로 연장된다. 접촉부(597)은 트랜지스터(584)의 단자를 디바이스의 외부점에 접속시킨다.
다시 제24(g)도를 참조하면, 진성 폴리 게이트 영역(58)이 절연체로서 작용하기 때문에, 전위는 게이트/드레인 전위가 변화할 때와 같이 변화한다. 게이트 산화물층(445)의 영역(598)은 정상적으로 도핑된 게이트 트랜지스터내의 게이트 산화물을 파괴하는 강전계를 갖을 수 있다. 그러나, 도핑되지 않은 게이트 부분(588)이 드레인(591)에 용량성으로 결합되고 도핑된 게이트 부분(589)와의 고저항 접촉을 갖기 때문에, 부분(598)에서 경함한 바 있는 전압은 산화물 브레이크다운 전압보다 낮을 수 있다. 필드 산화물 영역(573)(제23(g)도 참조)의 위치에 도핑되지 않은 게이트 부분(588)의 배치는 트랜지스터(584)에 의해 사용된 영역이 보다 적게되므로, 칩(22)의 영역당 전력 효율을 증가시킨다. 또한, 박막 산화물(445)가 게이트(587) 전체의 하부에 형성되기 때문에, 트랜지스터(584)의 이득 또는 상호 콘덕턴스는 보다 크다. 트랜지스터(584)는 전압 조정기(78)내의 트랜지스터로서 자동차 마이크로콘트롤러 또는 자동차 전력 공급기에서 경험한 바 있는 60 볼트 과도 전압을 견딜 수 있는 12 볼트 배터리 전압에 직접 노출된 다른 마이크로콘트롤러 부품에 특히 유용하다. 이제, 제25(g)도 및 제25(h)도를 참조하면, 참조번호(600)으로 표시된 다른 절연 전계 효과 트랜지스터가 도시되었는데, 트랜지스터(600)은 제23(a)도 및 제23(c)도 내지 제23(h)도에 도시한 것과 유사하다. 트랜지스터(600)은 전계 효과 트랜지스터(570)의 p 채널 형태이다. 제16(a)도 내지 제16(f)도에 대응하는 단면도는 제23(a)도 및 제23(c)도 내지 제23(f)도와 거의 유사하므로 생략된다. 제16(g)도에 대응하는 제25(g)도 및 제25(h)도에 도시한 확대된 개략 단면도는 동일한 셀의 평면도이고, 제25(g)도는 제25(h)도의 선 25g-25g를 따라 절취한 것이다. 제23(c)도 내지 제23(h)도에 도시한 셀(570)과 유사하게, 전계 효과 트랜지스터(600)은 이 셀(600)의 게이트 절연체(445)가 이 전압에 종속될 때, 감소된 스트레스를 경험한 바와 같은 자동차 전기 시스템내에 공통적으로 경험한 6 볼트 과도 전압에 대한 증가된 공차를 갖는다.
고전압 n 탱크가 주입되는 중에, 고전압 n 탱크(602)는 디바이스 영역(600)내에 주입된다. 이것은 중앙으로부터 다소 벗어난 상태로 고전압 n 탱크(602)의 영역을 점유하기 위해 저전압 p 탱크(604)의 주입에 의해 후속적으로 행해진다. 고전압 n 탱크(602)는 고 전압 Vt조정 주입이 칩(22)상의 다른 고전압 n 탱크들에서 발생되는 것과 동시에 고전압 Vt조정 주입(도시되지 않음)에 종속된다.
적절한 채널 저지 영역(도시되지 않음)은 n 탱크(602)의 주변에 주입된다. 질화물/산화물 마스크(438)(예를 들어, 제23(d)도 참조)은 탱크(602 및 604)내의 중심 영역이 노출되도록 패턴되고 에칭된다. 국부 산화 단계가 후속적으로 발생할 때(제16(e)도, 제23(e)도 참조), 비교적 두꺼운 중심 산화물 영역(606)은 모트 산화물(441)이 성장될 때 성장되어, (p-) 탱크(604) 경계의 우측에 양호하게 배치된다.
고전압 게이트 산화물층(445)는 탱크(602 및 604)의 나머지 노출된 실리콘 표면들 상에서 성장된다. 그 다음, 도전성 폴리 2 게이트(608)은 도시한 바와 같이 도전성 게이트 구조물(608)을 남기기 위해 피착, 도핑, 패터닝 및 에칭된다. 도전성 게이트(608)은 산화물 아일런드(606)의 수평 마진(609)를 교차하여 상부면(611) 상에서 상당한 거리로 연장된다. 도전성 게이트(608)의 다른 실질적인 부분은 p 탱크(604)의 최좌측 수평 마진을 횡단하고 탱크(602)를 횡단하여 연장된다.
측벽 산화물(461) 및 캡 산화물(462)는 집적 공정 중에 제공된 다른 디바이스들의 경우에 상술한 바와 같이 추가된다. (n+) 소오스/드레인 영역들의 주입 중에, 포토레지스트층(도시되지 않음)은 인을 사용하여 양호하게 주입된 저 밀도 (n-) 확산(612)의 우측 주입 한계를 정하기 위해 사용된다. 이로 인해 비소의 (n+) 주입이 이어진다. 영역(610 및 612)는 (n-) 탱크(602)와의 백 게이트 접속을 구성한다. (p+) 소오스/드레인 주입 단계에 있어서, 포토레지스트(도시되지 않음)는 소오스 영역 (614)의 최좌측 수평 마진을 정하기 위해 사용된다. 소오스 영역(614)의 나머지 수평 연부들 및 드레인 영역(616)은 [측벽 산화물(461)에 의해 증가된 바와 같이] 도전성 게이트(608)의 최좌측 수평 마진과 자기 정합하거나 산화물 아일런드(606) 및 모트 산화물(441)의 대응하는 측방향 마진들에 의해 자기 정합된다.
제25(h)도는 전계 효과 트랜지스터(600)의 개략 평면도이다. 도전성 게이트(618)은 (선 25g-25g를 따라 도시된 부분내의 아일런드로서 도시한 바와 같이) 산화물의 상부 표면 또는 스트립(606)상에서 상향으로 연장된다. (n+) 백 게이트 접속부(612)의 상부, 저부 및 좌측면들은 모트 산화물(441)에 의해 정해진다. 우측 마진은 패턴된 포토레지스트층(도시 안됨)에 의해 정해진다. (p+) 소오스 영역(614)의 상부 및 저부 마진들은 모트 산화물(441)에 의해 정해지고, 좌측 마진은 포토레지스트층(도시되지 않음)의 패턴된 (p+) 소오스/드레인 확산층에 의해 정해지며, 최우측 경계는 도전성 게이트(618)의 좌측 마진에 자기 정합된다. (p+) 드레인 영역(616)은 모트 산화물(441) 및 연장부(606)에 대한 모든 마진들 상에 자기 정합된다. 도전성 게이트(618)은 패드(608)로 n 탱크(602)의 한계를 지나 연장되고, 적절한 접촉부(620)은 금속 1 (도시되지 않음)에서 게이트(608)로 접속을 형성한다. 또한, 접촉부(622)는 여러가지 금속 1 도체들에서 주입된 영역(612, 614 및 616)으로 접속을 형성한다.
중앙 산화물 스트립 및 제어 게이트들의 비도핑된 부분들이 드레인 연장 전계 효과 트랜지스터와 관련하여 도시하였을지라도, 게이트 산화물 스트레스를 감소시키기 위한 기술들은 통상적으로 고전압에 종속되는 임의의 전계 효과 트랜지스터에 사용될 수 있다.
수직 DMOS 트랜지스터
제26(g)도 및 제26(h)도는 본 명세서에서 기술된 집적 공정에 따라 제조된 n 채널 수직 DMOS 트랜지스터의 확대된 개략 단면도 및 평면도이다. 제26(a)도 내지 제26(f)도는 상술된 다른 디바이스들에서 유사한 제조 단계들과 거의 유사하기 때문에 생략된다. 제26(g)도는 제16(g)도에 대응하고 또한 제26(h)도의 선 26g-26g를 따라 절취하여 도시된 것이다.
(n+) 매입 소오스/드레인 영역(625)는 제16(a)도에 도시한 바와 같은 (n+) 매입층(413)의 형성과 동시에 형성된다. 제2 (p-) 에피택셜층(414)는 (n+) 매입층(625)의 상부 상에 형성된다. (n-) 고전압 n 탱크(626)은 이 디바이스(624)에서 에피택셜층(414)의 표면 내로 주입된다. 그 다음, 깊은 (n+) 확산 영역(628)은 디바이스 (624)의 외부 지점들에 (n+) 매입층(625)를 접속하기 위한 것이다.
고전압 (p-) 탱크 영역(630)은 패턴된 포토레지스트(도시되지 않음)에 정해지고 (p-) 탱크(626)에 의해 밀봉되도록 에피택셜층(414) 내로 주입된다. (n-) 탱크(630)은 (n-) 탱크(626)의 표면의 좌측 부분을 점유한다. 그 다음, 깊은 (p+) 확산 영역(632)는 (p-) 탱크(630)을 통해 완전히 연장되기 위해 (n-) 탱크(630) 내에 주입된다. 그러므로, 형성된 깊은 (p+) 영역(632)는 (p-) 탱크(630)에 의해 형성된 채널 영역의 콘덕턴스를 제어하기 위한 백 게이트로서 작용한다.
국부 산화물(441)은 후속적으로 주입된 여러가지 소오스/드레인 영역에 대한 모트를 정하고 인접한 디바이스들로부터 트랜지스터(624)를 분리시키기 위해 디바이스(624)의 주변 상에 성장된다. 게이트 산화물(445)는 트랜지스터(624) 상의 입사를 고전압 스트레스들을 취하기 위해 약 500 Å의 깊이로 성장된다. 고전압 Vt조정 주입 후, 칩(22) 상의 대부분의 다른 베이스들의 경우에, 제어 게이트에 사용된 폴리 2 층은 n 탱크(630)의 우측 수평 마진 위로 연장되는 제어 게이트(634)를 남기기 위해 피착, 도핑, 패터닝 및 에칭된다. 제어 게이트(634)의 실질적인 부분들은 (n-) 탱크(626) 및 (p-) 탱크(630) 위에 배치된다.
측벽 산화물 영역(461) 및 캡 산화물(462)의 획득 후, 제어 게이트 (634)는 소오스 영역(636)을 생성하기 위해 양호하게는 인으로 저밀도 주입부(636)을 부분적으로 자기 정합하는데 사용된다. 동시에, (n-) 접촉 영역(638)은 깊은 (n+) 영역(628)을 접촉하도록 형성된다.
이것은 (n-) 영역(636 및 638)의 비자기 정합된 연부들을 정하기 위해 사용된 동일하게 패턴된 마스크를 사용하는 비소 주입 이후에 즉시 행해진다. 제2 (n+) 주입은 비소에 의해 수행되어 영역(640 및 642)를 생성한다. 저밀도 확산 영역(636)을 형성하기 위해 사용된 인은 도시한 바와 같은 경계들을 달성하기 위해 외부로 확산된다. 영역(638)을 정하는데 사용된 인은 유사하게 주입되지만, 이 경우에는 깊은 (n+) 접촉 영역이 보다 도전성이 되게 하기 위한 도펀트의 부수적인 부분이다. 영역(638 및 642)의 좌우측 연부들은 모트 산화물(441)의 수평 마진에 자기 정합된다.
(n+) 소오스/드레인 주입에 후속하여, (p+) 주입은 포토레지스트를 사용하여 패턴되어 모트 산화물(441)의 좌측 내부 마진으로 부분적으로 자기 정합되도록 주입된다. 이것은 백 게이트 접촉 영역(644)를 제공한다.
제26(h)도는 트랜지스터(624)의 개략 평면도이고, 제26(g)도는 실제로 제26(h)도의 선 26g-26g를 따라 절취하여 도시한 도면이다. n 탱크 확산부(626)은 밀봉된 장방향 실선으로 도시되어 있다. (n+) 매입층(625)의 좌측 및 우측 한계는 점선 및 줄선으로 도시되어 있다. 매입층(625)의 상부 및 하부 한계는 실제로 고전압 n 탱크(626)의 대응 한계와 동일해지도록 선택될 수 있다. (p-) 탱크(630)의 수평 한계는 완전히 (n-) 고전압 탱크(626) 내부에 있고, 제26(h)도에 점선으로 표시되어 있다. 깊은 (n+) 확산 영역(628)은 폴리 2 게이트(634)의 우측에 긴 장방형으로 도시되어 있다. 또한, 깊은 (n+) 확산 영역(628)의 좌측 마진은 (n+) 접촉 영역(638)의 좌측 마진도 되므로, 후자의 영역은 제26(h)도에 도시하지 않았다. 깊은 (p+) 영역(632)는 (p+) 접촉 영역(644)의 것과 유사한 주입 한계를 갖는다. 그러나, 상술된 바와 같이, 깊은 (p+) 영역(632)는 모트 산화물(441)의 수평 연부와 접촉 영역(644)의 상부, 하부 및 최좌측 연부가 자기 정합되도록 주입된다. 소오스/드레인 영역(636)은 모트 산화물(441)의 연부와 소오스/드레인 영역(636)의 상부 및 하부 연부가 마찬가지로 자기 정합되고, 측벽 산화물(461)(제26(g)도 참조)에 의해 보강된 전도 게이트(634)의 연부와 소오스/드레인 영역(636)의 우측 연부가 자기 정합된다. 깊은 (n+) 접촉 영역(638 및 642)는 모트 산화물(441)의 적정 수평 마진과 접촉 영역(638 및 642)의 상부, 하부 및 우측 연부가 자기 정합된다.
트랜지스터(624)를 형성하는데 사용된 후속 제조 과정은 (n+) 소오스/드레인 영역(640)내의 비소의 농후한 도핑 농도를 고려한 것이다. 종래 기술에서는 동일한 (p-) 탱크(630)의 주입을 자기 정합하기 위해 도전성 게이트(634)가 사용되었지만, 영역(636)을 구성하는 인이 실리콘 에피택셜층내의 농후한 원자보다 빠르게 확산하기 때문에, 디바이스는 여기에 사용된 (n+) 도핀트 농도로 얻기가 힘들다. 그러므로, 종래 디바이스의 (n+) 영역(640)은 필수적으로 보다 적은 도펀트를 가져야 하고, 따라서, 도전성이 낮이지고, 디바이스의 저항이 증가하므로 점유된 칩 영역당 트랜지스터의 효율이 감소한다.
도전성 게이트(634)는 패트(646)으로 연장되고, 적정 접촉부(648)은 패드(646)에서 금속 1 도체(도시되지 않음)까지 형성된다. 또한 접촉부(650)은 적정 금속 1 도체(도시되지 않음)에서 (p+) 백 게이트 접촉 영역(644), 소오스/드레인 영역(636) 및 깊은 (n+) 접촉 영역(638)까지 형성된다.
수직 npn 트랜지스터
제27(a)도, 제27(b)도, 제27(d)도 및 제27(f-g)도는 상술된 집적 공정에 따라 제조될 수 있는 수직 npn 트랜지스터를 확대하여 도시한 단면도이다. 공정 제조 단계 및 최종 구조는 제22(a-b)도, 제22(d)도 및 제22(f-h)도에 도시된 수평 npn 트랜지스터의 것과 유사하다.
수직 DMOS 트랜지스터(410)의 예에서처럼(제16(a-g)도), (n+) 매입층의 형성시에, (n+) 매입층(772)는 (p-) 에피택셜층(401)의 상부에 성장된다. (n+) 매입층(772)의 형성 후, 단결성 반도체 물질은 (p-) 에피택셜층(414)에 의해 완성된다.
다음에, 고전압 n 탱크(774)는 질화물/산화물 마스크(564)에 의해 정해지는 것처럼 에피택셜층(401)내로 주입된다. 고전압 n 탱크(774)는 (n+) 매입층(772) 이외의 나머지 구조를 포함할 수 있다. 후속적으로, 깊은 (n+) 확산 영역(776)은 (n+) 매입층(772)를 디바이스(770)의 외부점에 도전성으로 접속시켜 형성된다.
제27(b)도를 참조하면, 패턴된 포토레지스트층(430)은 고전압 p 탱크(778)을 정하는데 사용된다. (p+) 탱크(778)은 깊은 (n+) 확산 영역(776)으로부터 격설되도록 n 탱크(774) 내부에 형성된다.
제16(c)도에 대응하는 공정 단계는 디바이스(770)에 전혀 관계가 없다. 주요 집적 공정 후속에서 제16(d)도에 상응하는 제27(d)도에서, 질화물 산화물층(438)은 국부화 산화물이 필요없는 에피택셜층(414)의 영역을 정하기 위해 형성되고 패턴되어 에칭된다. 포토레지스트층(439)는 (p+) 채널 저지 영역(440)의 주입에 마스크를 제공하기 위해 패턴된다. 채널 저지 주입 후, 포토레지스트층(439)는 스트립되고, 칩(22)는 국부화 또는 모트 산화물 영역(441)(제27(f)도)을 형성하기 위해 긴 열적 단계로 들어간다.
나머지 중요한 제조 단계가 제27(g)도에 도시되어 있다. 모트 산화물(441)은 n 형 저밀도 확산 영역(784 및 786)의 주입을 완전히 자기 정합하는데 사용된다. 동일한 포토레지스트 마스크는 (n+) 영역(780 및 782)를 주입하는데 사용된다. 영역(780 및 784)는 (n+) 매입 콜렉터(772)용의 깊은 확산 접촉 영역을 형성한다. 영역(782 및 786)은 함께 이 수직 npn 디바이스용 에미터를 구성한다. 최종적으로 모트 산화물(441)은 베이스(788)로 접속하는 (p+) 베이스 접촉 영역(788)의 주입을 완전히 자기 정합하는데 사용된다.
제27(h)도는 수직 npn 트랜지스터(770)의 평면도이다. 고전압 n 탱크, 및 매입층(772)의 수평 한계는 밀봉 장방형 실선으로 도시된다. 이러한 경계 내부에 줄선으로 도시된 깊은 (n+) 접속 확산 영역(776) 및 고전압 (p-) 탱크(778)이 있다. 모트 산화물(441)의 수평 마진은 매입된 콜렉터 접촉 영역(780), 에미터(782) 및 베이스 접촉 영역(788)의 주입을 자기 정합하는데 사용된다. 적정 접촉부(790)은 각각의 영역(780, 782 및 788)에 형성된다.
제22(a-b)도, 제22(d)도 및 제22(f-h)도에 도시된 수평 npn 트랜지스터 뿐만 아니라, 제27(a-b)도, 제27(d)도 및 제27(f-h)도에 따라 상술된 수직 npn 트랜지스터(770)에 있어서, 고전압 p 탱크는 희박한 도펀트 농도, 좁은 베이스 영역, 높은 hFE를 얻기 위해 저전압 p 탱크 대신에 사용된다.
트렌치 접속부를 갖는 수직 DMOS 트랜지스터
제28도는 제16(ga)도 및 제16(ha)도에 도시된 수직 DMOS 트랜지스터(410)의 선택적인 실시예인 수직 DMOS 트랜지스터(800)의 단면도이다. 제28도는 제16(g)도에 도시된 공정 단계에 대응하고 이전의 공정 단계는 이미 상술된 공정 단계와 중복되므로 생략한다.
VDMOS 트랜지스터(800)은 실제로 대부분의 공정 흐름에서 트랜지스터(410)과 동일한 방식으로 제조된다. (n+) 매입층(413)은 에피택셜층(401) 상에 형성되고, 제2 (p-) 에피택셜층(414)는 이것의 상부에 형성된다. 고전압 n 탱크(420)은 디바이스를 포함하기 위해 에피택셜층(414)내로 주입된다. 채널 저지부(도시되지 않음)는 디바이스(800)의 주변에서 주입되는데, 모트 산화물(441)을 생성하는 에피택셜 표면의 선택적인 산화에 의해 후속된다.
다음에 500 Å의 고전압 산화물(445)는 표면 상에 성장되는데, Vt조정 주입 및 고리 모양 폴리 2 게이트(459)의 피착, 도핑, 패터닝 및 에칭에 후속된다.
이 때, 칩 표면에서의 일반 공정 흐름과 다른 공정에서는 트렌치(802)가 에칭될 영역만을 남겨둔 채 마스킹된다. 비등방성 플라즈마 에칭은 고전압 n 탱크(420)을 통해 (n+) 매입층(413)내로 트렌치(802)를 에칭하는데 사용된다. 먼저 트렌치(802)가 파여지고, 열 산화물(804)는 트렌치(802)의 측면(및 하부) 상에 성장된다. 칩은 다시 패턴되고, 비등방성 에칭은 산화물을 트렌치(802)의 하부로부터 제거한다. 트렌치(802)는 한 개의 긴 고리 모양 트렌치를 형성하기 위해 결합될 수 있다.
구 포토레지스트층은 스트립되고, 새로운 포토레지스트층은 표면 상에 형성되어 제2 폴리층의 피착동안 패턴된다. 제3 폴리층은 트렌치(802)를 채우는 (n+) 폴리실리콘 플러그(806)을 생성하기 위해 패턴되어 에칭된다. 폴리 플러그(806)의 접촉 연장부는 금속 1 접촉부(도시되지 않음)용 접촉점을 제공하기 위해 에칭후에 남는다.
선택적으로, 트렌치(802)는 고전압 게이트 산화물(445)의 형성 후에, 폴리층(459)의 피착 전에 에칭될 수 있다. 폴리 플러그(806) 및 폴리 2 도전성 게이트(459)는 도시된 바와 같이, 피착되고 패턴된 다음에 에칭될 수 있다. 플러그(806)을 형성하는데 사용된 폴리실리콘이 미리 도핑되므로, 트렌치(802)를 채우는데 사용된 동일한 폴리가 폴리 2층에 사용되면, 폴리 물질은 원래의 위치에 도핑되지 않고 미리 도핑될 수 있다.
제28도에 도시된 트렌치(802)는 매입층(413)에 접속되는 깊은 (n+) 방법 상의 기술적 장점에 제공한다. 이것은 깊은 (n+) 영역[제16(ga)도의 영역(421)을 참조]이 수직으로뿐만 아니라 수평으로 확산하기 때문이다. 고전압 응용시에 필요한 박막 에피택셜층(414)는 교대로 깊은 (n+) 확산부에 대해 큰 공간이 생기게 한다. 그러나, 트렌치 접속 방법을 사용하면, 트랜지스터(800)의 설계 방식은 깊은 (n+) 확산부에 대한 큰 공간의 존재와 무관하게 설계될 수 있으므로, 공간은 안전하다.
제29도 및 제30도는 칩(22)상의 트렌치를 분리시키기 위한 선택적인 사용 방법을 도시한 것이다. 제29도는 트렌치의 확대 단면도인데, 트렌치(810)은 (p+) 기판(400)과 일치할 때까지 에피택셜층(401)을 관통하도록 에칭된다. 트렌치(810)은 고전압 (n+) 탱크(812)와 이에 인접한 고전압 (n+) 탱크(814) 사이에 배치된다. 트렌치(810)이 에칭된 후, 열 산화물(816)은 이것의 벽과 저부 상에서 성장되고, 트렌치(810)은 (n+) 폴리층(818)로 채워진다. 트렌치(810)은 모트 산화물 대신에 사용되거나 이를 부가하여 사용될 수 있는 (n+) 탱크(812 와 814)사이에 분리 구조들을 제공한다.
제30도는 트렌치의 또 다른 선택적인 실시예가 도시되어 있는데, 트렌치(820)은 제1의 고전압 (n-) 탱크(822)와 제2의 고전압 탱크(824) 사이에서 에칭된다. 열 산화물(826)은 트렌치(820)의 측면 상에서 성장되지만, 트렌치의 저부(828)은 비등방성으로 에칭되어 떨어져 나간다. 이때, 트렌치는 상기와 같이 (n+) 폴리층(830)으로 채워진다. 그러나, 저부가 (p+) 실리콘 기판(400)에 대해 좌측이 노출되기 때문에, 외부 확산 (n+) 영역(832)는 (n+) 폴리층(830)에 의해 공급된 도펀트로 형성될 수 있다. 이것은 부수적인 분리부를 제공한다.
제31(a)도 내지 제31(g)도를 다시 참조하면, 디바이스가 본 명세서에 기재된 집적 회로 공정에 따라 제조될 수 있는 것이 도시되어 있다. 이 디바이스들은 분리된 저전압 n 채널 전계 효과 트랜지스터(834), EEPROM 어레이의 게이팅용으로 분리된 n 채널 전계 효과 트랜지스터(836), 다른 수평 DMOS 트랜지스터(836) 및 다른 수직 DMOS 트랜지스터(840)을 포함한다. 제31(a)도를 다시 참조하면, 트랜지스터(834)용 고전압 n 탱크(842) 및 EEPROM 트랜지스터(836)용 고전압 n 탱크(844)는 반도체 에피택셜층(401)내에 주입된다. 이러한 고전압 n 탱크의 설비는 이들의 그룹, 즉 트랜지스터(403 및 405)(제16(a)도 내지 제16(g)도)에 비해서 트랜지스터(834 및 836)의 기본적인 변형 설비이다. 고전압 n 탱크(846)에는 수평 DMOS 트랜지스터(838)이 주입되고, 고전압 n 탱크(848)에는 수직 DMOS 트랜지스터(840)이 주입된다. 고전압 n 탱크(842, 168, 844, 846 및 848) 및 n+ 매입층(841)의 주입 이전에, 매입층(841)은 에피택셜층(401)의 상부에 형성되고, (p-) 에피택셜층(414)(제16(a)도 참조)는 (n+) 매입층(841)의 상부에 형성된 다음에 고전압 n 탱크(848)은 실리콘으로 형성된다. 상기한 제조 단계에 종용하여, 깊은 (n+) 영역(850)은 고전압 n 탱크(848)내에 주입되는데, 도펀트 농도와 주입 에너지는 (n+) 매입층(841)에 도달하기에 충분하므로, 에피택셜층(414)에서 (n+) 매입층(841)까지의 도전성 접속부를 제공한다.
제31(b)도를 잠조하면, 디바이스(834, 836, 838 및 840)용 저전압 및 고전압 p 탱크의 주입 단계가 도시되어 있다. 포토레지스트층(도시되지 않음)은 고전압 p 탱크가 주입되는 영역을 제외하고 칩(22)의 전체를 마스크 오프한다. 주입은 고전압 p 탱크(852)를 설정하기 위해 발생한다. 이때, 패턴된 포토레지스트층은 스트립되어 새로운 포토레지스트층(188)이 에피택셜층(401)의 표면 상에 피착되고 저전압 p 탱크를 정하기 위해 패턴된다. 저전압 n 채널 트랜지스터(834)용 저전압 p 탱크(854), LDMOS 트랜지스터(838)용 고전압 n 탱크(846)의 중간에 배치된 저전압 p 탱크(856) 및 고전압 n 탱크(848)의 중간에 배치되고 수직 DMOS 트랜지스터(840)용의 깊은 (n+) 확산부(850)으로 부터 격설된 저전압 p 탱크(858)을 설정하기 위해서는 붕소가 약 1 × 1014ions/㎠ 필요하고 주입 에너지가 약 40 KeV 필요하다.
제31(ba)도에는 디바이스(834, 836, 838 및 840)을 제조하기 위한 제16(b)도와 제16(c)도 사이의 중간 제조 단계가 도시되어 있다. 저전압 p 탱크(854-858)의 주입 후에, 포토레지스트의 제2층(860)은 칩(22)의 표면 상에 피착되어 도시된 바와 같이 패턴된다. (n+) 주입은 비소로 양호하게 수행되는데, 도우즈는 5 × 1015ions/㎠이고 주입 에너지는 약 120 Kev이다. 이러한 주입 단계는 저전압 p 탱크(856)의 수평 마진내에 고리모양으로 도핑된 (n+) 영역(862) 및 저전압 p 탱크(858)에 의해 봉입된 소형이면서 고리모양으로 도핑된 영역(864)를 형성한다.
제31(c)도를 참조하면, 디바이스의 제조 단계가 제16(c)도에 도시된 것과 대응하게 도시되어 있다. 포토레지스트층(435)는 칩 상에 피착된 다음, 깊은 (p+) 확산을 위해 패턴된다. 이것은 약 1 × 1012ions/㎠의 붕소 및 약 40 Kev의 주입 에너지로 수행될 수 있다. 이 주입 단계는 깊은 (p+) 영역(866 및 868)을 형성한다.
제31(d)도에 있어서, 질화물/산화물 마스크(438)은 기존의 산화물층(425) 상에 형성되고 모트 산화물 마스크를 형성하도록 패턴 및 에칭된다. 이러한 마스크(438)은 제31(d)도에 “+” 기호로만 도시된 (p+) 채널 저지 영역(440)의 주입용 마스크를 형성하기 위해 패턴된 포토레지스트층(439)로 증대된다. 이 때, 포토레지스트층(439)가 스트립된 다음에, 칩은 분리 산화물 영역(441)(제31(e)도)을 성장시키기 위해 장기간의 열적 단계를 필요로 한다. 분리 산화물 영역(441)의 성장 후에, 마스크(438)이 제거된다. 고전압 게이트 산화물(441)은 탱크(417, 852, 846 및 848)의 표면 상에 성장된다. 이 때, 고전압 Vt주입이 고전압 n 탱크(417)내에서 붕소로 수행된다. 그 다음, 고전압 Vt인접 주입은 고전압 p 탱크(852)내에서 다음의 p 형 채널 영역을 위해 수행된다. 그 다음, 저전압 Vt인접 주입은 저전압 p 탱크(842) 및 p 탱크(856 및 858)을 포함하는 저전압 n 및 p 탱크내에서 수행된다.
이러한 디바이스 제조에 적용되는 집적 공정의 다른 단계가 제31(f)도에 도시되어 있다. 터널 다이오드의 패턴 및 주입이 파울러 노드하임 터널링 윈도우(도시되지 않음)의 성장뿐만 아니라, 도시되지 않은 디바이스에 대해서도 수행된다. 이 때, 다결정성 실리콘의 제2층(도시하지 않음; 제1층이 FAMOS EEPROM 셀에 관련하여 피착, 패턴 및 에칭되지만 도시하지는 않았다)은 (n+) 폴리 게이트(870, 452, 872), LDMOS 트랜지스터(838)용 고리모양 폴리 게이트(874) 및 VDMOS 트랜지스터(840)용 고리모양 게이트(876)을 형성하기 위해 피착, 도핑, 패턴 및 에칭된다.
디바이스(834, 836, 838 및 840)의 제조에 적용되는 집적 공정의 다른 단계가 제31(g)도에 도시되어 있다. 측벽 산화물 구조물(461)은 여러개의 폴리 게이트(870, 452, 872, 874 및 876)에 추가된다. 이것은 폴리실리콘 게이트(452 및 870-876)의 노출 표면 상에 캡 산화물(462)의 형성에 종용한다.
포토레지스트층(도시하지 않음)은 다수의 n 형 소오스/드레인 주입부를 정하는데 사용된다. 이러한 것의 대부분은 대응하는 측벽 산화물 또는 모트 산화물 구조물로 자기 정합되지만, LDMOS 트랜지스터(838) 및 VDMOS 트랜지스터(840)에 대한 (n+) 소오스/드레인 주입은 자기 정합되지 않는다. 먼저, 저밀도 확산 소오스/드레인 주입, 즉 LDD 주입이 저전압 n 채널 전계 효과 트랜지스터(834)용 소오스/드레인 영역(878 및 880), 트랜지스터(404)용 영역(480 및 481), 고전압 EEPROM 게이팅 n 채널 트랜지스터(836)용 영역(882 및 884), LDMOS 트랜지스터(838)용 고리모양 소오스/드레인 영역(886), LDMOS 트랜지스터(838)용 고전압 n 탱크(846)의 주변 근처의 고리 모양 소오스/드레인 영역(888), (n+) 깊은 확산 고리 모양 영역(850)에 배치되는 소오스/드레인 접촉 영역(890) 및 VDMOS 트랜지스터(840)용 고리 모양 내부 소오스/드레인 영역(892)내에 인으로 행해진다. 이러한 LDD 주입은 동일하게 패턴된 포토레지스트층(도시되지 않음)을 사용하여 비소 주입이 즉시 행해진다.
포토레지스트(도시하지 않음)의 다른 층은 (p+) 소오스/드레인 주입으로 패턴된다. 깊은 (p+) 접촉 영역(894)의 주입은 LDMOS 트랜지스터(838)에 대해, 깊은 (p+) 영역(866)의 수평면의 마진과 거의 일치하게 수행된다. 또한, (p+) 소오스/드레인 주입 단계는 VDMOS 트랜지스터(840)용의 중앙의 깊은 (p+) 접촉 영역(896)을 발생시킨다. 제1 중간 레벨 절연체, 제1 레벨 금속, 제2 중간 레벨 절연체 및 제2 레벨 금속의 피착 단계를 포함하는 최종 처리 공정 단계는 본 분야에 널리 공지된 처리 방법으로 수행된다.
에피택셜층(461)이 양호한 실시예에서 (p-)인 경우, n 채널 트랜지스터의 백 게이트는 공통적이다. (n-) 탱크(842 및 844)는 분리용으로 여분 pn 접합부를 제공하여 네가티브 전압이 에피택셜층(461)에 사용될 수 있다. 더욱이, 밀봉 탱크(842 및 844)는 과도 전압으로부터의 부수적인 보호 작용을 제공한다. 이것은 자동차 마이크로콘트롤러 및 60 볼트 과도 전압이 인가되는 다른 칩에 특히 유용한 분리 트랜지스터(834 및 836)을 형성한다.
(n+) 영역(862 및 864)의 초기 주입이 CMOS 논리 및 EEPROM 및 EPROM 셀과 같은 공정시에 정렬 둔감성 DMOS 채널 길이를 제공한다. 즉, (p-) 탱크(856 및 858)에 의해 발생된 채널 길이는 고리 모양 게이트(874 및 876) 부분과 무관하다.
제4의 물리적 실시예로서의 게이트 트랜지스터
게이트 트랜지스터의 제4 실시예는 제32도 내지 제34도에 도시되고, 참조 번호(1200)으로 표시된다. 먼저, 제32도를 참조하면, 사이리스터(1200)이 형성된 칩(22)의 일부분을 확대하여 개략적으로 도시한 것이고, 사이리스터(1200)은 본 명세서에 기술된 다른 사이리스터 대신에 추가적으로 (p-) 에피택셜층 내에 형성될 수 있다.
(n-) 탱크(1202)는 먼저 에피택셜층(208)의 표면에 주입된다. 이것은 제15도의 저전압 n 탱크 단계, 또는 선택적으로 고전압 n 탱크 단계 내에서 실행될 수 있다. 저전압 p 탱크 주입은 (n-) 탱크(1202)에 인접하여 주입된 (p-) 탱크(1204)를 생성한다. (p+) 영역(1206)은 제15도에 도시된 저전압 p 탱크 단계 또는 깊은 (p+) 확산 단계 중에 주입될 수 있다. (p+) 영역(1206)은 순환형 링으로 형성된다.
(p+) 에미터 링(1208)은 (n-) 탱크(1202) 내에 주입되지만, (p+) 링(1206)으로부터 수평으로 외부로 격설된다.
농후하게 도핑된 다결정 실리콘 전계 효과 트랜지스터 게이트(1210 및 1212)는 (p-) 탱크(1204)의 표면 상에 절연적으로 배치되어 형성된다. 이들 및 전계 산화물 구조물(1214)는 소오스 및 드레인 영역(1216, 1218, 1220 및 1222)를 (p-) 탱크(1204) 내부에 생성하기 위해 (n+) 주입을 부분적으로 또는 전체적으로 자기 정합시키는데 사용된다. (p+) 백 게이트 접촉 영역(1224)는 영역(1208)이 형성됨과 동시에 (p-) 탱크 내에 주입된다.
(n+) 영역(1226 및 1228)은 영역(1216 내지 1222)와 동시에 주입될 수 있다. 콜렉터 접촉 영역(1228)은 적절한 접촉부 및 라인(1230)으로 표시된 도체에 의해 드레인 영역(1222)에 접속된다. 베이스 링(1206)은 둘 다 라인(1232)로 표시된 적절한 도전성 접촉부 및 도체에 의해 드레인(1216)에 접속된다. (p-) 탱크(1204)와 관련된 드레인(1216), 게이트(1210) 및 소오스(1218)은 OFF 전계 효과 트랜지스터(1214)를 형성한다. p 탱크(1204)에 의해 제공된 채널 영역과 관련하여, 소오스(1220), 게이트(1212)는 ON 트랜지스터(1236)을 형성한다. ON 신호는 도체(1238)을 통해 게이트(1212)에 공급될 수 있고, OFF 신호는 적절한 도체(1240)을 통해 게이트(1210)에 공급될 수 있다. 소오스(1218 과 1220)은 둘 다 라인(1242)로 표시된 적절한 접촉부 및 도체에 의해 (n+) 에미터 링(1226)에 접속된다.
제33도는 사이리스터(1200)의 평면도이다. pnp 및 npn 바이폴라 사이리스터들은 n 탱크(1202) 내에 모두 포함된 동심형 링의 주입으로 제조된다. 게이트 및 전계 효과 트랜지스터(1234 및 1236)은 인접 p 탱크 영역(1204) 내에 선형 스트립으로 설계된다. 적절한 메탈라이제이션(도시되지 않음)은 게이팅 트랜지스터(1234 및 1236)의 부품을 n 탱크(1202) 내의 여러 영역에 접속시키는데, 이것은 제32도의 단면도에 개략적으로 도시되어 있다. (p+) 백 게이트 접속 영역(1224)는 또한 (n+) 소오스/드레인 주입(1216 내지 1222)와 평행하게 선형 스트립으로 설계된다.
제34도는 사이릴스터(1200)을 개략적으로 도시한 전기 회로도이다. 상층부 선로(1250)은 제1 pnp 바이폴라 트랜지스터(1252)의 에미터(1208)에 접속된다. pnp 트랜지스터(1252)의 베이스(1256)은 (n+) 접촉 영역(1228) 및 탱크(1202)에 의해 형성된다. pnp 트랜지스터(1252)의 콜렉터(1254)는 npn 트랜지스터(1260)의 베이스(1258)과 마찬가지로, (p+) 링 (1206)에 의해 형성된다. npn 트랜지스터(1260)의 콜렉터(1202)는 제32도에 도시된 (n-) 탱크 영역(1202) 및 접촉영역(1228)에 의해 형성된다. npn 트랜지스터(1260)의 에미터(1228)은 적절한 도전성 접촉부 및 도체(1262)에 의해 접지 또는 다른 전원 전압 선로(1264)에 접속된다. pnp 트랜지스터(1252)의 에미터(1208)은 도체(1266)에 의해 상층부 선로(1250)에 접속된다. 전계 효과 스위칭 트랜지스터(1236 및 1234)는 제34도 및 제32도에 도시된 바와 같이 접속된다.
제35도는 칩(22)의 일부분을 확대하여 개략적으로 도시한 단면도이다. 이 구조는 (n+) 매입층(841) 및 (n+) 접촉 영역이 추가된 제32도의 구조와 근본적으로 동일하다. (n+) 매입층 및 (n+) 접촉 영역은 제31(a)도 내지 제31(g)도의 (n+) 매입층(841) 및 (n+) 접촉 영역(850)과 동시에 형성된다. 제32도와 동일한 참조 번호를 갖는 나머지 구조는 제32도의 구조와 동일한 공정 단계에서 동시에 형성된다.
본 발명과 이의 장점을 상세하게 설명하였지만, 본 발명은 첨부된 특허 청구 범위에 정해진 본 발명의 요지 및 범위 내에서 여러가지로 변경, 대체 및 변화시킬 수 있다.
Claims (25)
- 베이스와 콜렉터, 제1 전압원, 이 제1 전압원과 다른 제2 전압원을 구비하고 상기 제1 전압원에 결합된 에미터 및 제1 저항 값을 갖는 베이스-에미터 접합부를 포함하는 제1 바이폴라 트랜지스터, 상기 제1 바이폴라 트랜스터와 대향하는 형태의 에미터-콜렉터 전류 캐리어, 상기 제1 바이폴라 트랜지스터의 베이스에 결합된 콜렉터, 제2 저항 값을 갖는 베이스-에미터 접합부, 상기 제2 전압원에 결합된 에미터, 및 상기 제1 바이폴라 트랜지스터의 콜렉터에 결합된 베이스를 포함하는 제2 바이폴라 트랜지스터, 상기 제1 바이폴라 트랜지스터의 베이스를 상기 제1 전압원에 결합시키는 전류 경로, 및 선정된 상태의 제1 신호에 응답하여 상기 제1 바이폴라 트랜지스터의 베이스-에미터 접합부의 콘덕턴스보다 큰 상기 전류 경로의 콘덕턴스를 제어하기 위해 상기 제1 신호가 가해지는 제어 전극을 포함하는 제3 트랜지스터 및 상기 제2 바이폴라 트랜지스터의 베이스를 상기 제2 전압원에 결합시키는데 적합한 전류 경로, 및 선정된 상태의 제2 신호에 응답하여 상기 제2 바이폴라 트랜지스터의 베이스-에미터 접합부의 콘덕턴스보다 큰 상기 전류 경로의 콘덕턴스를 제어하기 위해 상기 제2 신호가 가해지는 제어 전극을 포함하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 사이리스터 회로.
- 제1항에 있어서, 상기 제1 트랜지스터가 pnp 트랜지스터이고, 상기 제2 트랜지스터가 npn 트랜지스터이며, 상기 제1 전압원에 의해 공급된 전압이 상기 제2 전압원에 의해 공급된 전압보다 높은 것을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제1 트랜지스터가 npn 트랜지스터이고, 상기 제2 트랜지스터가 pnp 트랜지스터이며, 상기 제1 전압원이 상기 제2 전압원보다 낮은 것을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제3 트랜지스터가 전계 효과 트랜지스터인 것을 특징으로 하는 회로.
- 제4항에 있어서, 상기 제3 트랜지스터가 p 채널 전계 효과 트랜지스터인 것을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제4 트랜지스터가 전계 효과 트랜지스터인 것을 특징으로 하는 회로.
- 제6항에 있어서, 상기 제4 트랜지스터가 n 채널 전계 효과 트랜지스터인 것을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제2 바이폴라 트랜지스터의 콜렉터를 상기 제2 전압원에 결합시키는데 적합한 전류 경로, 및 상기 전류 경로의 콘덕터스를 제어하는데 적합한 제어 전극을 포함한 제5 트랜지스터를 구비하고, 상기 제5 트랜지스터는 선정된 신호가 게이트에 인가될 때 상기 사이리스터를 온 상태로 래치시키도록 동작하는 것을 특징으로 하는 회로.
- 제6항에 있어서, 상기 신호가 짧은 펄스인 것을 특징으로 하는 회로.
- 제1 도전형의 반도체층 표면에 형성된 게이트형 사이리스터에 있어서, 상기 표면에서 상기 제1 도전형과 반대인 제2 도전형으로 형성된 제1 웰, 상기 표면에서 상기 제1 웰에 의해 둘러싸이도록 형성된 상기 제1 도전형의 제2 웰, 상기 표면에서 상기 제2 웰에 의해 둘러싸이도록 형성된 상기 제2 도전형의 에미터 영역, 상기 표면에서 상기 제1 도전형으로 형성된 제1 및 제2의 농후하게 도핑된 영역 및 상기 표면에서 상기 제2 도전형으로 형성된 제3, 제4 및 제5의 농후에게 도핑된 영역을 포함하고, 상기 제1의 농후하게 도핑된 영역은 상기 제1 웰 내에 형성되고, 상기 제2의 농후하게 도핑된 영역은 상기 제1 웰 및 부분적으로 상기 제2 웰 내에 형성되고, 상기 제1 웰의 부영역은 상기 제1 및 제2의 농후하게 도핑된 영역을 서로 격설시켜 제1 바이폴라 트랜지스터의 베이스로서 작용하도록 동작하고, 상기 제3 및 제4의 농후하게 도핑된 영역은 상기 제1 웰로부터 격설되고, 상기 제5의 농후하게 도핑된 영역은 부분적으로 상기 제1 웰 내에 형성되고, 상기 반도체층의 채널 영역은 상기 제4 영역으로부터 상기 제3 영역을, 및 상기 제5 영역으로부터 상기 제4 영역을 격설시키고, 상기 제3 영역과 상기 제5 영역은 서로 격설되고, 도전성 게이트는 상기 채널 영역 위에서 절연적으로 배치되고, 상기 제3 영역은 상기 제2의 농후하게 도핑된 영역에 도전성으로 접속되며, 상기 제5 영역은 상기 에미터 영역에 도전성으로 접속되는 것을 특징으로 하는 사이리스터.
- 제10항에 있어서, 상기 제1 도전형이 p 형인 것을 특징으로 하는 사이리스터.
- 제1 도전형의 반도체층 표면에 형성된 게이트형 사이리스터에 있어서, 상기 반도체층 상에 형성되고 상기 기판과 대향하는 표면을 갖는 제1 도전형의 제1 에피택셜층, 상기 제1 에피택셜층의 상기 표면 상에서 상기 제1 도전형으로 형성되고, 상기 제1 에피택셜층에 대향하는 제1 표면 및 상기 제1 에피택셜 기판의 상기 표면에 인접한 제2 표면을 갖는 제2 에피택셜층, 상기 제1 에피택셜층의 상기 표면의 일부분과 상기 제2 에피택셜층의 상기 제2 표면과의 사이에 수평으로 형성된 상기 제1 도전형과 반대인 상기 제2 도전형의 매입층, 상기 제2 에피택셜층 내에 형성되었고 상기 매입층과 인접한 상기 제2 도전형의 접촉 영역, 상기 제2 에피택셜층의 상기 제1 표면 내에 형성되어 상기 매입층과 인접한 상기 제2 도전형의 트랜지스터 탱크 영역, 상기 트랜지스터 탱크 영역 내의 상기 제2 에피택셜층의 상기 제1 표면에 형성된 상기 제1 도전형의 제1 탱크 영역, 상기 트랜지스터 탱크 영역 내의 상기 제2 에피택셜층의 상기 제1 표면에 형성되어 상기 제1 탱크 영역과 격설된 상기 제2 도전형의 제2 탱크 영역, 상기 트랜지스터 탱크 영역 내의 상기 제2 에피택셜층의 상기 제1 표면 내에 형성되어 상기 제1 및 제2 탱크 영역으로부터 격설된 상기 제1 도전형의 제3 탱크 영역, 상기 제3 탱크 영역 내의 상기 제2 에피택셜층의 상기 제1 표면 내에 형성된 상기 제2 도전형의 제4 탱크 영역, 게이트 및 소오스/드레인 영역을 갖고 상기 제2 에피택셜층의 상기 제1 표면 내에 형성되며 상기 트랜지스터 탱크 영역으로부터 격설된 OFF 트랜지스터 및 게이트 및 소오스/드레인 영역을 갖고 상기 제2 에피택셜층의 상기 제1 표면 내에 형성되며 상기 트랜지스터 탱크 영역으로부터 격설된 ON 트랜지스터를 포함하는 것을 특징으로 하는 사이리스터.
- 베이스와 콜렉터, 제1 전압원, 이 제1 전압원에 의해 공급된 전압과 상이한 전압을 공급하는 제2 전압원, 상기 제1 전압원에 결합된 에미터, 및 제1 저항 값을 갖는 베이스-에미터 접합부를 포함하는 제1 바이폴라 트랜지스터, 상기 제1 바이폴라 트랜지스터와 대향하는 형태의 에미터-콜렉터 전류 캐리어, 상기 제1 바이폴라 트랜지스터의 베이스에 결합된 콜렉터, 제2 저항 값을 갖는 베이스-에미터 접합부, 상기 제2 전압원에 결합된 에미터, 및 상기 제1 바이폴라 트랜지스터의 콜렉터에 결합된 베이스를 갖는 제2 바이폴라 트랜지스터, 상기 제1 및 제2의 바이폴라 트랜지스터 중 선택된 트랜지스터의 상기 베이스를 상기 제1 및 제2의 전압원 중 각 전원에 결합시키는데 적합한 전류 경로, 및 선정된 상태의 제1 신호에 응답하여 상기 제1 및 제2의 바이폴라 트랜지스터 중 선택된 트랜지스터의 상기 베이스-에미터 접합부의 콘덕턴스보다 더 큰 상기 전류 경로의 콘덕턴스를 제어하기 위해 사이리스터를 턴 오프시키도록 상기 제1 신호가 가해지는 제어 전극을 갖는 제3 트랜지스터 및 사이리스터를 턴 온시키도록 동작하는 제2 신호에 응답하여 상기 제2 바이폴라 트랜지스터의 콜렉터를 상기 제2 전압원에 결합시키기에 적합한 전류 경로와 상기 제2 신호가 가해지는 제어 전극을 갖는 제4 트랜지스터를 포함하는 것을 특징으로 하는 사이리스터 회로.
- 제13항에 있어서, 상기 제1 및 제2의 바이폴라 트랜지스터 중 다른 트랜지스터의 상기 베이스를 상기 제1 및 제2의 전압원 중 각각 다른 전원에 결합시키는데 적합한 전류 경로, 및 선정된 상태의 제1 신호의 보충에 응답하여 상기 제1 및 제2의 바이폴라 트랜지스터 중 상기 다른 트랜지스터의 베이스-에미터 접합부의 콘덕턴스보다 더 큰 상기 전류 경로의 콘덕턴스를 제어하기 위해 상기 제1 신호의 보충이 가해지는 제어 전극을 갖는 제5 트랜지스터를 포함하는 것을 특징으로 하는 회로.
- 제1 도전형의 반도체층 표면에 형성된 게이트형 사이리스터에 있어서, 상기 제1 도전형과 반대인 상기 제2 도전형으로 상기 표면에 형성된 상기 제1 탱크, 상기 제1 도전형으로 상기 표면에 및 상기 제1 탱크 내에 형성된 제2 탱크, 상기 제2 탱크 내의 상기 표면에 상기 제2 도전형으로 형성된 제1의 농후하게 도핑된 영역, 상기 제1 및 제2의 탱크에 인접한 상기 표면에 상기 제1 도전형으로 형성된 제2의 농후하게도 도핑된 영역, 상기 표면에서 상기 제1 도전형으로 형성되고, 상기 제1 탱크의 채널 부영역에 의해 상기 제2의 농후하게 도핑된 영역으로부터 격설되며, 상기 제1 탱크 내에 형성되어 상기 제2 탱크로부터 격설된 제3의 농후하게 도핑된 영역, 콘덕턴스를 제어하도록 상기 채널 부영역에 인접하여 절연적으로 배치되고, 상기 제3의 농후하게 도핑된 영역과 함께 도전성으로 결합된 도전성 게이트, 상기 제1 탱크의 마진에서 및 상기 제1 탱크 외부의 상기 반도체층의 일부분에서, 상기 표면에 형성된 상기 제2 도전형의 제4의 농후하게 도핑된 영역, 상기 제2 도전형으로 상기 표면에 형성되어 상기 제1 탱크로부터 격설되고, 제2 도전성 게이트와 인접하여 절연적으로 배치된, 상기 반도체층의 제2 채널 부영역에 의해 상기 제4 영역으로부터 격설된 제5의 농후하게 도핑된 영역, 상기 반도체층의 상기 표면에 상기 제2 도전형으로 형성되고, 상기 반도체층의 제3 채널 부영역에 의해 상기 제5 영역으로부터 격설되며, 상기 제4 영역 및 제1 탱크로부터 격설된 제6의 농후하게 도핑된 부영역, 제1 신호원에 의해 상기 사이리스터를 턴 온시키는 상기 제3 도전성 게이트에 결합된, 상기 제5 영역과 상기 제1 영역을 함께 결합시키는 제1 도전성 접속부 및 제2 신호원에 의해 상기 사이리스터를 턴 오프시키는 상기 제2 도전성 게이트에 결합된, 상기 제6 영역과 상기 제2 영역을 함께 결합시키는 제2 도전성 접속부를 포함하는 것을 특징으로 하는 게이트형 사이리스터,
- 제15항에 있어서, 상기 제1 도전형이 p 형인 것을 특징으로 하는 게이트형 사이리스터.
- 모놀리식 집적 회로 칩의 일부분을 형성하는 제1 도전형의 반도체층 표면에 게이트형 사이리스터를 포함하고, 상기 사이리스터가, 제2 도전형으로 상기 표면에 형성된 제1 탱크, 상기 제1 도전형으로 상기 표면에 및 상기 제1 탱크 내에 형성된 제2 탱크, 상기 제2 도전형으로 상기 제2 탱크 내의 상기 표면에 형성된 제1의 농후하게 도핑된 영역, 상기 제1 및 상기 제2의 탱크와 인접한 상기 표면에 상기 제1 도전형으로 형성된 제2의 농후하게 도핑된 영역, 상기 제1 도전형으로 상기 표면에 형성되고, 상기 제1 탱크의 채널 부영역에 의해 상기 제2의 농후하게 도핑된 영역으로부터 격설되며, 상기 제1 탱크 내에 형성되어 상기 제2 탱크로부터 격설된 제3의 농후하게 도핑된 영역, 콘덕턴스를 제어하도록 상기 채널 부영역에 인접하여 절연적으로 배치되고, 상기 제3의 농후하게 도핑된 영역과 도전성으로 함께 결합된 도전성 게이트, 상기 제1 탱크의 마진에서 및 상기 제1 탱크 외부의 상기 반도체층의 일부분에서, 상기 표면에 형성된 상기 제2 도전형의 제4의 농후하게 도핑된 영역, 상기 표면에 형성되어 상기 제1 탱크로부터 격설되고, 제2 도전성 게이트에 인접하여 절연적으로 배치된 상기 반도체층의 제2 채널 부영역에 의해 상기 제4 영역으로부터 격설된 제5의 농후하게 도핑된 영역, 상기 반도체층의 상기 표면에 형성되고, 상기 반도체층의 제3 채널 부영역에 의해 상기 제5 영역, 상기 제4 영역 및 상기 제1 탱크로부터 격설된 제6의 농후하게 도핑된 부영역, 상기 제5 영역과 상기 제1 영역을 함께 결합시키는 제1 도전성 접속부, 상기 제6 영역과 상기 제2 영역을 함께 결합시키는 제2 도전성 접속부, 상기 사이리스터를 턴 온시키기 위해 신호원이 제3 도전성 게이트에 결합되는 제1 제어 신호, 및 상기 사이리스터를 턴 오프시키기 위해 신호원이 상기 제2 도전성 게이트에 결합되는 제2 제어 신호를 발생시키기 위해 상기 칩 상에 형성된 논리 회로 및 동작 전류를 공급하기 위해 결합된 배터리와 상기 제1의 농후하게 도핑된 영역에 결합된 접지 단자를 가지며 동작 전류를 싱크시키도록 상기 제3 영역에 결합된 주변 전기 디바이스를 포함하는 것을 특징으로 하는 자동차 전기 시스템.
- 제17항에 있어서, 상기 주변 디바이스가 외부 전기 램프인 것을 특징으로 하는 자동차 전기 시스템.
- 제17항에 있어서, 상기 주변 디바이스가 솔레노이드를 포함하는 것을 특징으로 하는 자동차 전기 시스템.
- 제1 도전형의 반도체층 표면에 형성된 게이트형 사이리스터에 있어서, 상기 제1 도전형과 반대인 제2 도전형의 제1 탱크 영역, 상기 제1 탱크 영역을 수평으로 감싸도록 상기 표면에 상기 제1 도전형으로 형성된 고리 모양의 제2 탱크 영역, 상기 제2 고리 모양 탱크 영역과 인접한 상기 제1 탱크 영역 내에 형성된 상기 제1 도전형의 제3의 농후하게 도핑된 영역, 상기 제3의 농후하게 도핑된 영역 내에 형성된 상기 제2 도전형의 제4의 농후하게 도핑된 영역, 상기 반도체층 내에 상기 제2 도전형으로 형성되어 상기 제1 및 제2 탱크 영역으로부터 격설된 제5, 제6, 제7 및 제8의 농후하게 도핑된 영역, 상기 제5 영역을 상기 제1 탱크 영역, 제1 및 제2의 전압원에 결합시키는 제1 도전성 접속부, 상기 제6 영역, 상기 제4 영역 및 상기 제2 전압원을 함께 결합시키는 제2 도전성 접속부, 상기 제7 영역과 상기 제1 탱크를 결합시키는 제3 도전성 접속부 및 상기 제1 전압원, 상기 제8 영역 및 상기 제2 고리 모양 탱크 영역을 함께 결합시키는 제4 도전성 접속부를 포함하고, 상기 반도체층의 제1 채널 부영역이 상기 제5 및 제6의 농후하게 도핑된 영역을 격설시키고, 상기 제1 채널 부영역이 제1 도전성 게이트에 인접하여 절연적으로 배치되고, 상기 반도체층의 제2 채널 부영역이 상기 제7 및 제8의 농후하게 도핑된 영역을 격설시키고, 상기 제2 채널 부영역이 제2 도전성 게이트에 인접하여 절연적으로 배치되고, 상기 제5 및 제6의 농후하게 도핑된 영역이 상기 제7 및 제8의 농후하게 도핑된 영역으로부터 격설되며, 상기 제1 전압원이 상기 제2 전압원에 의해 공급된 것과 상이한 전압을 제공하는 것을 특징으로 하는 게이트형 사이리스터.
- 제20항에 있어서, 상기 제1 도전형의 제2 반도체층 및 상기 제2 반도체층과 상기 반도체층 사이에 배치된 상기 제2 도전형의 제3 반도체층을 포함하는 것을 특징으로 하는 게이트형 사이리스터.
- 제20항에 있어서, 상기 제1 탱크 영역이 상기 표면에서 상기 제2 반도체층까지 확장되는 것을 특징으로 하는 게이트형 사이리스터.
- 제20항에 있어서, 상기 표면에서 상기 제2 반도체층까지 형성되어 상기 제2 고리 모양 탱크 영역을 감싸는 상기 제2 도전형의 가드링을 포함하는 것을 특징으로 하는 게이트형 사이리스터.
- 제20항에 있어서, 상기 제3 및 제4의 농후하게 도핑된 영역이 고리 모양인 것을 특징으로 하는 게이트형 사이리스터.
- 제23항에 있어서, 상기 제3 및 제4의 농후하게 도핑된 영역의 내부에서 수평으로 배치된 상기 제2 도전형의 농후하게 도핑된 접촉 영역을 포함하는 것을 특징으로 하는 게이트형 사이리스터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/723,082 US5204541A (en) | 1991-06-28 | 1991-06-28 | Gated thyristor and process for its simultaneous fabrication with high- and low-voltage semiconductor devices |
| US723082 | 1991-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930001473A KR930001473A (ko) | 1993-01-16 |
| KR100260692B1 true KR100260692B1 (ko) | 2000-07-01 |
Family
ID=24904758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920011345A KR100260692B1 (ko) | 1991-06-28 | 1992-06-27 | 게이트형 사이리스터와 고 및 저전압 반도체 디바이스를 동시에 제조하기 위한 공정, 그리고 이를 내장한 집적 회로 및 시스템 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5204541A (ko) |
| EP (1) | EP0520831A3 (ko) |
| JP (1) | JP3310336B2 (ko) |
| KR (1) | KR100260692B1 (ko) |
| TW (1) | TW203666B (ko) |
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- 1992-06-27 KR KR1019920011345A patent/KR100260692B1/ko not_active IP Right Cessation
- 1992-06-29 JP JP21063592A patent/JP3310336B2/ja not_active Expired - Fee Related
- 1992-09-02 TW TW081106943A patent/TW203666B/zh active
-
1993
- 1993-11-12 US US08/151,612 patent/US5504451A/en not_active Expired - Lifetime
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| KR930001473A (ko) | 1993-01-16 |
| EP0520831A3 (en) | 1993-03-10 |
| JP3310336B2 (ja) | 2002-08-05 |
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