JPH08182056A - 電子制御装置 - Google Patents
電子制御装置Info
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- JPH08182056A JPH08182056A JP6322103A JP32210394A JPH08182056A JP H08182056 A JPH08182056 A JP H08182056A JP 6322103 A JP6322103 A JP 6322103A JP 32210394 A JP32210394 A JP 32210394A JP H08182056 A JPH08182056 A JP H08182056A
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- Electrical Control Of Air Or Fuel Supplied To Internal-Combustion Engine (AREA)
- Combined Controls Of Internal Combustion Engines (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】
【目的】 １個のＡ／Ｄ変換器を複数のＣＰＵで制御す
ることに着目し、複数のＣＰＵからのＡ／Ｄ変換制御信
号を簡易で部品点数の少ない方法で合成することによる
電子制御装置を提供する。 【構成】 ＣＰＵ１Ａ、１Ｂはセンサで検出され、Ａ／
Ｄ変換器３にて変換されたデータの入力要求をするとき
に通信線１１、１２を介して制御信号合成回路２に制御
信号α、βを送信する。制御信号合成回路２はこの制御
信号α、βをもとに、単一通信線２１を介してＡ／Ｄ変
換器３に合成信号δを送信するとともに、識別信号γを
通信線１５を介してＣＰＵ１Ａ、１Ｂに出力する。ＣＰ
Ｕ１Ａ、１Ｂはこの識別信号γに合わせて制御信号α、
βの出力およびＡ／Ｄ変換器３からのデータ入力を行
う。
ることに着目し、複数のＣＰＵからのＡ／Ｄ変換制御信
号を簡易で部品点数の少ない方法で合成することによる
電子制御装置を提供する。 【構成】 ＣＰＵ１Ａ、１Ｂはセンサで検出され、Ａ／
Ｄ変換器３にて変換されたデータの入力要求をするとき
に通信線１１、１２を介して制御信号合成回路２に制御
信号α、βを送信する。制御信号合成回路２はこの制御
信号α、βをもとに、単一通信線２１を介してＡ／Ｄ変
換器３に合成信号δを送信するとともに、識別信号γを
通信線１５を介してＣＰＵ１Ａ、１Ｂに出力する。ＣＰ
Ｕ１Ａ、１Ｂはこの識別信号γに合わせて制御信号α、
βの出力およびＡ／Ｄ変換器３からのデータ入力を行
う。
Description
【０００１】
【産業上の利用分野】本発明は電子制御装置に関するも
のである。
のである。
【０００２】
【従来の技術】近年、自動車エンジンの電子制御装置
（以下、ＥＣＵ）は、制御規模が大きくなるに伴って複
数の中央処理装置（以下、ＣＰＵ）で構成される場合が
多くなっている。このため複数のＣＰＵにそれぞれ入力
信号のアナログ・デジタル（Ａ／Ｄ）変換データを入力
させる方法として、図８中（ａ）に示すように、１つの
Ａ／Ｄ変換器８０を制御するためのＣＰＵ８１を用意す
る。そしてこの構成において、Ａ／Ｄ変換器８０により
Ａ／Ｄ変換された入力信号データをＣＰＵ間通信により
Ａ／Ｄ変換器制御用のＣＰＵ８１から複数のエンジン制
御のＣＰＵ８２に送る。
（以下、ＥＣＵ）は、制御規模が大きくなるに伴って複
数の中央処理装置（以下、ＣＰＵ）で構成される場合が
多くなっている。このため複数のＣＰＵにそれぞれ入力
信号のアナログ・デジタル（Ａ／Ｄ）変換データを入力
させる方法として、図８中（ａ）に示すように、１つの
Ａ／Ｄ変換器８０を制御するためのＣＰＵ８１を用意す
る。そしてこの構成において、Ａ／Ｄ変換器８０により
Ａ／Ｄ変換された入力信号データをＣＰＵ間通信により
Ａ／Ｄ変換器制御用のＣＰＵ８１から複数のエンジン制
御のＣＰＵ８２に送る。
【０００３】しかし、Ａ／Ｄ変換器制御用のＣＰＵ８１
と複数のエンジン制御用のＣＰＵ８２との間の通信処理
時間の遅れにより制御に支障を来す場合がある。
と複数のエンジン制御用のＣＰＵ８２との間の通信処理
時間の遅れにより制御に支障を来す場合がある。
【０００４】
【発明が解決しようとする課題】一方、図８中（ｂ）に
示すように、複数のＣＰＵ８４がそれぞれ、１対１で対
応するＡ／Ｄ変換器８３を制御する構成とする。そして
この構成において、制御するＡ／Ｄ変換器８３にて変換
されたＡ／Ｄ変換データの入力信号を各ＣＰＵ８４が直
接取り込む方法がある。
示すように、複数のＣＰＵ８４がそれぞれ、１対１で対
応するＡ／Ｄ変換器８３を制御する構成とする。そして
この構成において、制御するＡ／Ｄ変換器８３にて変換
されたＡ／Ｄ変換データの入力信号を各ＣＰＵ８４が直
接取り込む方法がある。
【０００５】しかし、同じ入力信号を並列に各Ａ／Ｄ変
換器８３に入力しなければならないため、各Ａ／Ｄ変換
器８３の精度の差に影響されるので、ＣＰＵ８４間に制
御の差ができ、かつ制御するＣＰＵ８４の数だけＡ／Ｄ
変換器８３を使用するため、回路面積も大きくなりコス
トも高くなってしまう。上記問題を解決するため本発明
は、１個のＡ／Ｄ変換器を複数のＣＰＵで制御する点に
着目し、特別にＡ／Ｄ変換器制御用のＣＰＵを設けずに
複数のＣＰＵからのＡ／Ｄ変換制御信号を簡易で部品点
数の少ない方法で合成することによる電子制御装置を提
供することを目的とする。
換器８３に入力しなければならないため、各Ａ／Ｄ変換
器８３の精度の差に影響されるので、ＣＰＵ８４間に制
御の差ができ、かつ制御するＣＰＵ８４の数だけＡ／Ｄ
変換器８３を使用するため、回路面積も大きくなりコス
トも高くなってしまう。上記問題を解決するため本発明
は、１個のＡ／Ｄ変換器を複数のＣＰＵで制御する点に
着目し、特別にＡ／Ｄ変換器制御用のＣＰＵを設けずに
複数のＣＰＵからのＡ／Ｄ変換制御信号を簡易で部品点
数の少ない方法で合成することによる電子制御装置を提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決するために、外部から入力されたデータを所定の形
に変換する変換手段と、該変換手段により変換されたデ
ータに基づき所定の演算を行う複数の演算手段とを備え
る電子制御装置において、前記複数の演算手段はそれぞ
れ前記変換装置からのデータの入力を要求する信号とし
て第１の信号を出力するものとし、該第１の信号を入力
して、これを合成して前記変換手段に出力するととも
に、前記第１の信号に基づいて、前記複数の演算手段が
第１の信号を出力するか否かを判断するための第２の信
号を、前記複数の演算手段に出力する第１の信号合成手
段を備え、前記変換手段は前記合成された第１の信号に
基づいて、変換したデータを前記複数の演算手段に出力
するとともに、前記複数の演算手段は前記第２信号に応
じた時間だけ前記第１の信号の出力を中止する電子制御
装置を提供するものである。
解決するために、外部から入力されたデータを所定の形
に変換する変換手段と、該変換手段により変換されたデ
ータに基づき所定の演算を行う複数の演算手段とを備え
る電子制御装置において、前記複数の演算手段はそれぞ
れ前記変換装置からのデータの入力を要求する信号とし
て第１の信号を出力するものとし、該第１の信号を入力
して、これを合成して前記変換手段に出力するととも
に、前記第１の信号に基づいて、前記複数の演算手段が
第１の信号を出力するか否かを判断するための第２の信
号を、前記複数の演算手段に出力する第１の信号合成手
段を備え、前記変換手段は前記合成された第１の信号に
基づいて、変換したデータを前記複数の演算手段に出力
するとともに、前記複数の演算手段は前記第２信号に応
じた時間だけ前記第１の信号の出力を中止する電子制御
装置を提供するものである。
【０００７】前記複数の演算手段は、前記第１の信号を
出力してから前記複数の演算手段それぞれに固有の所定
時間だけ前記変換手段により変換されたデータを入力し
てもよい。また外部から入力されたデータを所定の形に
変換する変換手段と、該変換手段により変換されたデー
タに基づき所定の演算を行う２つの演算手段とを備える
電子制御装置において、前記２つの演算手段はそれぞれ
前記変換装置からのデータの入力を要求する信号として
第１の信号を出力するものとし、該第１の信号を入力し
た際、これを合成して前記変換手段に出力するととも
に、前記第１の信号に基づいて、前記２つの演算手段が
第１の信号を出力するか否かを判断するための、それぞ
れに応じた異なるレベルの第２の信号を、前記２つの演
算手段に出力する第１の信号合成手段を備え、前記変換
手段は前記合成された第１の信号を受けて、変換したデ
ータを前記２つの演算手段に出力するとともに、前記２
つの演算手段は前記第２の信号のレベルに応じた時間だ
け前記第１の信号の出力を中止する電子制御装置を提供
するものである。
出力してから前記複数の演算手段それぞれに固有の所定
時間だけ前記変換手段により変換されたデータを入力し
てもよい。また外部から入力されたデータを所定の形に
変換する変換手段と、該変換手段により変換されたデー
タに基づき所定の演算を行う２つの演算手段とを備える
電子制御装置において、前記２つの演算手段はそれぞれ
前記変換装置からのデータの入力を要求する信号として
第１の信号を出力するものとし、該第１の信号を入力し
た際、これを合成して前記変換手段に出力するととも
に、前記第１の信号に基づいて、前記２つの演算手段が
第１の信号を出力するか否かを判断するための、それぞ
れに応じた異なるレベルの第２の信号を、前記２つの演
算手段に出力する第１の信号合成手段を備え、前記変換
手段は前記合成された第１の信号を受けて、変換したデ
ータを前記２つの演算手段に出力するとともに、前記２
つの演算手段は前記第２の信号のレベルに応じた時間だ
け前記第１の信号の出力を中止する電子制御装置を提供
するものである。
【０００８】前記２つの演算手段が第１の信号の出力を
中止する時間は、前記第２の信号のレベルが所定の第１
のレベルの場合、前記２つの演算手段のうち第１の演算
手段は、もう一方の第２の演算手段が第１の信号を出力
してから前記変換手段により変換されたデータを受け取
るまでの時間より長い第２の所定時間であり、前記第２
の演算手段は、第２の演算手段が第１の信号を出力して
から前記変換手段により変換されたデータを受け取るま
での時間より長い第２の所定時間と、第１の演算手段が
第１の信号を出力してから前記変換手段により変換され
たデータを受け取るまでの時間より長い第３の所定時間
とを合わせた時間でもよい。
中止する時間は、前記第２の信号のレベルが所定の第１
のレベルの場合、前記２つの演算手段のうち第１の演算
手段は、もう一方の第２の演算手段が第１の信号を出力
してから前記変換手段により変換されたデータを受け取
るまでの時間より長い第２の所定時間であり、前記第２
の演算手段は、第２の演算手段が第１の信号を出力して
から前記変換手段により変換されたデータを受け取るま
での時間より長い第２の所定時間と、第１の演算手段が
第１の信号を出力してから前記変換手段により変換され
たデータを受け取るまでの時間より長い第３の所定時間
とを合わせた時間でもよい。
【０００９】前記２つの演算手段が第１の信号の出力を
中止する時間は、前記第２の信号のレベルが前記第１の
レベルと異なる所定の第２のレベルの場合、前記２つの
演算手段のうち第２の演算手段は、もう一方の第１の演
算手段が第１の信号を出力してから前記変換手段により
変換されたデータを受け取るまでの時間より長い第３の
所定時間であり、前記第１の演算手段は、第１の演算手
段が第１の信号を出力してから前記変換手段により変換
されたデータを受け取るまでの時間より長い第３の所定
時間と、第２の演算手段が第１の信号を出力してから前
記変換手段により変換されたデータを受け取るまでの時
間より長い第２の所定時間とを合わせた時間でもよい。
中止する時間は、前記第２の信号のレベルが前記第１の
レベルと異なる所定の第２のレベルの場合、前記２つの
演算手段のうち第２の演算手段は、もう一方の第１の演
算手段が第１の信号を出力してから前記変換手段により
変換されたデータを受け取るまでの時間より長い第３の
所定時間であり、前記第１の演算手段は、第１の演算手
段が第１の信号を出力してから前記変換手段により変換
されたデータを受け取るまでの時間より長い第３の所定
時間と、第２の演算手段が第１の信号を出力してから前
記変換手段により変換されたデータを受け取るまでの時
間より長い第２の所定時間とを合わせた時間でもよい。
【００１０】前記２つの演算手段は前記第１の信号を出
力してからそれぞれの演算手段に固有の第１の所定時間
だけ前記変換手段により変換されたデータを入力しても
よい。前記第１の信号合成手段は前記複数の演算手段か
ら出力されるクロックを合成して前記変換手段に出力
し、前記変換手段は変換したデータを前記合成されたク
ロックに基づいて前記複数の演算手段に出力してもよ
い。
力してからそれぞれの演算手段に固有の第１の所定時間
だけ前記変換手段により変換されたデータを入力しても
よい。前記第１の信号合成手段は前記複数の演算手段か
ら出力されるクロックを合成して前記変換手段に出力
し、前記変換手段は変換したデータを前記合成されたク
ロックに基づいて前記複数の演算手段に出力してもよ
い。
【００１１】前記第２の所定時間および第３の所定時間
は同一でもよい。
は同一でもよい。
【００１２】
【作用】前記構成よりなる本発明に係る、請求項１記載
の電子制御装置は、複数の演算手段はそれぞれ変換装置
からのデータの入力を要求する信号として第１の信号を
出力するものとし、第１の信号合成手段は、この第１の
信号を入力して、これを合成して変換手段に出力すると
ともに、第１の信号に基づき、複数の演算手段が第１の
信号を出力するか否かを判断するための第２の信号を、
複数の演算手段に出力する。変換手段は合成された第１
の信号に基づいて、変換したデータを出力するとともに
複数の演算手段は前記第２信号に応じた時間だけ前記第
１の信号の出力を中止する。
の電子制御装置は、複数の演算手段はそれぞれ変換装置
からのデータの入力を要求する信号として第１の信号を
出力するものとし、第１の信号合成手段は、この第１の
信号を入力して、これを合成して変換手段に出力すると
ともに、第１の信号に基づき、複数の演算手段が第１の
信号を出力するか否かを判断するための第２の信号を、
複数の演算手段に出力する。変換手段は合成された第１
の信号に基づいて、変換したデータを出力するとともに
複数の演算手段は前記第２信号に応じた時間だけ前記第
１の信号の出力を中止する。
【００１３】また請求項３記載の電子制御装置は、２つ
の演算手段はそれぞれ変換装置からのデータの入力を要
求する信号として第１の信号を出力するものとし、第１
の信号合成手段は、この第１の信号を入力した際、これ
を合成して変換手段に出力するとともに、第１の信号に
基づき、２つの演算手段が第１の信号を出力するか否か
を判断するための、それぞれに応じた異なるレベルの第
２の信号を、２つの演算手段に出力する。変換手段は合
成された第１の信号を受けて、変換したデータを２つの
演算手段に出力するとともに、２つの演算手段は第２の
信号のレベルに応じた時間だけ第１の信号の出力を中止
する。
の演算手段はそれぞれ変換装置からのデータの入力を要
求する信号として第１の信号を出力するものとし、第１
の信号合成手段は、この第１の信号を入力した際、これ
を合成して変換手段に出力するとともに、第１の信号に
基づき、２つの演算手段が第１の信号を出力するか否か
を判断するための、それぞれに応じた異なるレベルの第
２の信号を、２つの演算手段に出力する。変換手段は合
成された第１の信号を受けて、変換したデータを２つの
演算手段に出力するとともに、２つの演算手段は第２の
信号のレベルに応じた時間だけ第１の信号の出力を中止
する。
【００１４】また請求項４記載の電子制御装置は、２つ
の演算手段のうち一方の第１の演算手段は、第２の信号
のレベルが所定の第１のレベルの場合、もう一方の第２
の演算手段が第１の信号を出力してから変換手段により
変換されたデータを受け取るまでの時間より長い第２の
所定時間は第１の信号の出力を中止する。また第２の演
算手段は、第２の演算手段が第１の信号を出力してから
変換手段により変換されたデータを受け取るまでの時間
より長い第２の所定時間と、第１の演算手段が第１の信
号を出力してから変換手段により変換されたデータを受
け取るまでの時間より長い第３の所定時間とを合わせた
時間は第１の信号の出力を中止する。
の演算手段のうち一方の第１の演算手段は、第２の信号
のレベルが所定の第１のレベルの場合、もう一方の第２
の演算手段が第１の信号を出力してから変換手段により
変換されたデータを受け取るまでの時間より長い第２の
所定時間は第１の信号の出力を中止する。また第２の演
算手段は、第２の演算手段が第１の信号を出力してから
変換手段により変換されたデータを受け取るまでの時間
より長い第２の所定時間と、第１の演算手段が第１の信
号を出力してから変換手段により変換されたデータを受
け取るまでの時間より長い第３の所定時間とを合わせた
時間は第１の信号の出力を中止する。
【００１５】また請求項５記載の電子制御装置によれ
ば、第２の信号のレベルが第１のレベルと異なる所定の
第２のレベルの場合、２つの演算手段のうち第２の演算
手段は、もう一方の第１の演算手段が第１の信号を出力
してから変換手段により変換されたデータを受け取るま
での時間より長い第３の所定時間は第１の信号の出力を
中止する。また第１の演算手段は、第１の演算手段が第
１の信号を出力してから変換手段により変換されたデー
タを受け取るまでの時間より長い第３の所定時間と、第
２の演算手段が第１の信号を出力してから変換手段によ
り変換されたデータを受け取るまでの時間より長い第２
の所定時間とを合わせた時間は第１の信号の出力を中止
する。
ば、第２の信号のレベルが第１のレベルと異なる所定の
第２のレベルの場合、２つの演算手段のうち第２の演算
手段は、もう一方の第１の演算手段が第１の信号を出力
してから変換手段により変換されたデータを受け取るま
での時間より長い第３の所定時間は第１の信号の出力を
中止する。また第１の演算手段は、第１の演算手段が第
１の信号を出力してから変換手段により変換されたデー
タを受け取るまでの時間より長い第３の所定時間と、第
２の演算手段が第１の信号を出力してから変換手段によ
り変換されたデータを受け取るまでの時間より長い第２
の所定時間とを合わせた時間は第１の信号の出力を中止
する。
【００１６】
【実施例】以下、本発明を適用した電子制御装置の第１
実施例を図面を用いて説明する。図１に本発明の第１実
施例を適用した図示しないＶ型エンジンを制御するエン
ジンＥＣＵ４の例を示す。エンジンＥＣＵ４内にはＡ／
Ｄ変換器３（変換手段）と、エンジンへの燃料噴射量を
制御する２個のＣＰＵ１Ａ、１Ｂ（演算手段）と、ＣＰ
Ｕ１Ａ、１Ｂからの通信の制御信号を合成する制御信号
合成回路２（第１の信号合成手段）とが設けられてい
る。
実施例を図面を用いて説明する。図１に本発明の第１実
施例を適用した図示しないＶ型エンジンを制御するエン
ジンＥＣＵ４の例を示す。エンジンＥＣＵ４内にはＡ／
Ｄ変換器３（変換手段）と、エンジンへの燃料噴射量を
制御する２個のＣＰＵ１Ａ、１Ｂ（演算手段）と、ＣＰ
Ｕ１Ａ、１Ｂからの通信の制御信号を合成する制御信号
合成回路２（第１の信号合成手段）とが設けられてい
る。
【００１７】Ａ／Ｄ変換器３には制御対象としてのＶ型
エンジンの左バンクに吸入される空気量を検出する左空
気量センサ４１および右バンクに吸入される空気量を検
出する右空気量センサ４３から出力された各空気量信
号、さらに図示しないエンジンの冷却水温を検出する水
温センサ４２からの水温信号などのアナログ信号が入力
される。これらの各センサより入力されたアナログ信号
をＡ／Ｄ変換器３はデジタル変換し、このＡ／Ｄ変換器
３によってデジタル変換された各種センサのデータが通
信線２３を介してＣＰＵ１Ａ、１Ｂに入力されている。
エンジンの左バンクに吸入される空気量を検出する左空
気量センサ４１および右バンクに吸入される空気量を検
出する右空気量センサ４３から出力された各空気量信
号、さらに図示しないエンジンの冷却水温を検出する水
温センサ４２からの水温信号などのアナログ信号が入力
される。これらの各センサより入力されたアナログ信号
をＡ／Ｄ変換器３はデジタル変換し、このＡ／Ｄ変換器
３によってデジタル変換された各種センサのデータが通
信線２３を介してＣＰＵ１Ａ、１Ｂに入力されている。
【００１８】ＣＰＵ１Ａ、１Ｂはこの通信線２３を介し
て入力されたデータをもとに燃料噴射量の演算を行う。
ＣＰＵ１Ａ、１Ｂはこの演算の結果を左バンクインジェ
クタ５１および右バンクインジェクタ５２に出力するこ
とによりＶ型エンジンの左右バンクの燃料噴射量を制御
する。ＣＰＵ１Ａ、１Ｂは通信線１１、１２、１３、１
４を介して制御信号合成回路２に接続されており、詳細
にいうと通信線１１は制御信号合成回路２の端子Ａ、通
信線１２は制御信号合成回路２の端子Ｂ、通信線１３は
制御信号合成回路２の端子Ｇ、通信線１４は制御信号合
成回路２の端子Ｆに接続されている。ＣＰＵ１Ａは通信
線１１を通してセンサにて検出されたデータの入力を要
求する際に制御信号αを出力する。またＣＰＵ１Ｂは通
信線１２を通してセンサにて検出されたデータの入力を
要求する際に制御信号βを出力する。
て入力されたデータをもとに燃料噴射量の演算を行う。
ＣＰＵ１Ａ、１Ｂはこの演算の結果を左バンクインジェ
クタ５１および右バンクインジェクタ５２に出力するこ
とによりＶ型エンジンの左右バンクの燃料噴射量を制御
する。ＣＰＵ１Ａ、１Ｂは通信線１１、１２、１３、１
４を介して制御信号合成回路２に接続されており、詳細
にいうと通信線１１は制御信号合成回路２の端子Ａ、通
信線１２は制御信号合成回路２の端子Ｂ、通信線１３は
制御信号合成回路２の端子Ｇ、通信線１４は制御信号合
成回路２の端子Ｆに接続されている。ＣＰＵ１Ａは通信
線１１を通してセンサにて検出されたデータの入力を要
求する際に制御信号αを出力する。またＣＰＵ１Ｂは通
信線１２を通してセンサにて検出されたデータの入力を
要求する際に制御信号βを出力する。
【００１９】制御信号合成回路２はＣＰＵ１Ａ、１Ｂか
ら出力される制御信号α、βを合成して、端子Ｅに接続
されている単一通信線２１上に信号δとして送出する。
同時に制御信号合成回路２は、ＣＰＵ１Ａ、１Ｂから出
力された制御信号α、βが重なり合わないように識別信
号γを作成してこれを通信線１５を介してＣＰＵ１Ａ、
１Ｂに返送する。
ら出力される制御信号α、βを合成して、端子Ｅに接続
されている単一通信線２１上に信号δとして送出する。
同時に制御信号合成回路２は、ＣＰＵ１Ａ、１Ｂから出
力された制御信号α、βが重なり合わないように識別信
号γを作成してこれを通信線１５を介してＣＰＵ１Ａ、
１Ｂに返送する。
【００２０】Ａ／Ｄ変換器３は単一信号線２１より入力
された合成信号δに応じてＣＰＵ１Ａ、１Ｂのデータ入
力要求を取得し、この合成信号δに応じて各センサより
入力されたアナログ信号のＡ／Ｄ変換を実施する。通信
線１３を介してＣＰＵ１Ｂのクロック号ＣＢが、また通
信線１４を介してＣＰＵ１ＡのクロックＣＡが制御信号
合成回路２に伝送される。この制御信号合成回路２はク
ロックＣＡ、クロックＣＢを合成してクロックＣとして
単一信号線２２を伝送し、Ａ／Ｄ変換器３に入力する。
された合成信号δに応じてＣＰＵ１Ａ、１Ｂのデータ入
力要求を取得し、この合成信号δに応じて各センサより
入力されたアナログ信号のＡ／Ｄ変換を実施する。通信
線１３を介してＣＰＵ１Ｂのクロック号ＣＢが、また通
信線１４を介してＣＰＵ１ＡのクロックＣＡが制御信号
合成回路２に伝送される。この制御信号合成回路２はク
ロックＣＡ、クロックＣＢを合成してクロックＣとして
単一信号線２２を伝送し、Ａ／Ｄ変換器３に入力する。
【００２１】この制御信号合成回路２内を図２にて説明
する。ＣＰＵ１Ａ、１Ｂから出力された制御信号α、β
が端子Ａ、Ｂよりローアクティブのセット・リセット・
フリップフロップ回路（以下、ＳＲＦ／Ｆ）６０に入力
されると同時に、その制御信号α、βはＡＮＤ回路６１
によって合成され、端子Ｅより出力される。制御信号α
が端子ＡからＳＲＦ／Ｆ６０に入力されると、信号の立
ち下がりによりＳＲＦ／Ｆ６０の出力がセットされ、端
子Ｃより「Ｌｏｗ」の識別信号γが出力され、ＣＰＵ１
Ａ、１Ｂに取り込まれている。端子Ｂから制御信号βが
ＳＲＦ／Ｆ６０に入力されると、同様にＳＲＦ／Ｆ６０
の出力がリセットされ、端子Ｃに「Ｈｉ」の識別信号γ
が出力される。
する。ＣＰＵ１Ａ、１Ｂから出力された制御信号α、β
が端子Ａ、Ｂよりローアクティブのセット・リセット・
フリップフロップ回路（以下、ＳＲＦ／Ｆ）６０に入力
されると同時に、その制御信号α、βはＡＮＤ回路６１
によって合成され、端子Ｅより出力される。制御信号α
が端子ＡからＳＲＦ／Ｆ６０に入力されると、信号の立
ち下がりによりＳＲＦ／Ｆ６０の出力がセットされ、端
子Ｃより「Ｌｏｗ」の識別信号γが出力され、ＣＰＵ１
Ａ、１Ｂに取り込まれている。端子Ｂから制御信号βが
ＳＲＦ／Ｆ６０に入力されると、同様にＳＲＦ／Ｆ６０
の出力がリセットされ、端子Ｃに「Ｈｉ」の識別信号γ
が出力される。
【００２２】ＣＰＵ１Ａ、１Ｂは端子Ｃから出力される
識別信号γのレベルにより所定の時間で制御信号α、β
を出力するため、このＣＰＵ１Ａ、１Ｂからの制御信号
が合成信号δ上で重なり合うことはない。つまり出力さ
れた識別信号γのレベルに合わせて、通信線２３を介し
たＡ／Ｄ変換器３からの信号がＣＰＵ１Ａ、１Ｂに交互
に入力されるので、複数のＡ／Ｄ変換器にて入力するの
に比べＣＰＵ間に制御の差がなくなり精度が高まる。つ
まり、識別信号γは、Ａ／Ｄ変換器３への制御信号α、
βが重ならないようにＣＰＵ１Ａ、１Ｂに出力させる役
割を果たしている。
識別信号γのレベルにより所定の時間で制御信号α、β
を出力するため、このＣＰＵ１Ａ、１Ｂからの制御信号
が合成信号δ上で重なり合うことはない。つまり出力さ
れた識別信号γのレベルに合わせて、通信線２３を介し
たＡ／Ｄ変換器３からの信号がＣＰＵ１Ａ、１Ｂに交互
に入力されるので、複数のＡ／Ｄ変換器にて入力するの
に比べＣＰＵ間に制御の差がなくなり精度が高まる。つ
まり、識別信号γは、Ａ／Ｄ変換器３への制御信号α、
βが重ならないようにＣＰＵ１Ａ、１Ｂに出力させる役
割を果たしている。
【００２３】なお、ＡＮＤ回路６３は端子Ｆより入力さ
れるＣＰＵ１Ａから出力されたクロックＣＡと端子Ｇよ
り入力されるＣＰＵ１Ｂから出力されたクロックＣＢと
を合成する。この合成されたクロックＣに合わせてＡ／
Ｄ変換器３はデータを出力する。ＣＰＵ１Ａ、１Ｂの制
御信号α、βの出力の作動を図３のフローチャートを用
いて説明する。
れるＣＰＵ１Ａから出力されたクロックＣＡと端子Ｇよ
り入力されるＣＰＵ１Ｂから出力されたクロックＣＢと
を合成する。この合成されたクロックＣに合わせてＡ／
Ｄ変換器３はデータを出力する。ＣＰＵ１Ａ、１Ｂの制
御信号α、βの出力の作動を図３のフローチャートを用
いて説明する。
【００２４】ＣＰＵ１Ａ（１Ｂ）は識別信号γのレベル
により、データの入力要求を示す制御信号α（制御信号
β）を出力してから、実際に通信線２３を介してＣＰＵ
１Ｂ（１Ａ）にデータが入力されるまでの時間より長い
所定時間Ｔ2 （Ｔ1 ）経過後、あるいは制御信号α（制
御信号β）を出力してから、実際に通信線２３を介して
ＣＰＵ１Ｂ（１Ａ）にデータが入力されるまでの時間よ
り長い所定時間（Ｔ1＋Ｔ2 ）経過後、制御信号αを出
力する。
により、データの入力要求を示す制御信号α（制御信号
β）を出力してから、実際に通信線２３を介してＣＰＵ
１Ｂ（１Ａ）にデータが入力されるまでの時間より長い
所定時間Ｔ2 （Ｔ1 ）経過後、あるいは制御信号α（制
御信号β）を出力してから、実際に通信線２３を介して
ＣＰＵ１Ｂ（１Ａ）にデータが入力されるまでの時間よ
り長い所定時間（Ｔ1＋Ｔ2 ）経過後、制御信号αを出
力する。
【００２５】以下、このフローチャートの各ステップに
ついて示す。ＣＰＵ１Ａは図３中（ａ）において、ステ
ップ２０１にて識別信号γの信号レベルを確認し、信号
レベルが「Ｈｉ」であると判断した場合、ステップ２０
２に進む。ステップ２０２にて時間Ｔ2 経過後か否かを
判断し、時間Ｔ2 経過したと判断した場合、ステップ２
０４にて制御信号αを出力し今回の処理を終了する。ま
た時間Ｔ2 経過後でないと判断した場合、そのまま今回
の処理を終了する。
ついて示す。ＣＰＵ１Ａは図３中（ａ）において、ステ
ップ２０１にて識別信号γの信号レベルを確認し、信号
レベルが「Ｈｉ」であると判断した場合、ステップ２０
２に進む。ステップ２０２にて時間Ｔ2 経過後か否かを
判断し、時間Ｔ2 経過したと判断した場合、ステップ２
０４にて制御信号αを出力し今回の処理を終了する。ま
た時間Ｔ2 経過後でないと判断した場合、そのまま今回
の処理を終了する。
【００２６】またステップ２０１にて信号レベルが「Ｌ
ｏｗ」であると判断した場合、ステップ２０３に進む。
ステップ２０３にて時間（Ｔ1 ＋Ｔ2 ）経過後か否かを
判断し、時間（Ｔ1 ＋Ｔ2 ）経過後と判断した場合、ス
テップ２０４にて制御信号αを出力し、今回の処理を終
了する。ステップ２０３にて時間（Ｔ1 ＋Ｔ2 ）経過後
でないと判断した場合、そのまま今回の処理を終了す
る。
ｏｗ」であると判断した場合、ステップ２０３に進む。
ステップ２０３にて時間（Ｔ1 ＋Ｔ2 ）経過後か否かを
判断し、時間（Ｔ1 ＋Ｔ2 ）経過後と判断した場合、ス
テップ２０４にて制御信号αを出力し、今回の処理を終
了する。ステップ２０３にて時間（Ｔ1 ＋Ｔ2 ）経過後
でないと判断した場合、そのまま今回の処理を終了す
る。
【００２７】ここでＣＰＵ１Ａは、時間Ｔ1 の間に通信
線２３を通じてＡ／Ｄ変換器３からの出力を取得し、そ
の出力に見合った燃料噴射量制御を左バンクインジェク
タ５１に対し行う。また上述の時間は識別信号γのエッ
ジが検出されたときからカウントされるタイマにより計
測され、制御信号αが出力されるとクリアされる。図３
中（ｂ）において、ＣＰＵ１Ｂはステップ３０１にて識
別信号γの信号レベルを確認し、信号レベルが「Ｌｏ
ｗ」であると判断した場合、ステップ３０２に進む。
線２３を通じてＡ／Ｄ変換器３からの出力を取得し、そ
の出力に見合った燃料噴射量制御を左バンクインジェク
タ５１に対し行う。また上述の時間は識別信号γのエッ
ジが検出されたときからカウントされるタイマにより計
測され、制御信号αが出力されるとクリアされる。図３
中（ｂ）において、ＣＰＵ１Ｂはステップ３０１にて識
別信号γの信号レベルを確認し、信号レベルが「Ｌｏ
ｗ」であると判断した場合、ステップ３０２に進む。
【００２８】ステップ３０２にて時間Ｔ1 経過後か否か
を判断し、時間Ｔ1 経過後と判断した場合、ステップ３
０４にて制御信号βを出力し今回の処理を終了する。ま
た時間Ｔ1 経過後でないと判断した場合、そのまま今回
の処理を終了する。またステップ３０１にて信号レベル
が「Ｈｉ」であると判断した場合、ステップ３０３に進
む。
を判断し、時間Ｔ1 経過後と判断した場合、ステップ３
０４にて制御信号βを出力し今回の処理を終了する。ま
た時間Ｔ1 経過後でないと判断した場合、そのまま今回
の処理を終了する。またステップ３０１にて信号レベル
が「Ｈｉ」であると判断した場合、ステップ３０３に進
む。
【００２９】ステップ３０３にて時間（Ｔ1 ＋Ｔ2 ）経
過後か否かを判断し、時間（Ｔ1 ＋Ｔ2 ）経過後と判断
した場合、ステップ３０４にて制御信号βを出力し、今
回の処理を終了する。ステップ３０３にて時間（Ｔ1 ＋
Ｔ2 ）経過後でないと判断した場合、そのまま今回の処
理を終了する。ここでＣＰＵ１Ｂは、時間Ｔ2 の間に通
信線２３を通じてＡ／Ｄ変換器３からの出力を取得し、
その出力に見合った燃料噴射量制御を右バンクインジェ
クタ５２に対し行う。また上述の時間は識別信号γのエ
ッジが検出されたときからカウントされるタイマにより
計測され、制御信号βが出力されるとクリアされる。
過後か否かを判断し、時間（Ｔ1 ＋Ｔ2 ）経過後と判断
した場合、ステップ３０４にて制御信号βを出力し、今
回の処理を終了する。ステップ３０３にて時間（Ｔ1 ＋
Ｔ2 ）経過後でないと判断した場合、そのまま今回の処
理を終了する。ここでＣＰＵ１Ｂは、時間Ｔ2 の間に通
信線２３を通じてＡ／Ｄ変換器３からの出力を取得し、
その出力に見合った燃料噴射量制御を右バンクインジェ
クタ５２に対し行う。また上述の時間は識別信号γのエ
ッジが検出されたときからカウントされるタイマにより
計測され、制御信号βが出力されるとクリアされる。
【００３０】以上のようにＣＰＵ１Ａ、１Ｂは制御信号
α、βを所定のタイミング毎に出力する。先にも述べた
とおり時間Ｔ1 、Ｔ2 は、ＣＰＵ１Ａ、１Ｂがデータの
入力要求を示す制御信号α、βを出力してから、実際に
通信線２３を介してＣＰＵ１Ａ、１Ｂにデータが入力さ
れるまでのより長い時間である。つまりＣＰＵ１Ａ、１
Ｂがデータの入力要求を示す制御信号α、βを出力して
から時間Ｔ1 、Ｔ2 の間に通信線２３を通じてＡ／Ｄ変
換器３からの出力を取得し、このデータを基に演算を行
う。そしてこの演算結果に基づく燃料噴射量制御を左バ
ンクインジェクタ５１、右バンクインジェクタ５２に対
し行う。
α、βを所定のタイミング毎に出力する。先にも述べた
とおり時間Ｔ1 、Ｔ2 は、ＣＰＵ１Ａ、１Ｂがデータの
入力要求を示す制御信号α、βを出力してから、実際に
通信線２３を介してＣＰＵ１Ａ、１Ｂにデータが入力さ
れるまでのより長い時間である。つまりＣＰＵ１Ａ、１
Ｂがデータの入力要求を示す制御信号α、βを出力して
から時間Ｔ1 、Ｔ2 の間に通信線２３を通じてＡ／Ｄ変
換器３からの出力を取得し、このデータを基に演算を行
う。そしてこの演算結果に基づく燃料噴射量制御を左バ
ンクインジェクタ５１、右バンクインジェクタ５２に対
し行う。
【００３１】例えばＣＰＵ１Ｂから出力される制御信号
βが制御信号合成回路２を介して単一通信線２１に合成
信号δとして送出されたとする。この場合、同時に制御
信号合成回路２からＣＰＵ１Ａ、１Ｂに伝送される識別
信号γが「Ｌｏｗ」のレベルにあるため、ＣＰＵ１Ｂは
時間Ｔ2 の間にＣＰＵ１Ｂは通信線２３にて伝えられる
各種センサから伝えられるデータを取り入れる。またＣ
ＰＵ１Ａはこの間データを取り入れないようにしている
とともに、時間Ｔ2 経過後、データ入力要求を示す制御
信号αを出力する。
βが制御信号合成回路２を介して単一通信線２１に合成
信号δとして送出されたとする。この場合、同時に制御
信号合成回路２からＣＰＵ１Ａ、１Ｂに伝送される識別
信号γが「Ｌｏｗ」のレベルにあるため、ＣＰＵ１Ｂは
時間Ｔ2 の間にＣＰＵ１Ｂは通信線２３にて伝えられる
各種センサから伝えられるデータを取り入れる。またＣ
ＰＵ１Ａはこの間データを取り入れないようにしている
とともに、時間Ｔ2 経過後、データ入力要求を示す制御
信号αを出力する。
【００３２】このように識別信号γの信号レベルを判断
することにより、他のＣＰＵが制御信号を出力している
ことが判断でき、その制御信号が合成信号δにて重なり
合うことがない。また時間Ｔ1 、Ｔ2 はＡ／Ｄ変換器３
の変換処理スピードやＡ／Ｄ変換すべき信号の数に応じ
てソフトウェアで適宜選択することができる。つまり先
述の如くＡ／Ｄ変換が終了し、Ａ／Ｄ変換された信号が
入力されるまでの時間より十分に長い時間Ｔ1 、Ｔ2 で
設定すればよい。
することにより、他のＣＰＵが制御信号を出力している
ことが判断でき、その制御信号が合成信号δにて重なり
合うことがない。また時間Ｔ1 、Ｔ2 はＡ／Ｄ変換器３
の変換処理スピードやＡ／Ｄ変換すべき信号の数に応じ
てソフトウェアで適宜選択することができる。つまり先
述の如くＡ／Ｄ変換が終了し、Ａ／Ｄ変換された信号が
入力されるまでの時間より十分に長い時間Ｔ1 、Ｔ2 で
設定すればよい。
【００３３】もしＣＰＵ１Ｂが作動を停止した場合には
制御信号βが現れないため、識別信号γの信号レベルは
制御信号αの立ち下がりと同時に「Ｌｏｗ」となり、こ
れが維持される。ＣＰＵ１Ａは、識別信号γが「Ｌｏ
ｗ」のままなので、図３中（Ａ）のステップ２０３とス
テップ２０４にて時間（Ｔ1 ＋Ｔ2 ）経過ごとに制御信
号αを出力する。一方ＣＰＵ１Ａが作動を停止した場合
は、同様にして図３中（ｂ）のステップ３０３とステッ
プ３０４とにて、時間（Ｔ1 ＋Ｔ2 ）経過ごとにＣＰＵ
１Ｂから制御信号βが出力される。つまり一方のＣＰＵ
が作動を停止しても他方のＣＰＵはこれに影響を受ける
ことなく一定周期で制御信号が出力される。
制御信号βが現れないため、識別信号γの信号レベルは
制御信号αの立ち下がりと同時に「Ｌｏｗ」となり、こ
れが維持される。ＣＰＵ１Ａは、識別信号γが「Ｌｏ
ｗ」のままなので、図３中（Ａ）のステップ２０３とス
テップ２０４にて時間（Ｔ1 ＋Ｔ2 ）経過ごとに制御信
号αを出力する。一方ＣＰＵ１Ａが作動を停止した場合
は、同様にして図３中（ｂ）のステップ３０３とステッ
プ３０４とにて、時間（Ｔ1 ＋Ｔ2 ）経過ごとにＣＰＵ
１Ｂから制御信号βが出力される。つまり一方のＣＰＵ
が作動を停止しても他方のＣＰＵはこれに影響を受ける
ことなく一定周期で制御信号が出力される。
【００３４】図４に図３のフローチャートの作動の様子
を表したタイムチャートを示す。図４において、ある時
刻ＴA にて出力された制御信号αをα1 、時刻ＴB にて
出力された制御信号βをβ1 、時刻ＴC にて出力された
制御信号αをα2 とする。また識別信号γのレベルは制
御信号αの立ち下がりタイミングで「Ｌｏｗ」となり、
制御信号βの立ち下がりタイミングで「Ｈｉ」となる。
を表したタイムチャートを示す。図４において、ある時
刻ＴA にて出力された制御信号αをα1 、時刻ＴB にて
出力された制御信号βをβ1 、時刻ＴC にて出力された
制御信号αをα2 とする。また識別信号γのレベルは制
御信号αの立ち下がりタイミングで「Ｌｏｗ」となり、
制御信号βの立ち下がりタイミングで「Ｈｉ」となる。
【００３５】ここでＣＰＵ１Ａは、識別信号γが制御信
号β1 の立ち下がりタイミングＴBで「Ｈｉ」になって
時間Ｔ2 経過後の時刻ＴC に、各センサの出力をＡ／Ｄ
変換器３にＡ／Ｄ変換させる制御信号α2 を制御信号合
成回路２に出力する。これと同時にＣＰＵ１Ａは、制御
信号合成回路２に制御信号αと同期させるためのクロッ
クＣＡを出力する。この信号α2 の立ち下がりと同時に
識別信号γが「Ｌｏｗ」となる。Ａ／Ｄ変換が終了した
あとのデータは、時刻ＴC から時間Ｔ1 、つまりＣＰＵ
１Ｂからの制御信号βが出力されるまでＣＰＵ１Ａに入
力され、そのデータに基づき左バンクの燃料噴射量を演
算し、この燃料噴射量に応じた信号を左バンクインジェ
クタ５１に出力する。
号β1 の立ち下がりタイミングＴBで「Ｈｉ」になって
時間Ｔ2 経過後の時刻ＴC に、各センサの出力をＡ／Ｄ
変換器３にＡ／Ｄ変換させる制御信号α2 を制御信号合
成回路２に出力する。これと同時にＣＰＵ１Ａは、制御
信号合成回路２に制御信号αと同期させるためのクロッ
クＣＡを出力する。この信号α2 の立ち下がりと同時に
識別信号γが「Ｌｏｗ」となる。Ａ／Ｄ変換が終了した
あとのデータは、時刻ＴC から時間Ｔ1 、つまりＣＰＵ
１Ｂからの制御信号βが出力されるまでＣＰＵ１Ａに入
力され、そのデータに基づき左バンクの燃料噴射量を演
算し、この燃料噴射量に応じた信号を左バンクインジェ
クタ５１に出力する。
【００３６】またＣＰＵ１Ｂは、識別信号γが送信信号
α1 の立ち下がりタイミングで「Ｌｏｗ」レベルになっ
て時間Ｔ1 経過後の時刻ＴB に、各センサの出力をＡ／
Ｄ変換器３にＡ／Ｄ変換させる制御信号β1 を制御信号
合成回路２に出力する。これと同時にＣＰＵ１Ｂは、制
御信号合成回路２に制御信号βと同期させるためのクロ
ックＣＢを出力する。この制御信号β1 の立ち下がりと
同時に識別信号γは「Ｈｉ」レベルになる。ＣＰＵ１Ａ
の場合と同様な方法にして、Ａ／Ｄ変換後のデータに基
づきＣＰＵ１Ｂは右バンクインジェクタ５２の噴射の制
御を行う。
α1 の立ち下がりタイミングで「Ｌｏｗ」レベルになっ
て時間Ｔ1 経過後の時刻ＴB に、各センサの出力をＡ／
Ｄ変換器３にＡ／Ｄ変換させる制御信号β1 を制御信号
合成回路２に出力する。これと同時にＣＰＵ１Ｂは、制
御信号合成回路２に制御信号βと同期させるためのクロ
ックＣＢを出力する。この制御信号β1 の立ち下がりと
同時に識別信号γは「Ｈｉ」レベルになる。ＣＰＵ１Ａ
の場合と同様な方法にして、Ａ／Ｄ変換後のデータに基
づきＣＰＵ１Ｂは右バンクインジェクタ５２の噴射の制
御を行う。
【００３７】このようにＣＰＵ１Ａ、１Ｂは識別信号γ
に応じて制御信号α、βを出力するため、制御信号
α1 、β1 、α2 が重ならずに合成信号δとして単一通
信線２１上に伝送されるそして合成信号δと、δと同期
するためのクロックＣＡとクロックＣＢとを合成したク
ロックＣとが制御信号合成回路２から出力される。合成
信号δがＡ／Ｄ変換器３に入力されたとき、Ａ／Ｄ変換
器３は通信線２３を介してＣＰＵ１Ａ、１Ｂにセンサか
らの情報を出力する。ＣＰＵ１Ａ、１Ｂは識別信号γの
エッジを受けてから所定の時間Ｔ1 、Ｔ2 だけデータの
受信を行う。
に応じて制御信号α、βを出力するため、制御信号
α1 、β1 、α2 が重ならずに合成信号δとして単一通
信線２１上に伝送されるそして合成信号δと、δと同期
するためのクロックＣＡとクロックＣＢとを合成したク
ロックＣとが制御信号合成回路２から出力される。合成
信号δがＡ／Ｄ変換器３に入力されたとき、Ａ／Ｄ変換
器３は通信線２３を介してＣＰＵ１Ａ、１Ｂにセンサか
らの情報を出力する。ＣＰＵ１Ａ、１Ｂは識別信号γの
エッジを受けてから所定の時間Ｔ1 、Ｔ2 だけデータの
受信を行う。
【００３８】以上のように本発明は、制御信号合成回路
において一方のＣＰＵの要求に対するＡ／Ｄ変換時間と
Ａ／Ｄ変換後そのＣＰＵに入力されるまでの時間より十
分に長い所定の時間（ＣＰＵ１Ａからの要求の場合、時
間Ｔ1 、ＣＰＵ１Ｂからの要求の場合、時間Ｔ2 ）だ
け、他方のＣＰＵにＡ／Ｄ変換要求を出力させないよう
に判断させる識別信号γを設けた。
において一方のＣＰＵの要求に対するＡ／Ｄ変換時間と
Ａ／Ｄ変換後そのＣＰＵに入力されるまでの時間より十
分に長い所定の時間（ＣＰＵ１Ａからの要求の場合、時
間Ｔ1 、ＣＰＵ１Ｂからの要求の場合、時間Ｔ2 ）だ
け、他方のＣＰＵにＡ／Ｄ変換要求を出力させないよう
に判断させる識別信号γを設けた。
【００３９】この識別信号γを設けることにより、１つ
のＡ／Ｄ変換器から複数のＣＰＵにデータを入力する構
成を備えたＥＣＵにおいて、複数のＣＰＵからのデータ
受信の要求が重なることがなく、またそれぞれのＣＰＵ
はセンサからの出力されるデータのうち必要とするデー
タのみを受信することができるため、それぞれのＣＰＵ
のＡ／Ｄ変換器に対するデータ入力制御が可能である。
のＡ／Ｄ変換器から複数のＣＰＵにデータを入力する構
成を備えたＥＣＵにおいて、複数のＣＰＵからのデータ
受信の要求が重なることがなく、またそれぞれのＣＰＵ
はセンサからの出力されるデータのうち必要とするデー
タのみを受信することができるため、それぞれのＣＰＵ
のＡ／Ｄ変換器に対するデータ入力制御が可能である。
【００４０】なお、本発明の第２実施例として図５に示
すように、時間Ｔ1 、Ｔ2 が同じ時間の場合であれば、
ＣＰＵ１Ａに端子Ｃより出力される識別信号γ、ＣＰＵ
１Ｂに端子Ｄより出力される識別信号γの反転信号（図
５参照）を入力すれことによりプログラムの共通化が可
能である。ここで図６の反転回路６２はこの識別信号γ
を反転するためのものである。
すように、時間Ｔ1 、Ｔ2 が同じ時間の場合であれば、
ＣＰＵ１Ａに端子Ｃより出力される識別信号γ、ＣＰＵ
１Ｂに端子Ｄより出力される識別信号γの反転信号（図
５参照）を入力すれことによりプログラムの共通化が可
能である。ここで図６の反転回路６２はこの識別信号γ
を反転するためのものである。
【００４１】また本発明の第３実施例として、以上のよ
うな通信装置を用いれば、Ａ／Ｄ変換器のみならず、図
７のようなＡ／Ｄ変換器と入出力バッファの機能を１個
に集約したＩＣにおいても同様に制御可能である。
うな通信装置を用いれば、Ａ／Ｄ変換器のみならず、図
７のようなＡ／Ｄ変換器と入出力バッファの機能を１個
に集約したＩＣにおいても同様に制御可能である。
【００４２】
【発明の効果】以上のように本発明は、特別に変換手段
制御用の演算手段を設けずに複数の演算手段からの変換
手段制御を簡易な方法で可能となり、それぞれの演算手
段の変換手段に対するデータ入力制御が演算処理の遅れ
が低減される。
制御用の演算手段を設けずに複数の演算手段からの変換
手段制御を簡易な方法で可能となり、それぞれの演算手
段の変換手段に対するデータ入力制御が演算処理の遅れ
が低減される。
【図１】本発明の第１実施例に係るＡ／Ｄ変換制御通信
装置の全体構成図である。
装置の全体構成図である。
【図２】本発明の第１実施例に係る制御信号合成回路内
の回路図である。
の回路図である。
【図３】本発明の作動を示すフローチャートである。
【図４】本発明の作動を示すタイムチャートである。
【図５】本発明の第２実施例に係る全体構成図である。
【図６】本発明の第２実施例に係る制御信号合成回路内
の回路図である。
の回路図である。
【図７】本発明の第３実施例に係る全体構成図である。
【図８】従来例を表した図である。
１Ａ、１Ｂ ＣＰＵ １１、１２、１３、１４、１５ 通信線 ２ 制御信号合成回路 ２１、２２ 単一信号線 ２３ 通信線 ３ Ａ／Ｄ変換器 ４ エンジン制御ＥＣＵ ４１ 左空気量センサ ４２ 水温センサ ４３ 右空気量センサ ５１ 左バンクインジェクタ ５２ 右バンクインジェクタ
Claims (8)
- 【請求項１】 外部から入力されたデータを所定の形に
変換する変換手段と、 該変換手段により変換されたデータに基づき所定の演算
を行う複数の演算手段とを備える電子制御装置におい
て、 前記複数の演算手段はそれぞれ前記変換装置からのデー
タの入力を要求する信号として第１の信号を出力するも
のとし、 該第１の信号を入力して、これを合成して前記変換手段
に出力するとともに、前記第１の信号に基づいて、前記
複数の演算手段が第１の信号を出力するか否かを判断す
るための第２の信号を、前記複数の演算手段に出力する
第１の信号合成手段を備え、 前記変換手段は前記合成された第１の信号に基づいて、
変換したデータを前記複数の演算手段に出力するととも
に、 前記複数の演算手段は前記第２信号に応じた時間だけ前
記第１の信号の出力を中止する電子制御装置。 - 【請求項２】 前記複数の演算手段は、前記第１の信号
を出力してから前記複数の演算手段それぞれに固有の所
定時間だけ前記変換手段により変換されたデータを入力
する請求項１に記載の電子制御装置。 - 【請求項３】 外部から入力されたデータを所定の形に
変換する変換手段と、 該変換手段により変換されたデータに基づき所定の演算
を行う２つの演算手段とを備える電子制御装置におい
て、 前記２つの演算手段はそれぞれ前記変換装置からのデー
タの入力を要求する信号として第１の信号を出力するも
のとし、 該第１の信号を入力した際、これを合成して前記変換手
段に出力するとともに、前記第１の信号に基づいて前記
２つの演算手段が第１の信号を出力するか否かを判断す
るための、それぞれに応じた異なるレベルの第２の信号
を、前記２つの演算手段に出力する第１の信号合成手段
を備え、 前記変換手段は前記合成された第１の信号を受けて、変
換したデータを前記２つの演算手段に出力するととも
に、 前記２つの演算手段は前記第２の信号のレベルに応じた
時間だけ前記第１の信号の出力を中止する電子制御装
置。 - 【請求項４】 前記２つの演算手段が第１の信号の出力
を中止する時間は、前記第２の信号のレベルが所定の第
１のレベルの場合、 前記２つの演算手段のうち第１の演算手段は、もう一方
の第２の演算手段が第１の信号を出力してから前記変換
手段により変換されたデータを受け取るまでの時間より
長い第２の所定時間であり、 前記第２の演算手段は、第２の演算手段が第１の信号を
出力してから前記変換手段により変換されたデータを受
け取るまでの時間より長い第２の所定時間と、第１の演
算手段が第１の信号を出力してから前記変換手段により
変換されたデータを受け取るまでの時間より長い第３の
所定時間とを合わせた時間である請求項３に記載の電子
制御装置。 - 【請求項５】 前記２つの演算手段が第１の信号の出力
を中止する時間は、前記第２の信号のレベルが前記第１
のレベルと異なる所定の第２のレベルの場合、 前記２つの演算手段のうち第２の演算手段は、もう一方
の第１の演算手段が第１の信号を出力してから前記変換
手段により変換されたデータを受け取るまでの時間より
長い第３の所定時間であり、 前記第１の演算手段は、第１の演算手段が第１の信号を
出力してから前記変換手段により変換されたデータを受
け取るまでの時間より長い第３の所定時間と、第２の演
算手段が第１の信号を出力してから前記変換手段により
変換されたデータを受け取るまでの時間より長い第２の
所定時間とを合わせた時間である請求項４に記載の電子
制御装置。 - 【請求項６】 前記２つの演算手段は前記第１の信号を
出力してからそれぞれの演算手段に固有の第１の所定時
間だけ前記変換手段により変換されたデータを入力する
請求項３ないし５記載の電子制御装置。 - 【請求項７】 前記第１の信号合成手段は前記複数の演
算手段から出力されるクロックを合成して前記変換手段
に出力し、 前記変換手段は変換したデータを前記合成されたクロッ
クに基づいて前記複数の演算手段に出力する請求項１な
いし６記載の電子制御装置。 - 【請求項８】 前記第２の所定時間および第３の所定時
間は同一である請求項３ないし７記載の電子制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322103A JPH08182056A (ja) | 1994-12-26 | 1994-12-26 | 電子制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322103A JPH08182056A (ja) | 1994-12-26 | 1994-12-26 | 電子制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08182056A true JPH08182056A (ja) | 1996-07-12 |
Family
ID=18139954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6322103A Withdrawn JPH08182056A (ja) | 1994-12-26 | 1994-12-26 | 電子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08182056A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017319A (ja) * | 2001-06-29 | 2003-01-17 | Denso Corp | 誘導性負荷の電流制御装置 |
| JP2018096273A (ja) * | 2016-12-13 | 2018-06-21 | 株式会社デンソー | 電子制御装置 |
| JP2021015613A (ja) * | 2016-12-13 | 2021-02-12 | 株式会社デンソー | 電子制御装置 |
-
1994
- 1994-12-26 JP JP6322103A patent/JPH08182056A/ja not_active Withdrawn
Cited By (4)
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