JPH05268210A - シリアル通信装置 - Google Patents
シリアル通信装置Info
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- JPH05268210A JPH05268210A JP4062892A JP6289292A JPH05268210A JP H05268210 A JPH05268210 A JP H05268210A JP 4062892 A JP4062892 A JP 4062892A JP 6289292 A JP6289292 A JP 6289292A JP H05268210 A JPH05268210 A JP H05268210A
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- serial communication
- communication device
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Abstract
(57)【要約】
【目的】 回路構成を縮小させると同時に、カウンタ回
路の数を減少させる事により、同期作動の正確性を向上
させ、それによって信頼性を向上しえるシリアル通信装
置を提供する。 【構成】 同期フラグを用いる通信モードを有するシリ
アル通信装置１で有って、少なくともデータ入力手段Ｄ
IN、、入力されるパラレルデータをシリアルデータに変
換するパラレル／シリアル変換部２、ＣＲＣ演算部３、
フラグ生成部５、制御部７、及び送信出力部ＤOUT から
構成されているシリアル通信装置に於いて、シリアル送
受信用の同期信号ＤＣＬＫを受け、フラグ制御信号ＦＬ
Ｇと制御信号ＣＡＲＹとを個別に発生する一つのカウン
タ回路５が設けられているシリアル通信装置。
路の数を減少させる事により、同期作動の正確性を向上
させ、それによって信頼性を向上しえるシリアル通信装
置を提供する。 【構成】 同期フラグを用いる通信モードを有するシリ
アル通信装置１で有って、少なくともデータ入力手段Ｄ
IN、、入力されるパラレルデータをシリアルデータに変
換するパラレル／シリアル変換部２、ＣＲＣ演算部３、
フラグ生成部５、制御部７、及び送信出力部ＤOUT から
構成されているシリアル通信装置に於いて、シリアル送
受信用の同期信号ＤＣＬＫを受け、フラグ制御信号ＦＬ
Ｇと制御信号ＣＡＲＹとを個別に発生する一つのカウン
タ回路５が設けられているシリアル通信装置。
Description
【０００１】
【産業上の利用分野】本発明は、シリアル通信装置に関
するもので有り、特に詳しくは、回路規模を小さくし、
低コストで正確な同期をとることの出来るシリアル通信
装置似関するものである。
するもので有り、特に詳しくは、回路規模を小さくし、
低コストで正確な同期をとることの出来るシリアル通信
装置似関するものである。
【０００２】
【従来の技術】従来、同期フラグを用いる通信モードを
有するシリアル通信装置は、一般的に使用されており、
その基本的な構成は、図３に示されている。即ち、シリ
アル通信装置１は、例えば８ビットデータが入力される
入力部ＤIN、入力されたパラレルデータをシリアルデー
タに変換するパラレル／シリアル変換部2 、該シリアル
データにデータの誤りが有るか無いかを検出するパリテ
ィデータを演算処理して当該シリアルデータに附加する
１６ビットで構成されたＣＲＣ演算部３、該シリアルデ
ータと該ＣＲＣ演算部からの出力とを切替える操作を実
行する第１のセレクタ４、３ビットカウンタから構成さ
れたフラグ生成用の３ビットカウンタ５、該フラグ生成
用の３ビットカウンタ５と該第１のセレクタ４の出力を
受け、その何れかを選択する第２のカウンタ６、制御部
７及び制御信号を発生する３ビットカウンタ８とから構
成されている。
有するシリアル通信装置は、一般的に使用されており、
その基本的な構成は、図３に示されている。即ち、シリ
アル通信装置１は、例えば８ビットデータが入力される
入力部ＤIN、入力されたパラレルデータをシリアルデー
タに変換するパラレル／シリアル変換部2 、該シリアル
データにデータの誤りが有るか無いかを検出するパリテ
ィデータを演算処理して当該シリアルデータに附加する
１６ビットで構成されたＣＲＣ演算部３、該シリアルデ
ータと該ＣＲＣ演算部からの出力とを切替える操作を実
行する第１のセレクタ４、３ビットカウンタから構成さ
れたフラグ生成用の３ビットカウンタ５、該フラグ生成
用の３ビットカウンタ５と該第１のセレクタ４の出力を
受け、その何れかを選択する第２のカウンタ６、制御部
７及び制御信号を発生する３ビットカウンタ８とから構
成されている。
【０００３】係るシリアル通信装置１の動作の概略を図
４の制御信号波形図を参照しながら説明すると、該シリ
アル通信装置に於いては、基本駆動信号である制御クロ
ック信号ＤＣＬＫに同期して該３ビットカウンタ８から
８クロック毎に制御信号Ｃａ１が出力され、該制御信号
が出力され、データ要求信号バッファエンプティBUFFER
EMPTY が出力された状態に於いて、書き込み信号Ｗｒが
入力されると、ＣＰＵのメモリ例えばＲＯＭ等、或いは
適宜のバッファからパラレルデータが、該パラレル／シ
リアル変換部２に取り込まれ、該パラレル／シリアル変
換部２内に設けられた８ビットバッファ９と８ビットシ
フトレジスタ１０によってシリアルデータに変換され
る。
４の制御信号波形図を参照しながら説明すると、該シリ
アル通信装置に於いては、基本駆動信号である制御クロ
ック信号ＤＣＬＫに同期して該３ビットカウンタ８から
８クロック毎に制御信号Ｃａ１が出力され、該制御信号
が出力され、データ要求信号バッファエンプティBUFFER
EMPTY が出力された状態に於いて、書き込み信号Ｗｒが
入力されると、ＣＰＵのメモリ例えばＲＯＭ等、或いは
適宜のバッファからパラレルデータが、該パラレル／シ
リアル変換部２に取り込まれ、該パラレル／シリアル変
換部２内に設けられた８ビットバッファ９と８ビットシ
フトレジスタ１０によってシリアルデータに変換され
る。
【０００４】該パラレルデータのシリアルデータへの変
換操作は、次の制御信号Ｃａ２に同期して実行される。
該シリアルデータは、直接第１のセレクタ４に送られる
と同時に該ＣＲＣ演算部３に送られパリティチェック信
号を附加したＣＲＣ信号を該第１のセレクタ４に送る。
換操作は、次の制御信号Ｃａ２に同期して実行される。
該シリアルデータは、直接第１のセレクタ４に送られる
と同時に該ＣＲＣ演算部３に送られパリティチェック信
号を附加したＣＲＣ信号を該第１のセレクタ４に送る。
【０００５】その際、切替え信号Ｓ１により制御信号Ｃ
ａ２で該第１のセレクタ３でシリアルデータを選択し、
該制御信号Ｃａ３で該ＣＲＣ信号を選択する様にして制
御する事によって、該第２のセレクタ６には該データ部
の後ろにＣＲＣ信号部が附加されたシリアルデータ２が
出力される事になる。一方、該フラグ生成用の３ビット
カウンタ５は、該３ビットカウンタ８から出力される制
御信号に同期してフラグ生成信号を出力しており、従っ
て、該第２のセレクタ６に第２の切替え信号Ｓ２を入力
すると、該シリアル通信装置の出力Ｄ OUT から出力され
る送信フレームはデータ部とＣＲＣ部の両側にフラグが
存在するフレーム構成をとる事になる。
ａ２で該第１のセレクタ３でシリアルデータを選択し、
該制御信号Ｃａ３で該ＣＲＣ信号を選択する様にして制
御する事によって、該第２のセレクタ６には該データ部
の後ろにＣＲＣ信号部が附加されたシリアルデータ２が
出力される事になる。一方、該フラグ生成用の３ビット
カウンタ５は、該３ビットカウンタ８から出力される制
御信号に同期してフラグ生成信号を出力しており、従っ
て、該第２のセレクタ６に第２の切替え信号Ｓ２を入力
すると、該シリアル通信装置の出力Ｄ OUT から出力され
る送信フレームはデータ部とＣＲＣ部の両側にフラグが
存在するフレーム構成をとる事になる。
【０００６】係る従来のシリアル通信装置に於いては、
カウンタ回路やシフトレジスタ回路等を多量に使用して
いるので、回路構成そのものは単純であるにも係わらず
回路のサイズが大きくならざるを得ず、ダウンサイジン
グ化の障害になっていた。又、多くのカウンタ回路やシ
フトレジスタ回路等を用いて構成されたシステムに於い
ては、同期が正確に取りえない場合があり、演算処理の
正確さに欠けると言う問題も有った。
カウンタ回路やシフトレジスタ回路等を多量に使用して
いるので、回路構成そのものは単純であるにも係わらず
回路のサイズが大きくならざるを得ず、ダウンサイジン
グ化の障害になっていた。又、多くのカウンタ回路やシ
フトレジスタ回路等を用いて構成されたシステムに於い
ては、同期が正確に取りえない場合があり、演算処理の
正確さに欠けると言う問題も有った。
【０００７】
【発明が解決しようとする課題】本発明の目的は、係る
従来技術に於ける問題を解決し、シリアル通信装置にお
ける回路構成を縮小させると同時に、カウンタ回路の数
を減少させる事により、同期作動の正確性を向上させ、
それによって信頼性を向上しえるシリアル通信装置を提
供するものである。
従来技術に於ける問題を解決し、シリアル通信装置にお
ける回路構成を縮小させると同時に、カウンタ回路の数
を減少させる事により、同期作動の正確性を向上させ、
それによって信頼性を向上しえるシリアル通信装置を提
供するものである。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、同期フラグを用いる通信モード
を有するシリアル通信装置で有って、少なくともデータ
入力手段、入力されるパラレルデータをシリアルデータ
に変換するパラレル／シリアル変換部、ＣＲＣ演算部、
フラグ生成部、制御部及び送信出力部ＤOUT から構成さ
れているシリアル通信装置に於いて、シリアル送受信用
の同期信号を受け、フラグ制御信号と制御信号とを個別
に発生する一つのカウンタ回路が設けられているシリア
ル通信装置である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、同期フラグを用いる通信モード
を有するシリアル通信装置で有って、少なくともデータ
入力手段、入力されるパラレルデータをシリアルデータ
に変換するパラレル／シリアル変換部、ＣＲＣ演算部、
フラグ生成部、制御部及び送信出力部ＤOUT から構成さ
れているシリアル通信装置に於いて、シリアル送受信用
の同期信号を受け、フラグ制御信号と制御信号とを個別
に発生する一つのカウンタ回路が設けられているシリア
ル通信装置である。
【０００９】
【作用】本発明に於いては、上記の様に従来のシリアル
通信装置に存在していた制御信号発生用の３ビットカウ
ンタ回路８とフラグ生成用の３ビットカウンタ回路５と
を共用する様に構成し、その一方のカウンタ回路を省略
することが出来たので、その分回路の面積を縮小する事
が出来る様になり、更にカウンタ回路の数が減った事か
ら、基本クロック信号に対する同期が正確にとれるの
で、演算処理、選択処理等の操作が正確に実行出来るの
で、通信データに於けるエラーを少なくする事が出来
る。
通信装置に存在していた制御信号発生用の３ビットカウ
ンタ回路８とフラグ生成用の３ビットカウンタ回路５と
を共用する様に構成し、その一方のカウンタ回路を省略
することが出来たので、その分回路の面積を縮小する事
が出来る様になり、更にカウンタ回路の数が減った事か
ら、基本クロック信号に対する同期が正確にとれるの
で、演算処理、選択処理等の操作が正確に実行出来るの
で、通信データに於けるエラーを少なくする事が出来
る。
【００１０】
【実施例】以下に、本発明に係るシリアル通信装置の具
体例を図面を参照しながら詳細に説明する。図１は、本
発明に係るシリアル通信装置の構成の一例を説明するブ
ロックダイアグラムであり、図１に於いて、同期フラグ
を用いる通信モードを有するシリアル通信装置１で有っ
て、少なくともデータ入力手段ＤIN、、入力されるパラ
レルデータをシリアルデータに変換するパラレル／シリ
アル変換部２、ＣＲＣ演算部３、フラグ生成部５、制御
部７、及び送信出力部ＤOUT から構成されているシリア
ル通信装置に於いて、シリアル送受信用の同期信号ＤＣ
ＬＫを受け、フラグ制御信号ＦＬＧと制御信号ＣＡＲＹ
とを個別に発生する一つのカウンタ回路５が設けられて
いるシリアル通信装置が示されている。
体例を図面を参照しながら詳細に説明する。図１は、本
発明に係るシリアル通信装置の構成の一例を説明するブ
ロックダイアグラムであり、図１に於いて、同期フラグ
を用いる通信モードを有するシリアル通信装置１で有っ
て、少なくともデータ入力手段ＤIN、、入力されるパラ
レルデータをシリアルデータに変換するパラレル／シリ
アル変換部２、ＣＲＣ演算部３、フラグ生成部５、制御
部７、及び送信出力部ＤOUT から構成されているシリア
ル通信装置に於いて、シリアル送受信用の同期信号ＤＣ
ＬＫを受け、フラグ制御信号ＦＬＧと制御信号ＣＡＲＹ
とを個別に発生する一つのカウンタ回路５が設けられて
いるシリアル通信装置が示されている。
【００１１】尚、本発明に係る該パラレル／シリアル変
換部２内には、図３に於けるパラレル／シリアル変換部
２と同様に、８ビットバッファ９と８ビットシフトレジ
スタ１０が設けられており、それらの回路を介して、入
力されたパラレルデータはシリアルデータに変換され
る。上記に於ける各手段で図４に示される従来のシリア
ル通信装置に使用されている各手段の同一のものには図
４と同一の符号が付されているので、ここでは、それら
の機能に付いての説明を省略する。
換部２内には、図３に於けるパラレル／シリアル変換部
２と同様に、８ビットバッファ９と８ビットシフトレジ
スタ１０が設けられており、それらの回路を介して、入
力されたパラレルデータはシリアルデータに変換され
る。上記に於ける各手段で図４に示される従来のシリア
ル通信装置に使用されている各手段の同一のものには図
４と同一の符号が付されているので、ここでは、それら
の機能に付いての説明を省略する。
【００１２】本発明に係るシリアル通信装置に於いて特
徴的な事項は、上記した様に、従来のシリアル通信装置
に存在していた制御信号発生用の３ビットカウンタ回路
８とフラグ生成用の３ビットカウンタ回路５とを共用す
る様に構成し、その一方のカウンタ回路を省略するもの
であり、従って、図３の従来に於けるシリアル通信装置
に使用されていた該カウンタ回路８は、本発明に於いて
は、該フラグ生成部５に一体的に設けられているもので
ある。
徴的な事項は、上記した様に、従来のシリアル通信装置
に存在していた制御信号発生用の３ビットカウンタ回路
８とフラグ生成用の３ビットカウンタ回路５とを共用す
る様に構成し、その一方のカウンタ回路を省略するもの
であり、従って、図３の従来に於けるシリアル通信装置
に使用されていた該カウンタ回路８は、本発明に於いて
は、該フラグ生成部５に一体的に設けられているもので
ある。
【００１３】つまり、本発明に於ける一具体例に於いて
は、従来のシリアル通信装置に使用されていた制御信号
発生用の３ビットカウンタ回路８を、該フラグ生成用３
ビットカウンタ回路５内部に取り込んだものであり、そ
の構成例を図２に示す。即ち、本発明に於けるシリアル
通信装置に使用されるフラグ生成部５は３ビットカウン
タ１１、フラグ生成用デコーダ１２及び制御信号生成用
デコーダ１３とが設けられているものである。
は、従来のシリアル通信装置に使用されていた制御信号
発生用の３ビットカウンタ回路８を、該フラグ生成用３
ビットカウンタ回路５内部に取り込んだものであり、そ
の構成例を図２に示す。即ち、本発明に於けるシリアル
通信装置に使用されるフラグ生成部５は３ビットカウン
タ１１、フラグ生成用デコーダ１２及び制御信号生成用
デコーダ１３とが設けられているものである。
【００１４】又、本発明に於ける該フラグ生成部５の作
動に付いて説明すると、図２は、本発明似掛かるシリア
ル通信装置をＨＤＬＣの通信回路に適用した場合の例を
示すものであり、該ＨＤＬＣ通信システムに於いては通
常フラグの信号は、第１番目のビットが“０”であり、
その後、連続して第２番目から第７番目迄の６個のビッ
トが“１”となり、第８番目のビットが“０”となる様
に規定されている。
動に付いて説明すると、図２は、本発明似掛かるシリア
ル通信装置をＨＤＬＣの通信回路に適用した場合の例を
示すものであり、該ＨＤＬＣ通信システムに於いては通
常フラグの信号は、第１番目のビットが“０”であり、
その後、連続して第２番目から第７番目迄の６個のビッ
トが“１”となり、第８番目のビットが“０”となる様
に規定されている。
【００１５】そこで、本発明に於いては、該フラグ用デ
コーダ１２から出力される該ＨＤＬＣフラグにおける
“Ｌ”レベルのタイミングに合わせて、該制御信号生成
用デコーダ１３から、制御信号ＣＡＲＹ、即ち“Ｈ”レ
ベルの信号を出力させるものであり、それによって１バ
イトのデータの通信が終了する事を示す信号とするもの
である。
コーダ１２から出力される該ＨＤＬＣフラグにおける
“Ｌ”レベルのタイミングに合わせて、該制御信号生成
用デコーダ１３から、制御信号ＣＡＲＹ、即ち“Ｈ”レ
ベルの信号を出力させるものであり、それによって１バ
イトのデータの通信が終了する事を示す信号とするもの
である。
【００１６】本発明に於いては、上記した様に、該フラ
グ信号における“Ｌ”レベルのタイミングに合わせて、
該制御信号ＣＡＲＹを出力させるものであるから、該制
御信号の“Ｈ”レベル信号は、簡単に判別する事が出来
る。従って、本発明の上記具体例に於いける該フラグ生
成部に設けられた制御信号生成用デコーダ１３は、該フ
ラグ用デコーダ１２から出力される該ＨＤＬＣフラグに
おける“Ｈ”レベルの最終ビットに同期して制御信号Ｃ
ＡＲＹが出力される様に構成されている事が好ましい。
グ信号における“Ｌ”レベルのタイミングに合わせて、
該制御信号ＣＡＲＹを出力させるものであるから、該制
御信号の“Ｈ”レベル信号は、簡単に判別する事が出来
る。従って、本発明の上記具体例に於いける該フラグ生
成部に設けられた制御信号生成用デコーダ１３は、該フ
ラグ用デコーダ１２から出力される該ＨＤＬＣフラグに
おける“Ｈ”レベルの最終ビットに同期して制御信号Ｃ
ＡＲＹが出力される様に構成されている事が好ましい。
【００１７】係る構成により、本発明に於けるシリアル
通信装置では、当該フラグ信号を出力する必要のない時
でも、常時フラグ生成部を動作させておく事が出来、従
来のシリアル通信装置に用いられていた制御信号発生用
の３ビットカウンタ回路８を省略したにも係わらず、従
来のシリアル通信装置に於けると同様の制御信号ＣＡＲ
Ｙを取り出す事が可能となる。
通信装置では、当該フラグ信号を出力する必要のない時
でも、常時フラグ生成部を動作させておく事が出来、従
来のシリアル通信装置に用いられていた制御信号発生用
の３ビットカウンタ回路８を省略したにも係わらず、従
来のシリアル通信装置に於けると同様の制御信号ＣＡＲ
Ｙを取り出す事が可能となる。
【００１８】又、該フラグを使用しないモードの送信に
於いても、該セレクタの制御信号Ｓ１又はＳ２に相当す
る信号を該フラグが出ない様に制御する事によって、該
フラグ生成部５が動作している場合でも、他の動作を実
行する事が可能となる。
於いても、該セレクタの制御信号Ｓ１又はＳ２に相当す
る信号を該フラグが出ない様に制御する事によって、該
フラグ生成部５が動作している場合でも、他の動作を実
行する事が可能となる。
【００１９】
【発明の効果】本発明は、上記した様な構成を採用して
いるので、シリアル通信装置における回路構成を縮小さ
せると同時に、カウンタ回路の数を減少させる事によ
り、同期作動の正確性を向上させ、それによって信頼性
を向上しえるシリアル通信装置を得る事が出来る。
いるので、シリアル通信装置における回路構成を縮小さ
せると同時に、カウンタ回路の数を減少させる事によ
り、同期作動の正確性を向上させ、それによって信頼性
を向上しえるシリアル通信装置を得る事が出来る。
【図１】図１は、本発明に係るシリアル通信装置の構成
例を示すブロックダイアグラムである。
例を示すブロックダイアグラムである。
【図２】図２は、本発明に係るシリアル通信装置に於け
るフラグ生成部の構成とその作動を説明する図である。
るフラグ生成部の構成とその作動を説明する図である。
【図３】図３は、従来のシリアル通信装置の構成例を説
明するブロックダイアグラムである。
明するブロックダイアグラムである。
【図４】図４は、従来のシリアル通信装置に於ける動作
を説明する為の波形図である。
を説明する為の波形図である。
１…シリアル通信装置 ２…パラレル／シリアル変換部 ３…ＣＲＣ演算部 ４…第１のセレクタ ５…フラグ生成部 ６…第２のセレクタ ７…制御手段 ８…制御信号発生用カウンタ回路 ９…８ビットカウンタ回路 １０…８ビットシフトレジスタ １１…３ビットカウンタ回路 １２…フラグ用デコーダ １３…制御用信号生成デコーダ
Claims (4)
- 【請求項１】 同期フラグを用いる通信モードを有する
シリアル通信装置で有って、少なくともデータ入力手
段、入力されるパラレルデータをシリアルデータに変換
するパラレル／シリアル変換部、ＣＲＣ演算部、フラグ
生成部、制御部及び送信出力部ＤOUT から構成されてい
るシリアル通信装置に於いて、シリアル送受信用の同期
信号を受け、フラグ信号と制御信号とを個別に発生する
一つのカウンタ回路が設けられている事を特徴とするシ
リアル通信装置。 - 【請求項２】 該カウンタ回路は、該フラグ生成部に一
体的に設けられている事を特徴とする請求項１記載のシ
リアル通信装置。 - 【請求項３】 該フラグ生成部に、３ビットカウンタ、
フラグ生成用デコーダ及び制御信号生成用デコーダとが
設けられている事を特徴とする請求項２記載のシリアル
通信装置。 - 【請求項４】 該制御信号生成用デコーダは、該フラグ
生成用デコーダから発生されるフラグ用制御信号の
“Ｌ”レベルの期間を利用して該制御信号に於ける
“Ｈ”レベルの信号を発生させる様に制御されている事
を特徴とする請求項３記載のシリアル通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062892A JPH05268210A (ja) | 1992-03-19 | 1992-03-19 | シリアル通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062892A JPH05268210A (ja) | 1992-03-19 | 1992-03-19 | シリアル通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268210A true JPH05268210A (ja) | 1993-10-15 |
Family
ID=13213357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062892A Withdrawn JPH05268210A (ja) | 1992-03-19 | 1992-03-19 | シリアル通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268210A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985344A (en) * | 1997-09-02 | 1999-11-16 | The Ricex Company | Process for obtaining micronutrient enriched rice bran oil |
-
1992
- 1992-03-19 JP JP4062892A patent/JPH05268210A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985344A (en) * | 1997-09-02 | 1999-11-16 | The Ricex Company | Process for obtaining micronutrient enriched rice bran oil |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |