JPS6120198A - Ｓ／ｄ変換器の信頼性確保方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はシンクロ電機データをデジタル電機データに変
換するｓ　／　Ｄ変換器の信頼性を確保する方式に関す
るものである。

〔発明の背景〕

従来のＳ／Ｄ変換器はシンクロ電機データ伝送系より得
られるシンクロ電機データをデジタ。

ルデータに変換し、そのデータを電子計算機の様な制御
装置に伝達する機能を持ワているが、伝達したデータの
信頼性を保障する手段は持っていない。このためこのよ
うな装置を船舶等、外来ノイズの多い環境で使用する場
合、外来ノイズの影響により異常なデータが電子計算機
等に伝達されることがしばしば生じる。そしてこのこと
がシステム全体の機能に重大な障害を与えることがある
。この不都合を避けるため電子計算機側でＳ／Ｄ変換器
からのデータを短い時間々隔をおいて二度取り込みその
二つのデータの差を調べてそれが異常である場合はその
データを棄却するなどのデータの合理性をチェックする
ソフト処理を行なっている。このためソフトウェアの負
担が増加し、さらに本来一度ですむところの入力処理を
二度行なうため、システム全体の応答性にも悪影響を与
えている。

〔発明の目的〕

本発明は、Ｅｌ／Ｄ変換器の出力情報に基本的情報であ
る変換値の他にその変換値の変化率を示す情報を付加し
、この情報により電子計算機側におけるデータの合理性
判定を容易にし、これにより電子計算機のソフトウェア
的および入出力処理的負担を軽減し、もってシステム全
体の能率向上もしくは原価低減を図ることを目的とする
ものである。

〔発明の概要〕

シンクロ電機データをデジタルデータに変換するＳ　／
　Ｄ変換器において、従来の変換処理論理に対して変換
値の変化率も同時に算出する論理を追加する。そしてこ
の二つのデータを一つのデータに合成し、これをＳ　／
　Ｄ変換器の出力とする。このデータを受取った電子計
算機側ではこのデータをデフードすることにより・容易
にデータの合理性を判定できる。

〔発明の実施例〕

以下本発明の一実施例を第１図、第２図および第３図を
用いて詳細に説明する。

第１図においてＳ／Ｄ変換回路１にはシンクロ電機デー
タｄｏが入力されデジタルデータｄＩが出力される。デ
ジタルデータｄ１はｓ　／　Ｄ変換回路固有の変換周期
にしたがって第２図に示すように時々刻々のシンクロ電
機データｄｏの値に応じた値αＯ１α１１・・・・・・
α９となる。一方クロック４は周期τ０のタイミングパ
ルスｐｏを発生しレジスタ。

７に入力される。またこのタイミングパルスＰａは遅延
回路５，６でそれぞれτ１．τ２だけ遅延したタイミン
グパルスＰｌ　＊　Ｐ２に変換されレジスタ２および３
に入力される。第２図のタイムチャートかられかるよう
にレジスタ７に入力されたデータｄ１はｐｏのタイミン
グでレジスタ７にセットされるのでｄｓの値は時刻ｔｏ
においてαＯとなる。

一方レジスタ２に入力されたデータｄ１はＰｌのタイミ
ングでレジスタ２にセットされるのでｄ２の値は時刻ｔ
１においてα５となる。なおデータｄ２およびｃＬｓは
第３図９．１０に示すように１２ビツトのデータである
。演算回路（ＡＬＵ）８はデータｄ２およびｄ！を入力
としてデータｄ２とデータｄａの差の絶対値にある比例
定数４を乗じた値つまり・　５　・ ｄ４ｍ　Ｊ　（ｒｈ−ｄｓ　）であるようなデータｄ４
を出力する。ｄ４の値は第２図のタイムチャートかられ
かるようにＰ２のタイミングの時刻ｔ２においてはＡ　
（ａｓ−αｏ　）　１１１１１５ｇである。このデータ
は第３図１１で示すように４ビツトのデータである。

なおＳ、の値が４ピツトで表わし得る最大値つまり１５
を起える場合はその最大値１５がセットされる。このよ
うにしてレジスタ３にデータｄ２およびｄ４が入力され
、この二つのデータはＰ２のタイミングの時刻ｔ２にお
いて合成されレジスタ３にセットされる。この合成は第
３図１２に示すように第１５ビツトから第４ビツトまで
の１２ビツト分はｄ２のデータα器が、第３ビツトから
第Ｄビットまでの４ビツト分はｄ４のデータＳ！がセッ
トされるように行なわれる。このようにしてデータｄ５
はクロック４の周期で更新されその内容としてはシンク
ロデータの変換値αｉおよびその変化率ｓｉを含んでい
ることになる。

以上を総括して説明すると次の様になる。第１図の回路
はシンクロ電機データｔｉｎを入力とし・　４　・ てデジタルデータｄＩ＋を出力する。デジタルデータｄ
ｌｌの更新はりｐツク４の周期τ０で行なわれる。

デジタルデータｄ８の上位１２ビツトはシンクロ電機デ
ータｄＯの値に対応した変換値αｉであり、下位４ビツ
トはその時の上位１２ビツトの値と１周期（τ０）前の
上位１２ビツトの値αｉ−＋との差の絶対値に比例定数
４を乗じた値Ｂｉ＝４（α１−Ｇｉ−＋）である＠つま
り変換値の変化率を示している。。

このデータｄ５が電子計算機のような制御装置に入力さ
れると制御装置側では変換値と同時にその変化率もただ
ちに知り得る。

通常、電子計算機の様な制御装置に外部から数値データ
が入力された場合そのデータの合理性判定を行なりて不
合理なデータは排除するような処理が行なわれている。

この処理は船舶搭載用システムのように外部ノイズの多
い環境で使われるものに対して特に重要である。例えば
船舶塔載システムにおいて時々刻々の自船位置を算出す
る処理においては、あらかじめ定められた一定の周期（
例えば１００ｗ）で船の針路および速力のデータが入力
される。このうち針路に着目して考えると、このデータ
はジャイロからシンクロ電機データの形で処理システム
に伝達され、まずシンクロ／デジタル変換が行なわれた
後電子計算機のような制御装置に入力される。この間に
外来ノイズ等の影響を受けて瞬間的にでも異常なデータ
が入力されると処理結果は当然異常となる。これを避け
るため入力された針路データはまずデータの合理性を判
定し異常なデータは排除する。この合理性判定の基準と
してデータの変化率が有効である。例えば実船において
は針路の変化は最大でも１０度／秒程度であり、この値
よりも大きな変化率を持ったデータは異常であると判定
される。これを本実施例に適用する場合は、クロックの
周期として、１Ｑｍ、ｒ、演算回路（ＡＬＵ）の比例定
数４としては１を選ぶのが適当であろう。こうするとレ
ジスタ３の下位４ビツトが最大値を示した時、自船針路
変化率は約１４０度／秒以上であることを示している。

電子計算機のような制御装置側では、このデータを調べ
ることによりただちに入力データの合理性が判定でき異
常データを排除することができる。

〔発明の効果〕

本発明によればシンクロ電機データ伝送系より得られる
シンクロ電機データの合理性判定が容易にできる。この
ためソフトウェア処理に大きな負担をかけることなく、
シンクロ電機デｉり入力処理における入力データの信頼
性確保が可能となる。

【図面の簡単な説明】

第１図は本発明の動作原理を説明するための回路図、第
２図は同じくタイムチャート図、第６図はデジタルデー
タの構成を示す説明図である。 １・・・Ｓ／Ｄ変換回路、 第１図 第２　図

Claims (1)

【特許請求の範囲】
1. １、電子計算機の様な制御装置にシンクロ電機データを
   伝達する際、そのシンクロ電機データをデジタルデータ
   に変換するために用いるＳ／Ｄ変換器において、Ｓ／Ｄ
   変換器の出力情報として変換値の他に変換値の変化率を
   表わす情報を付加し、電子計算機の様な制御装置側では
   この変化率情報を参照してそのデータの合理性を調べ、
   これによりデータ伝達の信頼性確保処理を合理的に行な
   うことを特徴としたＳ／Ｄ変換器の信頼性確保方式。