JP2002505497A - 集積回路における性能パラメータを指定する回路および方法 - Google Patents

集積回路における性能パラメータを指定する回路および方法

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Abstract

(57)【要約】 集積回路における性能パラメータを記録する方法および回路である。速度グレードレジスタは、製造者によって、集積回路の速度能力の指標を用いてプログラムされる。集積回路はまた、集積回路の動作を同期化するために使用されるクロック信号の周波数の指標を用いてユーザによってプログラムされるクロック速度レジスタを含む。これらの速度グレードおよびクロック速度の指標を用いて、性能データレジスタから１組の性能データを選択し、これにより示される速度グレードとクロック速度とで集積回路の性能の指標を提供する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、集積回路に関し、より詳細には、集積回路の性能パラメータの各組
を記録するための回路および方法に関する。
【０００２】 （発明の背景） 集積回路は一般的に、多様な分野において用いられる。例えば、集積回路ダイ
ナミックランダムアクセスメモリ（「ＤＲＡＭ」）は一般的に、コンピュータシ
ステムおよびその他のデバイスにおいて用いられる。ＤＲＡＭのような、他の構
成要素とのインターフェースを有する集積回路は、集積回路を最大性能で動作さ
せようとする場合は特に、複雑なタスクとなり得る。集積回路の製造業者は、集
積回路を用いた電子的システムの設計において助力となるように、集積回路の性
能パラメータを指定するデータブックまたはデータシートを公表している。例え
ば、ＤＲＡＭについてのデータシートは、アクセス時間、すなわち、アドレスが
デバイスに与えられた後、有効データがデータバスに現れるまでに必要な時間と
、アドレス保持時間、すなわち、アドレスストローブ信号の後、アドレスがアド
レスバス上に現れなければならない時間と、他の多くのタイミングパラメータと
を指定し得る。タイミングパラメータは概して、例えばマイクロ秒またはナノ秒
などの時間または時間の範囲として指定されるが、クロックサイクルの数でも指
定され得る。例えば、メモリ素子の読み取り待ち時間は、メモリ素子をアドレッ
シングすることと、データバス上のアドレッシングされた場所からのデータのア
ベイラビリティとの間のクロックサイクル数として指定され得る。
【０００３】 タイミングおよび他の性能パラメータを指定するとき、製造業者は通常、保守
的なアプローチを用いる。より具体的には、集積回路の実際の性能能力は概して
、プロセス変化などの様々な理由のため、有意な範囲に亘って異なる。集積回路
についての性能パラメータは一般的に、所定の性能能力の範囲に収まるように、
実質的に全ての集積回路にとって充分に保守的な値で指定される。しかし、殆ど
の集積回路は実際には、有意により高いレベルで働くことができる。その結果、
多くの集積回路は、たとえ実際には有意により高いレベルで働き、有意により高
い価格で販売され得るとしても、比較的低い性能のデバイスとして比較的低価格
で販売されている。
【０００４】 集積回路の性能パラメータを、より有利な様態で指定するアプローチの１つは
、製造後に集積回路を「速度グレード分け（ｓｐｅｅｄ ｇｒａｄｅ）」するこ
とである。速度グレード分けにおいて、比較的広い範囲の性能値を有する集積回
路は、テストされ、その後、テスト時のそれらの性能に従ってグループ分けされ
る。より速い速度で動作することが分かった集積回路は、より厳しい時間パラメ
ータで指定され、より遅い速度でのみ動作する能力がある集積回路は、より厳し
くないパラメータで指定される。この速度グレード分けのアプローチを用いるこ
とによって、同じ処理で製造された同じ集積回路が、異なる性能仕様を有するこ
とになる。しかし、全ての集積回路がその実際の性能にふさわしい価格で販売さ
れ得る。
【０００５】 速度グレード分けは、集積回路がその最も高い潜在能力で用いられることを可
能にするが、それにも関わらず、このアプローチを用いることによって起こる問
題点がある。第一に、ユーザまたはシステム設計者にとって、任意の特定の集積
回路と関連付けられた性能パラメータを決定することが困難になり得る。概して
、様々な速度グレードについての性能パラメータは、速度グレード分けされてな
い集積回路について性能パラメータが指定される様態と同じ様態で、データブッ
クにおいて指定される。集積回路の外部表面上のマーキングは、その速度グレー
ドを識別する。集積回路の性能パラメータは、その後、集積回路上にマークされ
た速度グレードに対応するデータブックで性能パラメータを調べることによって
決定される。あいにく、ユーザは、常に、最新版の利用可能なデータブックを有
するわけではない。また、集積回路上の速度グレードマーキングは、削除され得
る。このような環境においては、集積回路の性能パラメータを決定できないかも
しれない。
【０００６】 集積回路の速度グレード分けにおける他の問題は、集積回路の動作を同期させ
るために用いられるクロック信号の周波数に依存して性能パラメータが変化する
環境において、性能パラメータを指定することが困難であることから起こる。所
定の周波数のクロック信号と同期して動作する集積回路の性能パラメータを決定
するために、性能パラメータの異なる組が、それぞれのクロック周波数について
指定される。しかし、やはり、ユーザが、選択されたクロック周波数で動作する
集積回路の性能パラメータを決定するためには、データブック内の性能パラメー
タの適切な組を見いだすことが必要である。
【０００７】 従って、特に集積回路のユーザによって選択され得るクロック周波数での最適
な性能で集積回路が動作する場合、集積回路の性能データを決定する改良された
技術が必要である。
【０００８】 （発明の要旨） 本発明の１つの局面において、ある集積回路のための性能パラメータは、その
集積回路自体に記録され、その後、集積回路の動作中に読み出されるか、もしく
は用いられ得る。この集積回路は、メモリ素子等の各種の関数回路の内のいずれ
かを含み得る。この集積回路は、速度グレードレジスタを含み得るが、この速度
グレードレジスタは、集積回路の速度性能特性を指定するために集積回路をテス
トした後に、その集積回路の製造業者によってプログラム可能である。この速度
グレードレジスタに加えて、またはこれの変わりに、集積回路はクロック速度レ
ジスタを含み得る。このクロック速度レジスタは、使用中に集積回路に印加され
るクロック信号の周波数を指定するために集積回路のユーザによりプログラム可
能である。集積回路のための性能パラメータの複数組が、集積回路内の性能デー
タ記録回路に記録される。性能パラメータの１つの組が、複数の速度グレードの
それぞれ、および／またはクロック信号の複数の周波数のそれぞれに対して示さ
れる。性能データ選出回路は、記録された性能パラメータ組の内の１つを速度グ
レードレジスタのプログラミングおよび／またはクロック速度レジスタのプログ
ラミングの関数として選択する。速度グレードレジスタおよびクロック速度レジ
スタはそれぞれ、アンチヒューズ（ａｎｔｉ−ｆｕｓｅ）等の個々に導電状態を
有する複数のプログラム可能な素子を備え得る。性能データ記録回路は、性能パ
ラメータ組の内の対応する１つをそれぞれが記録するような複数の性能データレ
ジスタを望ましくは含む。このような場合、性能データ選出回路は、性能データ
レジスタの内の１つを、速度グレードレジスタのプログラミングおよび／または
クロック速度レジスタのプログラミングの関数としてイネーブルする。
【０００９】 （発明の詳細な説明） 性能パラメータを特定するための方法および回路に基づく、集積回路１０の一
実施形態を図１に示す。集積回路１０は関数回路（ｆｕｎｃｔｉｏｎａｌ ｃｉ
ｒｃｕｉｔ）１２を含み、この関数回路１２は、集積回路として従来通りに製造
された多種多様な回路のいずれかであり得る。例えば、関数回路１２は、ＤＲＡ
Ｍ、シンクロナスＤＲＡＭ、パケット型ＤＲＡＭ、スタティックランダムアクセ
スメモリ（「ＳＲＡＭ」）等のメモリ素子であり得る。関数回路は、複数の外部
からアクセス可能な入力端子１４と、複数の外部からアクセス可能な出力端子１
６とを含む。しかし、関数回路１２は、入力端子１４のみ、出力端子１６のみ、
入力端子および出力端子のいずれとしても用いられる端子、またはそれらの組み
合わせを有し得る。関数回路１２についての性能パラメータは、通常、データシ
ートまたはデータブック内に特定される。
【００１０】 本発明の１つの実施形態において、集積回路１０はまた、関数回路１２の性能
パラメータを指定するための回路２０を含む。このパラメータ指定回路２０は、
速度グレードレジスタ２２を含み、この速度グレードレジスタ２２は通常、関数
回路１２の速度グレードを指定するために製造中に製造業者によりプログラムさ
れる。より詳細には、集積回路１０の製造中に、集積回路１０がまだウエハの部
分であるときに、この関数回路１２はテストされる。このテストに基づいて、関
数回路１２の速度特性が決定される。製造業者は次に、レジスタ２２に関数回路
１２の速度グレードを示すデータをプログラムする。速度グレードレジスタ２２
は、製造業者によりプログラムされるプログラム可能な読み出し専用メモリ、ま
たは速度グレードに応じてとばされるヒューズもしくはアンチヒューズ等の各種
の従来のレジスタの一種であり得る。また、速度グレードレジスタ２２は、望ま
しくは製造中にプログラムされるが、製造後に従来の手段によってプログラムさ
れてもよい。最後に、関数回路１２のテストも、望ましくは製造中に行われるが
、製造後に行ってもよく、この場合には、速度グレードレジスタ２２が製造後に
プログラムされなければならない。
【００１１】 性能指定回路２０はまた、クロック速度レジスタ２４を含み、このクロック速
度レジスタ２４は、集積回路１０を購入したユーザによりプログラムされるよう
に適合される。クロック速度レジスタ２４は入力端子１４を介して、関数回路１
２の動作を同期させるために用いられるクロック信号の周波数の指標をプログラ
ムされる。例えば、クロック速度レジスタ２４は、クロック速度が２００メガビ
ット／秒（「ＭＢＰＳ」）、４００ＭＢＰＳ、６００ＭＢＰＳ、または８００Ｍ
ＢＰＳに対応するかどうかの指標を提供する２ビットレジスタであり得る。この
クロック速度レジスタ２４は、不揮発性方式でデータを記憶することができる幅
広い種類のデバイスの内のいずれでもあり得る。例えば、クロック速度レジスタ
２４は、プログラム可能な読み出し専用メモリ（「ＰＲＯＭ」）、フラッシュＲ
ＯＭ、またはヒューズもしくはアンチヒューズ等のプログラム可能な素子であり
得る。
【００１２】 速度グレードレジスタ２２およびクロック速度レジスタ２４は、パラメータア
クセス検出回路２６からの出力によりイネーブルされる。パラメータアクセス検
出回路２６は、集積回路１０の入力端子１４に結合される複数の入力を含む。入
力端子１４に印加され、且つパラメータアクセス検出器２６によりデコードされ
る信号の所定の組合せに応答して、パラメータアクセス検出器２６は、速度グレ
ードレジスタ２２およびクロック速度レジスタ２４をイネーブルする。パラメー
タアクセス検出器２６によるデコードのために選ばれる信号の組合せは、通常動
作中には集積回路１０に通常印加されない信号の組合せであることが望ましい。
パラメータアクセス検出器２６に用いられ得る回路は、集積回路のテストモード
等の特別な動作モードを選択するために従来的に用いられる。
【００１３】 パラメータ記録システム２０はまた、複数組の性能パラメータを記録する複数
の性能データレジスタ３０を含み、各組は、集積回路１０の速度グレードおよび
集積回路１０に適用されるクロック信号の周波数に対応する。このように、例え
ば、性能データレジスタ３０は、２００ＭＢＰＳのクロック速度で動作する３０
ナノ秒の速度グレードを有する集積回路１０に対して一組の性能パラメータ、４
００ＭＢＰＳのクロック速度で３０ナノ秒の速度グレードを有する集積回路のた
めの一組の性能パラメータ、などを記録する。性能パラメータの各組はまた、例
えば、各クロック速度が２００ＭＢＰＳ〜８００ＭＢＰＳであり４５ナノ秒の速
度を有する集積回路に対して記録される。製造者によって速度グレードレジスタ
２２にプログラムされた速度グレードおよびユーザによってクロック速度レジス
タ２４にプログラムされたクロック速度に基づいて、性能データレジスタ３０は
、その速度グレードおよびクロック速度での性能パラメータに対応するデータを
出力端子６０に印加する。次にユーザは、出力端子１６を介して性能パラメータ
を読み出して、最適な方法で関数回路１２とインターフェースをとる回路を設計
する。
【００１４】 速度グレードレジスタ２２およびクロック速度レジスタ２４の１つの実施形態
を、パラメータアクセス検出器２６とともに、図２に示す。レジスタ２２および
２４はそれぞれ、パラメータアクセス検出器２６の出力に結合された一方のプレ
ートおよびレジスタ４４および４６を介して接地された他方のプレートを有する
一対のアンチヒューズ（ａｎｔｉｆｕｓｅ）４０および４２を含む。当該分野に
おいて周知のように、アンチヒューズ４０および４２は、十分な電流をアンチヒ
ューズ４０および４２を介して流してアンチヒューズの一方のプレートを他方に
結合させることによってプログラムされる。このように、プログラムされたアン
チヒューズ４０および４２は導電性であり、他方プログラムされないアンチヒュ
ーズは、、非導電性である。このプログラミング関数を行うために使用される回
路は、従来のものであるので、簡潔さおよび明確さのために記載しなかった。速
度グレードレジスタ２２が関数回路１２の速度グレードを記録する方法は、図３
Ａのテーブルにおいて例示される。アンチヒューズ４０および４２がいずれも短
絡によってプログラムされなかった場合、２進数のＡ０およびＡ１ビットの両方
が「０」であるため、関数回路１２が３０ナノ秒の速度グレードを有することを
示す。アンチヒューズ４２だけがプログラムされた場合、速度グレードレジスタ
２２は、関数回路が３５ナノ秒の速度グレードを有することを示す。アンチヒュ
ーズ４０および４２の両方がプログラムされる場合、速度グレードレジスタ２２
から出力される２進数「１１」は、４５ナノ秒の速度グレードを示す。上記のよ
うに、速度グレードレジスタ２２およびクロック速度レジスタ２４は、図２にお
いて例示されるアンチヒューズ４０および４２に加えて、種々の不揮発性データ
記録デバイスを使用して実施され得る。
【００１５】 各アンチヒューズ４０、４２およびそのレジスタ４４、４６の間の結合点は、
各デコーダ、すなわち速度グレードデコーダ５０およびクロック速度デコーダ５
２に結合される。デコーダ５０、５２はアンチヒューズ４０、４２からそれぞれ
２進数Ａ０、Ａ１、Ａ２およびＡ３をデコードし、自身の４つの出力のうちの対
応する１つをアクティブにする。従って、例えば、２進数が「００」であれば、
デコーダ５０または５２はその最初の端子上にハイを出力する。２進数が「１１
」であれば、デコーダ５０または５２はその最後の端子上にハイを出力する。
【００１６】 クロック速度レジスタ２４内のアンチヒューズ４０、４２は、速度グレードレ
ジスタ２２と実質的に同様に動作する。２００ＭＢＰＳクロックが用いられる場
合はユーザはアンチヒューズ４０、４２のいずれもプログラミングせず、４００
ＭＢＰＳクロック速度が用いられる場合はアンチヒューズ４２のみがプログラミ
ングされるといった具合である。
【００１７】 速度グレードデコーダ５０およびクロック速度デコーダ５２の実施形態例を図
４に示す。上述のように、デコーダ５０、５２は、その入力に印加された２値信
号をデコードし、自身の出力のうちその２進数に対応する１つ上にアクティブハ
イを生成する。デコーダ５０、５２の各々は４つのＮＯＲゲート６０〜６６およ
び１対のインバータ７０、７２を有している。２値入力Ａ０およびＡ１あるいは
Ａ２およびＡ３は、ＮＯＲゲート６０〜６６に直接またはインバータ７０、７２
を介して印加されることにより、最初のＮＯＲゲート６０は２値入力を受け取っ
て「００」をデコードし、ＮＯＲゲート６２は反転されたＡ０またはＡ２ビット
を受け取って「０１」をデコードし、ＮＯＲゲート６４は反転されたＡ１または
Ａ３ビットを受け取って「１０」をデコードし、ＮＯＲゲート６６は反転された
Ａ０およびＡ１の両方またはＡ２およびＡ３の両方を受け取って「１１」をデコ
ードする。
【００１８】 性能データレジスタ３０の一実施形態を図５に示す。性能データレジスタは、
それぞれ４つのレジスタ９０〜９６を有する、４つのレジスタ組８０〜８６を有
する。各レジスタ組８０〜８６は、各速度グレードについて性能パラメータを記
録する。従って、例えばレジスタ組８２は３５ナノ秒速度グレードについて性能
パラメータを記録する。レジスタ９０、９６の各々は、速度グレード内の各クロ
ック速度について性能パラメータを記録する。従って、レジスタ組８０内におい
て、レジスタ９０はクロック速度２００ＭＢＰＳにおける３０ナノ秒速度グレー
ドについての性能パラメータを記録し、レジスタ９２はクロック速度４００ＭＢ
ＰＳにおける３０ナノ秒速度グレードについての性能パラメータを記録し、レジ
スタ９４はクロック速度６００ＭＢＰＳにおける３０ナノ秒速度グレードについ
ての性能パラメータを記録し、レジスタ９６はクロック速度８００ＭＢＰＳにお
ける３０ナノ秒速度グレードについての性能パラメータを記録する。レジスタ９
０、９６の各々は、互いに対して結合されたデータ出力および、各イネーブル入
力を有する。
【００１９】 各レジスタ組８０〜８６のレジスタ９０〜９６に対するイネーブル入力は、そ
れぞれのセレクタ回路１００〜１０６に結合される。セレクタ回路１００〜１０
６は、速度グレードデコーダ５０およびクロック速度デコーダ５２の出力と結合
される。（速度グレードデコーダ５０の出力は、参照符号１〜４で示され、クロ
ック速度デコーダ５２の出力は参照符号Ａ〜Ｄで示される）。各デコーダ回路１
００〜１０６は、４つのＮＡＮＤゲート１１０〜１１６を含む。各セレクタ回路
９０のすべてのＮＡＮＤゲート１１０〜１１６は、速度グレードデコーダ５０の
出力の１つからのアクティブハイにより同時にイネーブルされる。従って、セレ
クタ回路１００のＮＡＮＤゲート１１０〜１１６は、３０ナノ秒の速度グレード
を示す速度グレードデコーダ５０のアクティブハイの「１」出力によりイネーブ
ルされる。同様に、セレクタ回路１０６のＮＡＮＤゲート１１０〜１１６のすべ
ては、４５ナノ秒の速度グレードを示す速度グレードデコーダ５０の「４」出力
のアクティブハイによりイネーブルされる。各セレクタ回路１００〜１０６内の
個々のＮＡＮＤゲート１１０〜１１６は、クロック速度デコーダ５２からのそれ
ぞれの出力によりイネーブルされる。従って、例えばＮＡＮＤゲート１１０は、
２００ＭＢＰＳのクロック速度を示すクロック速度デコーダ５２からのアクティ
ブハイの「Ａ」出力によりイネーブルされる。その結果、速度グレードデコーダ
５０が、３５ナノ秒の速度グレードを示す出力「２」上にアクティブハイの信号
を出力し、クロック速度デコーダ５２が、６００ＭＢＰＳのクロック速度を示す
出力「Ｃ」上にアクティブハイの信号を出力するとき、選択回路１０２内のＮＡ
ＮＤゲート１１４はローを出力する。ＮＡＮＤゲート１１４の出力でのローは、
レジスタ組８２内のレジスタ９４をイネーブルし、レジスタ９４は次に３５ナノ
秒の速度グレードおよび６００ＭＢＰＳのクロック速度での性能パラメータを示
すデータを出力する。次に、動作パラメータが上述のようにユーザにより読み出
される。
【００２０】 図６は、関数回路１２がメモリ素子である、図１の集積回路１０を含むコンピ
ュータシステム２００のブロック図である。コンピュータシステム２００は、特
定の計算またはタスクを実行する特定のソフトウェアを実行するなど、様々な演
算関数を実行するための、プロセッサなどのコンピュータ回路２０２を含む。コ
ンピュータ回路２０２には、関数回路１２としてのメモリ素子を含む集積回路１
０が含まれる。さらに、コンピュータシステム２００は、キーボードまたはマウ
スなど、コンピュータ回路２０２に結合された１つ以上の入力装置２０４を含み
、これによりオペレータはコンピュータシステム２００とインターフェイスを取
ることができる。典型的には、コンピュータシステム２００は、コンピュータ回
路２０２に結合された１つ以上の出力装置も含む。そのような出力装置は、典型
的には、プリンタまたはビデオ端子である。コンピュータ回路２０２には、外部
格納媒体（図示せず）にデータを格納し、外部格納媒体（図示せず）からデータ
を検索するための１つ以上のデータ格納装置２１２も典型的に結合される。典型
的な格納装置２１２の例には、ハードおよびフロッピーディスク、テープカセッ
ト、ならびにコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）が含まれ
る。コンピュータ回路２０２は、典型的には、制御バス、データバス、およびア
ドレスバスを介してメモリ素子１２に結合され、メモリ素子１２へのデータの書
き込みおよびメモリ素子１２からのデータの読み出しを提供する。
【００２１】 本発明を図示目的で例示的な実施形態により説明してきたが、本発明の精神お
よび範囲から逸脱することなく様々な改変を施し得る。従って、本発明は、添付
の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】 図１は、関数回路と関数回路の性能パラメータを記録する回路の好適な実施形
態とを含む集積回路のブロック図である。
【図２】 図２は、図１の性能パラメータ記録回路において使用される、速度グレードレ
ジスタおよびクロック速度レジスタの一実施形態を示す模式図である。
【図３Ａ】 図３Ａは、図２の速度グレードレジスタによって指定され得る４つの異なる速
度グレード値を示す表である。
【図３Ｂ】 図３Ｂは、図２のクロック速度レジスタによって指定され得る４つの異なるク
ロック速度値を示す表である。
【図４】 図４は、図２の速度グレードレジスタおよびクロック速度レジスタにおいて使
用される、速度グレードデコーダおよびクロック速度デコーダの一実施形態の論
理図である。
【図５】 図５は、図１の性能パラメータ記録回路において使用される性能パラメータデ
ータレジスタおよびデータレジスタ選択回路の一実施形態の論理図である。
【図６】 図１の集積回路を用いるコンピュータシステムの一実施形態のブロック図であ
る。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，Ｇ Ｍ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ Ｆターム(参考） 5B048 AA19 AA20 CC17 DD07 EE02 EE09 5F064 BB14 FF09 FF28 FF46 HH10 5L106 DD24 GG03 GG07

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】 関数回路の性能パラメータを記録する性能指定回路であって
    、該関数回路は、該関数回路に印加されるクロック信号に同期して動作するよう
    に調節されており、該性能指定回路および該関数回路は共通の集積回路内に製造
    されており、該性能指定回路は、 該関数回路の速度性能能力を指定するために該集積回路の製造者によってプロ
    グラム可能な速度グレードレジスタと、 該関数回路の動作中に該関数回路に印加される該クロック信号の周波数を指定
    するために該集積回路のユーザによってプログラム可能なクロック速度レジスタ
    と、 該関数回路の複数組の性能パラメータを記録する性能データ記録回路であって
    、各組における該性能パラメータは、複数の速度性能能力のうちの１つと、複数
    のクロック信号周波数のうちの１つとの各組み合わせについて指定される、性能
    データ記録回路と、 該速度グレードレジスタ、該クロック速度レジスタおよび該性能データ記録回
    路に接続された性能データ選出回路であって、該速度グレードレジスタのプログ
    ラミングと該クロック速度レジスタのプログラミングとの関数として、該記録さ
    れた性能パラメータの複数組のうちの１つを選択するように動作可能である、性
    能データ選出回路と、 を備えた、性能指定回路。
  2. 【請求項２】 前記速度グレードレジスタは、前記集積回路の製造時にプロ
    グラムされた各導電状態を有する複数のプログラム可能素子を備え、該プログラ
    ム可能素子は、前記関数回路の複数の速度グレードのうちの１つに対応するパタ
    ーンでプログラムされている、請求項１に記載の性能指定回路。
  3. 【請求項３】 前記プログラム可能素子のそれぞれに接続されたデコーダを
    さらに備え、該デコーダは、該プログラム可能素子のプログラムされた前記パタ
    ーンをデコードして、これに対応する出力信号を生成するように動作可能である
    、請求項２に記載の性能指定回路。
  4. 【請求項４】 前記プログラム可能素子はそれぞれアンチヒューズを備えて
    いる、請求項２に記載の性能指定回路。
  5. 【請求項５】 前記クロック速度レジスタは、前記集積回路の製造後に外部
    からプログラムされた各導電状態を有する複数のプログラム可能素子を備え、該
    プログラム可能素子は、前記関数回路の動作中に該関数回路に印加され得る前記
    クロック信号の複数の周波数のうちの１つに対応するパターンでプログラムされ
    ている、請求項１に記載の性能指定回路。
  6. 【請求項６】 前記プログラム可能素子のそれぞれに接続されたデコーダを
    さらに備え、該デコーダは、該プログラム可能素子のプログラムされた前記パタ
    ーンをデコードして、これに対応する出力を生成するように動作可能である、請
    求項５に記載の性能指定回路。
  7. 【請求項７】 前記プログラム可能素子はそれぞれアンチヒューズを備えて
    いる、請求項５に記載の性能指定回路。
  8. 【請求項８】 複数の外部からアクセス可能な入力端子を有するパラメータ
    読出しモードデコーダをさらに備え、該読出しモードデコーダは、該入力端子に
    印加される所定の１組の各信号に応答して、前記性能指定回路をアクティベート
    して前記記録された性能パラメータの複数組のうちの１つを選択させるように動
    作可能である、請求項１に記載の性能指定回路。
  9. 【請求項９】 前記性能データ記録回路は、それぞれ前記複数組の性能パラ
    メータのうちの各１つを記録する複数の性能データレジスタを備えており、前記
    性能データ選出回路は、前記速度グレードレジスタのプログラミングと前記クロ
    ック速度レジスタのプログラミングとの関数として、該性能データレジスタのう
    ちの１つをイネーブルするように動作可能である、請求項１に記載の性能指定回
    路。
  10. 【請求項１０】 前記性能データ記録回路は複数組の性能データレジスタを
    備えており、各組の性能データレジスタは、前記クロック信号の複数周波数にて
    、各速度グレードで、前記関数回路の前記性能パラメータを記録し、前記速度グ
    レードレジスタのプログラミングの関数として前記性能データ選出回路によって
    該複数組の性能データレジスタのうちの１つが選択され、前記クロック速度レジ
    スタのプログラミングの関数として該性能データ選出回路によって該選択された
    組の中の該性能データレジスタのうちの１つが選択される、請求項１に記載の性
    能指定回路。
  11. 【請求項１１】 前記関数回路はメモリ素子を含む、請求項１に記載の性能
    指定回路。
  12. 【請求項１２】 関数回路の性能パラメータを記録する性能指定回路であっ
    て、該関数回路は、該関数回路に印加されるクロック信号に同期して動作するよ
    うに調節されており、該性能指定回路および該関数回路は共通の集積回路内に製
    造されており、該性能指定回路は、 該関数回路の速度性能能力を指定するために該集積回路の製造者によってプロ
    グラム可能な速度グレードレジスタと、 該関数回路の複数組の性能パラメータを記録する性能データ記録回路であって
    、各組における該性能パラメータは、複数の速度性能能力のうちの各１つについ
    て指定される、性能データ記録回路と、 該速度グレードレジスタおよび該クロック速度レジスタに接続された性能デー
    タ選出回路であって、該速度グレードレジスタのプログラミングの関数として、
    該記録された性能パラメータの複数組のうちの１つを選択するように動作可能で
    ある、性能データ選出回路と、 を備えた、性能指定回路。
  13. 【請求項１３】 前記速度グレードレジスタは、前記集積回路の製造時にプ
    ログラムされた各導電状態を有する複数のプログラム可能素子を備え、該プログ
    ラム可能素子は、前記関数回路の複数の速度グレードのうちの１つに対応するパ
    ターンでプログラムされている、請求項１２に記載の性能指定回路。
  14. 【請求項１４】 前記プログラム可能素子のそれぞれに接続されたデコーダ
    をさらに備え、該デコーダは、該プログラム可能素子のプログラムされた前記パ
    ターンをデコードして、これに対応する出力信号を生成するように動作可能であ
    る、請求項１３に記載の性能指定回路。
  15. 【請求項１５】 前記プログラム可能素子はそれぞれアンチヒューズを備え
    ている、請求項１３に記載の性能指定回路。
  16. 【請求項１６】 複数の外部からアクセス可能な入力端子を有するパラメー
    タ読出しモードデコーダをさらに備え、該読出しモードデコーダは、該入力端子
    に印加される所定の１組の各信号に応答して、前記性能指定回路をアクティベー
    トして前記記録された性能パラメータの複数組のうちの１つを選択させるように
    動作可能である、請求項１２に記載の性能指定回路。
  17. 【請求項１７】 前記性能データ記録回路は、それぞれ前記複数組の性能パ
    ラメータのうちの各１つを記録する複数の性能データレジスタを備えており、前
    記性能データ選出回路は、前記速度グレードレジスタのプログラミングの関数と
    して、該性能データレジスタのうちの１つをイネーブルするように動作可能であ
    る、請求項１２に記載の性能指定回路。
  18. 【請求項１８】 前記関数回路はメモリ素子を含む、請求項１２に記載の性
    能指定回路。
  19. 【請求項１９】 関数回路の性能パラメータを記録するための性能指定回路
    であって、該関数回路は、該関数回路に印加されるクロック信号に同期して動作
    するように調節されており、該性能指定回路および該関数回路は共通の集積回路
    内に製造されており、該性能指定回路は、 該関数回路の動作中に該関数回路に印加される該クロック信号の周波数を指定
    するために該集積回路のユーザによってプログラム可能なクロック速度レジスタ
    と、 該関数回路の複数組の性能パラメータを記録する性能データ記録回路であって
    、各組における該性能パラメータは、複数の該クロック信号の周波数のうちの１
    つについて指定される、性能データ記録回路と、 該クロック速度レジスタおよび該性能データ記録回路に接続された性能データ
    選出回路であって、該クロック速度レジスタのプログラミングの関数として、該
    記録された性能パラメータの複数組のうちの１つを選択するように動作可能であ
    る、性能データ選出回路と、 を備えた、性能指定回路。
  20. 【請求項２０】 前記クロック速度レジスタは、前記集積回路の製造後に外
    部からプログラムされた各導電状態を有する複数のプログラム可能素子を備え、
    該プログラム可能素子は、前記関数回路の動作中に該関数回路に印加され得る前
    記クロック信号の複数の周波数のうちの１つに対応するパターンでプログラムさ
    れている、請求項１９に記載の性能指定回路。
  21. 【請求項２１】 前記プログラム可能素子のそれぞれに接続されたデコーダ
    をさらに備え、該デコーダは、該プログラム可能素子の前記プログラムされたパ
    ターンをデコードして、これに対応する出力を生成するように動作可能である、
    請求項２０に記載の性能指定回路。
  22. 【請求項２２】 前記プログラム可能素子はそれぞれアンチヒューズを備え
    ている、請求項２０に記載の性能指定回路。
  23. 【請求項２３】 複数の外部からアクセス可能な入力端子を有するパラメー
    タ読出しモードデコーダをさらに備え、該読出しモードデコーダは、該入力端子
    に印加される所定の１組の各信号に応答して、前記性能指定回路をアクティベー
    トして前記記録された性能パラメータの複数組のうちの１つを選択させるように
    動作可能である、請求項１９に記載の性能指定回路。
  24. 【請求項２４】 前記性能データ記録回路は、それぞれ前記複数組の性能パ
    ラメータのうちの各１つを記録する複数の性能データレジスタを備えており、前
    記性能データ選出回路は、前記クロック速度レジスタのプログラミングの関数と
    して、該性能データレジスタのうちの１つをイネーブルするように動作可能であ
    る、請求項１９に記載の性能指定回路。
  25. 【請求項２５】 前記関数回路はメモリ素子を含む、請求項１９に記載の性
    能指定回路。
  26. 【請求項２６】 コンピュータシステムであって、 クロック信号を生成するクロック回路と、 該クロック信号を受け取るように該クロック回路に接続される、プロセッサバ
    スを有するプロセッサと、 該コンピュータシステムにデータが入力されるのを可能にするように調節され
    た該プロセッサバスを通して該プロセッサに接続された入力装置と、 該コンピュータシステムからデータが出力されるのを可能にするように調節さ
    れた該プロセッサバスを通して該プロセッサに接続された出力装置と、 該クロック信号を受け取るように該クロック回路に接続された集積回路であっ
    て、該集積回路は、該クロック信号に同期して動作するように調節されたメモリ
    素子と、該メモリ素子の性能パラメータを記録する性能指定回路とを含んでおり
    、該メモリ素子は、該プロセッサによって該メモリ素子からデータが読み出され
    るのを可能にするとともに該プロセッサによって該メモリ素子にデータが書き込
    まれるのを可能にするように該プロセッサバスに接続されている集積回路と、を
    備えたコンピュータシステムであって、該性能指定回路が、 該メモリ素子の速度性能能力を指定するために該集積回路の製造者によってプ
    ログラム可能な速度グレードレジスタと、 該クロック信号の周波数を指定するために該集積回路のユーザによってプログ
    ラム可能なクロック速度レジスタと、 該関数回路の複数組の性能パラメータを記録する性能データ記録回路であって
    、各組における該性能パラメータは、複数の速度性能能力のうちの１つと、複数
    の該クロック信号の周波数のうちの１つとの各組み合わせについて指定される、
    性能データ記録回路と、 該速度グレードレジスタ、該クロック速度レジスタおよび該性能データ記録回
    路に接続された性能データ選出回路であって、該速度グレードレジスタのプログ
    ラミングと該クロック速度レジスタのプログラミングとの関数として、該記録さ
    れた性能パラメータの複数組のうちの１つを選択するように動作可能である、性
    能データ選出回路と、 を備えている、コンピュータシステム。
  27. 【請求項２７】 前記速度グレードレジスタは、前記集積回路の製造時にプ
    ログラムされた各導電状態を有する複数のプログラム可能素子を備え、該プログ
    ラム可能素子は、前記メモリ素子の複数の速度グレードのうちの１つに対応する
    パターンでプログラムされている、請求項２６に記載のコンピュータシステム。
  28. 【請求項２８】 前記プログラム可能素子のそれぞれに接続されたデコーダ
    をさらに備え、該デコーダは、該プログラム可能素子のプログラムされた前記パ
    ターンをデコードして、これに対応する出力信号を生成するように動作可能であ
    る、請求項２７に記載のコンピュータシステム。
  29. 【請求項２９】 前記プログラム可能素子はそれぞれアンチヒューズを備え
    ている、請求項２７に記載のコンピュータシステム。
  30. 【請求項３０】 前記クロック速度レジスタは、前記集積回路の製造後に外
    部からプログラムされた各導電状態を有する複数のプログラム可能素子を備え、
    該プログラム可能素子は、前記関数回路の動作中に該関数回路に印加され得る前
    記クロック信号の複数の代替周波数のうちの１つに対応するパターンでプログラ
    ムされている、請求項２６に記載のコンピュータシステム。
  31. 【請求項３１】 前記プログラム可能素子のそれぞれに接続されたデコーダ
    をさらに備え、該デコーダは、該プログラム可能素子のプログラムされた前記パ
    ターンをデコードして、これに対応する出力を生成するように動作可能である、
    請求項３０に記載のコンピュータシステム。
  32. 【請求項３２】 前記プログラム可能素子はそれぞれアンチヒューズを備え
    ている、請求項３０に記載のコンピュータシステム。
  33. 【請求項３３】 複数の外部からアクセス可能な入力端子を有するパラメー
    タ読出しモードデコーダをさらに備え、該読出しモードデコーダは、該入力端子
    に印加される所定の１組の各信号に応答して、前記性能指定回路をアクティベー
    トして前記記録された性能パラメータの複数組のうちの１つを選択させるように
    動作可能である、請求項２６に記載のコンピュータシステム。
  34. 【請求項３４】 前記性能データ記録回路は、それぞれ前記複数組の性能パ
    ラメータのうちの各１つを記録する複数の性能データレジスタを備えており、前
    記性能データ選出回路は、前記速度グレードレジスタのプログラミングと前記ク
    ロック速度レジスタのプログラミングとの関数として、該性能データレジスタの
    うちの１つをイネーブルするように動作可能である、請求項２６に記載のコンピ
    ュータシステム。
  35. 【請求項３５】 前記性能データ記録回路は複数組の性能データレジスタを
    備えており、各組の性能データレジスタは、前記クロック信号の複数周波数にて
    、各速度グレードで、前記メモリ素子の前記性能パラメータを記録し、前記速度
    グレードレジスタのプログラミングの関数として前記性能データ選出回路によっ
    て該複数組の性能データレジスタのうちの１つが選択され、前記クロック速度レ
    ジスタのプログラミングの関数として該性能データ選出回路によって該選択され
    た組の中の複数の性能データレジスタのうちの１つが選択される、請求項２６に
    記載のコンピュータシステム。
  36. 【請求項３６】 複数のクロック周波数のうちの１つを有し得るクロック信
    号に従って動作するように調節された集積回路の性能パラメータを記録および読
    出しする方法であって、 該集積回路をテストして該集積回路の少なくとも１つの速度パラメータを測定
    する工程と、 該測定された速度パラメータに対応する速度グレード値を該集積回路に記録す
    る工程と、 該クロック信号の周波数を決定する工程と、 該クロック信号の該決定された周波数に対応するクロック速度値を該集積回路
    に記録する工程と、 該集積回路の複数組の性能パラメータを該集積回路に記録する工程であって、
    各組における該性能パラメータは、複数の速度性能能力のうちの１つと、複数の
    クロック信号周波数のうちの１つとの各組み合わせについて指定される、工程と
    、 該記録された速度グレード値と該記録されたクロック速度値との関数として、
    該記録された性能パラメータの複数組のうちの１つを選択する工程と、 該選択された組の性能パラメータを読み出す工程と、 を包含する、方法。
  37. 【請求項３７】 前記集積回路をテストして少なくとも１つの速度パラメー
    タを測定する前記工程は、該集積回路の製造時に該集積回路をテストする工程を
    包含する、請求項３６に記載の方法。
  38. 【請求項３８】 速度グレード値を前記集積回路に記録する前記工程は、該
    集積回路の製造時に速度グレード値を該集積回路に記録する工程を包含する、請
    求項３７に記載の方法。
  39. 【請求項３９】 クロック速度値を前記集積回路に記録する前記工程は、該
    集積回路の製造後にクロック速度値を該集積回路に記録する工程を包含する、請
    求項３６に記載の方法。
  40. 【請求項４０】 前記集積回路の複数組の性能パラメータを該集積回路に記
    録する前記工程は、該集積回路の製造時に複数組の性能パラメータを記録する工
    程を包含する、請求項３６に記載の方法。
  41. 【請求項４１】 集積回路の性能パラメータを記録および読出しする方法で
    あって、 該集積回路をテストして該集積回路の少なくとも１つの速度パラメータを測定
    する工程と、 該測定された速度パラメータに対応する速度グレード値を該集積回路に記録す
    る工程と、 該集積回路の複数組の性能パラメータを該集積回路に記録する工程であって、
    各組における該性能パラメータは、複数の速度性能能力のうちの各１つについて
    指定される、工程と、 該記録された速度グレード値の関数として、該記録された性能パラメータの複
    数組のうちの１つを選択する工程と、 該選択された組の性能パラメータを読み出す工程と、 を包含する、方法。
  42. 【請求項４２】 前記集積回路をテストして少なくとも１つの速度パラメー
    タを測定する前記工程は、該集積回路の製造時に該集積回路をテストする工程を
    包含する、請求項４１に記載の方法。
  43. 【請求項４３】 速度グレード値を前記集積回路に記録する前記工程は、該
    集積回路の製造時に速度グレード値を該集積回路に記録する工程を包含する、請
    求項４２に記載の方法。
  44. 【請求項４４】 前記集積回路の複数組の性能パラメータを該集積回路に記
    録する前記工程は、該集積回路の製造時に複数組の性能パラメータを記録する工
    程を包含する、請求項４１に記載の方法。
  45. 【請求項４５】 複数のクロック周波数のうちの１つを有し得るクロック信
    号に従って動作するように調節された集積回路の性能パラメータを記録および読
    出しする方法であって、 該クロック信号の周波数を決定する工程と、 該クロック信号の該決定された周波数に対応するクロック速度値を該集積回路
    に記録する工程と、 該集積回路の複数組の性能パラメータを該集積回路に記録する工程であって、
    各組における該性能パラメータは、複数の該クロック信号周波数のうちの各１つ
    について指定される、工程と、 該記録されたクロック速度値の関数として、該記録された性能パラメータの複
    数組のうちの１つを選択する工程と、 該選択された組の性能パラメータを読み出す工程と、 を包含する、方法。
  46. 【請求項４６】 クロック速度値を前記集積回路に記録する前記工程は、該
    集積回路の製造後にクロック速度値を該集積回路に記録する工程を包含する、請
    求項４５に記載の方法。
  47. 【請求項４７】 前記集積回路の複数組の性能パラメータを該集積回路に記
    録する前記工程は、該集積回路の製造時に複数組の性能パラメータを記録する工
    程を包含する、請求項４５に記載の方法。
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