KR20010041678A - 집적 회로의 성능 파라미터 지정 회로 및 방법 - Google Patents

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Abstract

본 발명은 집적 회로의 실행 파라미터를 기록하는 방법 및 회로에 관한 것이다. 스피드 그레이드 레지스터는 집적 회로의 스피드 성능의 지시를 가진 제조기에 의해 프로그램된다. 또한, 집적 회로는 집적 회로의 작동을 동시에 이용할 수 있는 클록 신호 주파수의 지시를 가진 이용자에 의해 프로그램된 클록 스피드 레지스터를 포함한다. 스피드 그레이드 및 클록 스피드 지시는 지시된 스피드 그레이드 및 클록스피드에서 집적 회로 실행의 지시를 제송하는 실행 데이터 레지스터로부터 실행
데이터 세트를 설택하도록 이용된다.

Description

집적 회로의 성능 파라미터 지정 회로 및 방법{CIRCUIT AND METHOD FOR SPECIFYING PERFORMANCE PARAMETERS IN INTEGRATED CIRCUITS}
통상적으로 집적 회로는 광범위한 분야에서 사용된다. 예컨대, 집적 회로인 동적 랜덤 엑세스 메모리("DRAM")는 통상적으로 컴퓨터 시스템 및 기타 다른 장치에 사용된다. DRAM과 같은 집적 회로를 다른 구성 요소에 인터페이스하는 것은 특히 집적 회로를 최대 성능으로 동작시키고자 할 때에는 복잡한 작업이 될 수 있다. 집적 회로를 이용하여 전자 시스템의 설계를 보조하기 위해서는, 집적 회로 제조자가 집적 회로의 성능 파라미터를 지정하는 데이타 북 또는 데이타 시트를 발행해야 한다. 예컨대, DRAM의 데이타 시트는 엑세스 시간, 즉 어드레스가 장치에 인가된 후에 유효 데이타가 데이타 버스에 제공되는데 필요한 시간, 어드레스 홀드 시간, 즉 어드레스 스트로브 신호 이후에 어드레스 버스 상에 어드레스가 제공되어야 하는 시간 및 기타 다른 다수의 타이밍 파라미터들을 지정할 수 있다. 일반적으로, 타이밍 파라미터는 시간 또는 시간의 범위, 예컨대 마이크로초 및 나노초로서 지정되지만, 클록 사이클의 수에 의해 지정될 수도 있다. 예컨대, 메모리 장치의 판독 대기 시간은 메모리 장치의 어드레스 지정과 데이타 버스 상에서의 어드레스 지정된 위치로부터의 데이타 이용 사이의 클록 사이클 수로서 지정될 수 있다.
타이밍 및 기타 다른 성능 파라미터를 지정할 때, 통상적으로 제조자는 보수적인 접근법을 이용하게 된다. 특히, 집적 회로의 실제 성능은 일반적으로 프로세스 변화와 같은 다양한 이유 때문에 넓은 범위에 걸쳐서 변화하게 된다. 집적 회로의 성능 파라미터는 일반적으로 실질적으로 모든 집적 회로가 지정된 성능 범위 내에 속하도록 하기에 충분히 보수적인 값으로 지정되게 된다. 하지만, 대부분의 집적 회로는 실제로 매우 높은 레벨에서 실행할 수 있다. 결과적으로, 다수의 집적 회로는 실제로 매우 높은 레벨에서 실행하고 매우 높은 값으로 판매될 수 있더라도 비교적 낮은 성능의 장치로서 비교적 낮은 값으로 판매된다.
집적 회로의 성능 파라미터를 보다 유리한 방식으로 지정하는 한가지 방법은 제조 후에 집적 회로를 "스피드 업그레이드(speed upgrade)"하는 것이다. 스피드 업그레이드에 있어서, 비교적 넓은 범위의 성능값을 가진 집적 회로가 테스트되고, 다음에 테스트 동안에 그 성능에 따라 그룹화된다. 보다 높은 스피드로 실행하는 것으로 알려진 집적 회로는 보다 엄격한 시간 파라미터로 지정되지만, 보다 느린 스피드로만 동작할 수 있는 집적 회로는 보다 덜 엄격한 파라미터로 지정된다. 이 스피드 그레이딩법을 이용하면, 동일한 프로세스에서 제조된 동일한 집적 회로들은 상이한 성능 사양을 갖게 된다. 하지만, 모든 집적 회로가 실제 성능과 적절한 값으로 판매될 수 있다.
스피드 그레이딩에 의해 집적 회로는 가장 높은 성능으로 사용될 수 있지만, 그럼에도 불구하고 이 접근법을 사용할 때 야기되는 문제가 존재한다. 먼저, 사용자나 시스템 설계자가 특정 집적 회로와 관련된 성능 파라미터를 결정하기가 어렵다. 일반적으로, 각종 스피드 그레이드에 대한 성능 파라미터는 스피드 그레이딩되지 않은 접적 회로에 대해 성능 파라미터가 지정되는 방식과 동일한 방식으로 데이타 북에 지정된다. 집적 회로의 외부 표면 상에서의 마킹은 스피드 그레이드를 나타낸다. 다음에, 집적 회로의 성능 파라미터가 집적 회로 상에 마킹되는 스피드 그레이드에 대응하는 데이타 북의 성능 파라미터를 룩업함으로써 결정된다. 불행하게도, 사용자가 최신 데이타 북을 항상 이용할 수 있는 것은 아니다. 또한, 집적 회로 상에서의 스피드 그레이드 마킹은 제거될 수 있다. 이들 상황하에서는, 집적 회로의 성능 파라미터를 결정하는 것이 불가능할 수 있다.
스피드 그레이드 집적 회로에서의 다른 문제는 집적 회로의 동작을 동기화 하기 위해 사용되는 클록 신호의 주파수에 의존하여 실행 파라미터가 변화하는 환경에서 실행 파라미터를 지정하는 어려움으로부터 발생한다. 소정의 주파수의 클록 신호와 동기적으로 동작하는 집적 회로의 실행 파라미터를 결정하기 위해, 다른 세트의 실행 파라미터가 각각의 클록 주파수에 대해 명세된다. 그러나, 다시, 선택된 클록 주파수에서 동작하는 집적회로의 실행 파라미터를 결정하기 위해 데이터 북의 적절한 세트의 실행 파라미터를 사용자가 찾는 것이 필요하다.
그러므로, 특히, 집적 회로가 집적 회로의 사용자에 의해 선택될 수 있는 클록 주파수로 최적 실행에서 동작되어야 하는 경우, 집적 회로의 실행 라파미터를 결정하기 위한 향상된 기술이 요구된다.
본 발명은 집적 회로에 관한 것으로, 특히 집적 회로의 각각의 세트의 성능 파라미터를 기록하는 회로 및 방법에 관한 것이다.
도 1은 기능 회로의 실행 파라미터를 기록하기 위한 회로의 양호한 실시예와 기능 회로를 포함하는 집적 회로의 블록도.
도 2는 도 1의 실행 파라미터 기록 회로에 사용되는 클록 스피드 레지스터 및 스피드 그레이드 레지스터의 한 실시예를 개략적으로 도시하는 도면.
도 3a 및 도 3b는 도 2의 클록 스피드 레지스터 및 스피드 그레이드 레지스터에 의해 각각 지정될 수 있는 4개의 다른 클록 스피드 값 및 4개의 다른 스피드 그레이드 값을 도시하는 테이블.
도 4는 도 2의 스피드 그레이드 레지스터와 클록 스피드 레지스터에 사용되는 클록 스피드 디코더 및 스피드 그레이드 디코더의 실시예를 도시하는 로직 다이어그램.
도 5는 도 1의 실행 파라미터 기록 회로에 사용되는 데이터 레지스터 선택 회로와 실행 파라미터 데이터 레지스터의 실시예를 도시하는 로직 다이어그램.
도 6은 도 1의 집적 회로를 사용하는 컴퓨터 시스템의 실시예를 도시하는 블록도.
본 발명의 한 관점에 따라, 집적 회로를 위한 실행 파라미터가 집적 회로 자신에 기록되어, 이들은 집적 회로의 동작 동안 순차적으로 판독되거나 그렇지 않으면 사용될 수 있다. 집적 회로는 메모리 장치와 같은 어떤 다양한 기능적 회로를 포함할 수 있다. 집적 회로는 집적 회로의 스피드 실행 성능을 명세하기 위해 집적 회로를 테스트한 후, 집적 회로 제조자에 의해 프로그램 될 수 있는 스피드 그레이드 레지스터를 포함할 수 있다. 부가적으로, 또는 대안적으로, 스피드 그레이드 레지스터, 집적 회로는 사용동안 집적 회로에 인가될 수 있는 클록 신호의 주파수를 명세하기 위해 집적 회로의 사용자에 의해 프로그램 가능한 클록 스피드 레지스터를 포함할 수 있다. 집적 회로를 위한 복수의 세트의 실행 파라미터는 집적 회로 내의 실행 데이터 기록 회로에 기록된다. 실행 파라미터의 세트는 각각의 복수의 스피드 그레이드 또는 각각의 복수의 클록 신호 주파수에 대해 명세된다. 실행 데이터 선택 회로는 스피드 그레이드 레지스터의 프로그래밍 또는 클록 스피드 레지스터의 프로그래밍의 기능으로서 기록된 실행 파라미터의 세트 중 하나를 선택한다. 스피드 그레이드 레지스터 및 클록 스피드 레지스터는 개별적인 전도 상태를 갖는 반-퓨즈와 같은 복수의 프로그램 가능한 소자를 각각 포함한다. 실행 데이터 기록 회로는 양호하게 실행 파라미터의 세트의 개별적인 하나를 개별적으로 기록하는 복수의 실행 데이터 레지스터를 포함한다. 이러한 경우, 실행 데이터 선택 회로는 스피드 그레이드 레지스터의 프로그래밍 또는 클록 스피드 레지스터의 프로그래밍의 기능으로써 실행 데이터 레지스터 중 하나를 가능시킨다.
본 방법에 따른 집적회로(10) 및 파라미터를 실행하는 것을 명시한 회로의 실시예는 도 1에 도시되어 있다. 집적회로(10)는 집적회로로서 종래에 제조된 폭넓은 다양한 회로중에 어느 것이나 될수 있는 기능 회로(12)를 포함한다. 예를 들면, 기능 회로(12)는 DRAM, 동기 DRAM, 패킷화된 DRAM, 정적 렌덤 엑세스 메모리("SRAM") 및 등등 과 같은 메모리 장치이다. 기능 회로는 복수의 외부의 엑세스 가능한 입력 터미널(14) 및 복수의 외부의 출력 터미널(16)을 갖는다. 그러나, 기능 회로(12)는 단순한 입력 터미널(14), 단순한 출력 터미널(16), 입력 및 출력 터미널로서 이용되는 터미널 또는 이것들의 조합을 갖는 것은 이해 될 것이다. 기능 회로(12)의 실행 파라미터는 일반적으로 데이터 시트나 데이터 북에 명시되어 있다.
본 발명의 하나의 실시예에 따라, 집적 회로(10)는 기능 회로(12)의 실행 파라미터를 명시하기 위한 회로(20)를 포함한다. 명시 회로(20) 파라미터는 기능 회로(12)의 스피드 그레이드를 명시하기 위해 제작되는 동안 일반적으로 제작자에 의해 프로그램 된 스피드 그레이드 레지스터를 포함한다. 더 구체적으로 말하면, 집적 회로(10)의 제작 동안, 기능 회로(12)는 집적 회로(10)가 이직 웨이퍼의 부분인지 테스트된다. 테스트를 기초로 하여, 기능 회로(12)의 스피드 용량은 결정된다. 제작자는 그리고 기능회로(12)의 스피드 그레이드의 나타내는 데이터로 레지스터를 프로그래밍 한다. 스피드 그레이드 레지스터(22)는 제작자에 의해 프로그램되는 프로그램 가능한 ROM 또는 스피드 그레이드에 대응하는 패턴에서 끊어진 안티퓨즈(antifuses) 및 퓨즈와 같이 종래의 레지스터를 다양하게 할 수 있다. 또한 스피드 그레이드 레지스터(22)가 양호하게 제작중에 프로그램 되었어도, 이것은 또한 제작 후에 종래의 수단에 의해 프로그램 된다. 마지막으로, 비록 기능 회로(12)의 테스트는 양호하게 제작 중에 실행됐지만, 스피드 그레이드 레지스터(22)가 제작 후에 프로그램 되었을 경우, 이것은 또한 제작 후에도 실행된다.
회로(20)를 지정한 실행은 또한, 통합 회로(10)를 구입한 사용자에 의해 프로그램되기에 적당한 클록 스피드 레지스터(24)를 포함한다. 클록 스피드 레지스터(24)는, 기능 회로(12)의 연산을 동기화시키는데 이용될 클록 신호의 주파수 지정과 함께, 입력 단말(14)을 통해 프로그램된다. 예를 들어, 클록 스피드 레지스터(24)는 200 MBPS, 400MBPS, 600MBPS 또는 800MBPS에 부합하는 클록스피드 여부의 지정을 제공하는 2비트 레지스터일 수 있다. 클록 스피드 레지스터(24)는 비휘발성 기억장치내에 데이터 저장이 가능한 다양한 장치들 중 하나일 수 있다. 예를 들어, 클록 스피드 레지스터(24)가 프로그램 가능 판독 전용 메모리(PROM), 플래시 ROM 또는, 퓨즈 또는 안티퓨즈(antifuse)와 같은 프로그램 가능 소자(programmable element)일 수도 있다.
스피드 그레이드 레지스터(22) 및 클록 스피드 레지스터(24)는 파라미터 억세스 검출기 회로(26)로부터의 출력에 의해 작동된다. 파라미터 억세스 검출기 회로(26)는 통횝된 회로의 입력 단말(14)에 연결된 다수의 입력들을 포함한다. 입력단말(14)에 적용되고, 파라미터 억세스 검출기(26)에 의해 디코드되는 신호들의 미리 결정된 조합에 응답하여, 파라미터 억세스 검출기(26)는 스피드 그레이드 레지스터(22) 및 클록 스피드 레지스터(24)를 허가한다. 파라미터 억세스 검출기(26)에 의해 디코딩 되도록 선택된 신호들의 조합은 표준 연산 동안 통합 회로(10)에 정상적으로 적용되지 않는 신호들의 조합이다. 파라미터 억세스 검출기(26)에 알맞은 회로들은 관례적으로, 통합 회로들에서의 테스트 모드 처럼, 특별한 운용 모드를 선택하는데 이용된다.
통합 회로(10)의 스피드 그레이드의 특유한 조합과 통합 회로(10)에 적용되는 클록 신호의 주파수에 대응하는 각각의 집합과 함께, 파라미터 리코딩 시스템(20)은 또한, 다수의 실행 파라미터들의 집합을 기록하는 다수의 데이터 레지스터 실행(30)을 포함한다. 그러므로, 예를 들어, 데이터 레지스터 실행(30)이 200 MBPS의 클록 스피드에서 운용되는, 30 나노초(nanoseconds)의 스피드 그레이드를 갖는 통합 회로(10)를 위한 실행 파라미터들의 집합과, 400 MBPS의 클록 스피드에서, 30 나노초의 스피드 그레이드를 갖는 통합 회로를 위한 실행 파라미터들의 집합을 기록한다. 실행 데이터의 각각의 세트는 예를 들어 200 MBPS 내지 800 MBPS 의 각각의 클록 스피드에서 45 나노초의 스피드 그레이드를 갖는 집적 회로에도 기록된다. 제조업자에 의해 스피트 그레이드 레지스터(22)로 프로그램된 스피드 그레이드 및 사용자에 의해 클록 스피드 레지스터(24)로 프로그램된 클록 스피드에 기초해서, 성능 데이터 레지스터(30)는 그 스피드 그레이드 및 클록 스피드로, 실행 파라미터에 대응하는 데이터를 출력 단자(60)에 인가한다. 그러면 사용자는 상기 출력 단자(16)를 통해 실행 파라미터들을 판독하여 기능 회로(12)와 인터페이스 하는 회로를 최적의 방법으로 설계할 수 있다.
스피드 그레이드 레지스터(22) 및 클록 스피드 레지스터(24)의 일실시예가 파라미터 엑세스 검출기(26)와 함께 도 2에 도시되어 있다. 레지스터(22,24) 각각은 한 쌍의 안티퓨즈(antifuses)(40,42)를 포함하며, 상기 안티퓨즈 각각은, 한 플레이트가 파라미터 엑세스 검출기(26)의 출력에 결합되어 있고, 다른 플레이트가 레지스터(44,46)를 통해 접지에 각각 결합되어 있다. 당 분야에 공지된 바와 같이, 상기 안티퓨즈(40,42)는, 안티퓨즈(40,42)를 통해 충분한 전류가 흐르게 하여 안티퓨즈의 한 플레이트를 다른 플레이트와 결합시킴으로써 프로그램 된다. 그래서, 프로그램된 안티퓨즈(40,42)는 전도 상태로 되고, 프로그램되지 않은 안티퓨즈는 비전도 상태가 된다. 이 프로그래밍 기능을 실행하기 위해 사용되는 회로는 종래 기술이므로 설명의 간략화 및 명확성을 위해 포함시키지 않았다. 상기 스피드 그레이드 레지스터(22)가 기능 회로(12)의 스피드 그레이드를 기록하는 방법이 도 3a의 표에 나타나 있다. 안티퓨즈(40,42) 중 어느 것도 단락 회로와 함께 프로그램되지 않았다면, 이진수의 A0 및 A1 비트 모두가 "0"으로 되며, 이에 의해 기능 회로(12)가 30 나노초의 스피드 그레이드를 갖는다는 표시가 제공된다. 안티퓨즈(42)만이 프로그램되었다면, 스피드 그레이드 레지스터(22)는, 기능 회로가 35 나노초의 스피드 그레이드를 갖는다는 표시를 제공한다. 안티퓨즈(40,42) 모두가 프로그램되었다면, 스피드 그레이드 레지스터(22)에서 출력된 이진수 "11" 는 45 나노초의 스피드 그레이드를 나타낸다. 위에서 언급한 바와 같이, 스피드 그레이드 레지스터(22) 및 클록 스피드 레지스터(24)는 도 2에 도시된 안티퓨즈(40,42) 이외에, 다양한 비휘발성 데이터 기록 장치들을 사용해서 실행될 수 있다.
각각의 안티퓨즈(40,42)와 그 각각의 레지스터(44)간의 접합이 각각의 디코더, 즉 스피드 그레이드 디코더(50) 및 클록 스피드 디코더(52)에 인가된다. 디코더(50,52)는 상기 안티퓨즈(40,42)로부터의 이진수 A0, A1, A2 및 A3을 각각 디코드하고 그 4개의 출력 중 대응하는 출력을 활성화시킨다. 그래서 예를 들어, 이진수가 "00"이면, 디코더(50 또는 52)는 그 제 1 단자 상에서 하이(high)를 출력한다. 이진수가 "11"이면, 디코더(50 또는 52)는 그 최종 단자 상에서 하이(high)를 출력한다.
상기 클록 스피드 레지스터(24)의 안티퓨즈(40,42)는 상기 스피드 그레이드 레지스터(22)에서와 실질적으로 동일한 방식으로 동작한다. 사용자는, 200 MBPS 클록이 사용되는 경우에는 안티퓨즈(40,42) 어느 것도 프로그램하지 않으며, 400 MBPS의 클록 스피드가 사용되는 경우에는 안티퓨즈(42)만을 프로그램한다.
스피드 그레이드 레지스터(50) 및 클록 스피드 디코더(52)의 예시적 실시예가 도 4에 도시되어 있다. 위에서 설명한 바와 같이, 디코더(50,52)는 그 입력들에 인가된 이진 신호들을 디코드하고 그 이진수에 대응하는 그 출력들 중 하나에서 활성 하이(active high)를 발생한다. 디코더(50,52) 각각은 4개의 NOR 게이트(60 내지 66) 및 한 쌍의 인버터(70,72)를 포함한다. 상기 NOR 게이트(60 내지 66)에 이진 입력 A0 및 A1 또는 A2 및 A3이 직접 또는 인버터(70,72)를 통해 인가됨으로써, 제 1 NOR 게이트(60)는 이진 입력들을 수신하여 "00"으로 디코드하고, NOR 게이트(62)는 반전된 A0 또는 A2를 수신하여 "01"로 디코드하고, NOR 게이트(64)는 반전된 A1 및 A3을 수신하여 "10"으로 디코드하고, NOR 게이트(66)는 반전된 A0 또는 A1 및 A2 또는 A3 모두를 수신하여 "11"로 디코드 한다.
실행 데이터 레지스터(30)의 일실시예가 도 5에 도시되어 있다. 상기 실행 데이터 레지스터는 4개의 레지스터(90 내지 96)를 각각 포함하는 4개의 레지스터 세트(80 내지 86)를 포함한다. 각각의 레지스터 세트(80 내지 86)는 각각의 스피드 그레이드에 대한 실행 파라미터를 기록한다. 그래서 예를 들면, 레지스터 세트(82)는 35 나노초 스피드 그레이드에 대한 실행 파라미터들을 기록한다. 레지스터(90,96) 각각은 상기 스피드 그레이드 내에서 각각의 클록 스피드에 대한 실행 파라미터들을 기록한다.
그래서, 상기 레지스터 세트(80)내에서 상기 레지스터(90)는 200 MBPS의 클록 스피드에서 30 나노초 스피드 그레이드를 위한 상기 실행 파라미터들을 기록하고, 상기 레지스터(92)는 400 MBPS의 클록 스피드에서 30 나노초 스피드 그레이드를 위한 실행 파라미터들을 기록하고, 상기 레지스터(94)는 600 MBPS의 클록 스피드에서 30 나노초 스피드 그레이드를 위한 실행 파라미터들을 기록하고, 상기 레지스터(96)는 800 MBPS의 클록 스피드에서 30 나노초 스피드 그레이드를 위한 실행 파라미터들을 기록한다. 레지스터들(90,96)의 각각은 각각에 결합된 데이터 출력과 각각의 가능 입력을 가진다.
각각의 레지스터 세트(80 내지 86)에서 레지스터들(90 내지 96)을 위한 가능 입력들은 각각의 선택기 회로(100 내지 106)에 결합되어 있다. 상기 선택기 회로(100 내지 106)는 상기 스피드 그레이드 디코더(50)와 상기 클록 스피드 디코더(52)의 출력에 결합되어 있다(스피드 그레이드 디코더(50)의 출력은 번호 1 내지 4로 지정되어 있고, 클록 스피드 디코더(52)의 출력은 문자 A 내지 D로 지정되어 있다). 각각의 디코더 회로들(100 내지 106)은 4개의 NAND 게이트들(110 내지 116)을 포함한다. 각각의 선택기 회로(90)에서의 모든 NAND 게이트들은 동시에 상기 스피드 그레이드 디코더(50)의 출력중 하나로부터의 액티브 하이에 의해 가능된다. 그래서 상기 선택기 회로(100)에서의 NAND 게이트들(110 내지 116)은 모두 30 나노초 스피드 그레이드를 지시하는 스피드 그레이드 디코더(50)로부터 출력된 액티브 하이"1"에 의해 가능된다. 비슷하게 상기 선택기 호로(106)에서의 모든 NAND 게이트들은 45 나노초 스피드 그레이드를 지시하는 스피드 그레이드 디코거(50)의 "4"출력 상의 액티브 하이에 의해 가능된다. 각각의 선택기 회로(100 내지 106)내의 개별적인 NAND 게이트들(110 내지 116)은 상기 클록 스피드 디코거(52)로부의 각각의 출력에 의해 가능된다. 그래서, 예를들어, NAND 게이트들(110)은 200 MBPS의 클록 스피드를 지시하는 상기 클록 스피드 디코더(52)로부터 출력된 액티브 하이 "A" 에의해 가능된다. 결과로서, 상기 스피드 그레이드 디코더(50)가 35 나노초 스피드 그레이드를 지시하는 출력"2" 상의 액티브 하이 신호를 출력하고 상기 클록 스피드 디코더(52)가 600 MBPS 클록 스피드를 지시하는 "C" 출력상에 액티브 하이 신호를 출력할 때, 상기 선택기 회로(102)내의 NAND 게이트(114)는 로우를 출력한다. 상기 NAND 게이트(114)의 출력에서의 로우는 그다음에 35 마노초 스피드 그레이드롸 600 MBPS의 클록 스피드에서 실행 파라미터들을 지시하는 데이터를 출력하는 레지스터 세트(82)내의 레지스터(94)를 가능한다. 상기 실행 파라미터들은 그다음에 상술된바와 같이 사용자에 의해 판독된다.
도 6은 기능회로(12)가 메모리 장치인 도 1의 집적회로(10)를 포함하는 컴퓨터 시스템(200)의 블록도이다. 상기 컴퓨터 시스템(200)은 특정 계산 또는 임무를 실행하기 위해 특정 소프트웨어를 실행하는 것과 같은 다양한 계산 기능들을 실행하기 위한 프로세서와 같은 컴퓨터 회로(202)를 포함한다. 상기 컴퓨터 회로에는 기능회로(12)로서 상기 메모리 장치를 포함하는 집적회로(10)가 포함되어 있다. 부가하면, 상기 컴퓨터 시스템(200)은 오퍼레이터가 상기 컴퓨터 시스템과 인터페이스하도록 하기 위해 컴뷰터 회로(202)와 결합된 키보드나 마우스와 같은 하나이상의 입력 장치들(204)을 포함한다. 통상적으로, 상기 컴퓨터 시스템(200)도 상기 컴퓨터회로에 결합된 하나이상의 출력 장치들을 포함하며, 그와 같은 출력장치들은 통상적으로 프린터나 비디오 단말기이다. 하나이상의 데이터 저장 장치들(212)도 데이터를 저장하거나 외부 저장 미디어(도시되지 않음)로부터 데이터를 검색하기 위해 통상적으로 결합된다. 통상적 저장장치들(212)의 예들은 하드와 플로피 디스크, 테이프 카세트, 및 콤팩트 디스크 판독 전용 메모리(CD-ROMs)를 포함한다. 상기 컴퓨터 회로(202)는 메모리 장치(12)에 데이터를 기록하거나 메모리장치(12)로부터 데이터를 판독하는 것을 제공하기 위한 제어 버스, 데이터 버스, 및 어드레스 버스를 통해 상기 메모리 장치(12)에 통상적으로 결합된다.
본 발명은 설명의 목적으로 예시적인 실시예들로 본 명세서에 기술되었지만, 의 방법으로 여기에 기술되어 있지만, 다양한 수정들이 본 발명의 정신 및 범위를 벗어나지 않고서 이루어 질 수 있다. 따라서, 본 발명은 첨부된 청구범위를 제외하고는 제한되지 않는다.

Claims (47)

  1. 기능 회로에 공급된 클록 신호와 동기하여 동작하도록 적합된 기능 회로의 실행 파라미터들을 기록하는 실행 지정 회로로서, 실행 지정 회로 및 기능 회로는 공통 집적 회로 내에 제조되는, 상기 실행 지정 회로에 있어서,
    기능 회로의 스피드 실행 성능을 지정하도록 집적 회로의 제조자에 의해 프로그램 가능한 스피드 그레이드 레지스터,
    기능 회로의 동작 동안 기능 회로에 공급될 클록 신호의 주파수를 지정하도록 집적 회로의 사용자에 의해 프로그램 가능한 클록 스피드 레지스터,
    기능 회로의 다수의 실행 파라미터 셋들을 기록하는 실행 데이터 기록 회로로서, 각 셋의 실행 파라미터들은 다수의 스피드 실행 성능들 중 하나와 다수의 클록 신호 주파수 중 하나의 각 조합에 대해 지정되는, 상기 실행 데이터 기록 회로, 및
    스피드 그레이드 레지스터, 클록 스피드 레지스터 및 실행 데이터 기록 회로에 접속되어, 스피드 그레이드 레지스터의 프로그래밍과 클록 스피드 레지스터의 프로그래밍의 기능으로서 기록된 실행 파라미터들의 셋들 중 하나를 선택하도록 동작할 수 있는 실행 데이터 선택 회로를 포함하는 실행 지정 회로.
  2. 제 1 항에 있어서,
    스피드 그레이드 레지스터는 집적 회로의 제조 동안 프로그램된 각 도전 상태들을 갖는 다수의 프로그램 가능 소자들을 구비하며, 상기 프로그램 가능 소자들은 기능 회로의 다수의 스피드 그레이드들 중 하나에 대응하는 패턴으로 프로그램되는 실행 지정 회로.
  3. 제 2 항에 있어서,
    각각의 프로그램 가능 소자에 결합되어, 프로그램 가능 소자들의 프로그램된 패턴을 디코드하여, 그에 대응하는 출력 신호를 발생하도록 동작할 수 있는 디코더를 더 포함하는 실행 지정 회로.
  4. 제 2 항에 있어서,
    프로그램 가능 소자들은 각각의 안티-퓨즈들을 포함하는 실행 지정 회로.
  5. 제 1 항에 있어서,
    상기 클록 스피드 레지스터는 집적 회로의 제조후 외부적으로 프로그램된 각 도전 상태들을 갖는 다수의 프로그램 가능 소자들을 구비하며, 상기 프로그램 가능 소자들은 기능 회로의 동작 동안 기능 회로에 공급될 수 있는 다수의 클록 신호 주파수들 중 하나에 대응하는 패턴으로 프로그램되는 실행 지정 회로.
  6. 제 5 항에 있어서,
    각각의 프로그램 가능 소자에 결합되어, 프로그램 가능 소자들의 프로그램 패턴을 디코드하여, 그에 대응하는 출력을 발생하도록 동작할 수 있는 실행 지정 회로.
  7. 제 5 항에 있어서,
    프로그램 가능 소자들은 각각의 안티-퓨즈들을 포함하는 실행 지정 회로.
  8. 제 1 항에 있어서,
    외부적으로 엑세스 가능한 다수의 입력 단자들을 갖는 파라미터 판독 모드 검출기를 더 구비하며, 상기 파라미터 판독 모드 검출기는 상기 입력 단자들에 공급된 각 신호들의 소정 셋에 대응하는 기록된 실행 파라미터 셋들 중 한 셋을 선택하기 위해 실행 지정 회로를 활성화하도록 동작할 수 있는 실행 지정 회로.
  9. 제 1 항에 있어서,
    상기 실행 데이터 기록 회로는 다수의 실행 데이터 레지스터들을 구비하고, 이들 각각의 레지스터는 실행 파라미터 셋들의 각 셋을 기록하며, 실행 데이터 선택 회로는 스피드 그레이드 레지스터의 프로그래밍과 클록 스피드 레지스터의 프로그래밍의 기능으로서 실행 데이터 레지스터들 중 한 레지스터를 가능하도록 동작할 수 있는 실행 지정 회로.
  10. 제 1 항에 있어서,
    상기 실행 데이터 기록 회로는 복수의 실행 데이터 레지스터 세트를 포함하며, 각 실행 데이터 레지스터 세트는 복수의 클록 신호 주파수에서 각각의 스피드 그레이드으로 상기 기능 회로의 실행 파라미터들을 기록하며, 상기 실행 데이터 레지스터 세트중 하나는 상기 실행 데이터 선택 회로에 의해 상기 스피드 그레이드 레지스터의 프로그래밍 함수로서 선택되며, 상기 선택된 세트내의 상기 실행 데이터 레지스터중 하나는 상기 실행 데이터 선택 회로에 의해 상기 클록 스피드 레지스터의 프로그래밍 함수로서 가능되는 실행 지정 회로.
  11. 제 1 항에 있어서,
    상기 기능 회로는 메모리 디바이스를 포함하는 실행 지정 회로.
  12. 기능 회로에 인가된 클록 신호와 동기화하여 동작하도록 채용되는 상기 기능 회로의 실행 파라미터들을 기록하는 실행 지정 회로로서, 상기 실행 지정 회로와 상기 기능 회로가 공통의 집적 회로에서 제조되는 실행 지정 회로에 있어서,
    상기 기능 회로의 스피드 실행 성능을 지정하기 위해 상기 집적 회로의 제조자에 의해 프로그램 가능한 스피드 그레이드 레지스터와,
    상기 기능 회로의 복수의 실행 파라미터 세트를 기록하는 실행 데이터 기록 회로로서, 각 세트내의 상기 실행 파라미터가 복수의 스피드 실행 성능중 각각의 하나에 대해 지정되는 상기 실행 데이터 기록 회로, 및
    상기 스피드 그레이드 레지스터와 상기 클록 스피드 레지스터에 결합되며, 상기 기록된 실행 파라미터 세트중 하나를 상기 스피드 그레이드 레지스터의 프로그래밍의 함수로서 선택하도록 동작되는 실행 데이터 선택 회로를 포함하는 실행 지정 회로.
  13. 제 12 항에 있어서,
    상기 스피드 그레이드 레지스터는 상기 집적 회로의 제조 동안 프로그램된 각각의 도전 상태를 갖는 복수의 프로그램 가능한 소자를 포함하며, 상기 프로그램 가능한 소자는 상기 기능 회로의 복수의 스피드 그레이드중 하나에 대응하는 패턴으로 프로그래밍되는 실행 지정 회로.
  14. 제 13 항에 있어서,
    상기 프로그램 가능한 소자 각각에 결합되며, 상기 프로그램 가능한 소자의 프로그래된 패턴을 디코드하고 그에 대응하는 출력 신호를 발생하도록 동작되는디코더를 더 포함하는 실행 지정 회로.
  15. 제 13 항에 있어서,
    상기 프로그램 가능한 소자는 각각의 안티-퓨즈(anti-fuse)를 포함하는 실행 지정 회로.
  16. 제 12 항에 있어서,
    복수의 외부 엑세스 가능한 입력 단자를 가지며, 기록된 실행 파라미터 세트중 하나를 선택하기 위해 상기 입력 단자에 인가된 소정 세트의 각각의 신호에 응답하여 상기 실행 지정 회로를 활성화하도록 동작되는 파라미터 판독 모드 검출기를 더 포함하는 실행 지정 회로.
  17. 제 12 항에 있어서,
    상기 실행 데이터 기록 회로는 상기 실행 파라미터 세트중 각각의 하나를 기록하는 복수의 실행 데이터 레지스터를 포함하며, 상기 실행 데이터 선택 회로는 상기 실행 데이터 레지스터중 하나를 상기 스피드 그레이드 레지스터의 프로그래밍의 함수로서 가능하도록 동작되는 실행 지정 회로.
  18. 제 12 항에 있어서,
    상기 기능 회로는 메모리 디바이스를 포함하는 실행 지정 회로.
  19. 기능 회로에 인가된 클록 신호와 동기화하여 동작하도록 채용되는 상기 기능 회로의 실행 파라미터들을 기록하는 실행 지정 회로로서, 상기 실행 지정 회로와 상기 기능 회로가 공통의 집적 회로에서 제조되는, 실행 지정 회로에 있어서,
    상기 기능 회로의 동작 동안 상기 기능 회로에 인가될 상기 클록 신호의 주파수를 지정하기 위해 상기 집적 회로의 사용자에 의해 프로그램 가능한 클록 스피드 레지스터,
    상기 기능 회로의 복수의 실행 파라미터 세트를 기록하는 실행 데이터 기록 회로로서, 각 세트내의 상기 실행 파라미터가 복수의 클록 신호 주파수중 각각의 하나에 대해 지정되는 상기 실행 데이터 기록 회로 및,
    상기 클록 스피드 레지스터와 실행 데이터 기록 회로에 결합되며, 상기 기록된 실행 파라미터 세트중 하나를 상기 클록 스피드 레지스터의 프로그래밍의 함수로서 선택하도록 동작되는 실행 데이터 선택 회로를 포함하는 실행 지정 회로.
  20. 제 19 항에 있어서,
    상기 클록 스피드 레지스터는 상기 집적 회로의 제조 후에 외부적으로 프로그래된 각각의 도전 상태를 갖는 복수의 프로그램 가능한 소자를 포함하고, 상기 프로그램 가능한 소자는 상기 기능 회로의 동작 동안 상기 기능 회로에 인가되는 복수의 클록 신호 주파수중 하나에 대응하는 패턴으로 프로그래밍되는 실행 지정 회로.
  21. 제 20 항에 있어서,
    상기 프로그램 가능한 소자 각각에 결합되며, 상기 프로그램 가능한 소자의 상기 프로그램된 패턴을 디코드하고 그에 대응하는 출력을 발생하도록 동작되는 디코더를 더 포함하는 실행 지정 회로.
  22. 제 20 항에 있어서,
    상기 프로그램 가능한 소자는 각각의 안티-퓨즈를 포함하는 실행 지정 회로.
  23. 제 19 항에 있어서,
    복수의 외부 엑세스 가능한 입력 단자를 가지며, 기록된 실행 파라미터 세트중 하나를 선택하기 위해 상기 입력 단자에 인가된 소정 세트의 각각의 신호에 응답하여 상기 실행 지정 회로를 활성화하도록 동작되는 파라미터 판독 모드 검출기를 더 포함하는 실행 지정 회로.
  24. 제 19 항에 있어서,
    상기 실행 데이터 기록 회로는 상기 실행 파라미터 세트중 각각의 하나를 기록하는 복수의 실행 데이터 레지스터를 포함하며, 상기 실행 데이터 선택 회로는 상기 실행 데이터 레지스터중 하나를 상기 클록 스피드 레지스터의 프로그래밍의 함수로서 가능하도록 동작되는 실행 지정 회로.
  25. 제 19 항에 있어서,
    상기 기능 회로는 메모리 장치를 포함하는 실행 지정 회로.
  26. 클록 신호를 발생하는 클록 회로,
    프로세서 버스를 가지며, 상기 클록 신호를 수신하기 위해 클록 회로에 결합된 프로세서,
    데이터가 컴퓨터 시스템으로 인가되로록 적응된 프로세서 버스를 통해 프로세서에 결합된 입력 장치 및,
    상기 클록 신호를 수신하기 위해 클록 신호에 결합된 집적 회로로서, 상기 집적 회로는 상기 클록 신호와 동기적으로 동작하도록 적응된 메모리 장치와 이 메모리 장치의 실행 파라미터를 기록하는 실행 지정 회로를 포함하며, 상기 메모리 장치는 상기 프로세서에 의해 데이터가 메모리 장치로부터 판독되도록 허용하고, 상기 프로세서에 의해 데이터가 메모리 장치에 기록되도록 허용하는 프로세서 버스에 결합되는, 집적 회로를 포함하며;
    상기 실행 지정 회로는,
    상기 메모리 장치의 스피드 실행 성능을 지정하기 위해 집적 회로의 제조자에 의해 프로그래밍 가능한 스피드 그레이드그레이드,
    상기 클록 신호의 주파수를 지정하기 위해 집적 회로의 사용자에 의해 프로그래밍 가능한 클록 스피드 레지스터,
    기능 회로의 복수의 실행 파라미터 세트를 기록하는 실행 데이터 기록 회로로서, 각 세트의 실행 파라미터는 복수의 스피드 실행 성능 중 하나의 성능과 상기 클록 신호의 복수의 주파수 중 하나의 주파수의 개별적인 조합을 위해 지정되는, 실행 데이터 기록 회로 및,
    상기 스피드 그레이드 레지스터, 클록 스피드 레지스터 및 실행 데이터 기록 회로에 결합된 실행 데이터 선택 회로로서, 상기 실행 데이터 선택 회로는 상기 스피드 그레이드 레지스터의 프로그래밍 기능과 클록 스피드 레지스터의 프로그래밍 기능으로써 기록된 실행 파라미터 세트 중 하나의 세트를 선택하도록 동작할 수 있는 실행 데이터 선택 회로를 포함하는 컴퓨터 시스템.
  27. 제 26 항에 있어서,
    상기 스피드 그레이드 레지스터는 상기 집적 히로의 제조시 프로그래밍된 각각의 도전성 상태를 갖는 복수의 프로그래밍 가능 구성 요소를 포함하며, 상기 프로그래밍 가능 구성 요소는 상기 메모리의 복수의 스피드 그레이드 중 하나의 그레이드에 대응하는 패턴으로 프로그래밍되는 컴퓨터 시스템.
  28. 제 27 항에 있어서,
    상기 프로그래밍 가능 구성 요소에 각각 결합된 디코더르르 더 포함하며, 상기 디코더는 상기 프로그래밍 가능 구성요소의 프로그래밍된 패턴을 디코딩하여 이에 대응하는 출력 신호를 생성하도록 동작하는 컴퓨터 시스템.
  29. 제 27 항에 있어서,
    상기 프로그래밍 가능 구성 요소는 개별적인 안티-퓨즈를 포함하는 컴퓨터 시스템.
  30. 제 26 항에 있어서,
    상기 클록 스피드 레지스터는 집적 회로의 제조 이후 확장 프로그래밍된 각각의 도전성 상태를 갖는 복수의 프로그래밍 가능 구성 요소를 포함하며, 상기 프로그래밍 가능 구성 요소는 상기 클록 신호의 복수의 대안의 주파수 중 하나의 주파수에 대응하는 패턴으로 프로그래밍되는 컴퓨터 시스템.
  31. 제 30 항에 있어서,
    상기 프로그래밍 가능 구성 요소 각각에 결합된 디코더를 더 포함하며, 상기 디코더는 상기 프로그래밍 가능 구성 요소의 프로그래밍된 패턴을 디코더하여 이에 대응하는 출력을 생성하도록 동작하는 컴퓨터 시스템.
  32. 제 30 항에 있어서,
    상기 프로그래밍 가능 구성 요소는 개별적인 안티-퓨즈를 포함하는 컴퓨터 시스템.
  33. 제 26 항에 있어서,
    확장 엑세싱 가능한 복수의 입력 단자를 갖는 파라미터 판독 모드 검출기를 더 포함하며, 상기 판독 모드 검출기는 실행 지정 회로가 상기 입력 단자에 인가되는 소정의 개별적인 신호 세트에 응답하는 기록된 실행 파라미터 세트 중 하나의 세트를 선택하도록 동작하는 컴퓨터 시스템.
  34. 제 26 항에 있어서,
    상기 실행 데이터 기록 회로는 실행 파라미터 세트 중 개별적인 세트를 각각 기록하는 복수의 실행 데이터 레지스터를 포함하며, 상기 실행 데이터 선택 회로는 상기 스피드 그레이드 ㄹ지스터의 프로그래밍 기능과 클록 스피드 레지스터의 프로그래밍 기능으로서 상기 실행 데이터 레지스터 중 하나의 레지스터를 가능하도록 동작하는 컴퓨터 시스템.
  35. 제 26 항에 있어서,
    상기 실행 데이터 기록 회로는 복수의 실행 데이터 레지스터 세트를 포함하며, 각각의 실행 데이터 레지스터 세트는 상기 클록 신호의 복수의 주파수에서 개별적인 스피드 그레이드로 메모리 장치의 실행 파라미터를 기록하며, 실행 데이터 레지스터 세트 중 하나의 세트는 스피드 그레이드 레지스터의 프로그래밍 기능으로써 실행 데이터 선택 회로에 의해 선택되며, 이 선택된 세트내의 실행 데이터 레지스터 중 하나의 레지스터는 상기 클록 스피드 레지스터의 프로그래밍 기능으로써 실행 데이터 선택 회로에 의해 가능되는 컴퓨터 시스템.
  36. 복수의 클록 주파수 중 하나의 주파수를 가질 수 있는 클록 신호에 따라 동작하도록 적응된 집적 회로의 실행 파라미터를 기록 및 판독하는 실행 파라미터 기록 및 판독 방법에 있어서,
    상기 집적 회로의 하나 이상의 스피드 파라미터를 측정하기 위해 집적회로를 시험하는 단계,
    상기 측정된 스피드 파라미터에 대응하는 스피드 그레이드 값을 상기 집적 히로에 기록하는 단계,
    상기 클록 신호의 주파수를 결정하는 단계,
    상기 클록 신호의 결정된 주파수에 대응하는 클록 신호 값을 상기 집적 회로에 기록하는 단계,
    상기 집적 회로의 복수의 실행 파라미터 세트를 상기 집적 회로에 기록하는 기록 단계로서, 상기 각각의 세트는 복수의 스피드 실행 성능 중 하나의 성능과 상기 클록 신호의 복수의 주파수 중 하나의 주파수의 개별적인 조합을 위해 지정되는 기록 단계,
    상기 기록된 스피드 그레이드 값의 기능과 기록된 클록 스피드 값의 기능으로써 기록된 실행 파라미터 세트 중 하나의 세트를 선택하는 단계 및,
    상기 선택된 실행 파라미터 세트를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  37. 제 36 항에 있어서,
    적어도 하나의 스피드 파라미터를 측정하기 위하여 집적 회로를 테스트하는 상기 단계는 집적 회로를 제조하는 동안 집적 회로를 시험하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  38. 제 37 항에 있어서,
    집적 회로에서 스피드 그레이드 가치를 기록하는 상기 단계는 집적 회로를 제조하는 동안 집적 회로의 스프드 그레이드 가치를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  39. 제 36 항에 있어서,
    집적 회로에서 클록 스피드 가치를 기록하는 상기 단계는 집적 회로를 제조한 후 집적 회로의 클록 스피드 가치를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  40. 제 36 항에 있어서,
    집적 회로의 다수 실행 파라미터의 세트를 집적 회로에서 기록하는 단계는 상기 집적 회로를 제조하는 동안 다수 실행 파라미터의 세트를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  41. 집적 회로의 실행 파라미터를 판독하고 기록하는 방법에 있어서,
    상기 집적 회로의 적어도 하나의 스피드 파라미터를 측정하기 위하여 집적 회로를 테스트하는 단계,
    상기 집적 회로에서 상기 측정된 스피드 파라미터에 대응하는 상기 스피드 그레이드 가치를 기록하는 단계,
    다수의 스피드 실행 성능 중 각각에 대해 명백히 설정된 상기 집적 회로의 다수 실행 파라미터의 세트를 집적 회로에서 기록하는 단계,
    상기 기록된 스피드 그레이드 가치의 기능으로 기록된 실행 파라미터의 세트 중 하나를 선택하는 단계 및,
    상기 실행 파라미터의 선택된 세트를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  42. 제 41 항에 있어서,
    적어도 하나의 스피드 파라미터를 측정하기 위하여 상기 집적 회로를 테스트하는 상기 단계는 상기 집적 회로를 측정하는 동안 집적 회로를 테스트하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  43. 제 42 항에 있어서,
    상기 집적 회로의 스피드 그레이드 가치를 기록하는 상기 단계는 상기 집적 회로를 제조하는 동안 상기 집적 회로에서 스피드 그레이드 가치를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  44. 제 41 항에 있어서,
    상기 집적 회로의 다수의 실행 파라미터 세트를 집적 회로에서 기록하는 상기 단계는 상기 집적 회로를 제조하는 동안 다수의 실행 파라미터 세트를 집적 회로에서 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  45. 다수의 클록 주파수 중 하나를 가질 수 있는 클록 신호에 따라 작동하기에 적합한 집적 회로의 실행 파라미터를 판독하고 기록하는 방법에 있어서,
    상기 클록 신로의 주파수를 결정하는 단계,
    상기 집적 회로에서 결정된 상기 클록 신호의 주파수에 대응한 클록 스피드 가치를 기록하는 단계,
    다수의 상기 클록 신호 주파수 중 각각에 대해 명백히 설정된 각각의 상기 다수의 실행 파라미터의 세트를 집적 회로에서 기록하는 단계,
    상기 기록된 클록 스피드 가치의 기능으로 기록된 실행 파라미터의 세트 중 하나를 선택하는 단계 및,
    상기 실행 파라미터의 세트를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  46. 제 45 항에 있어서,
    상기 집적 회로에서 클록 스피드 가치를 기록하는 상기 단계는 상기 집적 회로를 제조한 이후 집적 회로의 클록 스피드 가치를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
  47. 제 45 항에 있어서,
    상기 집적 회로의 다수의 실행 파라미터 세트를 집적 회로에서 기록하는 상기 단계는 상기 집적 회로를 제조하는 동안 다수의 실행 파라미터 세트를 기록하는 단계를 포함하는 실행 파라미터 기록 및 판독 방법.
KR1020007009891A 1998-03-06 1999-03-05 성능 지정 회로, 컴퓨터 시스템, 집적 회로의 성능 파라미터 기록 및 판독 방법 KR100597826B1 (ko)

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