JP2001356146A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001356146A JP2001356146A JP2000178340A JP2000178340A JP2001356146A JP 2001356146 A JP2001356146 A JP 2001356146A JP 2000178340 A JP2000178340 A JP 2000178340A JP 2000178340 A JP2000178340 A JP 2000178340A JP 2001356146 A JP2001356146 A JP 2001356146A
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Abstract
(57)【要約】
【課題】 外部からメモリの内容を容易に読み出すこと
ができず、メモリの内容の不正コピーを防ぐことができ
る半導体集積回路を提供する。 【解決手段】 本発明の半導体集積回路は、ＲＯＭ１１
と、論理回路１２と、テスト信号及び実稼動用の信号を
受け取り、ＴＥ信号の入力に応じて何れか一方の信号を
選択してＲＯＭ１１に出力するＭＵＸ１３〜１５と、Ｒ
ＯＭ１１から出力される信号を受け取り論理回路１２及
びＭＵＸ１６に出力する組み合わせ回路１７と、組み合
わせ回路１７の出力を受け取るバスキーパー回路１８
と、組み合わせ回路１７から出力された信号及び論理回
路１２から出力された信号を受け取り、ＴＥ信号の入力
に応じて何れか一方を選択して出力するＭＵＸ１６と、
を備えている。組み合わせ回路１７への入力信号によっ
てＲＯＭ１１からの出力を制御することができるので、
外部からＲＯＭ１１などのメモリの内容を容易に読み出
すことができず、メモリの内容の不正コピーを防ぐこと
ができる。
ができず、メモリの内容の不正コピーを防ぐことができ
る半導体集積回路を提供する。 【解決手段】 本発明の半導体集積回路は、ＲＯＭ１１
と、論理回路１２と、テスト信号及び実稼動用の信号を
受け取り、ＴＥ信号の入力に応じて何れか一方の信号を
選択してＲＯＭ１１に出力するＭＵＸ１３〜１５と、Ｒ
ＯＭ１１から出力される信号を受け取り論理回路１２及
びＭＵＸ１６に出力する組み合わせ回路１７と、組み合
わせ回路１７の出力を受け取るバスキーパー回路１８
と、組み合わせ回路１７から出力された信号及び論理回
路１２から出力された信号を受け取り、ＴＥ信号の入力
に応じて何れか一方を選択して出力するＭＵＸ１６と、
を備えている。組み合わせ回路１７への入力信号によっ
てＲＯＭ１１からの出力を制御することができるので、
外部からＲＯＭ１１などのメモリの内容を容易に読み出
すことができず、メモリの内容の不正コピーを防ぐこと
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭ（Read Onl
y Memory）やフラッシュメモリなどのメモリ、論理回路
などを備えた半導体集積回路に関し、特に、メモリや論
理回路などを備え、外部からデータを入出力してテスト
を行うことができる半導体集積回路に関する。
y Memory）やフラッシュメモリなどのメモリ、論理回路
などを備えた半導体集積回路に関し、特に、メモリや論
理回路などを備え、外部からデータを入出力してテスト
を行うことができる半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体技術の急速な進歩に伴い、
多種多様な半導体集積回路が開発されている。これらの
半導体集積回路においては、設計、製造された半導体集
積回路が必要な仕様を満たすか否かを検証するために、
対象となる半導体集積回路に外部からデータを入力し、
出力された値を予め設定された値と比較してテストする
ことが一般的に行われている。
多種多様な半導体集積回路が開発されている。これらの
半導体集積回路においては、設計、製造された半導体集
積回路が必要な仕様を満たすか否かを検証するために、
対象となる半導体集積回路に外部からデータを入力し、
出力された値を予め設定された値と比較してテストする
ことが一般的に行われている。
【０００３】図２は、従来の半導体集積回路の構成を示
す回路図である。図２において、従来の半導体集積回路
は、プログラムなどを記録したＲＯＭ２１と、所定の論
理演算処理を行う論理回路２２と、外部から入力される
テスト用のテスト信号及び他の論理回路（図示せず）な
どから出力された実稼動用の信号を受け取り、ＴＥ（Ｔ
ｅｓｔ Ｅｎａｂｌｅ）信号の入力に応じて何れか一方
の信号を選択してＲＯＭ２１に出力するマルチプレクサ
（以下、単に「ＭＵＸ」ともいう）２３〜２５と、ＲＯ
Ｍ２１から出力された信号及び論理回路２２から出力さ
れた信号を受け取り、ＴＥ信号の入力に応じて何れか一
方を選択して外部または他の論理回路（図示せず）など
に出力するＭＵＸ２６と、を備えている。
す回路図である。図２において、従来の半導体集積回路
は、プログラムなどを記録したＲＯＭ２１と、所定の論
理演算処理を行う論理回路２２と、外部から入力される
テスト用のテスト信号及び他の論理回路（図示せず）な
どから出力された実稼動用の信号を受け取り、ＴＥ（Ｔ
ｅｓｔ Ｅｎａｂｌｅ）信号の入力に応じて何れか一方
の信号を選択してＲＯＭ２１に出力するマルチプレクサ
（以下、単に「ＭＵＸ」ともいう）２３〜２５と、ＲＯ
Ｍ２１から出力された信号及び論理回路２２から出力さ
れた信号を受け取り、ＴＥ信号の入力に応じて何れか一
方を選択して外部または他の論理回路（図示せず）など
に出力するＭＵＸ２６と、を備えている。
【０００４】ここで、ＭＵＸ２３は、他の論理回路（図
示せず）などから入力されるアドレス信号ＡＤＤＲ及び
外部から入力されるテストアドレス信号Ｔ＿ＡＤＤＲＥ
ＳＳを受け取り、ＴＥ信号のＬＯＷ信号の入力に応じて
アドレス信号ＡＤＤＲを選択してＲＯＭ２１に出力し、
ＴＥ信号のＨＩ信号の入力に応じてテストアドレス信号
Ｔ＿ＡＤＤＲＥＳＳを選択してＲＯＭ２１に出力する。
示せず）などから入力されるアドレス信号ＡＤＤＲ及び
外部から入力されるテストアドレス信号Ｔ＿ＡＤＤＲＥ
ＳＳを受け取り、ＴＥ信号のＬＯＷ信号の入力に応じて
アドレス信号ＡＤＤＲを選択してＲＯＭ２１に出力し、
ＴＥ信号のＨＩ信号の入力に応じてテストアドレス信号
Ｔ＿ＡＤＤＲＥＳＳを選択してＲＯＭ２１に出力する。
【０００５】また、ＭＵＸ２４は、他の論理回路（図示
せず）などから入力されるシステムクロック信号ＣＬＫ
及び外部から入力されるテストクロック信号Ｔ＿ＣＫを
受け取り、ＴＥ信号のＬＯＷ信号の入力に応じてシステ
ムクロック信号ＣＬＫを選択してＲＯＭ２１に出力し、
ＴＥ信号のＨＩ信号の入力に応じてテストクロック信号
Ｔ＿ＣＫを選択してＲＯＭ２１に出力する。
せず）などから入力されるシステムクロック信号ＣＬＫ
及び外部から入力されるテストクロック信号Ｔ＿ＣＫを
受け取り、ＴＥ信号のＬＯＷ信号の入力に応じてシステ
ムクロック信号ＣＬＫを選択してＲＯＭ２１に出力し、
ＴＥ信号のＨＩ信号の入力に応じてテストクロック信号
Ｔ＿ＣＫを選択してＲＯＭ２１に出力する。
【０００６】また、ＭＵＸ２５は、他の論理回路（図示
せず）などから入力されるコントロール信号ＣＳ及び外
部から入力されるテストコントロール信号Ｔ＿ＣＳを受
け取り、ＴＥ信号のＬＯＷ信号の入力に応じてコントロ
ール信号ＣＳを選択してＲＯＭ２１に出力し、ＴＥ信号
のＨＩ信号の入力に応じてテストコントロール信号Ｔ＿
ＣＳを選択してＲＯＭ２１に出力する。
せず）などから入力されるコントロール信号ＣＳ及び外
部から入力されるテストコントロール信号Ｔ＿ＣＳを受
け取り、ＴＥ信号のＬＯＷ信号の入力に応じてコントロ
ール信号ＣＳを選択してＲＯＭ２１に出力し、ＴＥ信号
のＨＩ信号の入力に応じてテストコントロール信号Ｔ＿
ＣＳを選択してＲＯＭ２１に出力する。
【０００７】さらに、ＭＵＸ２６は、論理回路２２から
出力される出力信号ＯＵＴ及びＲＯＭ２１から出力され
る信号ＲＯＭ＿ＯＵＴを受け取り、ＴＥ信号のＬＯＷ信
号の入力に応じて出力信号ＯＵＴを選択して外部や他の
論理回路（図示せず）などに出力し、ＴＥ信号のＨＩ信
号の入力に応じて信号ＲＯＭ＿ＯＵＴを選択して外部や
他の論理回路（図示せず）などに出力する。
出力される出力信号ＯＵＴ及びＲＯＭ２１から出力され
る信号ＲＯＭ＿ＯＵＴを受け取り、ＴＥ信号のＬＯＷ信
号の入力に応じて出力信号ＯＵＴを選択して外部や他の
論理回路（図示せず）などに出力し、ＴＥ信号のＨＩ信
号の入力に応じて信号ＲＯＭ＿ＯＵＴを選択して外部や
他の論理回路（図示せず）などに出力する。
【０００８】以上のように、ＭＵＸ２３〜２６は、テス
トイネーブル信号ＴＥに応じて、受け取った信号のうち
いずれか一方の信号を選択して出力するように制御され
る。
トイネーブル信号ＴＥに応じて、受け取った信号のうち
いずれか一方の信号を選択して出力するように制御され
る。
【０００９】上述のように、図２に示した従来の半導体
集積回路においては、テストの際に、テストイネーブル
信号ＴＥによってＭＵＸ２３〜２６の出力信号を制御
し、ＭＵＸ２６から外部に出力される信号を予め設定し
た値と比較することによって、テストの対象となる半導
体集積回路が正常に動作しているか否かを検証すること
ができる。
集積回路においては、テストの際に、テストイネーブル
信号ＴＥによってＭＵＸ２３〜２６の出力信号を制御
し、ＭＵＸ２６から外部に出力される信号を予め設定し
た値と比較することによって、テストの対象となる半導
体集積回路が正常に動作しているか否かを検証すること
ができる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路においては、ＭＵＸ２３〜２６に外部か
ら直接アクセスすることができるため、ＴＥ信号のＨＩ
信号を入力することによってＲＯＭ２１の内容を容易に
読み出されて、盗用される恐れがあるという問題があっ
た。
半導体集積回路においては、ＭＵＸ２３〜２６に外部か
ら直接アクセスすることができるため、ＴＥ信号のＨＩ
信号を入力することによってＲＯＭ２１の内容を容易に
読み出されて、盗用される恐れがあるという問題があっ
た。
【００１１】さらに、ＲＯＭ２１の内容を容易に読み出
すことができるため、ＲＯＭ２１の内容を容易にコピー
することができ、不正にコピーされたＲＯＭ２１の内容
を大量に作成され頒布される恐れがあるという問題があ
った。
すことができるため、ＲＯＭ２１の内容を容易にコピー
することができ、不正にコピーされたＲＯＭ２１の内容
を大量に作成され頒布される恐れがあるという問題があ
った。
【００１２】そこで、上記の点に鑑み、本発明の目的
は、外部からＲＯＭ２１などのメモリの内容を容易に読
み出すことができず、メモリの内容の不正コピーを防ぐ
ことができる半導体集積回路を提供することである。
は、外部からＲＯＭ２１などのメモリの内容を容易に読
み出すことができず、メモリの内容の不正コピーを防ぐ
ことができる半導体集積回路を提供することである。
【００１３】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の半導体集積回路は、プログラムなどを記録
したメモリと、メモリからの出力信号に基づいて所定の
論理演算処理を行う論理回路と、を有する半導体集積回
路であって、テスト信号及び実稼動用の信号を受け取
り、制御信号の入力に応じて何れか一方の信号を選択し
てメモリに出力する第１の選択回路と、メモリから出力
されたメモリ出力信号及び論理回路１２から出力された
信号を受け取り、制御信号の入力に応じて何れか一方を
選択して出力する第２の選択回路と、メモリの出力側と
論理回路及び第２の選択回路の入力側との間に設けら
れ、所定の入力信号に応じて、メモリからのメモリ出力
信号を論理回路１２及び第２の選択回路に出力する論理
制御回路と、を備えることを特徴とする。
め、本発明の半導体集積回路は、プログラムなどを記録
したメモリと、メモリからの出力信号に基づいて所定の
論理演算処理を行う論理回路と、を有する半導体集積回
路であって、テスト信号及び実稼動用の信号を受け取
り、制御信号の入力に応じて何れか一方の信号を選択し
てメモリに出力する第１の選択回路と、メモリから出力
されたメモリ出力信号及び論理回路１２から出力された
信号を受け取り、制御信号の入力に応じて何れか一方を
選択して出力する第２の選択回路と、メモリの出力側と
論理回路及び第２の選択回路の入力側との間に設けら
れ、所定の入力信号に応じて、メモリからのメモリ出力
信号を論理回路１２及び第２の選択回路に出力する論理
制御回路と、を備えることを特徴とする。
【００１４】ここで、論理制御回路は、組み合わせ回路
または順序回路とバスキーパー回路を具備した３ステー
トバッファにすればよい。また、このとき、組み合わせ
回路は、所定の入力信号を論理積して出力するＡＮＤ回
路と、ＡＮＤ回路の出力信号に応じて、メモリからのメ
モリ出力信号を論理回路及び第２の選択回路に出力する
バッファ回路と、を備えるようにするとよい。
または順序回路とバスキーパー回路を具備した３ステー
トバッファにすればよい。また、このとき、組み合わせ
回路は、所定の入力信号を論理積して出力するＡＮＤ回
路と、ＡＮＤ回路の出力信号に応じて、メモリからのメ
モリ出力信号を論理回路及び第２の選択回路に出力する
バッファ回路と、を備えるようにするとよい。
【００１５】論理制御回路への所定の入力信号によって
メモリからのメモリ出力信号を制御することができるの
で、外部からメモリの内容を容易に読み出すことができ
ず、メモリの内容の不正コピーを防ぐことができる。ま
た、制御を正しく行わないとあたかも常に同じデータが
でることになる。
メモリからのメモリ出力信号を制御することができるの
で、外部からメモリの内容を容易に読み出すことができ
ず、メモリの内容の不正コピーを防ぐことができる。ま
た、制御を正しく行わないとあたかも常に同じデータが
でることになる。
【００１６】
【発明の実施の形態】以下、図面に基づいて本発明の半
導体集積回路について説明する。図１は、本発明の半導
体集積回路の構成の一例を示す回路図である。図１にお
いて、本発明の半導体集積回路は、プログラムなどを記
録したＲＯＭ１１と、所定の論理演算処理を行う論理回
路１２と、外部から入力されるテスト用のテスト信号及
び他の論理回路（図示せず）などから出力された実稼動
用の信号を受け取り、ＴＥ（Ｔｅｓｔ Ｅｎａｂｌｅ）
信号の入力に応じて何れか一方の信号を選択してＲＯＭ
１１に出力するマルチプレクサ（以下、単に「ＭＵＸ」
ともいう）１３〜１５と、ＲＯＭ１１から出力される信
号を受け取り論理回路１２及びＭＵＸ１６に出力する組
み合わせ回路１７と、組み合わせ回路１７の出力を受け
取るバスキーパー回路１８と、組み合わせ回路１７から
出力された信号及び論理回路１２から出力された信号を
受け取り、ＴＥ信号の入力に応じて何れか一方を選択し
て外部または他の論理回路（図示せず）などに出力する
ＭＵＸ１６と、を備えている。
導体集積回路について説明する。図１は、本発明の半導
体集積回路の構成の一例を示す回路図である。図１にお
いて、本発明の半導体集積回路は、プログラムなどを記
録したＲＯＭ１１と、所定の論理演算処理を行う論理回
路１２と、外部から入力されるテスト用のテスト信号及
び他の論理回路（図示せず）などから出力された実稼動
用の信号を受け取り、ＴＥ（Ｔｅｓｔ Ｅｎａｂｌｅ）
信号の入力に応じて何れか一方の信号を選択してＲＯＭ
１１に出力するマルチプレクサ（以下、単に「ＭＵＸ」
ともいう）１３〜１５と、ＲＯＭ１１から出力される信
号を受け取り論理回路１２及びＭＵＸ１６に出力する組
み合わせ回路１７と、組み合わせ回路１７の出力を受け
取るバスキーパー回路１８と、組み合わせ回路１７から
出力された信号及び論理回路１２から出力された信号を
受け取り、ＴＥ信号の入力に応じて何れか一方を選択し
て外部または他の論理回路（図示せず）などに出力する
ＭＵＸ１６と、を備えている。
【００１７】ここで、ＭＵＸ１３は、他の論理回路（図
示せず）などから入力されるアドレス信号ＡＤＤＲ及び
外部から入力されるテストアドレス信号Ｔ＿ＡＤＤＲＥ
ＳＳを受け取り、ＴＥ信号のＬＯＷ信号の入力に応じて
アドレス信号ＡＤＤＲを選択してＲＯＭ１１に出力し、
ＴＥ信号のＨＩ信号の入力に応じてテストアドレス信号
Ｔ＿ＡＤＤＲＥＳＳを選択してＲＯＭ１１に出力する。
示せず）などから入力されるアドレス信号ＡＤＤＲ及び
外部から入力されるテストアドレス信号Ｔ＿ＡＤＤＲＥ
ＳＳを受け取り、ＴＥ信号のＬＯＷ信号の入力に応じて
アドレス信号ＡＤＤＲを選択してＲＯＭ１１に出力し、
ＴＥ信号のＨＩ信号の入力に応じてテストアドレス信号
Ｔ＿ＡＤＤＲＥＳＳを選択してＲＯＭ１１に出力する。
【００１８】また、ＭＵＸ１４は、他の論理回路（図示
せず）などから入力されるシステムクロック信号ＣＬＫ
及び外部から入力されるテストクロック信号Ｔ＿ＣＫを
受け取り、ＴＥ信号のＬＯＷ信号の入力に応じてシステ
ムクロック信号ＣＬＫを選択してＲＯＭ１１に出力し、
ＴＥ信号のＨＩ信号の入力に応じてテストクロック信号
Ｔ＿ＣＫを選択してＲＯＭ１１に出力する。
せず）などから入力されるシステムクロック信号ＣＬＫ
及び外部から入力されるテストクロック信号Ｔ＿ＣＫを
受け取り、ＴＥ信号のＬＯＷ信号の入力に応じてシステ
ムクロック信号ＣＬＫを選択してＲＯＭ１１に出力し、
ＴＥ信号のＨＩ信号の入力に応じてテストクロック信号
Ｔ＿ＣＫを選択してＲＯＭ１１に出力する。
【００１９】また、ＭＵＸ１５は、他の論理回路（図示
せず）などから入力されるコントロール信号ＣＳ及び外
部から入力されるテストコントロール信号Ｔ＿ＣＳを受
け取り、ＴＥ信号のＬＯＷ信号の入力に応じてコントロ
ール信号ＣＳを選択してＲＯＭ１１に出力し、ＴＥ信号
のＨＩ信号の入力に応じてテストコントロール信号Ｔ＿
ＣＳを選択してＲＯＭ１１に出力する。
せず）などから入力されるコントロール信号ＣＳ及び外
部から入力されるテストコントロール信号Ｔ＿ＣＳを受
け取り、ＴＥ信号のＬＯＷ信号の入力に応じてコントロ
ール信号ＣＳを選択してＲＯＭ１１に出力し、ＴＥ信号
のＨＩ信号の入力に応じてテストコントロール信号Ｔ＿
ＣＳを選択してＲＯＭ１１に出力する。
【００２０】さらに、ＭＵＸ１６は、論理回路１２から
出力される出力信号ＯＵＴ及び組み合わせ回路１７から
出力される信号ＲＯＭ＿ＯＵＴを受け取り、ＴＥ信号の
ＬＯＷ信号の入力に応じて出力信号ＯＵＴを選択して外
部や他の論理回路（図示せず）などに出力し、ＴＥ信号
のＨＩ信号の入力に応じて信号ＲＯＭ＿ＯＵＴを選択し
て外部や他の論理回路（図示せず）などに出力する。
出力される出力信号ＯＵＴ及び組み合わせ回路１７から
出力される信号ＲＯＭ＿ＯＵＴを受け取り、ＴＥ信号の
ＬＯＷ信号の入力に応じて出力信号ＯＵＴを選択して外
部や他の論理回路（図示せず）などに出力し、ＴＥ信号
のＨＩ信号の入力に応じて信号ＲＯＭ＿ＯＵＴを選択し
て外部や他の論理回路（図示せず）などに出力する。
【００２１】以上のように、ＭＵＸ１３〜１６は、テス
トイネーブル信号ＴＥに応じて、受け取った信号のうち
いずれか一方の信号を選択して出力するように制御され
る。
トイネーブル信号ＴＥに応じて、受け取った信号のうち
いずれか一方の信号を選択して出力するように制御され
る。
【００２２】また、組み合わせ回路１７は、３つの入力
端子ＩＮ１〜３からの入力信号を論理積して制御信号を
出力するＡＮＤ回路１７Ａと、ＡＮＤ回路１７Ａから出
力される出力信号Ｘに応じて、ＲＯＭ１１からの出力信
号ＲＯＭ＿ＯＵＴを出力するバッファ回路１７ｂと、を
備えている。
端子ＩＮ１〜３からの入力信号を論理積して制御信号を
出力するＡＮＤ回路１７Ａと、ＡＮＤ回路１７Ａから出
力される出力信号Ｘに応じて、ＲＯＭ１１からの出力信
号ＲＯＭ＿ＯＵＴを出力するバッファ回路１７ｂと、を
備えている。
【００２３】この組み合わせ回路１７において、ＡＮＤ
回路１７Ａは、入力信号ＩＮ１がＨＩ信号（「１」）、
入力信号ＩＮ２がＨＩ信号（「１」）及び入力信号ＩＮ
３がＬＯＷ信号（「０」）の場合にのみ、その出力信号
ＸがＨＩ信号になる。一方、入力信号ＩＮ１〜３の信号
の組み合わせが上記以外の場合には、ＡＮＤ回路１７Ａ
の出力信号ＸはＬＯＷ信号となる。ここで、バッファ回
路１７ｂは、ＡＮＤ回路１７Ａからの出力信号ＸがＨＩ
信号の場合に、ＲＯＭ１１からの出力信号ＲＯＭ＿ＯＵ
Ｔを受け取って出力する。一方、ＡＮＤ回路１７Ａから
の出力信号ＸがＬＯＷ信号の場合には、バッファ回路１
７ｂはバスキーパー回路１８により、前の状態を維持す
る。
回路１７Ａは、入力信号ＩＮ１がＨＩ信号（「１」）、
入力信号ＩＮ２がＨＩ信号（「１」）及び入力信号ＩＮ
３がＬＯＷ信号（「０」）の場合にのみ、その出力信号
ＸがＨＩ信号になる。一方、入力信号ＩＮ１〜３の信号
の組み合わせが上記以外の場合には、ＡＮＤ回路１７Ａ
の出力信号ＸはＬＯＷ信号となる。ここで、バッファ回
路１７ｂは、ＡＮＤ回路１７Ａからの出力信号ＸがＨＩ
信号の場合に、ＲＯＭ１１からの出力信号ＲＯＭ＿ＯＵ
Ｔを受け取って出力する。一方、ＡＮＤ回路１７Ａから
の出力信号ＸがＬＯＷ信号の場合には、バッファ回路１
７ｂはバスキーパー回路１８により、前の状態を維持す
る。
【００２４】図１に示した半導体集積回路においては、
テストの際に、テストイネーブル信号ＴＥによってＭＵ
Ｘ１３〜１６を制御し、ＭＵＸ１６から外部に出力され
る信号を予め設定した値と比較することによって、テス
トの対象となる回路が正常に動作しているか否かを検証
することができる。
テストの際に、テストイネーブル信号ＴＥによってＭＵ
Ｘ１３〜１６を制御し、ＭＵＸ１６から外部に出力され
る信号を予め設定した値と比較することによって、テス
トの対象となる回路が正常に動作しているか否かを検証
することができる。
【００２５】また、図１に示した半導体集積回路におい
て、組み合わせ回路１７は、外部から入力される信号Ｉ
Ｎ１〜３が予め設定した値でない場合には、ＲＯＭ１１
から出力される信号ＲＯＭ＿ＯＵＴを論理回路１２及び
ＭＵＸ１６に出力しない。したがって、ＲＯＭ１１から
出力される信号ＲＯＭ＿ＯＵＴは、組み合わせ回路１７
に入力される信号ＩＮ１〜３の組み合わせが正しい場合
のみ、つまり正式な使用の場合のみ、組み合わせ回路１
７の外部に出力されるようになる。
て、組み合わせ回路１７は、外部から入力される信号Ｉ
Ｎ１〜３が予め設定した値でない場合には、ＲＯＭ１１
から出力される信号ＲＯＭ＿ＯＵＴを論理回路１２及び
ＭＵＸ１６に出力しない。したがって、ＲＯＭ１１から
出力される信号ＲＯＭ＿ＯＵＴは、組み合わせ回路１７
に入力される信号ＩＮ１〜３の組み合わせが正しい場合
のみ、つまり正式な使用の場合のみ、組み合わせ回路１
７の外部に出力されるようになる。
【００２６】図１に示した半導体集積回路においては、
ＲＯＭ１１から出力される信号ＲＯＭ＿ＯＵＴを受け取
り論理回路１２及びＭＵＸ１６に出力する回路として組
み合わせ回路１７を用いたが、順序回路であってもよ
い。
ＲＯＭ１１から出力される信号ＲＯＭ＿ＯＵＴを受け取
り論理回路１２及びＭＵＸ１６に出力する回路として組
み合わせ回路１７を用いたが、順序回路であってもよ
い。
【００２７】
【発明の効果】以上のように、本発明の半導体集積回路
によれば、組み合わせ回路１７への入力信号によってＲ
ＯＭ１１からの出力を制御することができるので、外部
からＲＯＭ１１などのメモリの内容を容易に読み出すこ
とができず、メモリの内容の不正コピーを防ぐことがで
きるようになった。
によれば、組み合わせ回路１７への入力信号によってＲ
ＯＭ１１からの出力を制御することができるので、外部
からＲＯＭ１１などのメモリの内容を容易に読み出すこ
とができず、メモリの内容の不正コピーを防ぐことがで
きるようになった。
【図１】本発明の半導体集積回路の構成を示す回路図で
ある。
ある。
【図２】従来の半導体集積回路の構成を示す回路図であ
る。
る。
１１、２１ ＲＯＭ １２、２２ 論理回路 １３〜１６、２３〜２６ ＭＵＸ １７ 組み合わせ回路 １７ａ ＡＮＤ回路 １７ｂ バッファ回路 １８ バスキーパー回路
Claims (4)
- 【請求項１】 プログラムなどを記録したメモリと、前
記メモリからの出力信号に基づいて所定の論理演算処理
を行う論理回路と、を有する半導体集積回路であって、 テスト信号及び実稼動用の信号を受け取り、制御信号の
入力に応じて何れか一方の信号を選択して前記メモリに
出力する第１の選択回路と、 前記メモリから出力されたメモリ出力信号及び論理回路
１２から出力された信号を受け取り、制御信号の入力に
応じて何れか一方を選択して出力する第２の選択回路
と、 前記メモリの出力側と前記論理回路及び前記第２の選択
回路の入力側との間に設けられ、所定の入力信号に応じ
て、前記メモリからの前記メモリ出力信号を前記論理回
路１２及び前記第２の選択回路に出力する論理制御回路
と、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記論理制御回路は、組み合わせ回路と
３ステートバッファで構成されることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項３】 前記組み合わせ回路は、前記所定の入力
信号を論理積して出力するＡＮＤ回路と、前記ＡＮＤ回
路の出力信号に応じて、前記メモリからの前記メモリ出
力信号を前記論理回路及び前記第２の選択回路に出力す
るバスキーパー回路を具備した３ステートバッファ回路
と、を備えることを特徴とする請求項２記載の半導体集
積回路。 - 【請求項４】 前記論理制御回路は、順序回路とバスキ
ーパー回路を具備した３ステートバッファで構成される
ことを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000178340A JP2001356146A (ja) | 2000-06-14 | 2000-06-14 | 半導体集積回路 |
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| JP2000178340A JP2001356146A (ja) | 2000-06-14 | 2000-06-14 | 半導体集積回路 |
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ID=18679788
Family Applications (1)
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| JP2000178340A Withdrawn JP2001356146A (ja) | 2000-06-14 | 2000-06-14 | 半導体集積回路 |
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-
2000
- 2000-06-14 JP JP2000178340A patent/JP2001356146A/ja not_active Withdrawn
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