JP2002353120A - 位置合わせマークの形成方法 - Google Patents
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Abstract
(57)【要約】
【課題】 精度良く検出することができる位置合わせマ
ークの形成方法を提供する。 【解決手段】 シリコン基板１１表面に酸化膜１２を形
成し、この酸化膜１２の表面にＳＯＩ（Ｓｉ）層１３を
形成する。ＳＯＩ層１３をＬＯＣＯＳ処理で局所的に酸
化し、素子形成領域に回路パターンに対応した所定パタ
ーンの素子分離層１４ｄを形成すると共に、マーク領域
にはマークＭに対応した形状の酸化膜１４ｍを所定の位
置に形成する。その後、素子形成領域のＳＯＩ層１３と
素子分離層１４ｄの表面にエッチング用のレジスト膜を
形成し、マーク領域の酸化膜１４ｍとその下側の酸化膜
１２を除去する。これにより、酸化膜１２とＳＯＩ層１
３に相当する深さのマークＭが形成され、レーザ光等を
照射することによって、このマークＭの位置を確実に検
出することができる。
ークの形成方法を提供する。 【解決手段】 シリコン基板１１表面に酸化膜１２を形
成し、この酸化膜１２の表面にＳＯＩ（Ｓｉ）層１３を
形成する。ＳＯＩ層１３をＬＯＣＯＳ処理で局所的に酸
化し、素子形成領域に回路パターンに対応した所定パタ
ーンの素子分離層１４ｄを形成すると共に、マーク領域
にはマークＭに対応した形状の酸化膜１４ｍを所定の位
置に形成する。その後、素子形成領域のＳＯＩ層１３と
素子分離層１４ｄの表面にエッチング用のレジスト膜を
形成し、マーク領域の酸化膜１４ｍとその下側の酸化膜
１２を除去する。これにより、酸化膜１２とＳＯＩ層１
３に相当する深さのマークＭが形成され、レーザ光等を
照射することによって、このマークＭの位置を確実に検
出することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る位置合わせマークの形成方法、特に多層構造の半導体
装置における各層の回路パターンの位置合わせ技術に関
するものである。
る位置合わせマークの形成方法、特に多層構造の半導体
装置における各層の回路パターンの位置合わせ技術に関
するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。文
献：特開平６−２１４０６号公報
例えば次のような文献に記載されるものがあった。文
献：特開平６−２１４０６号公報
【０００３】図２は、前記文献に記載された従来の半導
体装置の製造方法を示すプロセスシーケンス図であり、
ＳＯＩ（Silicon on Insulator）構造の半導体装置の製
造における位置合わせ方法を示している。また、この文
献には、次のような説明が記載されている。
体装置の製造方法を示すプロセスシーケンス図であり、
ＳＯＩ（Silicon on Insulator）構造の半導体装置の製
造における位置合わせ方法を示している。また、この文
献には、次のような説明が記載されている。
【０００４】まず、従来通りのはり合わせ技術によっ
て、ＳＯＩ構造を有する基板を形成する基板形成工程Ｉ
を行う。
て、ＳＯＩ構造を有する基板を形成する基板形成工程Ｉ
を行う。
【０００５】次に、フォトリソグラフィ工程IIによっ
て、素子分離パターンに対して合わせを行い、合わせマ
ーク部（アライメントマーク部）及びバーニア部のみレ
ジスト開口を行う。
て、素子分離パターンに対して合わせを行い、合わせマ
ーク部（アライメントマーク部）及びバーニア部のみレ
ジスト開口を行う。
【０００６】次に、Ｓｉエッチング工程III を行い、合
わせマーク部（アライメントマーク部）及びバーニア部
の半導体部分（Ｓｉ部分）を除去する。更に、レジスタ
剥離工程IVを行い、その後、合わせマーク部を用いた位
置合わせ、及びバーニア部を用いた位置合わせ確認を行
う。
わせマーク部（アライメントマーク部）及びバーニア部
の半導体部分（Ｓｉ部分）を除去する。更に、レジスタ
剥離工程IVを行い、その後、合わせマーク部を用いた位
置合わせ、及びバーニア部を用いた位置合わせ確認を行
う。
【０００７】更に詳しくは、素子分離パターン付きＳＯ
Ｉウエハについては、通常次のプロセスが取られる。 素子分離パターン作成工程（絶縁部形成） 貼り合わせＳＯＩウエハ作成工程（貼り合わせ及び
研磨） デバイス作成工程
Ｉウエハについては、通常次のプロセスが取られる。 素子分離パターン作成工程（絶縁部形成） 貼り合わせＳＯＩウエハ作成工程（貼り合わせ及び
研磨） デバイス作成工程
【０００８】上記を終了してに投入するライン再投
入に際して、素子分離パターン付きＳＯＩウエハについ
て、最初にそのアライメントマーク部及びバーニア部の
ＳＯＩ層をエッチングして、これらのパターンにおける
段差を十分に確保する。他の部分（例えば素子形成部）
のＳＯＩ層は、レジストでマスクして、エッチングしな
い。このため、当然下地の素子分離パターンに合わせた
フォトリソグラフィ工程が必要となるが、この時には以
下の理由により、アライメント信号波形の検出は十分可
能である。
入に際して、素子分離パターン付きＳＯＩウエハについ
て、最初にそのアライメントマーク部及びバーニア部の
ＳＯＩ層をエッチングして、これらのパターンにおける
段差を十分に確保する。他の部分（例えば素子形成部）
のＳＯＩ層は、レジストでマスクして、エッチングしな
い。このため、当然下地の素子分離パターンに合わせた
フォトリソグラフィ工程が必要となるが、この時には以
下の理由により、アライメント信号波形の検出は十分可
能である。
【０００９】（１） パターン表面が反射率の異なるＳ
ｉＯ２、Ｓｉという２つの物質で構成されている。 （２） 合わせずれに対する許容範囲が広い（例えばこ
のときは、０．１５μｍというような微細な合わせは不
必要で、２μｍ程度まででよい）。
ｉＯ２、Ｓｉという２つの物質で構成されている。 （２） 合わせずれに対する許容範囲が広い（例えばこ
のときは、０．１５μｍというような微細な合わせは不
必要で、２μｍ程度まででよい）。
【００１０】この結果、明瞭なマーク信号波形が得られ
る。このように、マーク部のＳｉ部分をエッチングによ
って除去しているので、マーク部の段差が確保され、十
分なＳ／Ｎ比を持ったマーク信号波形を得ることができ
るとしている。
る。このように、マーク部のＳｉ部分をエッチングによ
って除去しているので、マーク部の段差が確保され、十
分なＳ／Ｎ比を持ったマーク信号波形を得ることができ
るとしている。
【００１１】
【発明が解決しようとする課題】前述のように、従来の
ＳＯＩ構造の半導体装置の製造工程における位置合わせ
マークは、Ｓｉ部分のみをエッチングによって除去して
マーク部としている。
ＳＯＩ構造の半導体装置の製造工程における位置合わせ
マークは、Ｓｉ部分のみをエッチングによって除去して
マーク部としている。
【００１２】しかしながら、集積回路の高性能化（高集
積化、高機能化、低電源電圧化等）に伴い、ＳＯＩ膜
厚、即ちＳｉ部分の厚さが次第に薄くなってきている。
このため、Ｓｉ部分をエッチングして形成したマーク部
では、マーク境界部の段差が小さくなるので、十分なＳ
／Ｎ比を持ったマーク信号波形を得ることが困難にな
り、マーク部の検出誤差が大きくなるという課題があっ
た。
積化、高機能化、低電源電圧化等）に伴い、ＳＯＩ膜
厚、即ちＳｉ部分の厚さが次第に薄くなってきている。
このため、Ｓｉ部分をエッチングして形成したマーク部
では、マーク境界部の段差が小さくなるので、十分なＳ
／Ｎ比を持ったマーク信号波形を得ることが困難にな
り、マーク部の検出誤差が大きくなるという課題があっ
た。
【００１３】また、ＳＯＩ基板の代表的な製造方法には
大きく分けて、表面に酸化膜を形成したウエハと形成し
ていないウエハを貼り合わせて一方の表面を削る貼り合
わせ法と、ウエハに酸素イオンを注入したあと高温度で
熱処理することにより埋め込み酸化膜を形成する酸素イ
オン注入法がある。従来技術は、ウエハ作成時にマーク
を作成するため、貼り合わせ法で作成したＳＯＩウエハ
にのみ適用でき、酸素イオン注入法で作成したＳＯＩウ
エハには適用できなかった。
大きく分けて、表面に酸化膜を形成したウエハと形成し
ていないウエハを貼り合わせて一方の表面を削る貼り合
わせ法と、ウエハに酸素イオンを注入したあと高温度で
熱処理することにより埋め込み酸化膜を形成する酸素イ
オン注入法がある。従来技術は、ウエハ作成時にマーク
を作成するため、貼り合わせ法で作成したＳＯＩウエハ
にのみ適用でき、酸素イオン注入法で作成したＳＯＩウ
エハには適用できなかった。
【００１４】本発明は、前記従来技術が持っていた課題
を解決し、精度良く検出することができる位置合わせマ
ークの形成方法を提供するものである。
を解決し、精度良く検出することができる位置合わせマ
ークの形成方法を提供するものである。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１及び第２の発明は、位置合わせマ
ークの形成方法において、第１のシリコン層と第１のシ
リコン層上に形成された第１の絶縁層（酸化物層）と第
１の絶縁層（酸化物層）上に形成された第２のシリコン
層とから構成され、グリッドラインにより区画される素
子領域を有する基板を準備する工程と、素子領域の第２
のシリコン層に素子分離層を形成するとともに、グリッ
ドラインの第２のシリコン層に第１の絶縁層（酸化物
層）まで達する第２の絶縁層（酸化物層）を形成する工
程と、第２の絶縁層（酸化物層）と第２の絶縁層（酸化
物層）下の第１の絶縁層（酸化物層）とを除去して位置
合わせ用のマークを形成する工程とを行うようにしてい
る。
に、本発明の内の第１及び第２の発明は、位置合わせマ
ークの形成方法において、第１のシリコン層と第１のシ
リコン層上に形成された第１の絶縁層（酸化物層）と第
１の絶縁層（酸化物層）上に形成された第２のシリコン
層とから構成され、グリッドラインにより区画される素
子領域を有する基板を準備する工程と、素子領域の第２
のシリコン層に素子分離層を形成するとともに、グリッ
ドラインの第２のシリコン層に第１の絶縁層（酸化物
層）まで達する第２の絶縁層（酸化物層）を形成する工
程と、第２の絶縁層（酸化物層）と第２の絶縁層（酸化
物層）下の第１の絶縁層（酸化物層）とを除去して位置
合わせ用のマークを形成する工程とを行うようにしてい
る。
【００１６】第３の発明は、第１または第２の発明にお
けるマークを形成する工程に引く続いて基板の表面を酸
化して酸化膜を形成する工程と、酸化膜の表面にゲート
電極材料膜を形成し、ゲート電極材料膜の表面に絶縁膜
を形成する工程と、絶縁膜の表面に第１のレジスト膜を
塗布する工程と、マークを基準にして第１のレジスト膜
に回路パターンを露光する工程とを順次行うようにして
いる。
けるマークを形成する工程に引く続いて基板の表面を酸
化して酸化膜を形成する工程と、酸化膜の表面にゲート
電極材料膜を形成し、ゲート電極材料膜の表面に絶縁膜
を形成する工程と、絶縁膜の表面に第１のレジスト膜を
塗布する工程と、マークを基準にして第１のレジスト膜
に回路パターンを露光する工程とを順次行うようにして
いる。
【００１７】第４の発明は、第３の発明における回路パ
ターンを露光する工程に引き続いて第１のレジスト膜を
現像し、ゲート電極を形成すべき箇所にレジストパター
ンを残す工程と、レジストパターンをマスクとして絶縁
膜とゲート電極材料膜をエッチングによって逐次除去す
る工程と、レジストパターンを除去して基板上に層間絶
縁膜を形成し、層間絶縁膜の表面に第２のレジスト膜を
塗布する工程と、マークを基準にして第２のレジスト膜
に回路パターンを露光する工程とを順次行うようにして
いる。
ターンを露光する工程に引き続いて第１のレジスト膜を
現像し、ゲート電極を形成すべき箇所にレジストパター
ンを残す工程と、レジストパターンをマスクとして絶縁
膜とゲート電極材料膜をエッチングによって逐次除去す
る工程と、レジストパターンを除去して基板上に層間絶
縁膜を形成し、層間絶縁膜の表面に第２のレジスト膜を
塗布する工程と、マークを基準にして第２のレジスト膜
に回路パターンを露光する工程とを順次行うようにして
いる。
【００１８】第５の発明は、第３の発明における回路パ
ターンを露光する工程に引き続いて第１のレジスト膜を
現像し、素子形成領域に第１のレジストパターンを残す
工程と、第１のレジストパターンをマスクとして絶縁膜
をエッチングによって除去する工程と、第１のレジスト
パターンを除去し、素子形成領域のゲート電極を形成す
べき箇所に第２のレジストパターンを形成する工程と、
第２のレジストパターンをマスクとして絶縁膜及びゲー
ト電極材料膜をエッチングによって逐次除去する工程
と、第２のレジストパターンを除去して基板上に層間絶
縁膜を形成する工程と、層間絶縁膜の表面に第３のレジ
スト膜を塗布する工程と、マークを基準にして第３のレ
ジスト膜に回路パターンを露光する工程とを順次行うよ
うにしている。
ターンを露光する工程に引き続いて第１のレジスト膜を
現像し、素子形成領域に第１のレジストパターンを残す
工程と、第１のレジストパターンをマスクとして絶縁膜
をエッチングによって除去する工程と、第１のレジスト
パターンを除去し、素子形成領域のゲート電極を形成す
べき箇所に第２のレジストパターンを形成する工程と、
第２のレジストパターンをマスクとして絶縁膜及びゲー
ト電極材料膜をエッチングによって逐次除去する工程
と、第２のレジストパターンを除去して基板上に層間絶
縁膜を形成する工程と、層間絶縁膜の表面に第３のレジ
スト膜を塗布する工程と、マークを基準にして第３のレ
ジスト膜に回路パターンを露光する工程とを順次行うよ
うにしている。
【００１９】第６の発明は、第３の発明における回路パ
ターンを露光する工程に引き続いて第１のレジスト膜を
現像し、ゲート電極を形成すべき箇所及びマークの領域
にレジストパターンを残す工程と、レジストパターンを
マスクとして絶縁膜及びゲート電極材料膜をエッチング
によって逐次除去する工程と、レジストパターンを除去
して基板上に層間絶縁膜を形成し、層間絶縁膜の表面に
第２のレジスト膜を塗布する工程と、マークを基準にし
て第２のレジスト膜に回路パターンを露光する工程とを
順次行うようにしている。
ターンを露光する工程に引き続いて第１のレジスト膜を
現像し、ゲート電極を形成すべき箇所及びマークの領域
にレジストパターンを残す工程と、レジストパターンを
マスクとして絶縁膜及びゲート電極材料膜をエッチング
によって逐次除去する工程と、レジストパターンを除去
して基板上に層間絶縁膜を形成し、層間絶縁膜の表面に
第２のレジスト膜を塗布する工程と、マークを基準にし
て第２のレジスト膜に回路パターンを露光する工程とを
順次行うようにしている。
【００２０】本発明によれば、以上のように位置合わせ
マークの形成方法を構成したので、次のような作用が行
われる。ＳＯＩウエハ基板では、例えば貼り合わせ法や
酸素イオン注入法により、ウエハ基板内に酸化物層等に
よる第１の絶縁層が形成され、この第１の絶縁層の表面
に第２のシリコン層（いわゆるＳＯＩ層）が形成され、
更にグリッドラインで区画された素子領域を有する基板
が形成される。そして、ＳＯＩ層がＬＯＣＯＳ等によっ
て局部的に酸化され、素子形成領域には素子分離層が、
マーク領域には位置合わせ用のマークに対応する酸化膜
が形成される。そして、マークに対応する酸化膜が除去
されて、深い凹部を有する位置合わせ用のマークが形成
される。
マークの形成方法を構成したので、次のような作用が行
われる。ＳＯＩウエハ基板では、例えば貼り合わせ法や
酸素イオン注入法により、ウエハ基板内に酸化物層等に
よる第１の絶縁層が形成され、この第１の絶縁層の表面
に第２のシリコン層（いわゆるＳＯＩ層）が形成され、
更にグリッドラインで区画された素子領域を有する基板
が形成される。そして、ＳＯＩ層がＬＯＣＯＳ等によっ
て局部的に酸化され、素子形成領域には素子分離層が、
マーク領域には位置合わせ用のマークに対応する酸化膜
が形成される。そして、マークに対応する酸化膜が除去
されて、深い凹部を有する位置合わせ用のマークが形成
される。
【００２１】従って、マークにレーザ光等を照射するこ
とにより、その境界部分で反射や回折が発生し、このマ
ークの位置を精度良く検出することができる。
とにより、その境界部分で反射や回折が発生し、このマ
ークの位置を精度良く検出することができる。
【００２２】
【発明の実施の形態】（第１の実施形態）図１（ａ），
（ｂ）は、本発明の第１の実施形態を示す半導体装置の
概略の構成図であり、同図（ａ）はウエハ平面図、及び
同図（ｂ）は同図（ａ）中の直線Ａ−Ａにおける断面を
示す断面図である。
（ｂ）は、本発明の第１の実施形態を示す半導体装置の
概略の構成図であり、同図（ａ）はウエハ平面図、及び
同図（ｂ）は同図（ａ）中の直線Ａ−Ａにおける断面を
示す断面図である。
【００２３】この半導体装置は、図１（ａ）に示すよう
に、シリコンのウエハ１０上の素子形成領域に形成され
る。素子形成領域は、回路素子として複数の半導体層、
導体層及び絶縁体層を多層に重ね合わせ、層間を接続し
て所定の回路を立体的に形成した領域である。
に、シリコンのウエハ１０上の素子形成領域に形成され
る。素子形成領域は、回路素子として複数の半導体層、
導体層及び絶縁体層を多層に重ね合わせ、層間を接続し
て所定の回路を立体的に形成した領域である。
【００２４】各層は、その層の所望の材料をウエハ１０
の表面全体に形成する成膜工程、その層の上に回路パタ
ーンに対応するレジスト膜を転写形成するフォトリソグ
ラフィ工程、及びこのレジスト膜をマスクとして所望の
材料による回路パターンのみを残して不要部分を除去す
るエッチング工程等によって順次形成される。
の表面全体に形成する成膜工程、その層の上に回路パタ
ーンに対応するレジスト膜を転写形成するフォトリソグ
ラフィ工程、及びこのレジスト膜をマスクとして所望の
材料による回路パターンのみを残して不要部分を除去す
るエッチング工程等によって順次形成される。
【００２５】フォトリソグラフィ工程では、ウエハ１０
の表面全体に形成された所望の材料の上に、レジスト材
（感光性高分子材料）を塗布する塗布処理と、ガラス板
にクロム等で遮光性のパターンを形成したマスクを用
い、レジスト材の表面に紫外光等を照射して所定の回路
パターンを露光する露光処理と、露光したレジスト材を
現像して所定の回路パターンのレジスト膜を形成する現
像処理とが行われる。
の表面全体に形成された所望の材料の上に、レジスト材
（感光性高分子材料）を塗布する塗布処理と、ガラス板
にクロム等で遮光性のパターンを形成したマスクを用
い、レジスト材の表面に紫外光等を照射して所定の回路
パターンを露光する露光処理と、露光したレジスト材を
現像して所定の回路パターンのレジスト膜を形成する現
像処理とが行われる。
【００２６】露光処理では、各層の回路パターンを、ウ
エハ１０の所定の位置に精度良く露光することが不可欠
である。このため、第１層目のフォトリソグラフィ工程
において、ウエハ１０上に位置合わせ用のマークＭを形
成する。マークＭは、通常、図１（ａ）に示すように、
素子形成領域と素子形成領域の間を区画するグリッドラ
インにおけるマーク領域に形成される。このグリッドラ
インは、最終的にウエハ１０から個々の集積回路を切り
出すときの切り代となる所である。
エハ１０の所定の位置に精度良く露光することが不可欠
である。このため、第１層目のフォトリソグラフィ工程
において、ウエハ１０上に位置合わせ用のマークＭを形
成する。マークＭは、通常、図１（ａ）に示すように、
素子形成領域と素子形成領域の間を区画するグリッドラ
インにおけるマーク領域に形成される。このグリッドラ
インは、最終的にウエハ１０から個々の集積回路を切り
出すときの切り代となる所である。
【００２７】マークＭは、図１（ｂ）にその断面を示す
ように、ウエハ１０のマーク領域において、シリコン基
板１１上の厚さ１２０ｎｍ程度の酸化膜１２と、その上
側の厚さ４０ｎｍ程度の素子分離層１４を削除し、深さ
１６０ｎｍ程度の凹部として形成されている。
ように、ウエハ１０のマーク領域において、シリコン基
板１１上の厚さ１２０ｎｍ程度の酸化膜１２と、その上
側の厚さ４０ｎｍ程度の素子分離層１４を削除し、深さ
１６０ｎｍ程度の凹部として形成されている。
【００２８】図３（ａ）〜（ｅ）及び図４（ａ）〜
（ｄ）は、それぞれ図１の半導体装置の概略の製造方法
（その１及びその２）を示す工程図である。以下、これ
らの図３及び図４を参照しつつ、図１の半導体装置の製
造方法を説明する。
（ｄ）は、それぞれ図１の半導体装置の概略の製造方法
（その１及びその２）を示す工程図である。以下、これ
らの図３及び図４を参照しつつ、図１の半導体装置の製
造方法を説明する。
【００２９】図３（ａ）の工程１において、ウエハ１０
のシリコン基板１１内に、厚さ１２０ｎｍ程度のＳｉＯ
２による酸化膜１２を形成し、この酸化膜１２上に厚さ
４０ｎｍ程度のシリコン層（いわゆるＳＯＩ層）１３を
持つＳＯＩウエハ基板を形成する。更に、ＳＯＩ層１３
をＬＯＣＯＳ（Local Oxidation of Silicon）プロセス
によって局所的に酸化し、ＳｉＯ２による素子分離層１
４を形成する。この時、素子形成領域には、回路パター
ンに対応した所定のパターンの素子分離層１４ｄを形成
すると共に、マーク領域には、マークＭに対応した形状
の素子分離層１４ｍを所定の位置に同時に形成する。
のシリコン基板１１内に、厚さ１２０ｎｍ程度のＳｉＯ
２による酸化膜１２を形成し、この酸化膜１２上に厚さ
４０ｎｍ程度のシリコン層（いわゆるＳＯＩ層）１３を
持つＳＯＩウエハ基板を形成する。更に、ＳＯＩ層１３
をＬＯＣＯＳ（Local Oxidation of Silicon）プロセス
によって局所的に酸化し、ＳｉＯ２による素子分離層１
４を形成する。この時、素子形成領域には、回路パター
ンに対応した所定のパターンの素子分離層１４ｄを形成
すると共に、マーク領域には、マークＭに対応した形状
の素子分離層１４ｍを所定の位置に同時に形成する。
【００３０】図３（ｂ）の工程２において、ＳＯＩ層１
３及び素子分離層１４の表面にレジスト材を塗布し、素
子形成領域にこのレジスト材を残すようなパターンを露
光する。更に、感光したレジスト材を現像して、素子形
成領域上にレジスト膜１５を形成する。これにより、素
子形成領域上にのみレジスト膜１５が形成され、マーク
領域にはレジスト膜が形成されない。
３及び素子分離層１４の表面にレジスト材を塗布し、素
子形成領域にこのレジスト材を残すようなパターンを露
光する。更に、感光したレジスト材を現像して、素子形
成領域上にレジスト膜１５を形成する。これにより、素
子形成領域上にのみレジスト膜１５が形成され、マーク
領域にはレジスト膜が形成されない。
【００３１】図３（ｃ）の工程３において、レジスト膜
１５及びマーク領域のＳＯＩ層１３をマスクとして、マ
ーク領域の素子分離層１４ｍ及びその下側の酸化膜１２
を、選択的にエッチングする。酸化膜のエッチングは、
例えば、常温で４Ｐａ程度の圧力のもとで、３０sccm
（但し、sccmは標準状態での１分当たりのガスの流量
（ｃｍ３／ｍ）を示す）のＣＨＦ３と、１５０sccmのＡ
ｒと、２sccmのＯ２の混合ガスを使用して行われる。こ
れにより、マーク領域の素子分離層１４ｍとその下側の
酸化膜１２が除去され、シリコン基板１１の表面が位置
合わせ用のマークＭとして現れる。
１５及びマーク領域のＳＯＩ層１３をマスクとして、マ
ーク領域の素子分離層１４ｍ及びその下側の酸化膜１２
を、選択的にエッチングする。酸化膜のエッチングは、
例えば、常温で４Ｐａ程度の圧力のもとで、３０sccm
（但し、sccmは標準状態での１分当たりのガスの流量
（ｃｍ３／ｍ）を示す）のＣＨＦ３と、１５０sccmのＡ
ｒと、２sccmのＯ２の混合ガスを使用して行われる。こ
れにより、マーク領域の素子分離層１４ｍとその下側の
酸化膜１２が除去され、シリコン基板１１の表面が位置
合わせ用のマークＭとして現れる。
【００３２】図３（ｄ）の工程４において、レジスト膜
１５を除去する。これにより、図１（ｂ）に示すよう
に、マーク領域に深さ１６０ｎｍ程度の凹部を有するマ
ークＭが形成される。この時、マークＭは、マーク領域
のＳＯＩ層１３をマスクとして形成されるので、レジス
ト膜１５のパターンの位置精度は、厳密である必要はな
い。
１５を除去する。これにより、図１（ｂ）に示すよう
に、マーク領域に深さ１６０ｎｍ程度の凹部を有するマ
ークＭが形成される。この時、マークＭは、マーク領域
のＳＯＩ層１３をマスクとして形成されるので、レジス
ト膜１５のパターンの位置精度は、厳密である必要はな
い。
【００３３】図３（ｅ）の工程５において、シリコン基
板１１のマークＭ及びＳＯＩ層１３の表面に、酸化膜１
６を形成する。更に、素子分離層１４及び酸化膜１６の
表面に、通常のウエハ処理によって、ポリシリコンによ
るゲート用の電極材１７、Ｗ（タングステン）シリサイ
トによるゲート用の電極材１８、及び窒化膜１９を順次
形成する。そして、窒化膜１９の表面に、次のフォトリ
ソグラフィ工程で用いるレジスト材２０を平らに塗布す
る。
板１１のマークＭ及びＳＯＩ層１３の表面に、酸化膜１
６を形成する。更に、素子分離層１４及び酸化膜１６の
表面に、通常のウエハ処理によって、ポリシリコンによ
るゲート用の電極材１７、Ｗ（タングステン）シリサイ
トによるゲート用の電極材１８、及び窒化膜１９を順次
形成する。そして、窒化膜１９の表面に、次のフォトリ
ソグラフィ工程で用いるレジスト材２０を平らに塗布す
る。
【００３４】表面にレジスト材２０が塗布されたウエハ
１０は、図示しない露光装置に搬送され、このウエハ１
０の表面にハロゲン光やレーザ光等が照射される。照射
された光は、ウエハ１０に形成された各層の境界部分で
反射され、また回折される。反射光や回折光は露光装置
の光検出部で検出され、その光の強度に応じた信号が出
力される。露光装置では、光検出部で検出されたマーク
Ｍの位置に基づいて、ウエハ１０の位置を更に調整す
る。
１０は、図示しない露光装置に搬送され、このウエハ１
０の表面にハロゲン光やレーザ光等が照射される。照射
された光は、ウエハ１０に形成された各層の境界部分で
反射され、また回折される。反射光や回折光は露光装置
の光検出部で検出され、その光の強度に応じた信号が出
力される。露光装置では、光検出部で検出されたマーク
Ｍの位置に基づいて、ウエハ１０の位置を更に調整す
る。
【００３５】図３（ｅ）のマークＭは、酸化膜１３とＳ
ＯＩ層１３に対応する深い凹部で構成されているので、
その境界における乱反射は他の部分に比べて大きくな
る。これにより、ウエハ１０上のマークＭの位置が精度
良く検出される。検出されたマークＭの位置に従って、
ウエハ１０の位置が微調整され、レジスト材２０に対す
る露光処理用のマスクの位置が正確に合わせられる。
ＯＩ層１３に対応する深い凹部で構成されているので、
その境界における乱反射は他の部分に比べて大きくな
る。これにより、ウエハ１０上のマークＭの位置が精度
良く検出される。検出されたマークＭの位置に従って、
ウエハ１０の位置が微調整され、レジスト材２０に対す
る露光処理用のマスクの位置が正確に合わせられる。
【００３６】図４（ａ）の工程６において、図示しない
マスクを介して、レジスト材２０の表面に紫外光等を照
射し、所定の回路パターンを露光する。更に、レジスト
材２０を現像して、所定の回路パターンのレジスト膜を
形成する現像処理を行う。これにより、例えば、素子形
成領域のゲート形成位置に、ゲート用のレジスト膜２０
ｇが形成される。
マスクを介して、レジスト材２０の表面に紫外光等を照
射し、所定の回路パターンを露光する。更に、レジスト
材２０を現像して、所定の回路パターンのレジスト膜を
形成する現像処理を行う。これにより、例えば、素子形
成領域のゲート形成位置に、ゲート用のレジスト膜２０
ｇが形成される。
【００３７】図４（ｂ）の工程７において、ゲート用の
レジスト膜２０ｇを用いて、ゲート形成位置以外の箇所
の窒化膜１９、ゲート用の電極材１８，１７、及び酸化
膜１６を順次除去するためのエッチングを行う。
レジスト膜２０ｇを用いて、ゲート形成位置以外の箇所
の窒化膜１９、ゲート用の電極材１８，１７、及び酸化
膜１６を順次除去するためのエッチングを行う。
【００３８】まず窒化膜１９のエッチングは、例えば、
常温で５．３Ｐａ程度の圧力のもとで、２０sccmのＣ４
Ｆ８と、１０sccmのＯ２と、４００sccmのＡｒの混合ガ
スを使用して行う。次のＷシリサイドによる電極材１８
のエッチングは、例えば、６０℃で０．７Ｐａ程度の圧
力のもとで、２０sccmのＣｌ２と２sccmのＯ２の混合ガ
スを使用して行う。更に、ポリシリコンによる電極材１
７のエッチングは、例えば、６０℃で０．７Ｐａ程度の
圧力のもとで、２０sccmのＣｌ２と７sccmのＯ ２の混合
ガスを使用して行う。
常温で５．３Ｐａ程度の圧力のもとで、２０sccmのＣ４
Ｆ８と、１０sccmのＯ２と、４００sccmのＡｒの混合ガ
スを使用して行う。次のＷシリサイドによる電極材１８
のエッチングは、例えば、６０℃で０．７Ｐａ程度の圧
力のもとで、２０sccmのＣｌ２と２sccmのＯ２の混合ガ
スを使用して行う。更に、ポリシリコンによる電極材１
７のエッチングは、例えば、６０℃で０．７Ｐａ程度の
圧力のもとで、２０sccmのＣｌ２と７sccmのＯ ２の混合
ガスを使用して行う。
【００３９】これにより、素子形成領域では、ゲート用
のレジスト膜２０ｇの下の部分以外の窒化膜１９、ゲー
ト用の電極材１８，１７、及び酸化膜１６が、完全に除
去される。一方、マーク領域では、マークＭの深い凹部
が形成されているので、エッチング時にこの凹部の壁面
に窒化膜１９によるサイドウォールが生じる。このた
め、マーク部Ｍの壁面の窒化膜１９、ゲート用の電極材
１８，１７、及び酸化膜１６は、完全には除去すること
ができない。従って、図４（ｂ）に示すように、周囲の
表面に複雑な凹凸を有するマークＭＡが形成される。こ
の凹凸の形状は、窒化膜１９、及びゲート用の電極材１
８，１７の膜厚や、エッチング条件によって千差万別で
ある。
のレジスト膜２０ｇの下の部分以外の窒化膜１９、ゲー
ト用の電極材１８，１７、及び酸化膜１６が、完全に除
去される。一方、マーク領域では、マークＭの深い凹部
が形成されているので、エッチング時にこの凹部の壁面
に窒化膜１９によるサイドウォールが生じる。このた
め、マーク部Ｍの壁面の窒化膜１９、ゲート用の電極材
１８，１７、及び酸化膜１６は、完全には除去すること
ができない。従って、図４（ｂ）に示すように、周囲の
表面に複雑な凹凸を有するマークＭＡが形成される。こ
の凹凸の形状は、窒化膜１９、及びゲート用の電極材１
８，１７の膜厚や、エッチング条件によって千差万別で
ある。
【００４０】図４（ｃ）の工程８において、レジスト膜
２０ｇを除去する。これにより、ＳＯＩ層１３の上に、
ゲート酸化膜１６ｇ、ゲート電極１７ｇ，１８ｇ、及び
窒化膜１９ｇによるゲート電極が形成される。また、マ
ーク領域には、周囲をサイドウォールで囲まれた凹部を
有するマークＭＡが形成される。
２０ｇを除去する。これにより、ＳＯＩ層１３の上に、
ゲート酸化膜１６ｇ、ゲート電極１７ｇ，１８ｇ、及び
窒化膜１９ｇによるゲート電極が形成される。また、マ
ーク領域には、周囲をサイドウォールで囲まれた凹部を
有するマークＭＡが形成される。
【００４１】図４（ｄ）の工程９において、ウエハ１０
の表面に層間絶縁膜２１を形成し、この層間絶縁膜２１
の表面に、次のフォトリソグラフィ工程で用いるレジス
ト材２２を平らに塗布する塗布処理を行う。
の表面に層間絶縁膜２１を形成し、この層間絶縁膜２１
の表面に、次のフォトリソグラフィ工程で用いるレジス
ト材２２を平らに塗布する塗布処理を行う。
【００４２】表面にレジスト材２２が塗布されたウエハ
１０は、露光装置に搬送されてハロゲン光やレーザ光が
照射される。照射された光は、ウエハ１０に形成された
各層の境界部分で反射や回折される。反射光や回折光
は、光検出部で検出されてその光の強度に応じた信号が
出力される。
１０は、露光装置に搬送されてハロゲン光やレーザ光が
照射される。照射された光は、ウエハ１０に形成された
各層の境界部分で反射や回折される。反射光や回折光
は、光検出部で検出されてその光の強度に応じた信号が
出力される。
【００４３】図４（ｄ）のマークＭＡは、酸化膜１３と
ＳＯＩ層１３に対応する深い凹部で構成されているの
で、その境界における乱反射は他の部分に比べて大きく
なる。これにより、ウエハ１０上のマークＭＡの位置が
精度良く検出される。検出されたマークＭＡの位置に従
って、ウエハ１０の位置が微調整され、レジスト材２２
に対する露光処理用のマスクの位置が正確に合わせられ
る。
ＳＯＩ層１３に対応する深い凹部で構成されているの
で、その境界における乱反射は他の部分に比べて大きく
なる。これにより、ウエハ１０上のマークＭＡの位置が
精度良く検出される。検出されたマークＭＡの位置に従
って、ウエハ１０の位置が微調整され、レジスト材２２
に対する露光処理用のマスクの位置が正確に合わせられ
る。
【００４４】以下同様に、各層の回路パターンが順次形
成され、素子形成領域に最終的な集積回路が形成され
る。
成され、素子形成領域に最終的な集積回路が形成され
る。
【００４５】以上のように、この第１の実施形態の半導
体装置では、図３の製造方法において、シリコン基板１
１上に形成された酸化膜１２と素子分離層１４のＳｉＯ
２を、選択的にエッチングによって除去して、位置合わ
せ用のマークＭを形成している。これにより、深い凹部
を有するマークＭを形成することができ、このマークＭ
の位置を精度良く検出することができるという利点があ
る。
体装置では、図３の製造方法において、シリコン基板１
１上に形成された酸化膜１２と素子分離層１４のＳｉＯ
２を、選択的にエッチングによって除去して、位置合わ
せ用のマークＭを形成している。これにより、深い凹部
を有するマークＭを形成することができ、このマークＭ
の位置を精度良く検出することができるという利点があ
る。
【００４６】更に、図４の製造方法におけるゲート電極
の形成工程でも、マーク領域にマークＭの深い凹部がそ
のまま保たれたマークＭＡが形成されるので、２層目以
降の位置合わせも精度良く行うことができるという利点
がある。
の形成工程でも、マーク領域にマークＭの深い凹部がそ
のまま保たれたマークＭＡが形成されるので、２層目以
降の位置合わせも精度良く行うことができるという利点
がある。
【００４７】（第２の実施形態）図５（ａ）〜（ｅ）
は、本発明の第２の実施形態を示す半導体装置の製造方
法の工程図であり、図３及び図４中の要素と共通の要素
には共通の符号が付されている。これらの図５（ａ）〜
（ｅ）における工程５Ａ〜９Ａは、図４（ａ）〜（ｄ）
の工程６〜９に代えて、図３（ｅ）の工程５に引き続い
て行われるものである。
は、本発明の第２の実施形態を示す半導体装置の製造方
法の工程図であり、図３及び図４中の要素と共通の要素
には共通の符号が付されている。これらの図５（ａ）〜
（ｅ）における工程５Ａ〜９Ａは、図４（ａ）〜（ｄ）
の工程６〜９に代えて、図３（ｅ）の工程５に引き続い
て行われるものである。
【００４８】図５（ａ）の工程５Ａにおいて、素子形成
領域のみを覆うレジスト膜３０を形成する。
領域のみを覆うレジスト膜３０を形成する。
【００４９】図５（ｂ）の工程６Ａにおいて、レジスト
膜３０をマスクとして、素子形成領域以外の箇所の窒化
膜１９をエッチングして除去する。これにより、マーク
領域の表面及びマークＭの凹部内の窒化膜１９が除去さ
れ、電極材１８が表面に現れる。マーク領域の窒化膜１
９を除去した後、素子形成領域のレジスト膜３０を除去
する。
膜３０をマスクとして、素子形成領域以外の箇所の窒化
膜１９をエッチングして除去する。これにより、マーク
領域の表面及びマークＭの凹部内の窒化膜１９が除去さ
れ、電極材１８が表面に現れる。マーク領域の窒化膜１
９を除去した後、素子形成領域のレジスト膜３０を除去
する。
【００５０】図５（ｃ）の工程７Ａにおいて、素子形成
領域のゲート形成位置に、ゲート用のレジスト膜２０ｇ
を形成する。更に、ゲート用のレジスト膜２０ｇを用い
て、ゲート形成位置以外の箇所の窒化膜１９、ゲート用
の電極材１８，１７、及び酸化膜１６を、エッチングに
よって順次除去する。
領域のゲート形成位置に、ゲート用のレジスト膜２０ｇ
を形成する。更に、ゲート用のレジスト膜２０ｇを用い
て、ゲート形成位置以外の箇所の窒化膜１９、ゲート用
の電極材１８，１７、及び酸化膜１６を、エッチングに
よって順次除去する。
【００５１】これにより、素子形成領域では、ゲート用
のレジスト膜２０ｇの下の部分以外の窒化膜１９、ゲー
ト用の電極材１８，１７、及び酸化膜１６が完全に除去
される。また、マーク領域では、電極材１８，１７、及
び酸化膜１６が順次エッチングされるが、マークＭの深
い凹部が形成されているので、エッチング時にこの凹部
の壁面に、若干の電極材１８，１７によるサイドウォー
ルが残る。
のレジスト膜２０ｇの下の部分以外の窒化膜１９、ゲー
ト用の電極材１８，１７、及び酸化膜１６が完全に除去
される。また、マーク領域では、電極材１８，１７、及
び酸化膜１６が順次エッチングされるが、マークＭの深
い凹部が形成されているので、エッチング時にこの凹部
の壁面に、若干の電極材１８，１７によるサイドウォー
ルが残る。
【００５２】その後、レジスト膜２０ｇを除去する。こ
れにより、図５（ｄ）に示すように、素子形成領域のＳ
ＯＩ層１３の上に、ゲート酸化膜１６ｇ、ゲート電極１
７ｇ，１８ｇ、及び窒化膜１９ｇによるゲート電極が形
成され、マーク領域には、電極材１８，１７による薄い
サイドウォールを有するマークＭＢの凹部が形成され
る。
れにより、図５（ｄ）に示すように、素子形成領域のＳ
ＯＩ層１３の上に、ゲート酸化膜１６ｇ、ゲート電極１
７ｇ，１８ｇ、及び窒化膜１９ｇによるゲート電極が形
成され、マーク領域には、電極材１８，１７による薄い
サイドウォールを有するマークＭＢの凹部が形成され
る。
【００５３】図５（ｅ）の工程９Ａにおいて、ウエハ１
０の表面に層間絶縁膜２１を形成し、この層間絶縁膜２
１の表面に、次のフォトリソグラフィ工程で用いるレジ
スト材２２を平らに塗布する塗布処理を行う。
０の表面に層間絶縁膜２１を形成し、この層間絶縁膜２
１の表面に、次のフォトリソグラフィ工程で用いるレジ
スト材２２を平らに塗布する塗布処理を行う。
【００５４】表面にレジスト材２２が塗布されたウエハ
１０は、露光装置に搬送されてハロゲン光等が照射され
る。照射された光は、ウエハ１０に形成された各層の境
界部分で反射や回折され、その反射光や回折光が光検出
部で検出されてその光の強度に応じた信号が出力され
る。
１０は、露光装置に搬送されてハロゲン光等が照射され
る。照射された光は、ウエハ１０に形成された各層の境
界部分で反射や回折され、その反射光や回折光が光検出
部で検出されてその光の強度に応じた信号が出力され
る。
【００５５】図５（ｅ）のマークＭＢは、酸化膜１３と
ＳＯＩ層１３に対応する深い凹部で構成されているの
で、その境界における乱反射は他の部分に比べて大きく
なる。これにより、ウエハ１０上のマークＭＢの位置が
精度良く検出される。検出されたマークＭＢの位置に従
って、ウエハ１０の位置が微調整され、レジスト材２２
に対する露光処理用のマスクの位置が正確に合わせられ
る。これ以降の処理は、第１の実施形態と同様である。
ＳＯＩ層１３に対応する深い凹部で構成されているの
で、その境界における乱反射は他の部分に比べて大きく
なる。これにより、ウエハ１０上のマークＭＢの位置が
精度良く検出される。検出されたマークＭＢの位置に従
って、ウエハ１０の位置が微調整され、レジスト材２２
に対する露光処理用のマスクの位置が正確に合わせられ
る。これ以降の処理は、第１の実施形態と同様である。
【００５６】以上のように、この第２の実施形態の製造
方法では、ゲート形成工程の前に、マーク領域の表面の
窒化膜１９を除去するエッチング処理を施している。こ
れにより、ゲート形成工程において、ゲート用の電極材
１８，１７をエッチングで除去するときに、マークＭの
凹部に窒化膜１９によるサイドウォールが形成されず、
広い底面と深い凹部を有するマークＭＢを形成すること
ができる。これにより、２層目以降の位置合わせを精度
良く行うことができるという利点がある。
方法では、ゲート形成工程の前に、マーク領域の表面の
窒化膜１９を除去するエッチング処理を施している。こ
れにより、ゲート形成工程において、ゲート用の電極材
１８，１７をエッチングで除去するときに、マークＭの
凹部に窒化膜１９によるサイドウォールが形成されず、
広い底面と深い凹部を有するマークＭＢを形成すること
ができる。これにより、２層目以降の位置合わせを精度
良く行うことができるという利点がある。
【００５７】（第３の実施形態）図６（ａ）〜（ｄ）
は、本発明の第３の実施形態を示す半導体装置の製造方
法の工程図であり、図３及び図４中の要素と共通の要素
には共通の符号が付されている。これらの図６（ａ）〜
（ｄ）における工程６Ｂ〜９Ｂは、図４（ａ）〜（ｄ）
の工程６〜９に代えて、図３（ｅ）の工程５に引き続い
て行われるものである。
は、本発明の第３の実施形態を示す半導体装置の製造方
法の工程図であり、図３及び図４中の要素と共通の要素
には共通の符号が付されている。これらの図６（ａ）〜
（ｄ）における工程６Ｂ〜９Ｂは、図４（ａ）〜（ｄ）
の工程６〜９に代えて、図３（ｅ）の工程５に引き続い
て行われるものである。
【００５８】図６（ａ）の工程６Ｂにおいて、素子形成
領域のゲート形成位置に、ゲート用のレジスト膜２０ｇ
を形成すると共に、マーク領域にはマーク用のレジスト
膜２０ｍを形成する。
領域のゲート形成位置に、ゲート用のレジスト膜２０ｇ
を形成すると共に、マーク領域にはマーク用のレジスト
膜２０ｍを形成する。
【００５９】図６（ｂ）の工程７Ｂにおいて、レジスト
膜２０ｇ，２０ｍを用いて、ゲート形成位置とマーク領
域以外の箇所の窒化膜１９、ゲート用の電極材１８，１
７、及び酸化膜１６をエッチングによって除去する。
膜２０ｇ，２０ｍを用いて、ゲート形成位置とマーク領
域以外の箇所の窒化膜１９、ゲート用の電極材１８，１
７、及び酸化膜１６をエッチングによって除去する。
【００６０】図６（ｃ）の工程８Ｂにおいて、レジスト
膜２０ｇ，２０ｍを除去する。これにより、ＳＯＩ層１
３の上に、ゲート酸化膜１６ｇ、ゲート電極１７ｇ，１
８ｇ、及び窒化膜１９ｇによるゲート電極が形成され
る。また、マーク領域には、酸化膜１６、電極材１７，
１８、及び窒化膜１９が積層された凹部を有するマーク
ＭＣが形成される。
膜２０ｇ，２０ｍを除去する。これにより、ＳＯＩ層１
３の上に、ゲート酸化膜１６ｇ、ゲート電極１７ｇ，１
８ｇ、及び窒化膜１９ｇによるゲート電極が形成され
る。また、マーク領域には、酸化膜１６、電極材１７，
１８、及び窒化膜１９が積層された凹部を有するマーク
ＭＣが形成される。
【００６１】図６（ｄ）の工程９Ｂにおいて、ウエハ１
０の表面に層間絶縁膜２１を形成し、この層間絶縁膜２
１の表面に、次のフォトリソグラフィ工程で用いるレジ
スト材２２を平らに塗布する塗布処理を行う。
０の表面に層間絶縁膜２１を形成し、この層間絶縁膜２
１の表面に、次のフォトリソグラフィ工程で用いるレジ
スト材２２を平らに塗布する塗布処理を行う。
【００６２】表面にレジスト材２２が塗布されたウエハ
１０は、露光装置に搬送されてハロゲン光やレーザ光が
照射される。照射された光は、ウエハ１０に形成された
各層の境界部分で反射や回折される。反射光や回折光
は、光検出部で検出されてその光の強度に応じた信号が
出力される。
１０は、露光装置に搬送されてハロゲン光やレーザ光が
照射される。照射された光は、ウエハ１０に形成された
各層の境界部分で反射や回折される。反射光や回折光
は、光検出部で検出されてその光の強度に応じた信号が
出力される。
【００６３】図６（ｄ）のマークＭＣは、内部が酸化膜
１６、電極材１７，１８、及び窒化膜１９で積層された
深い凹部で構成されているので、その境界における乱反
射は他の部分に比べて大きくなる。これにより、ウエハ
１０上のマークＭＣの位置が精度良く検出される。検出
されたマークＭＣの位置に基づいて、ウエハ１０の位置
が微調整され、レジスト材２２に対する露光処理用のマ
スクの位置が正確に合わせられる。
１６、電極材１７，１８、及び窒化膜１９で積層された
深い凹部で構成されているので、その境界における乱反
射は他の部分に比べて大きくなる。これにより、ウエハ
１０上のマークＭＣの位置が精度良く検出される。検出
されたマークＭＣの位置に基づいて、ウエハ１０の位置
が微調整され、レジスト材２２に対する露光処理用のマ
スクの位置が正確に合わせられる。
【００６４】以上のように、この第３の実施形態の半導
体装置は、ゲート形成時に、マーク領域の酸化膜１６、
電極材１７，１８、及び窒化膜１９を残すようにしてい
る。これにより、深い凹部を有するマークＭＣを形成す
ることができるので、２層目以降の位置合わせも精度良
く行うことができるという利点がある。
体装置は、ゲート形成時に、マーク領域の酸化膜１６、
電極材１７，１８、及び窒化膜１９を残すようにしてい
る。これにより、深い凹部を有するマークＭＣを形成す
ることができるので、２層目以降の位置合わせも精度良
く行うことができるという利点がある。
【００６５】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 図１における位置合わせ用のマークＭは矩形を
しているが、このマークＭの形状は任意である。また、
マークＭは凹型（ネガ型）形状のものを示しているが、
凸型（ポジ型）形状に形成することもできる。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） 図１における位置合わせ用のマークＭは矩形を
しているが、このマークＭの形状は任意である。また、
マークＭは凹型（ネガ型）形状のものを示しているが、
凸型（ポジ型）形状に形成することもできる。
【００６６】（ｂ） 位置合わせ用のマークＭの形状、
寸法、個数及び位置等について、本実施形態では特に限
定していないが、適用する露光装置のマーク検出方法に
合わせる必要がある。
寸法、個数及び位置等について、本実施形態では特に限
定していないが、適用する露光装置のマーク検出方法に
合わせる必要がある。
【００６７】（ｃ） 電極材料や絶縁膜の材料は一例で
あり、これに限定するものではない。また、エッチング
の条件等も一例を示したものであり、これに限定するも
のではない。
あり、これに限定するものではない。また、エッチング
の条件等も一例を示したものであり、これに限定するも
のではない。
【００６８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、基板表面に形成された第１の絶縁層と、この
第１の絶縁層上に形成された第２の絶縁層とを除去して
位置合わせ用のマークを形成している。従って、深い凹
部を有するマークを形成することができる。
によれば、基板表面に形成された第１の絶縁層と、この
第１の絶縁層上に形成された第２の絶縁層とを除去して
位置合わせ用のマークを形成している。従って、深い凹
部を有するマークを形成することができる。
【００６９】第２の発明によれば、基板表面に形成され
た第１の酸化物層と、この第１の酸化物層上に形成され
た第２の酸化物層とを除去して位置合わせ用のマークを
形成している。従って、深い凹部を有するマークを形成
することができる。
た第１の酸化物層と、この第１の酸化物層上に形成され
た第２の酸化物層とを除去して位置合わせ用のマークを
形成している。従って、深い凹部を有するマークを形成
することができる。
【００７０】第３の発明によれば、第１または第２の発
明で形成したマークを有する基板上に、ゲート用の酸化
膜や電極材料を形成し、第１のレジスト膜を塗布してフ
ォトリソグラフィ処理を行うようにしている。この時、
回路パターンの位置合わせ基準として、深い凹部を有す
るマークが用いられるので、精度良く位置合わせを行う
ことができる。
明で形成したマークを有する基板上に、ゲート用の酸化
膜や電極材料を形成し、第１のレジスト膜を塗布してフ
ォトリソグラフィ処理を行うようにしている。この時、
回路パターンの位置合わせ基準として、深い凹部を有す
るマークが用いられるので、精度良く位置合わせを行う
ことができる。
【００７１】第４の発明によれば、第３の発明の処理に
引き続き、第１のレジスト膜を現像してゲート電極用の
レジストパターンを形成し、このレジストパターンをマ
スクとして、ゲート用の酸化膜や電極材料をエッチング
によって除去してゲート電極を形成している。このよう
な処理により、位置合わせ用のマークの凹部は、ほぼそ
のままの深さを保つことが可能になる。従って、第２の
レジスト膜に対して、精度良く回路パターンの位置合わ
せを行うことができる。
引き続き、第１のレジスト膜を現像してゲート電極用の
レジストパターンを形成し、このレジストパターンをマ
スクとして、ゲート用の酸化膜や電極材料をエッチング
によって除去してゲート電極を形成している。このよう
な処理により、位置合わせ用のマークの凹部は、ほぼそ
のままの深さを保つことが可能になる。従って、第２の
レジスト膜に対して、精度良く回路パターンの位置合わ
せを行うことができる。
【００７２】第５の発明によれば、第３の発明の処理に
引き続き、第１のレジスト膜を現像して第１のレジスト
パターンを形成し、この第１のレジストパターンをマス
クとしてマーク領域の絶縁膜をエッチングによって除去
している。更に、ゲート電極形成用の第２のレジストパ
ターンを用い、ゲート用の酸化膜や電極材料をエッチン
グによって除去してゲート電極を形成している。このよ
うな処理により、位置合わせ用のマークの凹部は、ほぼ
同様の形状を保つことが可能になる。従って、第２のレ
ジスト膜に対して、精度良く回路パターンの位置合わせ
を行うことができる。
引き続き、第１のレジスト膜を現像して第１のレジスト
パターンを形成し、この第１のレジストパターンをマス
クとしてマーク領域の絶縁膜をエッチングによって除去
している。更に、ゲート電極形成用の第２のレジストパ
ターンを用い、ゲート用の酸化膜や電極材料をエッチン
グによって除去してゲート電極を形成している。このよ
うな処理により、位置合わせ用のマークの凹部は、ほぼ
同様の形状を保つことが可能になる。従って、第２のレ
ジスト膜に対して、精度良く回路パターンの位置合わせ
を行うことができる。
【００７３】第６の発明によれば、第３の発明の処理に
引き続き、第１のレジスト膜を現像してゲート電極とマ
ーク領域用のレジストパターンを形成し、このレジスト
パターンをマスクとして、ゲート用の酸化膜や電極材料
をエッチングによって除去してゲート電極を形成してい
る。このような処理により、位置合わせ用のマークは変
化せずそのままの状態に保たれるので、第１のレジスト
膜に対して、精度良く回路パターンの位置合わせを行う
ことができる。
引き続き、第１のレジスト膜を現像してゲート電極とマ
ーク領域用のレジストパターンを形成し、このレジスト
パターンをマスクとして、ゲート用の酸化膜や電極材料
をエッチングによって除去してゲート電極を形成してい
る。このような処理により、位置合わせ用のマークは変
化せずそのままの状態に保たれるので、第１のレジスト
膜に対して、精度良く回路パターンの位置合わせを行う
ことができる。
【図１】本発明の第１の実施形態を示す半導体装置の概
略の構成図である。
略の構成図である。
【図２】従来の半導体装置の製造方法を示すプロセスシ
ーケンス図である。
ーケンス図である。
【図３】図１の半導体装置の概略の製造方法（その１）
を示す工程図である。
を示す工程図である。
【図４】図１の半導体装置の概略の製造方法（その２）
を示す工程図である。
を示す工程図である。
【図５】本発明の第２の実施形態を示す半導体装置の製
造方法の工程図である。
造方法の工程図である。
【図６】本発明の第３の実施形態を示す半導体装置の製
造方法の工程図である。
造方法の工程図である。
Ｍ，ＭＡ，ＭＢ，ＭＣ マーク １０ ウエハ １１ シリコン基板 １２，１６ 酸化膜 １３ ＳＯＩ層 １４ 素子分離層 １５，３０ レジスト膜 １７，１８ 電極材 １９ 窒化膜 ２０，２２ レジスト材 ２１ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｆターム(参考） 5F032 AA06 AA07 AA13 CA00 CA17 5F033 HH04 HH28 MM07 QQ01 QQ08 QQ09 QQ10 QQ11 QQ21 RR04 RR06 XX00 5F046 AA20 EA12 EA13 EA19 EB05 5F110 AA16 AA24 CC01 DD05 DD13 EE05 EE09 EE14 FF02 GG02 GG12 GG25 NN62 NN66 QQ01
Claims (6)
- 【請求項１】 第１のシリコン層と、前記第１のシリコ
ン層上に形成された第１の絶縁層と、前記第１の絶縁層
上に形成された第２のシリコン層とから構成され、グリ
ッドラインにより区画される素子領域を有する基板を準
備する工程と、 前記素子領域の前記第２のシリコン層に素子分離層を形
成するとともに、前記グリッドラインの前記第２のシリ
コン層に前記第１の絶縁層まで達する第２の絶縁層を形
成する工程と、 前記第２の絶縁層と、前記第２の絶縁層下の前記第１の
絶縁層とを除去して位置合わせ用のマークを形成する工
程とを、 行うことを特徴とする位置合わせマークの形成方法。 - 【請求項２】 第１のシリコン層と、前記第１のシリコ
ン層上に形成された第１の酸化物層と、前記第１の酸化
物層上に形成された第２のシリコン層とから構成され、
グリッドラインにより区画される素子領域を有する基板
を準備する工程と、 前記基板を酸化し、前記素子領域の前記第２のシリコン
層に素子分離層を形成するとともに、前記グリッドライ
ンの前記第２のシリコン層に前記第１の酸化物層まで達
する第２の酸化物層を形成する工程と、 前記第２の酸化物層と、前記第２の酸化物層下の前記第
１の酸化物層とを除去して位置合わせ用のマークを形成
する工程とを、 行うことを特徴とする位置合わせマークの形成方法。 - 【請求項３】 請求項１または２におけるマークを形成
する工程に引く続いて前記基板の表面を酸化して酸化膜
を形成する工程と、 前記酸化膜の表面にゲート電極材料膜を形成し、このゲ
ート電極材料膜の表面に絶縁膜を形成する工程と、 前記絶縁膜の表面に第１のレジスト膜を塗布する工程
と、 前記マークを基準にして前記第１のレジスト膜に回路パ
ターンを露光する工程とを、 順次行うことを特徴とする位置合わせマークの形成方
法。 - 【請求項４】 請求項３における回路パターンを露光す
る工程に引き続いて前記第１のレジスト膜を現像し、前
記ゲート電極を形成すべき箇所にレジストパターンを残
す工程と、 前記レジストパターンをマスクとして前記絶縁膜及びゲ
ート電極材料膜をエッチングによって逐次除去する工程
と、 前記レジストパターンを除去して前記基板上に層間絶縁
膜を形成し、該層間絶縁膜の表面に第２のレジスト膜を
塗布する工程と、 前記マークを基準にして前記第２のレジスト膜に回路パ
ターンを露光する工程とを、 順次行うことを特徴とする位置合わせマークの形成方
法。 - 【請求項５】 請求項３における回路パターンを露光す
る工程に引き続いて前記第１のレジスト膜を現像し、前
記素子形成領域に第１のレジストパターンを残す工程
と、 前記第１のレジストパターンをマスクとして前記絶縁膜
をエッチングによって除去する工程と、 前記第１のレジストパターンを除去し、前記素子形成領
域のゲート電極を形成すべき箇所に第２のレジストパタ
ーンを形成する工程と、 前記第２のレジストパターンをマスクとして前記絶縁膜
及びゲート電極材料膜をエッチングによって逐次除去す
る工程と、 前記第２のレジストパターンを除去して前記基板上に層
間絶縁膜を形成する工程と、 前記層間絶縁膜の表面に第３のレジスト膜を塗布する工
程と、 前記マークを基準にして前記第３のレジスト膜に回路パ
ターンを露光する工程とを、 順次行うことを特徴とする位置合わせマークの形成方
法。 - 【請求項６】 請求項３における回路パターンを露光す
る工程に引き続いて前記第１のレジスト膜を現像し、前
記ゲート電極を形成すべき箇所及び前記マークの領域に
レジストパターンを残す工程と、 前記レジストパターンをマスクとして前記絶縁膜及びゲ
ート電極材料膜をエッチングによって逐次除去する工程
と、 前記レジストパターンを除去して前記基板上に層間絶縁
膜を形成し、該層間絶縁膜の表面に第２のレジスト膜を
塗布する工程と、 前記マークを基準にして前記第２のレジスト膜に回路パ
ターンを露光する工程とを、 順次行うことを特徴とする位置合わせマークの形成方
法。
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|---|---|---|---|
| JP2001159214A JP3665275B2 (ja) | 2001-05-28 | 2001-05-28 | 位置合わせマークの形成方法 |
| US10/154,823 US6809002B2 (en) | 2001-05-28 | 2002-05-28 | Method of manufacturing an alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001159214A JP3665275B2 (ja) | 2001-05-28 | 2001-05-28 | 位置合わせマークの形成方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002353120A true JP2002353120A (ja) | 2002-12-06 |
| JP3665275B2 JP3665275B2 (ja) | 2005-06-29 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001159214A Expired - Fee Related JP3665275B2 (ja) | 2001-05-28 | 2001-05-28 | 位置合わせマークの形成方法 |
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| JP (1) | JP3665275B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151058B2 (en) | 2003-06-30 | 2006-12-19 | Samsung Electronics Co., Ltd. | Etchant for etching nitride and method for removing a nitride layer using the same |
| US7238592B2 (en) | 2004-02-02 | 2007-07-03 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having an alignment mark |
| JP2008016639A (ja) * | 2006-07-06 | 2008-01-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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| US11984406B2 (en) | 2020-03-30 | 2024-05-14 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for manufacturing same |
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|---|---|---|---|---|
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| KR100558201B1 (ko) | 2003-07-10 | 2006-03-10 | 삼성전자주식회사 | 포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자 제조방법 |
| JP4397248B2 (ja) * | 2004-02-20 | 2010-01-13 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| KR100879047B1 (ko) * | 2005-03-25 | 2009-01-15 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조방법 |
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| KR101874586B1 (ko) * | 2012-08-06 | 2018-07-04 | 삼성전자주식회사 | 포토키를 이용한 반도체 소자의 제조 방법 |
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| JP4666700B2 (ja) * | 1999-08-30 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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-
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- 2001-05-28 JP JP2001159214A patent/JP3665275B2/ja not_active Expired - Fee Related
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2002
- 2002-05-28 US US10/154,823 patent/US6809002B2/en not_active Expired - Fee Related
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| US11984406B2 (en) | 2020-03-30 | 2024-05-14 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for manufacturing same |
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| Publication number | Publication date |
|---|---|
| US20020182821A1 (en) | 2002-12-05 |
| US6809002B2 (en) | 2004-10-26 |
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