JP2002333700A - ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法 - Google Patents

ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法

Info

Publication number
JP2002333700A
JP2002333700A JP2001139719A JP2001139719A JP2002333700A JP 2002333700 A JP2002333700 A JP 2002333700A JP 2001139719 A JP2001139719 A JP 2001139719A JP 2001139719 A JP2001139719 A JP 2001139719A JP 2002333700 A JP2002333700 A JP 2002333700A
Authority
JP
Japan
Prior art keywords
evaluation
simulation
data
pattern
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001139719A
Other languages
English (en)
Other versions
JP3909654B2 (ja
Inventor
Eiju Onuma
英寿 大沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001139719A priority Critical patent/JP3909654B2/ja
Priority to TW091108701A priority patent/TW539913B/zh
Priority to US10/332,631 priority patent/US6928636B2/en
Priority to KR1020037000267A priority patent/KR100872731B1/ko
Priority to PCT/JP2002/004579 priority patent/WO2002093259A1/ja
Publication of JP2002333700A publication Critical patent/JP2002333700A/ja
Application granted granted Critical
Publication of JP3909654B2 publication Critical patent/JP3909654B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68Preparation processes not covered by groups G03F1/20 - G03F1/50
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G03F7/70441Optical proximity correction [OPC]
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/705Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • G03F7/70625Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】 【課題】 線幅制御性の評価を正確に行なうことができ
るルールベースOPCの評価方法およびシミュレーショ
ンベースOPCモデルの評価方法を提供する。 【解決手段】 ルールベースOPCに評価用マスクのマ
スクパターンの設計データを入力することにより、得た
評価用マスクのマスクパターンの補正データに基づいて
評価用ウェハを製作し、評価用ウェハのゲートパターン
の測長を行なう。プロセスキャリブレーションがなされ
たシミュレーションベースOPCモデルに基づいて評価
用ウェハ全面のゲートパターンに対応するシミュレーシ
ョンデータが出力される。評価用ゲートパターンの実測
データと、シミュレーションデータを比較することによ
って、ルールベースOPCの評価を行なう。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、光近接効果に基づ
くパターンの変形を見込んでマスクパターンの形状を予
め補正するOPCマスクを製作するためのルールベース
OPCの評価方法およびシミュレーションベースOPC
モデルの評価方法に関する。
【0002】
【従来の技術】近年、半導体の高集積化が進み、ゲート
長の微細化に拍車がかかっている。このため、マスクか
らウェハに対するマスクパターンの転写の際には、露光
装置で用いられる光の波長以下の寸法のパターンを解像
することが求められている。光の波長よりも短い線幅の
パターンを忠実に解像するために、光近接効果によるウ
ェハ上のパターンの変形を考慮して、予めマスクパター
ンの形状を補正する技術であるOPC(Optical
Proximity Correction:光近接
効果補正)技術が用いられる。前記OPC技術はPPC
(Process Proximity Effect
Correction:プロセス近接効果補正)技術
ともいう。このようなOPC技術としてルールベースO
PCがある。前記ルールベースOPCは次のように行な
われる。すなわち、設計上許可している全てのパターン
を表すテストパターンでテスト用のマスクパターンを製
作し、このマスクパターンでウェハ上にパターンを転写
してエッチングを行ない、テスト用のウェハを製作す
る。このテスト用ウェハ上のパターンの形状の測長デー
タ(測定データ)と、前記テスト用のマスクパターンの
設計データとに基づいて設計ルール、つまりマスクパタ
ーンの設計データに加えるバイアスデータを決定するた
めの設計ルール、すなわちルールベースOPCを生成す
る。そして、ルールベースOPCに基づいてマスクパタ
ーンの補正を行なう。この補正は、マスクパターンのレ
イアウトCADの段階で行なわれる。また、このような
光近接効果補正が行なわれて製作されたマスクをOPC
マスクという。
【0003】また、前記ルールベースOPCとは別にシ
ミュレーションベースOPCという技術がある。シミュ
レーションベースOPCでは、予め用意された少ない数
のテストパターンの測長結果に基づいて光近接効果を考
慮した転写のプロセスを表現するシミュレーションベー
スOPCモデル(カーネルまたはプロセスモデルともい
う)を生成し、マスクパターンの形状と、該マスクパタ
ーンによりウェハに転写されたパターンの形状との差異
を前記シミュレーションベースOPCモデルによってシ
ミュレーション計算して求め、このシミュレーション結
果に基づいてマスクパターンの補正を行なっている。
【0004】
【発明が解決しようとする課題】近年、ゲートパターン
の微細化にともない、ゲートパターンとそのパターンに
隣接するパターンとの間の間隔(スペース)の寸法の増
減、換言すればパターン間の間隔の疎密に応じてパター
ンの線幅が影響を受ける現象であるスペース依存性が顕
著になり、ゲートパターンの線幅制御性の劣化が問題と
なっている。したがって、上述したルールベースOPC
およびシミュレーションベースOPCモデルの評価を行
なう上で線幅制御性の良否を正確に分析することが重要
である。従来、線幅制御性の良否を分析するためには、
ルールベースOPCまたはシミュレーションベースOP
Cモデルに基づいて評価用マスクを製作し、その評価用
マスクに基づいて製作した評価用ウェハ上のゲートパタ
ーンの線幅を実測し、スペースの寸法に対する線幅の実
測データの誤差やばらつきを求めている。ところが、前
記評価用ウェハ上のゲートパターンの数は膨大なもので
あり、ゲートパターンの全ての線幅を実測することは不
可能である。このため、ゲートパターンの中から選択し
た箇所の線幅について実測データを求めている。ところ
が、選択した実測データが前記評価用ウェハ上のゲート
パターンを代表するものとして妥当か否かを判定するこ
とが難しいため、線幅制御性の評価の正確さが不足して
いた。そこで本発明の目的は、線幅制御性の評価を正確
に行なうことができるルールベースOPCの評価方法お
よびシミュレーションベースOPCモデルの評価方法を
提供することにある。
【0005】
【課題を解決するための手段】本発明のルールベースO
PCの評価方法は、前記目的を達成するため、評価用マ
スクパターンの設計データをルールベースOPCにより
補正処理することによって補正データを得るマスクパタ
ーン補正ステップと、前記補正データに基づいて、評価
用マスクパターンを評価用マスクに形成する評価用マス
ク製作ステップと、前記評価用マスクに基づいて、評価
用ゲートパターンを評価用ウェハに形成する評価用ウェ
ハ製作ステップと、前記評価用ウェハに形成された前記
評価用ゲートパターンの測長を行なうことにより評価用
ゲートパターンの実測データを取得する実測ステップ
と、プロセスキャリブレーションを行なうためのテスト
用マスクのテストパターンの設計データと、前記テスト
用マスクに基づいて製作されたテスト用ウェハのゲート
パターンの実測データとに基づいてプロセスキャリブレ
ーションがなされたシミュレーションベースOPCモデ
ルを生成するシミュレーションベースOPCモデル生成
ステップと、前記シミュレーションベースOPCモデル
によって前記評価用マスクパターンの設計データに対し
てシミュレーションを行なうことによりシミュレーショ
ンデータを得るシミュレーションステップと、前記評価
用ゲートパターンの実測データと前記シミュレーション
データを比較することによって、前記ルールベースOP
Cの評価を行なう評価ステップとを含むことを特徴とす
る。そのため、評価対象となる前記ルールベースOPC
に基づいて製作した評価用ゲートパターンの実測データ
と、前記評価用マスクパターンの設計データに対して得
たシミュレーションデータとの比較を行なう。
【0006】本発明のシミュレーションベースOPCモ
デルの評価方法は、前記目的を達成するため、評価用の
マスクパターンの設計データを第1シミュレーションベ
ースOPCモデルにより補正処理することによって補正
データを得るマスクパターン補正ステップと、前記補正
データに基づいて評価用マスクパターンを評価用マスク
に形成する評価用マスク製作ステップと、前記評価用マ
スクに基づいて、評価用ゲートパターンを評価用ウェハ
に形成する評価用ウェハ製作ステップと、前記評価用ウ
ェハに形成された前記評価用ゲートパターンの測長を行
なうことにより評価用ゲートパターンの実測データを取
得する実測ステップと、プロセスキャリブレーションを
行なうためのテスト用マスクのテストパターンの設計デ
ータと、前記テスト用マスクに基づいて製作されたテス
ト用ウェハのゲートパターンの実測データとに基づいて
プロセスキャリブレーションがなされた第2シミュレー
ションベースOPCモデルを生成するシミュレーション
ベースOPCモデル生成ステップと、前記第2シミュレ
ーションベースOPCモデルによって前記評価用のマス
クパターンの設計データに対してシミュレーションを行
なうことによりシミュレーションデータを得るシミュレ
ーションステップと、前記評価用ゲートパターンの実測
データと前記シミュレーションデータを比較することに
よって、前記第1シミュレーションベースOPCモデル
の評価を行なう評価ステップとを含むことを特徴とす
る。そのため、評価対象となる前記第1シミュレーショ
ンベースOPCモデルに基づいて製作した評価用ゲート
パターンの実測データと、前記評価用マスクパターンの
設計データに対して得たシミュレーションデータとの比
較を行なう。
【0007】
【発明の実施の形態】本発明のルールベースOPCの評
価方法の実施の形態について説明する。図2は、評価対
象となるルールベースOPCを示すブロック図である。
図2に示すように、本実施の形態において、ルールベー
スOPC10は、コンピューター上で動作するソフトウ
ェアによって実現されるものであって、マスクパターン
の設計データに対応して、光近接効果を考慮したバイア
スデータを前記設計データに加えることにより、補正デ
ータを出力するように構成されている。このルールベー
スOPC10は、前記バイアスデータの最小単位、すな
わち前記マスクパターンを補正する際の最小単位である
補正グリッドが設定されることにより、この補正グリッ
ドに基づいて前記補正データを出力するように構成され
ている。
【0008】図3は、前記ルールベースOPC10を評
価するためのシミュレーションデータを生成して出力す
るシミュレーションツール20を示すブロック図であ
る。前記シミュレーションツール20は、コンピュータ
ー上で動作するソフトウェアによって実現されるもので
あって、マスクパターンの転写のプロセスを表すシミュ
レーションモデル(カーネル)22を含んで構成されて
いる。前記シミュレーションモデル22は、後述するプ
ロセスキャリブレーションを行なうことによって生成さ
れる。前記シミュレーションツール20は、3に示すよ
うに、ウェハ上に形成すべき所望のパターンの設計デー
タ(マスクパターンの設計データ)が入力されると、前
記シミュレーションモデル22のシミュレーション計算
により、前記マスクパターンによりウェハ上に形成され
るパターンの形状を示すシミュレーションデータを出力
するように構成されている。
【0009】次に、図1を参照して前記ルールベースO
PCの評価手順について具体的に説明する。まず、前記
補正グリッドを前記ルールベースOPC10に設定する
(ステップS10)。次に、前記ルールベースOPC1
0に評価用マスクのマスクパターンの設計データを入力
することにより、前記評価用マスクのマスクパターンの
補正データを得る(ステップS12)。次いで、前記補
正データに基づいて評価用マスクを製作し(ステップS
14)、この評価用マスクを用いてウェハに対して露光
およびエッチングを行なうことにより評価用ウェハを製
作する(ステップS16)。そして、製作された評価用
ウェハのゲートパターンの線幅について測長を行なう
(ステップS18)。なお、前記評価用ウェハに形成さ
れるゲートパターンは、線幅寸法および隣接するパター
ン間のスペースの寸法を異ならせて複数種類構成されて
いる。また、前記ゲートパターンは、前記評価用ウェハ
の全面にわたって多数(例えば数千ゲート)設けられて
いるため、評価用ウェハのゲートパターンの線幅の測長
は、前記複数種類のゲートパターンの中から選ばれたゲ
ートパターンの箇所について選択的に行なわれる。
【0010】一方、前記評価用ウェハの製作とは別に、
前記シミュレーションベースOPCモデルのプロセスキ
ャリブレーションを行なうためにテスト用マスクがテス
ト用マスクのテストパターンの設計データに基づいて製
作される(ステップS20)。次に、前記テスト用マス
クに基づいてウェハに対して露光およびエッチングを行
なうことにより、テスト用ゲートパターンが形成された
テスト用ウェハが製作される(ステップS22)。次
に、前記テスト用ウェハのゲートパターンを測長するこ
とで実測データを得る(ステップS24)。ここで、前
記テスト用マスクのテストパターンの設計データに対す
る前記テスト用ウェハのゲートパターンの実測データの
ばらつきは、光近接効果によるスタティックなばらつき
成分を表現するものである。したがって、図3に示すよ
うに、前記テスト用マスクのテストパターンの設計デー
タと、前記テスト用ウェハのゲートパターンの実測デー
タとがシミュレーションツール20に入力されることに
より、光近接効果によるスタティックなばらつき成分を
考慮したプロセスキャリブレーションがなされたシミュ
レーションベースOPCモデル22が前記シミュレーシ
ョンツール20によって生成される(ステップS2
6)。
【0011】次に、図4に示すように、前記評価用マス
クのマスクパターンの設計データの全てが前記シミュレ
ーションツール20に入力されることにより、前記シミ
ュレーションベースOPCモデル22によってシミュレ
ーション計算がなされ、前記評価用ウェハ全面のゲート
パターンに対応するシミュレーションデータが出力され
る(ステップS28)。
【0012】次に、前記ステップS18で得た前記評価
用ゲートパターンの実測データと、前記ステップ28で
得た前記シミュレーションデータを比較することによっ
て、前記ルールベースOPC10の評価を行なう(ステ
ップS30)。また、前記ステップS10で設定した前
記補正グリッドの評価を行なう(ステップS32)。図
5、図6を参照して、前記ステップS30、S32につ
いて詳しく説明する。図5(A)は、前記補正グリッド
を5nmに設定した場合における前記評価用ゲートパタ
ーンの線幅の実測データのスペース依存性を示す線図で
あり、横軸にゲートパターン間のスペース(μm)をと
り、縦軸に前記線幅の実測データの設計データからの誤
差CD(nm)をとっている。図中、実線は各実測デー
タの平均値を示している。図5(A)に示すように、各
スペース毎の実測データの平均値は±5nmの範囲に収
まっており、補正グリッドを5nmに設定した結果とし
て良好であると判断できる。なお、各スペース毎の実測
データのばらつきは、ゲートパターンの線幅方向の両側
に±5nmずつばらつくことから、補正グリッドの2倍
のプラスマイナスの範囲、すなわち±2*5nm=±1
0nmの範囲に収まっていれば良好と判断できるが、図
5(A)は±10nmの範囲に収まっているため良好と
判断できる。
【0013】次に、図5(A)の実測データが妥当なも
のか、すなわち前記評価用ウェハのゲートパターンの線
幅のデータとして妥当なものかどうかについてシミュレ
ーションデータとの比較検討を行なう。図5(B)は、
前記ステップS28によって得られた前記評価用ウェハ
全てのゲートパターンのシミュレーションデータの分布
を示す分布図であり、横軸に全体に占める占有率
(%)、縦軸に前記線幅の実測データの設計データに対
するシミュレーションデータの誤差CD(nm)をとっ
ている。図5(B)に示すように、±5nmの範囲にほ
とんどのシミュレーションデータが分布していることが
分かり、これにより、図5(A)の実測結果が妥当なも
のであると判断することができる。また、前記ステップ
S18で測長したゲートパターンの選択が妥当なもので
あると判断することができる。
【0014】図5(C)は、前記ステップS28によっ
て得られた前記評価用ウェハ全てのゲートパターンのシ
ミュレーションデータの分布を3次元で示す分布図であ
り、X軸とY軸が前記評価用ウェハ上における2次元の
座標軸を示し、これらX軸とY軸に直交する縦軸(Z
軸)が前記線幅の実測データの設計データに対するシミ
ュレーションデータの誤差CD(nm)をとっている。
つまり、図5(C)にプロットされている点が各ゲート
パターンの誤差CDに対応している。
【0015】次に、前記補正グリッドを5nmから2.
5nmに変更して設定した場合について、図1に示すフ
ローチャートと同様の手順で評価を行なった結果につい
て図6(A)乃至(C)を参照して説明する。図6
(A)乃至(C)のそれぞれは、図5(A)乃至(C)
のそれぞれに相当している。図6(A)からわかるよう
に、スペース毎の平均値は±2.5nmの範囲に収まっ
ており、補正グリッドを5nmに設定した結果として良
好であると判断できる。また、各スペース毎の実測デー
タのばらつきは、ほぼ±2*2.5nm=±5nmの範
囲に収まっており良好と判断できる。図6(A)と
(B)を比較してわかるように、±2.5nmの範囲に
ほとんどのシミュレーションデータが分布していること
が分かり、これにより、図6(A)の実測結果が妥当な
ものであると判断することができる。また、前記ステッ
プS18で測長したゲートパターンの選択が妥当なもの
であると判断することができる。また、図5(C)と図
6(C)を比較してわかるように、後者の方が縦軸方向
のばらつき、すなわちシミュレーションデータの誤差C
Dのばらつきが抑制されていることがわかる。
【0016】以上説明したように、本実施の形態のルー
ルベースOPCの評価方法によれば、前記ルールベース
OPCの線幅制御性を実測データとシミュレーションデ
ータに基づいて正確に評価することができる。また、前
記補正グリッドの設定を変えた場合に、実測データのば
らつきが妥当な範囲に収まっているかどうかを評価する
ことができ、これにより補正グリッドの最適化を行なう
ことが可能となる。また、図5(C)、図6(C)に示
したような各ゲートパターンのシミュレーションデータ
のばらつきの情報をマスクパターンのレイアウト設計に
フィードバックすることにより、ウェハ上に形成される
ゲートパターンの誤差を抑制したマスクパターンの設計
を図ることができる。
【0017】次に、補正グリッドをより小さな値に設定
した場合について考える。補正グリッドを小さくすれ
ば、実測データのばらつきをより低減化することが期待
できる。ただし、この場合には、前記ルールベースOP
Cを構築するために、ゲート線幅とスペースの寸法とを
補正グリッドの単位で異ならせたゲートパターンを形成
したウェハを作成するとともに、そのウェハに形成され
た各ゲートパターンの測長を行なわなくてはならない。
一般的に補正グリッドの寸法を半分にすると、ルールベ
ースOPCを構築するために必要な測長箇所が4倍にな
る。したがって、例えば補正グリッドを2.5nmから
0.5nmと1/5に小さくすると、測長箇所が16倍
以上となり、各ゲートパターンの測長のために膨大な時
間(例えば1年程度)かかってしまうため現実的ではな
い。このため、補正グリッドの微細化を図る場合には、
大量の測長が不要なシミュレーションベースOPCモデ
ルを用いることが有利である。そして、以下に説明する
ようにシミュレーションベースOPCモデルに関しても
先の実施の形態と同様の手順で評価を行なうことができ
る。
【0018】本発明のシミュレーションベースOPCモ
デルの評価方法の実施の形態について説明する。図7は
本実施の形態におけるシミュレーションベースOPCモ
デルの評価手順を示すフローチャートである。なお、図
7において図1と同一の処理については同一のステップ
番号を付して説明を簡略化する。また、本実施の形態で
は、評価対象となるシミュレーションベースOPCモデ
ルを第1シミュレーションベースOPCモデルとし、前
記評価用ウェハのゲートパターンのシミュレーションデ
ータを生成するシミュレーションベースOPCモデルを
第2シミュレーションベースOPCモデルとし、第1、
第2シミュレーションベースOPCモデルのシミュレー
ションツールをそれぞれ第1、第2シミュレーションツ
ールとする。まず、図8に示すように、前記補正グリッ
ドを第1ルールベースOPC30に設定する(ステップ
S10)。次に、前記ルールベースOPC10に評価用
マスクのマスクパターンの設計データを入力することに
より、前記評価用マスクのマスクパターンの補正データ
を得る(ステップS12A)。次いで、前記補正データ
に基づいて評価用マスクを製作し(ステップS14)、
この評価用マスクを用いてウェハに対して露光およびエ
ッチングを行なうことにより評価用ウェハを製作し(ス
テップS16)、製作された評価用ウェハのゲートパタ
ーンの線幅の測長を行なう(ステップS18)。
【0019】一方、前記評価用ウェハの製作とは別に、
前記第2シミュレーションベースOPCモデルのプロセ
スキャリブレーションを行なうためにテスト用マスクが
テスト用マスクのテストパターンの設計データに基づい
て製作され(ステップS20)、テスト用ウェハが製作
され(ステップS22)、前記テスト用ウェハのゲート
パターンを測長することで実測データを得る(ステップ
S24)。したがって、図9に示すように、前記テスト
用マスクのテストパターンの設計データと、前記テスト
用ウェハのゲートパターンの実測データとが前記第2シ
ミュレーションツール40に入力されることにより、光
近接効果によるスタティックなばらつき成分を考慮した
プロセスキャリブレーションがなされた第2シミュレー
ションベースOPCモデル42が第2シミュレーション
ツール40によって生成される(ステップS26A)。
【0020】次に、図10に示すように、前記評価用マ
スクのマスクパターンの設計データの全てが前記第2シ
ミュレーションツール40に入力されることにより、前
記第2シミュレーションベースOPCモデル42によっ
てシミュレーション計算がなされ、前記評価用ウェハ全
面のゲートパターンに対応するシミュレーションデータ
が出力される(ステップS28A)。
【0021】次に、前記ステップS18Aで得た前記評
価用ゲートパターンの実測データと、前記ステップ28
Aで得た前記シミュレーションデータを比較することに
よって、前記第1シミュレーションベースOPCモデル
32の評価を行なう(ステップS30A)。また、前記
ステップS10で設定した前記補正グリッドの評価を行
なう(ステップS32A)。
【0022】図11を参照して、前記ステップS30
A、S32Aについて詳しく説明する。図11(A)
は、前記補正グリッドを0.5nmに設定した場合にお
ける前記評価用ゲートパターンの線幅の実測データのス
ペース依存性を示す線図であり、横軸にゲートパターン
間のスペース(μm)をとり、縦軸に前記線幅の実測デ
ータの設計データからの誤差CD(nm)をとってい
る。図中、実線は各実測データの平均値を示している。
図11(A)に示すように、各スペース毎の実測データ
の平均値は±2.5nmの範囲に収まっており、補正グ
リッドが2.5nmの実測データを示す図6(A)より
も各スペース毎の実測データの平均値の範囲がさらに抑
制されていると判断できる。
【0023】次に、図11(A)の判断結果が妥当なも
のかどうかについてシミュレーションデータとの比較検
討を行なう。図11(B)は、前記ステップS28Aに
よって得られた前記評価用ウェハ全てのゲートパターン
のシミュレーションデータの分布を示す分布図であり、
横軸に全体に占める占有率(%)、縦軸に前記線幅の実
測データの設計データに対するシミュレーションデータ
の誤差CD(nm)をとっている。図11(B)に示す
ように、±2.5nmの範囲にほとんどのシミュレーシ
ョンデータが分布していることが分かり、これにより、
図11(A)の実測結果が妥当なものであると判断する
ことができる。また、前記ステップS18Aで測長した
ゲートパターンの選択が妥当なものであると判断するこ
とができる。
【0024】図11(C)は、前記ステップS28Aに
よって得られた前記評価用ウェハ全てのゲートパターン
のシミュレーションデータの分布を3次元で示す分布図
であり、X軸とY軸が前記評価用ウェハ上における2次
元の座標軸を示し、これらX軸とY軸に直交する縦軸
(Z軸)が前記線幅の実測データの設計データに対する
シミュレーションデータの誤差CD(nm)をとってい
る。図6(C)と図11(C)を比較してわかるよう
に、後者の方が縦軸方向のばらつき、すなわちシミュレ
ーションデータの誤差CDのばらつきが抑制されている
ことがわかる。
【0025】以上説明したように、本実施の形態のシミ
ュレーションベースOPCモデルの評価方法によれば、
前記シミュレーションベースOPCモデルの線幅制御性
を実測データとシミュレーションデータに基づいて正確
に評価することができる。また、前記補正グリッドの設
定を変えた場合に、実測データのばらつきが妥当な範囲
に収まっているかどうかを評価することができ、これに
より補正グリッドの最適化を行なうことが可能となる。
また、図11(C)に示したような各ゲートパターンの
シミュレーションデータのばらつきの情報をマスクパタ
ーンのレイアウト設計にフィードバックすることによ
り、ウェハ上に形成されるゲートパターンの誤差を抑制
したマスクパターンの設計を図ることができる。
【0026】
【発明の効果】以上説明したように本発明のルールベー
スOPCの評価方法によれば、前記ルールベースOPC
の線幅制御性を実測データとシミュレーションデータに
基づいて正確に評価することができる。また、本発明の
シミュレーションベースOPCモデルの評価方法によれ
ば、前記シミュレーションベースOPCモデルの線幅制
御性を実測データとシミュレーションデータに基づいて
正確に評価することができる。
【図面の簡単な説明】
【図1】本実施の形態のルールベースOPCの評価方法
の評価手順を示すフローチャートである。
【図2】ルールベースOPCのブロック図である。
【図3】ルールベースOPCを評価するためのシミュレ
ーションデータを生成して出力するシミュレーションツ
ールを示すブロック図である。
【図4】シミュレーションベースOPCモデルを生成す
るシミュレーションツールのブロック図である。
【図5】(A)は、前記補正グリッドを5nmに設定し
た場合における前記評価用ゲートパターンの線幅の実測
データのスペース依存性を示す線図、(B)は評価用ウ
ェハ全てのゲートパターンのシミュレーションデータの
分布を示す分布図、(C)は評価用ウェハ全てのゲート
パターンのシミュレーションデータの分布を3次元で示
す分布図である。
【図6】(A)は、前記補正グリッドを2.5nmに設
定した場合における前記評価用ゲートパターンの線幅の
実測データのスペース依存性を示す線図、(B)は評価
用ウェハ全てのゲートパターンのシミュレーションデー
タの分布を示す分布図、(C)は評価用ウェハ全てのゲ
ートパターンのシミュレーションデータの分布を3次元
で示す分布図である。
【図7】本実施の形態におけるシミュレーションベース
OPCモデルの評価手順を示すフローチャートである。
【図8】第1OPCシミュレーションツールのブロック
図である。
【図9】第2シミュレーションベースOPCモデルを生
成する第2シミュレーションツールのブロック図であ
る。
【図10】第1シミュレーションベースOPCモデルを
評価するためのシミュレーションデータを生成して出力
する第2シミュレーションツールを示すブロック図であ
る。
【図11】(A)は、前記補正グリッドを0.5nmに
設定した場合における前記評価用ゲートパターンの線幅
の実測データのスペース依存性を示す線図、(B)は評
価用ウェハ全てのゲートパターンのシミュレーションデ
ータの分布を示す分布図、(C)は評価用ウェハ全ての
ゲートパターンのシミュレーションデータの分布を3次
元で示す分布図である。
【符号の説明】
10……ルールベースOPC、20……シミュレーショ
ンツール、22……シミュレーションベースOPCモデ
ル、30……第1シミュレーションツール、32……第
1シミュレーションベースOPCモデル、40……第2
シミュレーションツール、42……第2シミュレーショ
ンベースOPCモデル。

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 評価用マスクパターンの設計データをル
    ールベースOPCにより補正処理することによって補正
    データを得るマスクパターン補正ステップと、 前記補正データに基づいて、評価用マスクパターンを評
    価用マスクに形成する評価用マスク製作ステップと、 前記評価用マスクに基づいて、評価用ゲートパターンを
    評価用ウェハに形成する評価用ウェハ製作ステップと、 前記評価用ウェハに形成された前記評価用ゲートパター
    ンの測長を行なうことにより評価用ゲートパターンの実
    測データを取得する実測ステップと、 プロセスキャリブレーションを行なうためのテスト用マ
    スクのテストパターンの設計データと、前記テスト用マ
    スクに基づいて製作されたテスト用ウェハのゲートパタ
    ーンの実測データとに基づいてプロセスキャリブレーシ
    ョンがなされたシミュレーションベースOPCモデルを
    生成するシミュレーションベースOPCモデル生成ステ
    ップと、 前記シミュレーションベースOPCモデルによって前記
    評価用マスクパターンの設計データに対してシミュレー
    ションを行なうことによりシミュレーションデータを得
    るシミュレーションステップと、 前記評価用ゲートパターンの実測データと前記シミュレ
    ーションデータを比較することによって、前記ルールベ
    ースOPCの評価を行なう評価ステップと、 を含むことを特徴とするルールベースOPCの評価方
    法。
  2. 【請求項2】 前記テスト用マスクのテストパターンの
    設計データに対する前記テスト用ウェハのゲートパター
    ンの実測データのばらつきは、光近接効果によるスタテ
    ィックなばらつき成分を表現するものであることを特徴
    とするルールベースOPCの評価方法。
  3. 【請求項3】 前記マスクパターンを補正する際の最小
    単位である補正グリッドを設定する補正グリッド設定ス
    テップを含み、前記マスクパターン補正ステップによる
    前記評価用マスクパターンの設計データの補正処理は前
    記補正グリッドに基づいて行なわれることを特徴とする
    請求項1記載のルールベースOPCの評価方法。
  4. 【請求項4】 前記実測データと前記シミュレーション
    データを比較することによって、前記補正グリッド設定
    ステップで設定された補正グリッドの評価を行なう補正
    グリッド評価ステップを含むことを特徴とする請求項2
    記載のルールベースOPCの評価方法。
  5. 【請求項5】 前記実測データと前記シミュレーション
    データは線幅寸法を示すデータであることを特徴とする
    請求項1記載のルールベースOPCの評価方法。
  6. 【請求項6】 前記シミュレーションステップおけるシ
    ミュレーションベースOPCモデルによる設計データに
    対するシミュレーションは、前記設計データの全てに対
    して行なわれることを特徴とする請求項1記載のルール
    ベースOPCの評価方法。
  7. 【請求項7】 評価用のマスクパターンの設計データを
    第1シミュレーションベースOPCモデルにより補正処
    理することによって補正データを得るマスクパターン補
    正ステップと、 前記補正データに基づいて評価用マスクパターンを評価
    用マスクに形成する評価用マスク製作ステップと、 前記評価用マスクに基づいて、評価用ゲートパターンを
    評価用ウェハに形成する評価用ウェハ製作ステップと、 前記評価用ウェハに形成された前記評価用ゲートパター
    ンの測長を行なうことにより評価用ゲートパターンの実
    測データを取得する実測ステップと、 プロセスキャリブレーションを行なうためのテスト用マ
    スクのテストパターンの設計データと、前記テスト用マ
    スクに基づいて製作されたテスト用ウェハのゲートパタ
    ーンの実測データとに基づいてプロセスキャリブレーシ
    ョンがなされた第2シミュレーションベースOPCモデ
    ルを生成するシミュレーションベースOPCモデル生成
    ステップと、 前記第2シミュレーションベースOPCモデルによって
    前記評価用のマスクパターンの設計データに対してシミ
    ュレーションを行なうことによりシミュレーションデー
    タを得るシミュレーションステップと、 前記評価用ゲートパターンの実測データと前記シミュレ
    ーションデータを比較することによって、前記第1シミ
    ュレーションベースOPCモデルの評価を行なう評価ス
    テップと、 を含むことを特徴とするシミュレーションベースOPC
    モデルの評価方法。
  8. 【請求項8】 前記テスト用マスクのテストパターンの
    設計データに対する前記テスト用ウェハのゲートパター
    ンの実測データのばらつきは、光近接効果によるスタテ
    ィックなばらつき成分を表現するものであることを特徴
    とする請求項7記載のシミュレーションベースOPCモ
    デルの評価方法。
  9. 【請求項9】 前記マスクパターンを補正する際の最小
    単位である補正グリッドを設定する補正グリッド設定ス
    テップを含み、前記マスクパターン補正ステップによる
    前記評価用マスクパターンの設計データの補正処理は前
    記補正グリッドに基づいて行なわれることを特徴とする
    請求項6記載のシミュレーションベースOPCモデルの
    評価方法。
  10. 【請求項10】 前記実測データと前記シミュレーショ
    ンデータを比較することによって、前記補正グリッド設
    定ステップで設定された補正グリッドの評価を行なう補
    正グリッド評価ステップを含むことを特徴とする請求項
    9記載のシミュレーションベースOPCモデルの評価方
    法。
  11. 【請求項11】 前記実測データと前記シミュレーショ
    ンデータは線幅寸法を示すデータであることを特徴とす
    る請求項6記載のシミュレーションベースOPCモデル
    の評価方法。
  12. 【請求項12】 前記シミュレーションステップおける
    第2シミュレーションベースOPCモデルによる設計デ
    ータに対するシミュレーションは、前記設計データの全
    てに対して行なわれることを特徴とする請求項6記載の
    ルールベースOPCの評価方法。
JP2001139719A 2001-05-10 2001-05-10 ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法並びにマスクの製造方法 Expired - Fee Related JP3909654B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001139719A JP3909654B2 (ja) 2001-05-10 2001-05-10 ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法並びにマスクの製造方法
TW091108701A TW539913B (en) 2001-05-10 2002-04-26 Method of evaluating rule-based OPC and method of evaluating simulation-based OPC model
US10/332,631 US6928636B2 (en) 2001-05-10 2002-05-10 Rule based OPC evaluating method and simulation-based OPC model evaluating method
KR1020037000267A KR100872731B1 (ko) 2001-05-10 2002-05-10 룰 베이스 opc의 평가 방법 및 시뮬레이션 베이스 opc 모델의 평가 방법
PCT/JP2002/004579 WO2002093259A1 (fr) 2001-05-10 2002-05-10 Procede d'evaluation de verification en circuit ouvert a base de regles et procede d'evaluation de modele de verification en circuit ouvert a base de simulation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001139719A JP3909654B2 (ja) 2001-05-10 2001-05-10 ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法並びにマスクの製造方法

Publications (2)

Publication Number Publication Date
JP2002333700A true JP2002333700A (ja) 2002-11-22
JP3909654B2 JP3909654B2 (ja) 2007-04-25

Family

ID=18986448

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001139719A Expired - Fee Related JP3909654B2 (ja) 2001-05-10 2001-05-10 ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法並びにマスクの製造方法

Country Status (5)

Country Link
US (1) US6928636B2 (ja)
JP (1) JP3909654B2 (ja)
KR (1) KR100872731B1 (ja)
TW (1) TW539913B (ja)
WO (1) WO2002093259A1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005189362A (ja) * 2003-12-25 2005-07-14 Toppan Printing Co Ltd フォトマスク設計処理システム
JP2006058882A (ja) * 2004-08-17 2006-03-02 Asml Netherlands Bv マスク・パターンを生成するためのリソグラフィ装置、方法、及びコンピュータ・プログラマ製品並びにそれらを使用するデバイス製造方法
KR100636677B1 (ko) 2005-04-04 2006-10-23 주식회사 하이닉스반도체 이방성 및 비대칭 조명을 이용한 노광공정에서의레이아웃체크방법
KR100662961B1 (ko) 2005-12-17 2006-12-28 동부일렉트로닉스 주식회사 광근접보정 모델링 데이타 추출을 위한 테스트 패턴제작방법
KR100702794B1 (ko) 2005-12-14 2007-04-03 동부일렉트로닉스 주식회사 Opc 검증을 통한 마스크 레이아웃 보정 방법
KR100770815B1 (ko) 2005-06-09 2007-10-26 가부시끼가이샤 도시바 평가 패턴의 작성 방법 및 컴퓨터 프로그램을 기록한 컴퓨터 판독가능 기록 매체
JP2008107847A (ja) * 2003-08-28 2008-05-08 Toshiba Corp 工程の管理方法、半導体装置の製造方法、フォトマスクの製造方法およびプログラム
US7594216B2 (en) 2003-09-04 2009-09-22 Kabushiki Kaisha Toshiba Method and system for forming a mask pattern, method of manufacturing a semiconductor device, system forming a mask pattern on data, cell library and method of forming a photomask
US7713667B2 (en) 2004-11-30 2010-05-11 Asml Holding N.V. System and method for generating pattern data used to control a pattern generator
US7735053B2 (en) 2006-06-29 2010-06-08 Sharp Kabushiki Kaisha Correction method and correction system for design data or mask data, validation method and validation system for design data or mask data, yield estimation method for semiconductor integrated circuit, method for improving design rule, mask production method, and semiconductor integrated circuit production method
KR101168331B1 (ko) * 2006-04-25 2012-07-24 에스케이하이닉스 주식회사 광 근접 보정 검증 방법
US8563197B2 (en) 2007-09-27 2013-10-22 Samsung Electronics Co., Ltd. Methods, apparatus and computer program products for fabricating masks and semiconductor devices using model-based optical proximity effect correction and lithography-friendly layout

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3856197B2 (ja) * 2001-04-13 2006-12-13 ソニー株式会社 Opマスクの製作方法
JP3909654B2 (ja) 2001-05-10 2007-04-25 ソニー株式会社 ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法並びにマスクの製造方法
US20030192015A1 (en) * 2002-04-04 2003-10-09 Numerical Technologies, Inc. Method and apparatus to facilitate test pattern design for model calibration and proximity correction
US6934928B2 (en) * 2002-08-27 2005-08-23 Micron Technology, Inc. Method and apparatus for designing a pattern on a semiconductor surface
US6898779B2 (en) * 2002-08-28 2005-05-24 Micron Technology, Inc. Pattern generation on a semiconductor surface
JP4192618B2 (ja) * 2003-02-17 2008-12-10 ソニー株式会社 マスクの補正方法
JP4068531B2 (ja) * 2003-08-20 2008-03-26 株式会社東芝 Opcを用いたパターン寸法の補正方法及び検証方法、マスクの作成方法及び半導体装置の製造方法、並びに該補正方法を実行するシステム及びプログラム
JP2005099765A (ja) * 2003-08-28 2005-04-14 Toshiba Corp プロセス近接効果の予測モデルの作成方法、工程の管理方法、半導体装置の製造方法、フォトマスクの製造方法およびプログラム
US7065738B1 (en) * 2004-05-04 2006-06-20 Advanced Micro Devices, Inc. Method of verifying an optical proximity correction (OPC) model
US7627837B2 (en) * 2004-10-15 2009-12-01 Takumi Technology Corp. Model-based pattern characterization to generate rules for rule-model-based hybrid optical proximity correction
CN104882442B (zh) 2005-04-26 2018-09-11 瑞萨电子株式会社 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法
KR100820561B1 (ko) * 2005-11-30 2008-04-07 동부일렉트로닉스 주식회사 반도체공정에서의 마스크패턴 및 마스크패턴 형성방법
KR100735535B1 (ko) * 2006-07-10 2007-07-04 삼성전자주식회사 마스크 제작 방법
KR100818999B1 (ko) 2006-10-09 2008-04-02 삼성전자주식회사 마스크 제작 방법
US7650587B2 (en) * 2006-11-30 2010-01-19 International Business Machines Corporation Local coloring for hierarchical OPC
JP5224687B2 (ja) * 2006-12-22 2013-07-03 キヤノン株式会社 露光条件算出プログラム及び露光条件算出方法
US20080168419A1 (en) * 2007-01-04 2008-07-10 International Business Machines Corporation Optical proximity correction improvement by fracturing after pre-optical proximity correction
KR100826655B1 (ko) * 2007-05-21 2008-05-06 주식회사 하이닉스반도체 광 근접 효과 보정 방법
KR100877105B1 (ko) * 2007-06-27 2009-01-07 주식회사 하이닉스반도체 반도체소자의 패턴 검증 방법
US8059884B2 (en) * 2007-11-08 2011-11-15 International Business Machines Corporation Method and system for obtaining bounds on process parameters for OPC-verification
US8010915B2 (en) * 2008-07-10 2011-08-30 GlobalFoundries, Inc. Grid-based fragmentation for optical proximity correction in photolithography mask applications
US7894927B2 (en) * 2008-08-06 2011-02-22 Tokyo Electron Limited Using Multi-Layer/Multi-Input/Multi-Output (MLMIMO) models for metal-gate structures
CN104183513B (zh) * 2013-05-21 2018-05-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的检测方法
KR20220078124A (ko) 2020-12-03 2022-06-10 삼성전자주식회사 Opc 방법 및 이를 이용한 반도체 소자의 제조 방법
CN117434785B (zh) * 2023-12-21 2024-03-01 华芯程(杭州)科技有限公司 一种掩膜图案校正方法、装置、电子设备和可读存储介质

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0619115A (ja) 1992-06-30 1994-01-28 Nec Corp 投影露光装置用マスク
JP3934719B2 (ja) 1995-12-22 2007-06-20 株式会社東芝 光近接効果補正方法
US5862058A (en) 1996-05-16 1999-01-19 International Business Machines Corporation Optical proximity correction method and system
JPH10239826A (ja) 1997-02-25 1998-09-11 Toppan Printing Co Ltd フォトマスクパターン設計装置およびフォトマスクパターン設計方法
US6243855B1 (en) 1997-09-30 2001-06-05 Kabushiki Kaisha Toshiba Mask data design method
JP3954216B2 (ja) 1997-09-30 2007-08-08 株式会社東芝 マスクデータ設計方法
JPH11184064A (ja) * 1997-12-18 1999-07-09 Toppan Printing Co Ltd フォトマスクパターン設計装置および設計方法ならびにフォトマスクパターン設計プログラムを記録した記録媒体
JPH11218899A (ja) 1998-01-29 1999-08-10 Sony Corp マスクパターンの補正方法およびその装置
JPH11218900A (ja) 1998-01-29 1999-08-10 Sony Corp マスクパターンの補正方法およびその装置
US6128067A (en) 1998-04-28 2000-10-03 Kabushiki Kaisha Toshiba Correcting method and correcting system for mask pattern
JP3396629B2 (ja) 1998-07-29 2003-04-14 松下電器産業株式会社 マスクパターン補正方法
JP3482172B2 (ja) 1999-03-04 2003-12-22 松下電器産業株式会社 Lsi用パターンのレイアウト作成方法及びlsi用パターンの形成方法
KR20000060456A (ko) * 1999-03-16 2000-10-16 윤종용 리소그래피 공정으로부터 야기되는 불량 발생 지점 예측 방법
JP2000292903A (ja) 1999-04-12 2000-10-20 Hitachi Ltd マスクパターンの設計方法および被露光基板の設計方法
JP3333176B2 (ja) * 1999-06-03 2002-10-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 近接補正方法、装置及び記録媒体
JP3461305B2 (ja) 1999-06-30 2003-10-27 株式会社東芝 マスク描画データ作成方法、作成装置および記録媒体
JP2001014376A (ja) * 1999-07-02 2001-01-19 Mitsubishi Electric Corp デザインルール生成システムおよびそのプログラムを記録した記録媒体
JP2001066759A (ja) * 1999-08-26 2001-03-16 Toppan Printing Co Ltd Opcマスク欠陥修正方法及び欠陥修正装置
US6562638B1 (en) * 1999-12-30 2003-05-13 Cypress Semiconductor Corp. Integrated scheme for predicting yield of semiconductor (MOS) devices from designed layout
JP2002174890A (ja) * 2000-12-07 2002-06-21 Hitachi Ltd 半導体集積回路の製造方法
JP3909654B2 (ja) 2001-05-10 2007-04-25 ソニー株式会社 ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法並びにマスクの製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008107847A (ja) * 2003-08-28 2008-05-08 Toshiba Corp 工程の管理方法、半導体装置の製造方法、フォトマスクの製造方法およびプログラム
US7594216B2 (en) 2003-09-04 2009-09-22 Kabushiki Kaisha Toshiba Method and system for forming a mask pattern, method of manufacturing a semiconductor device, system forming a mask pattern on data, cell library and method of forming a photomask
JP2005189362A (ja) * 2003-12-25 2005-07-14 Toppan Printing Co Ltd フォトマスク設計処理システム
JP2006058882A (ja) * 2004-08-17 2006-03-02 Asml Netherlands Bv マスク・パターンを生成するためのリソグラフィ装置、方法、及びコンピュータ・プログラマ製品並びにそれらを使用するデバイス製造方法
JP2011095755A (ja) * 2004-08-17 2011-05-12 Asml Netherlands Bv マスク・パターンを生成するためのリソグラフィ装置、方法、及びコンピュータ・プログラマ製品並びにそれらを使用するデバイス製造方法
US7500218B2 (en) 2004-08-17 2009-03-03 Asml Netherlands B.V. Lithographic apparatus, method, and computer program product for generating a mask pattern and device manufacturing method using same
US7713667B2 (en) 2004-11-30 2010-05-11 Asml Holding N.V. System and method for generating pattern data used to control a pattern generator
KR100636677B1 (ko) 2005-04-04 2006-10-23 주식회사 하이닉스반도체 이방성 및 비대칭 조명을 이용한 노광공정에서의레이아웃체크방법
KR100770815B1 (ko) 2005-06-09 2007-10-26 가부시끼가이샤 도시바 평가 패턴의 작성 방법 및 컴퓨터 프로그램을 기록한 컴퓨터 판독가능 기록 매체
KR100702794B1 (ko) 2005-12-14 2007-04-03 동부일렉트로닉스 주식회사 Opc 검증을 통한 마스크 레이아웃 보정 방법
KR100662961B1 (ko) 2005-12-17 2006-12-28 동부일렉트로닉스 주식회사 광근접보정 모델링 데이타 추출을 위한 테스트 패턴제작방법
KR101168331B1 (ko) * 2006-04-25 2012-07-24 에스케이하이닉스 주식회사 광 근접 보정 검증 방법
US7735053B2 (en) 2006-06-29 2010-06-08 Sharp Kabushiki Kaisha Correction method and correction system for design data or mask data, validation method and validation system for design data or mask data, yield estimation method for semiconductor integrated circuit, method for improving design rule, mask production method, and semiconductor integrated circuit production method
US8563197B2 (en) 2007-09-27 2013-10-22 Samsung Electronics Co., Ltd. Methods, apparatus and computer program products for fabricating masks and semiconductor devices using model-based optical proximity effect correction and lithography-friendly layout

Also Published As

Publication number Publication date
WO2002093259A1 (fr) 2002-11-21
JP3909654B2 (ja) 2007-04-25
KR100872731B1 (ko) 2008-12-08
US20030149955A1 (en) 2003-08-07
US6928636B2 (en) 2005-08-09
TW539913B (en) 2003-07-01
KR20030014427A (ko) 2003-02-17

Similar Documents

Publication Publication Date Title
JP3909654B2 (ja) ルールベースopcの評価方法およびシミュレーションベースopcモデルの評価方法並びにマスクの製造方法
US20030177467A1 (en) Opc mask manufacturing method, opc mask, and chip
EP1424595B1 (en) Automatic calibration of a masking process simulator
KR100932521B1 (ko) 마스크패턴 보정장치 및 마스크패턴 보정방법과 마스크제작방법 및 반도체장치의 제조방법
KR20090008223A (ko) 레티클 레이아웃용 메트롤로지 타깃 구조 디자인을 생성하기 위한 컴퓨터 구현방법, 전송매체, 및 시스템
US8056028B2 (en) Method of performing mask-writer tuning and optimization
JP2000003028A (ja) マスクパタ―ン補正システムとその補正方法
JP4068531B2 (ja) Opcを用いたパターン寸法の補正方法及び検証方法、マスクの作成方法及び半導体装置の製造方法、並びに該補正方法を実行するシステム及びプログラム
JP2010034402A (ja) パターン形状予測方法
US7117140B2 (en) Method of evaluating the exposure property of data to wafer
JP4256408B2 (ja) 不良確率の算出方法、パターン作成方法及び半導体装置の製造方法
KR20090129360A (ko) 노광 파라미터의 결정 방법, 노광 방법, 디바이스 제조 방법 및 기록 매체
KR100494964B1 (ko) 반도체 디바이스의 레이아웃 패턴을 시뮬레이션하는리소그래피 프로세스 마진 평가 장치
JPH10104818A (ja) 光近接効果補正方法
KR20080045067A (ko) 마스크 패턴 보정 프로그램 및 마스크 패턴 보정 시스템
US8352891B2 (en) Layout decomposition based on partial intensity distribution
JP2004163472A (ja) フォトマスクの設計方法、フォトマスク、及び半導体装置
US9798226B2 (en) Pattern optical similarity determination
US7550237B2 (en) Systems and methods for determining width/space limits for mask layout
US20090210838A1 (en) Interpolation distance for layout desing data correction model
US7974457B2 (en) Method and program for correcting and testing mask pattern for optical proximity effect
US20090305148A1 (en) Pattern data creating method, photomask fabricating method, and method of manufacturing semiconductor device
JP2004061720A (ja) プロセスモデルの作成方法及びその作成装置
JP2011197304A (ja) マスクデータ作成方法、リソグラフィ用マスクの製造方法、半導体装置の製造方法およびフレア補正プログラム
JP5142952B2 (ja) フォトマスクのパターン補正方法及び製造方法、半導体装置の製造方法、パターン補正装置、並びにプログラム

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060824

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060915

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070118

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100202

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110202

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120202

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130202

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140202

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees