JP2002050588A - アモルファス導電性拡散バリアを形成する方法 - Google Patents

アモルファス導電性拡散バリアを形成する方法

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Abstract

(57)【要約】 【課題】 隣接する構造への金属の拡散を妨げるように
作用し、適切な導電体として作用する導電性拡散バリア
を形成する方法を提供すること。 【解決手段】 本発明の導電性拡散バリアを形成する方
法は、半導体基板を作製する工程と、半導体基板の上に
バリア層を形成する工程であって、化学蒸着(CVD)
を用いて耐熱性金属と窒素の第1の比率Mabを有する
耐熱性金属(M)窒化物(N)を堆積し、CVDを用い
て耐熱性金属と窒素の第2の比率Mxyを有する同じ耐
熱性金属窒化物を堆積する工程と、該バリア層の上に金
属層を堆積する工程とを包含する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は一般に、半導体技術
に関し、より詳細には半導体デバイスのための導電性拡
散バリアを形成する方法に関する。
【0002】
【従来の技術】拡散バリアは、通常、金属の相互拡散を
防ぐために、集積回路(IC)の製造において用いられ
る。例えば、コンタクト領域で金属線に沿ってAlがS
iに拡散することを防ぐために、TiN膜が用いられ
る。IC、特にコンタクト領域および金属線の寸法が縮
小し続けるにつれて、導電性バリアの必要条件もさらに
厳しくなる。実質的に抵抗率を上げないさらに薄いバリ
アが必要とされる。バリアはまた、製造プロセスに導入
されている各種の新たな金属の拡散に対して、さらに抵
抗性を有する必要がある。導入されている金属の1つが
銅である。効果的に銅の拡散を遮る拡散バリア材料は少
数しかないが、金属窒化物および窒化シリコンが、銅の
拡散に対して良好なバリアとして作用することを示して
きた。
【0003】
【発明が解決しようとする課題】効果的な導電性拡散バ
リアを生成するためには、バリアは、好ましくは、隣接
する構造への金属の拡散を妨げるように作用する一方
で、同時に、適切な導電体として作用するべきである。
導電性拡散バリアは、拡散バリア特性と導電特性の適切
なバランスを提供すべきである。
【0004】銅、または他の金属に対して良好なバリア
として作用する一方で、適切な導電体として作用する導
電性拡散バリアが利用できれば有利である。
【0005】所望の特徴を備えた拡散バリアを形成する
方法を提供することができれば有利である。
【0006】
【課題を解決するための手段】本発明の方法は、導電性
拡散バリアを形成する方法であって、a)半導体基板を
作製する工程と、b)該半導体基板の上にバリア層を形
成する工程であって、化学蒸着(CVD)を用いて、耐
熱性金属と窒素の第1の比率Mabを有する耐熱性金属
(M)窒化物(N)を堆積して、CVDを用いて、耐熱
性金属と窒素の第2の比率Mxyを有する同じ耐熱性金
属窒化物を堆積する工程と、c)該バリア層の上に金属
層を堆積する工程とを包含する。
【0007】本発明の方法は、工程b)が複数回繰り返
されてもよい。
【0008】本発明の方法は、前記化学蒸着(CVD)
プロセスが、プラズマ強化化学蒸着(PECVD)プロ
セスであってもよい。
【0009】本発明の方法は、前記化学蒸着(CVD)
プロセスが、原子層化学蒸着(ALCVD)プロセスで
あってもよい。
【0010】本発明の方法は、前記耐熱性金属(M)
が、Ti、Ta、およびWから成る群より選択されても
よい。
【0011】本発明の方法は、前記金属層が、Al、C
u、Ag、およびAuから成る群より選択される金属の
層であってもよい。
【0012】本発明の方法は、導電性拡散バリアを形成
する方法であって、a)半導体基板を作製する工程と、
b)該半導体基板の上にバリア層を形成する工程であっ
て、化学蒸着(CVD)を用いて、耐熱性金属とシリコ
ンと窒素の第1の比率MaSibcを有する耐熱性金属
(M)窒化(N)シリコン(Si)を堆積して、CVD
を用いて、耐熱性金属とシリコンと窒素の第2の比率M
xSiyzを有する同じ耐熱性金属窒化シリコンを堆積
する工程と、c)該バリア層の上に金属層を堆積する工
程とを包含する。
【0013】本発明の方法は、前記化学蒸着(CVD)
プロセスが、プラズマ強化化学蒸着(PECVD)プロ
セスであってもよい。
【0014】本発明の方法は、前記化学蒸着(CVD)
プロセスが、原子層化学蒸着(ALCVD)プロセスで
あってもよい。
【0015】本発明の方法は、前記耐熱性金属(M)
が、Ti、Ta、およびWから成る群より選択されても
よい。
【0016】本発明の方法は、前記金属層が、Al、C
u、Ag、およびAuから成る群より選択される金属の
層であってもよい。
【0017】本発明の方法は、導電性拡散バリアを形成
する方法であって、a)半導体基板を作製する工程と、
b)該半導体基板を化学蒸着(CVD)チャンバ内に配
置する工程と、c)TiN前駆体および窒素前駆体を該
チャンバ内に導入する工程であって、該窒素前駆体が第
1の窒素前駆体流量で導入されることによって、第1の
比率の元素を有するTiN材料が堆積される工程と、
d)TiN前駆体および窒素前駆体を該チャンバ内に導
入する工程であって、該窒素前駆体が第2の窒素前駆体
流量で導入されることによって、第2の比率の元素を有
するTiN材料が堆積される工程と、e)該材料をアニ
ーリングする工程と、f)該材料の上に金属の層を堆積
する工程とを包含する。
【0018】本発明の方法は、前記工程c)およびd)
が、所望の厚さの実質的にアモルファスである導電性拡
散バリアを形成するために、必要に応じて複数回繰り返
されてもよい。
【0019】本発明の方法は、前記TiN前駆体が、テ
トラキス(ジメチルアミノ)チタン(Ti(N(C
324)(TDMAT)、テトラキス(ジエチルア
ミノ)チタン(Ti(N(C2524)(TDEA
T)、またはテトラキス(エチルメチルアミノ)チタン
(TEMAT)であってもよい。
【0020】本発明の方法は、前記窒素前駆体が、アン
モニア(NH3)、ジメチルアミン(NH(C
32)、またはジエチルアミン(NH(C252
であってもよい。
【0021】本発明の方法は、前記窒素前駆体が、0〜
50sccmの速度で前記CVDチャンバに導入されて
もよい。
【0022】従って、実質的にアモルファスである導電
性拡散バリアを生成する方法が提供されるので、バリア
を通る金属の拡散を可能にするバウンダリー領域が、層
を通って延びない。本発明の方法は、半導体基板、また
はウエハを作製する工程、および第1の比率の元素を有
する耐熱性金属と窒素を含む材料を堆積し、第2の比率
の元素を有する同じ材料を堆積することによって、半導
体基板の上にバリア層を形成する工程を含む。材料は、
同じ基礎的な所望の元素を有する場合には、たとえその
元素の比率が変わったとしても、同じ材料であると見な
される。別の好適な実施形態において、材料は耐熱性金
属、シリコン、および窒素を含む。好ましくは、耐熱性
金属は、チタン(Ti)、タンタル(Ta)、またはタ
ングステン(W)から成る群より選択される。
【0023】半導体基板は、作製されて、堆積チャンバ
内に配置される。堆積チャンバは、化学蒸着(CVD)
チャンバ、プラズマ強化化学蒸着(PECVD)チャン
バ、または原子層化学蒸着(ALCVD)チャンバのい
ずれかである。金属窒化物前駆体は、窒素前駆体と共
に、チャンバに導入される。窒素前駆体は、拡散バリア
材料内の金属と窒素の全体の比率を変えるために、金属
窒化物前駆体と相対的に変えることができる。材料の層
が堆積されるときに、異なる比率の元素を堆積するよう
に窒素前駆体の量が変更される。拡散バリア全体に渡っ
て元素の比率を変えることにより、バリア全体に渡って
密度が変わるアモルファス拡散バリアを生じる。アモル
ファス構造によって、そのままでは銅または他の金属の
拡散経路を提供するかもしれないバウンダリー領域を防
ぐ。
【0024】堆積プロセスに続いて、拡散バリア材料が
アニーリングされ、金属の層が堆積されて半導体基板上
に導電経路が形成される。
【0025】
【発明の実施の形態】次に、例示目的のための図面(一
定の縮尺で示したものではない)を参照する。図1は、
本発明の方法により生成された半導体デバイス構造10
を示す。半導体デバイス構造10は、半導体基板14と
金属層16の間に挿入された導電性拡散バリア層12を
含む。導電性拡散バリア層12は、金属層16から半導
体基板14への金属の拡散を低減または除去する一方
で、金属層16から半導体基板14への電流の通過を可
能にする。
【0026】拡散バリア層12は電流を伝えるので、好
ましい導電性を有する。しかしながら、拡散バリア層1
2は、金属層16ほど導電性を有さないので、バリア層
12は、できる限り薄くなる一方で、半導体基板14へ
の金属の拡散を継続して妨げるべきである。適切な拡散
バリアを形成することが、銅に関してはさらに困難であ
るが、これは、銅がほとんどの金属を介して、アルミニ
ウムよりも容易に拡散するからである。従来の拡散バリ
ア材料は、窒化チタン(TiN)および窒化タンタル
(TaN)等の多結晶材料を含む。しかしながら、銅は
バリアグレインバウンダリーに沿って拡散することが可
能である。図2(従来技術)に示すように、多結晶材料
が、2つの隣接する結晶構造20が接触する場所にバウ
ンダリー18を形成する。銅は、バウンダリー18に沿
って通過し、下側の構造へと拡散することが可能であ
る。
【0027】図3(従来技術)は、この問題に対する1
つの提案された解決策を示す。拡散バリア層12は、異
なる材料からなる複数の層で構成される。例えば、第1
のサブレイヤー22は窒化チタン(TiN)であり、第
2のサブレイヤー24はオキシ窒化チタン(TiON)
である。窒化チタンは、TiONよりも良好な電気導電
体であるが、TiONは、おそらくより良好な拡散バリ
アである。TiN層の間に薄いTiONのサブレイヤー
を設けることによって折衷が達成される。多結晶TiN
はなおも、銅が多結晶TiNを通ってTiON層へと拡
散することを可能にするグレインバウンダリー18を有
する。この解決策に従って、TiON層が改善されたバ
リア層を提供する。これは、基板14まで延びる途切れ
のないグレインバウンダリーがないからである。グレイ
ンバウンダリーがTiON層内に存在したとしても、一
般には、複数の層を通る途切れのないグレインバウンダ
リーは存在しない。この解決策により、導電性拡散バリ
アの電気特性と拡散バリア特性とが折衷される。
【0028】図1を参照して、本発明の方法に従って製
造されたデバイスにおいて、拡散バリア層12は、耐熱
性金属窒化物、または耐熱性金属窒化シリコンのいずれ
かである、完全に単一の材料から構成される。上述のグ
レインバウンダリーに関する問題を克服するために、拡
散バリア層12はアモルファスである。拡散バリア層1
2は多結晶ではないので、層を通って延びるグレインバ
ウンダリーは存在しない。
【0029】また、TiON等の抵抗率が低いオキシ窒
化物層が存在しないので、全体の抵抗率が、TiN/T
iON/TiN等の多層拡散バリアよりも低い。
【0030】図4〜6は、本発明の方法による拡散バリ
アの形成を示す。半導体基板14が作製される。簡潔に
するために、基板14は単純で平坦な構造として示す。
本発明の方法は、より複雑な構造にも同様に適用され得
る。デバイスとの電気的接触を提供するために開いた単
純な接触を本発明を用いて形成することができる。ま
た、多層相互接続およびバイアも本発明により生成する
ことができる。当業者は、本発明の教示を各種の適切な
デバイス構造に適用することが可能である。
【0031】図4に示すとおり、基板14が作製された
後、拡散バリア材料30が堆積される。拡散バリア材料
30は、好ましくは、耐熱性金属窒化物、または耐熱性
金属窒化シリコンである。拡散バリア材料30は、好ま
しくは、5〜20オングストロームの厚さである。
【0032】拡散バリア材料30は、好ましくは、化学
蒸着(CVD)によって堆積される。プラズマ強化化学
蒸着(plasma enhanced chemic
alvapor deposition)(PECV
D)も、拡散バリア30を堆積するために用いることが
できる。極端に薄い拡散バリア材料30を堆積するとき
には、原子層化学蒸着(atomic layer c
hemical vapor deposition)
(ALCVD)が好ましい。
【0033】拡散バリア材料30は、好ましくは、耐熱
性金属窒化物(MN)であり、ここでMは、チタン(T
i)、タンタル(Ta)、またはタングステン(W)等
の耐熱性金属を表わす。拡散バリア材料30は、適切な
前駆体を選択することにより、耐熱性金属と窒素をある
比率(Mab)で有する材料を生成し、堆積することが
できる。
【0034】図5に示すとおり、拡散バリア材料30を
堆積した後、好ましくは、拡散バリア材料30を堆積す
るために用いられる方法と同じ堆積方法により、さらな
る拡散バリア材料32が堆積される。例えば、拡散バリ
ア材料30を堆積するためにCVDが用いられる場合、
さらなる拡散バリア材料32を堆積するためにCVDが
用いられる。さらなる拡散バリア材料32は、拡散バリ
ア材料30と同じ材料であるが、耐熱性金属と窒素の比
率(Mxy)が異なる。両方の耐熱金属(M)が同じで
ある場合、拡散バリア材料30およびさらなる拡散バリ
ア材料32が、同じ材料であると見なされる。例えば、
耐熱性金属(M)がチタン(Ti)である場合、拡散バ
リア材料30はTiabであり、さらなる拡散バリア材
料32はTixyである。ここで、a:bの比率はx:
yの比率とは等しくない。
【0035】連続する工程において、異なる比率の元素
を有する少量の同じ材料を堆積することによって、薄い
領域のそれぞれが、導電性拡散バリア層12全体に渡っ
て、実質的にアモルファスのままである。元素の比率を
変えることにより、そのままであれば導電性拡散バリア
層12全体を通る拡散経路を提供する、バウンダリー層
を備えた多結晶構造の形成を防ぐ。例えば、窒素の量が
導電性拡散バリア層12の全体に渡って変化するにつれ
て、密度も変化する。このように密度を変えることは、
導電性拡散バリア層の実質的にアモルファスである性質
を維持することによって、導電性拡散バリア層を通る
銅、または他の金属の拡散を低減すると考えられる。実
質的にアモルファスであるとは、微結晶が導電性拡散バ
リア層12内で形成され得るが、結晶構造が層全体に渡
って延びず、大部分の材料がアモルファスであることを
意味する。
【0036】耐熱性金属窒化物(MN)が好ましいが、
本発明の方法はまた、耐熱性金属シリコン窒化物(MS
iN)拡散バリアを形成するためにも用いられる。上述
のとおり、耐熱性金属は、チタン、タンタル、またはタ
ングステンであり得る。拡散バリア材料30がTia
bcである場合には、さらなる拡散バリア材料32は
TixSiyzであり、ここで、元素の割合が異なり、
a:b:cがx:y:zと等しくない。
【0037】図6で示すとおり、拡散バリア材料30お
よびさらなる拡散バリア材料32は、交互に、何度も堆
積することができる。この堆積プロセスは、2〜20の
間の異なる密度領域を提供するために繰り返すことがで
きる。好ましくは、4〜5の領域が形成される(Tia
b/Tixy/Tiab/Tixy)。導電性拡散バ
リア12の全体の厚さは、好ましくは、20〜200オ
ングストロームである。また、拡散バリア材料30、ま
たはさらなる拡散バリア材料32と異なる元素の比率を
有する1以上のさらなる領域40を形成することは、本
発明の範囲内である。
【0038】拡散バリア層が、調製のため、および適切
な組成を得るためにアニーリングされる。従来の熱処理
または急速熱アニーリングプロセスが、導電性拡散バリ
ア層12をアニーリングするために用いられる。
【0039】本発明の方法の工程を図7に概略的に示
す。第1の工程510では、半導体基板を作製する。半
導体基板は、プロセス後の最終的なデバイス全体に渡っ
て接続を提供するために、必要に応じて、下側のデバイ
スまたは複数の金属層、および相互接続に対して開い
た、トレンチまたはコンタクト、もしくはバイアを有す
る。
【0040】工程520は、拡散バリア材料30(図4
〜6を参照)を50Å未満の厚さに堆積する。拡散バリ
ア材料30は、好ましくは、TiN、TaN、WN、T
iSiN、TaSiN、WSiNである。好適な実施形
態において、初期材料は、約5Å〜20Åの間である
が、好ましくは、10Åである。
【0041】本発明の好適な実施形態において、化学蒸
着(CVD)が、初期材料を堆積するために用いられ
る。低温CVDが好ましい。例えば、Ti−Nの層を形
成するためには、TDMATとも呼ばれるテトラキス
(ジメチルアミノ)チタン(Ti(N(CH324
の前駆体が用いられる。基板は、350〜450℃の温
度で前駆体に曝される。TDEATとも呼ばれるテトラ
キス(ジエチルアミノ)チタン(Ti(N(C
2524)、またはTEMATとも呼ばれるテトラキ
ス(エチルメチルアミノ)チタンも、Ti−Nを形成す
るための前駆体として用いられる。TiとNの比率は、
およそ1:1である。TiNの異なる所望の比率を有す
る材料を生成するために、窒素のさらなる前駆体が追加
される。好ましくは、窒素前駆体は、アンモニア(NH
3)、ジメチルアミン(NH(CH32)、またはジエ
チルアミン(NH(C252)である。窒素前駆体を
導入するとき、窒素前駆体は、望ましくない気相反応が
起こらないように選択されるべきである。例えば、ウエ
ハ上に堆積する前に、気体内で形成されているTi:N
を生じる気相反応を起こすので、アンモニアは、TDM
ATとともに用いられるべきではない。好ましくは、所
望の反応が、所望の材料を堆積しているウエハの上面で
起こる。窒素前駆体の量は、およそ1.5:1〜0.
8:1の間のTi:Nの比率を生じるように変更するこ
とができる。
【0042】TiN前駆体が、蒸発前駆体材料を堆積チ
ャンバに運ぶキャリアーガスを用いて導入される。この
窒素前駆体はまた、チャンバにも導入される。好ましく
は、100〜200sccmのアルゴン等の不活性キャ
リアーガスが、TiN前駆体を運ぶために用いられる。
窒素前駆体は、導電性拡散バリア内の窒素の相対量を変
えるために、0〜50sccmで導入される。
【0043】TiSiNを堆積するために、シランをT
iNの堆積物の間に導入することができる。最終的な材
料内のシリコンの量は、シランの露出量および露出時間
を制御することによって制御することができる。
【0044】上記はTiNおよびTiSiN材料に関す
るが、このプロセスはまた、適切な前駆体を選択し、且
つ窒素を変えることによって、TaN、WN、TiSi
N、TaSiN、WSiNを形成することにも適用する
ことができる。
【0045】工程530は、拡散バリア材料と同じ材料
であるが、構成元素の割合が異なるさらなる拡散バリア
材料を堆積する工程である。このプロセスは、好ましく
は、工程520に関連して上述したプロセスと同じプロ
セスであるが、窒素前駆体の量が異なる。所望の厚さの
拡散バリア材料30(図4〜6を参照)が一旦堆積され
ると、さらなる拡散材料32(図4〜6を参照)が、さ
らなる拡散バリア材料32の1以上の領域を堆積するこ
とによって形成することができる。
【0046】工程540は、所望の数の領域が堆積され
て、全体が所望の厚さになるまで、工程520および5
30を繰り返す。工程520、530および540は、
別々の異なる工程として述べているが、窒素前駆体を続
けて変える一方で、TiN材料を連続して堆積すること
も、本発明の範囲内である。
【0047】工程550は、導電性拡散バリア層のアニ
ーリング工程である。導電性拡散バリア層を含むウエハ
が、導電性拡散バリア層を調製するために、炉または急
速熱アニーリングプロセスを用いて熱処理される。好ま
しくは、ウエハは、約350℃〜500℃の間の温度
で、約1〜60分間アニーリングされる。
【0048】工程560は、任意の最新の方法による金
属膜の堆積、およびそれに続く処理工程である。金属膜
は、アルミニウム、銅、銀、金、または任意の他の所望
の金属である。
【0049】CVDプロセス以外にも、PECVDプロ
セス、またはALCVDプロセスを用いる方法を実行す
ることが可能である。
【0050】本発明の比較的に単純な構造への適用を例
示したが、本発明はまた、トレンチ、複数の導電性層、
およびバイアを含む、より複雑な構造の形成にもよく適
する。
【0051】別の実施形態が、本発明の範囲内で可能で
ある。例示的説明により明らかであるとおり、本発明
は、各種の材料および堆積技術を用いて実行することが
できる。当業者には、本発明の範囲内の方法の他の変形
例を考えられる。従って、前述の開示およびその説明
は、例示的目的のみであり、本発明を制限するためのも
のではない。本発明は、請求の範囲によって規定され
る。
【0052】拡散バリア全体で比率が変わる元素を有す
る材料を堆積することによって、実質的にアモルファス
である導電性拡散バリアを生成する。金属窒化物、金属
窒化シリコンの拡散バリアが、CVD、PECVD、ま
たはALCVDを用いて、第1の比率の元素を有する材
料を堆積し、異なる比率の元素を有する実質的に同一の
金属を堆積することにより堆積される。実際に用いられ
る元素は同じであるが、比率が変更される。同じ拡散バ
リア内の元素の比率を変更することによって、密度の変
化が生じ、その材料が、望ましくない多結晶構造を形成
することは不可能である。
【0053】
【発明の効果】本発明の方法によって、複数のアモルフ
ァス導電性拡散バリア膜を積層するために、従来の薄膜
バリアのようにバウンダリー表面から下面に連続的に貫
通することがなく、バリアを通って金属の拡散を可能に
するバウンダリー領域が延びない。従って、金属配線を
構成する金属のシリコン基板への拡散を防ぐことができ
る。
【図面の簡単な説明】
【図1】図1は、導電性拡散バリアを示す概略断面図で
ある。
【図2】図2は、従来技術による導電性拡散バリアを示
す概略断面図である。
【図3】図3は、従来技術による導電性拡散バリアを示
す概略断面図である。
【図4】図4は、導電性拡散バリアの形成の中間工程を
示す概略断面図である。
【図5】図5は、導電性拡散バリアの形 成の中間工程
を示す概略断面図である。
【図6】図6は、複数の密度領域が、導電性拡散バリア
内で形成され得ることを示す概略断面図である。
【図7】図7は、本発明の方法の工程を示すフローチャ
ートである。
【符号の説明】
14 半導体基板 16 金属層 30 拡散バリア材料
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) C23C 16/30 C23C 16/30 H01L 21/768 H01L 21/90 D (72)発明者 ウェイ パン アメリカ合衆国 ワシントン 98683, バンクーバー, エスイー 23アールディ ー ウェイ 17311 (72)発明者 デビッド ラッセル エバンス アメリカ合衆国 オレゴン 97007, ビ ーバートン, エスダブリュー 179ティ ーエイチ 7574 Fターム(参考) 4F100 AA12B AA12C AA20B AA20C AB01A AB01D AB17D AB24D AB25D AT00A BA04 BA10A BA10D EH66B EH66C EH662 GB41 JA12B JA12C JJ03B JJ03C 4K030 AA11 BA01 BA02 BA17 BA18 BA20 BA38 BB12 CA04 CA12 DA09 JA05 4M104 BB25 BB27 BB28 BB30 BB32 BB33 BB38 CC01 DD43 DD45 FF18 HH04 5F033 JJ08 JJ11 JJ13 JJ14 JJ27 JJ28 JJ32 JJ33 JJ34 KK01 LL09 NN07 PP02 PP06 PP11 PP12 PP33 WW06 XX28

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 導電性拡散バリアを形成する方法であっ
    て、 a)半導体基板を作製する工程と、 b)該半導体基板の上にバリア層を形成する工程であっ
    て、化学蒸着(CVD)を用いて、耐熱性金属と窒素の
    第1の比率Mabを有する耐熱性金属(M)窒化物
    (N)を堆積して、CVDを用いて、耐熱性金属と窒素
    の第2の比率Mxyを有する同じ耐熱性金属窒化物を堆
    積する工程と、 c)該バリア層の上に金属層を堆積する工程と、を包含
    する方法。
  2. 【請求項2】 前記工程b)が複数回繰り返される、請
    求項1に記載の方法。
  3. 【請求項3】 前記化学蒸着(CVD)プロセスが、プ
    ラズマ強化化学蒸着(PECVD)プロセスである、請
    求項1に記載の方法。
  4. 【請求項4】 前記化学蒸着(CVD)プロセスが、原
    子層化学蒸着(ALCVD)プロセスである、請求項1
    に記載の方法。
  5. 【請求項5】 前記耐熱性金属(M)が、Ti、Ta、
    およびWから成る群より選択される、請求項1に記載の
    方法。
  6. 【請求項6】 前記金属層が、Al、Cu、Ag、およ
    びAuから成る群より選択される金属の層である、請求
    項1に記載の方法。
  7. 【請求項7】 導電性拡散バリアを形成する方法であっ
    て、 a)半導体基板を作製する工程と、 b)該半導体基板の上にバリア層を形成する工程であっ
    て、化学蒸着(CVD)を用いて、耐熱性金属とシリコ
    ンと窒素の第1の比率MaSibcを有する耐熱性金属
    (M)窒化(N)シリコン(Si)を堆積して、CVD
    を用いて、耐熱性金属とシリコンと窒素の第2の比率M
    xSiyzを有する同じ耐熱性金属窒化シリコンを堆積
    する工程と、 c)該バリア層の上に金属層を堆積する工程と、を包含
    する方法。
  8. 【請求項8】 前記化学蒸着(CVD)プロセスが、プ
    ラズマ強化化学蒸着(PECVD)プロセスである、請
    求項7に記載の方法。
  9. 【請求項9】 前記化学蒸着(CVD)プロセスが、原
    子層化学蒸着(ALCVD)プロセスである、請求項7
    に記載の方法。
  10. 【請求項10】 前記耐熱性金属(M)が、Ti、T
    a、およびWから成る群より選択される、請求項7に記
    載の方法。
  11. 【請求項11】 前記金属層が、Al、Cu、Ag、お
    よびAuから成る群より選択される金属の層である、請
    求項7に記載の方法。
  12. 【請求項12】 導電性拡散バリアを形成する方法であ
    って、 a)半導体基板を作製する工程と、 b)該半導体基板を化学蒸着(CVD)チャンバ内に配
    置する工程と、 c)TiN前駆体および窒素前駆体を該チャンバ内に導
    入する工程であって、該窒素前駆体が第1の窒素前駆体
    流量で導入されることによって、第1の比率の元素を有
    するTiN材料が堆積される工程と、 d)TiN前駆体および窒素前駆体を該チャンバ内に導
    入する工程であって、該窒素前駆体が第2の窒素前駆体
    流量で導入されることによって、第2の比率の元素を有
    するTiN材料が堆積される工程と、 e)該材料をアニーリングする工程と、 f)該材料の上に金属の層を堆積する工程と、を包含す
    る方法。
  13. 【請求項13】 工程c)およびd)が、所望の厚さの
    実質的にアモルファスである導電性拡散バリアを形成す
    るために、必要に応じて複数回繰り返される、請求項1
    2に記載の方法。
  14. 【請求項14】 前記TiN前駆体が、テトラキス(ジ
    メチルアミノ)チタン(Ti(N(CH324)(T
    DMAT)、テトラキス(ジエチルアミノ)チタン(T
    i(N(C2524)(TDEAT)、またはテトラ
    キス(エチルメチルアミノ)チタン(TEMAT)であ
    る、請求項12に記載の方法。
  15. 【請求項15】 前記窒素前駆体が、アンモニア(NH
    3)、ジメチルアミン(NH(CH32)、またはジエ
    チルアミン(NH(C252)である、請求項12に
    記載の方法。
  16. 【請求項16】 前記窒素前駆体が、0〜50sccm
    の速度で前記CVDチャンバに導入される、請求項15
    に記載の方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002167672A (ja) * 2000-11-30 2002-06-11 Nec Corp 成膜方法
KR100552820B1 (ko) 2004-09-17 2006-02-21 동부아남반도체 주식회사 반도체 소자의 제조 방법
JP2006093551A (ja) * 2004-09-27 2006-04-06 Ulvac Japan Ltd チタン含有膜の形成方法
WO2007049612A1 (ja) * 2005-10-24 2007-05-03 Tokyo Electron Limited 成膜方法及び成膜装置
JP2016225434A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置及びその製造方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI119941B (fi) * 1999-10-15 2009-05-15 Asm Int Menetelmä nanolaminaattien valmistamiseksi
KR20000022003A (ko) * 1998-09-10 2000-04-25 이경수 금속과규소를포함한3성분질화물막의형성방법
JP4014738B2 (ja) * 1998-09-15 2007-11-28 株式会社東芝 半導体ウェーハの製造方法
AU1208201A (en) 1999-10-15 2001-04-30 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
US6534404B1 (en) * 1999-11-24 2003-03-18 Novellus Systems, Inc. Method of depositing diffusion barrier for copper interconnect in integrated circuit
US6797608B1 (en) * 2000-06-05 2004-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming multilayer diffusion barrier for copper interconnections
US7101795B1 (en) * 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US7964505B2 (en) * 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US7732327B2 (en) 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US6551929B1 (en) * 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
EP1327010B1 (en) 2000-09-28 2013-12-04 President and Fellows of Harvard College Vapor deposition of silicates
US6458218B1 (en) * 2001-01-16 2002-10-01 Linamar Corporation Deposition and thermal diffusion of borides and carbides of refractory metals
US6391803B1 (en) * 2001-06-20 2002-05-21 Samsung Electronics Co., Ltd. Method of forming silicon containing thin films by atomic layer deposition utilizing trisdimethylaminosilane
KR20030044140A (ko) * 2001-11-28 2003-06-09 주식회사 하이닉스반도체 탄탈륨 나이트라이드층 형성 방법 및 이를 적용한 반도체소자
KR100459219B1 (ko) * 2001-12-28 2004-12-03 엘지.필립스 엘시디 주식회사 절연막 형성방법 및 이를 이용한 폴리실리콘박막트랜지스터의 형성방법
JP4074461B2 (ja) * 2002-02-06 2008-04-09 東京エレクトロン株式会社 成膜方法および成膜装置、半導体装置の製造方法
US20030186087A1 (en) * 2002-03-26 2003-10-02 Fu-Tai Liou Gradient barrier layer for copper back-end-of-line technology
US7166896B2 (en) * 2002-08-26 2007-01-23 Micron Technology, Inc. Cross diffusion barrier layer in polysilicon
US6818966B2 (en) * 2002-09-20 2004-11-16 Texas Instruments Incorporated Method and structure for controlling surface properties of dielectric layers in a thin film component for improved trimming
US6934312B2 (en) * 2002-09-30 2005-08-23 Agilent Technologies, Inc. System and method for fabricating efficient semiconductor lasers via use of precursors having a direct bond between a group III atom and a nitrogen atom
US20050070097A1 (en) * 2003-09-29 2005-03-31 International Business Machines Corporation Atomic laminates for diffusion barrier applications
KR100589285B1 (ko) * 2004-08-19 2006-06-14 주식회사 아이피에스 다중 적층막 구조의 금속 질화 막 증착 방법
KR100578976B1 (ko) 2004-10-15 2006-05-12 삼성에스디아이 주식회사 접착력이 우수한 다층 박막 및 이의 제조방법
US8993055B2 (en) 2005-10-27 2015-03-31 Asm International N.V. Enhanced thin film deposition
JP2007324529A (ja) * 2006-06-05 2007-12-13 Tokyo Electron Ltd ガス導入装置、この製造方法及び処理装置
US7776733B2 (en) * 2007-05-02 2010-08-17 Tokyo Electron Limited Method for depositing titanium nitride films for semiconductor manufacturing
US7589020B2 (en) * 2007-05-02 2009-09-15 Tokyo Electron Limited Method for depositing titanium nitride films for semiconductor manufacturing
US7897514B2 (en) * 2008-01-24 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor contact barrier
US20090315093A1 (en) * 2008-04-16 2009-12-24 Asm America, Inc. Atomic layer deposition of metal carbide films using aluminum hydrocarbon compounds
US7919409B2 (en) * 2008-08-15 2011-04-05 Air Products And Chemicals, Inc. Materials for adhesion enhancement of copper film on diffusion barriers
US8673725B2 (en) * 2010-03-31 2014-03-18 Tokyo Electron Limited Multilayer sidewall spacer for seam protection of a patterned structure
US8664102B2 (en) 2010-03-31 2014-03-04 Tokyo Electron Limited Dual sidewall spacer for seam protection of a patterned structure
US20140048888A1 (en) 2012-08-17 2014-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained Structure of a Semiconductor Device
US9412602B2 (en) 2013-03-13 2016-08-09 Asm Ip Holding B.V. Deposition of smooth metal nitride films
US8846550B1 (en) 2013-03-14 2014-09-30 Asm Ip Holding B.V. Silane or borane treatment of metal thin films
US8841182B1 (en) 2013-03-14 2014-09-23 Asm Ip Holding B.V. Silane and borane treatments for titanium carbide films
US9394609B2 (en) 2014-02-13 2016-07-19 Asm Ip Holding B.V. Atomic layer deposition of aluminum fluoride thin films
US10643925B2 (en) 2014-04-17 2020-05-05 Asm Ip Holding B.V. Fluorine-containing conductive films
US20170309490A1 (en) * 2014-09-24 2017-10-26 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
US10002936B2 (en) 2014-10-23 2018-06-19 Asm Ip Holding B.V. Titanium aluminum and tantalum aluminum thin films
US9941425B2 (en) 2015-10-16 2018-04-10 Asm Ip Holdings B.V. Photoactive devices and materials
US9786492B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US9786491B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
KR102378021B1 (ko) 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US10355139B2 (en) * 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US10186420B2 (en) 2016-11-29 2019-01-22 Asm Ip Holding B.V. Formation of silicon-containing thin films
US10847529B2 (en) 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US10504901B2 (en) 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
JP7249952B2 (ja) 2017-05-05 2023-03-31 エーエスエム アイピー ホールディング ビー.ブイ. 酸素含有薄膜の制御された形成のためのプラズマ増強堆積プロセス
TWI761636B (zh) 2017-12-04 2022-04-21 荷蘭商Asm Ip控股公司 電漿增強型原子層沉積製程及沉積碳氧化矽薄膜的方法
US11217532B2 (en) 2018-03-14 2022-01-04 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
KR960010056B1 (ko) * 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
KR100240649B1 (ko) * 1996-11-07 2000-02-01 정선종 삼원계 확산 방지막 형성 방법
KR100243286B1 (ko) * 1997-03-05 2000-03-02 윤종용 반도체 장치의 제조방법
US5962904A (en) * 1997-09-16 1999-10-05 Micron Technology, Inc. Gate electrode stack with diffusion barrier
US5942799A (en) 1997-11-20 1999-08-24 Novellus Systems, Inc. Multilayer diffusion barriers

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002167672A (ja) * 2000-11-30 2002-06-11 Nec Corp 成膜方法
JP4644359B2 (ja) * 2000-11-30 2011-03-02 ルネサスエレクトロニクス株式会社 成膜方法
KR100552820B1 (ko) 2004-09-17 2006-02-21 동부아남반도체 주식회사 반도체 소자의 제조 방법
JP2006093551A (ja) * 2004-09-27 2006-04-06 Ulvac Japan Ltd チタン含有膜の形成方法
WO2007049612A1 (ja) * 2005-10-24 2007-05-03 Tokyo Electron Limited 成膜方法及び成膜装置
JP2007113103A (ja) * 2005-10-24 2007-05-10 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
US7960278B2 (en) 2005-10-24 2011-06-14 Tokyo Electron Limited Method of film deposition
JP2016225434A (ja) * 2015-05-29 2016-12-28 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
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