JP2002043568A - 半導体素子のゲート電極形成方法 - Google Patents
半導体素子のゲート電極形成方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 230000015572 biosynthetic process Effects 0.000 title claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 97
- 239000010937 tungsten Substances 0.000 claims abstract description 97
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 81
- 239000001301 oxygen Substances 0.000 claims abstract description 44
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 44
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 10
- -1 oxygen ions Chemical class 0.000 claims description 28
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 18
- 239000007789 gas Substances 0.000 claims description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 13
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 4
- 229910001882 dioxygen Inorganic materials 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 239000012495 reaction gas Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】
【課題】 半導体素子のゲート電極形成方法において、
タングステン層とポリシリコン層とからなる層構造の熱
安定性を向上させる。 【解決手段】 半導体基板上に第１絶縁層とポリシリコ
ン層とタングステン層とを順次に形成するステップと、
前記タングステン層に酸素を添加するステップと、前記
酸素が添加されたタングステン層上に第２絶縁層を形成
するステップと、前記第２絶縁層とタングステン層とポ
リシリコン層と第１絶縁層とを選択的に除去してゲート
電極を形成するステップと、を順次行う。これにより、
タングステン層とポリシリコン層とからなる層構造の熱
安定性を向上することができる。
タングステン層とポリシリコン層とからなる層構造の熱
安定性を向上させる。 【解決手段】 半導体基板上に第１絶縁層とポリシリコ
ン層とタングステン層とを順次に形成するステップと、
前記タングステン層に酸素を添加するステップと、前記
酸素が添加されたタングステン層上に第２絶縁層を形成
するステップと、前記第２絶縁層とタングステン層とポ
リシリコン層と第１絶縁層とを選択的に除去してゲート
電極を形成するステップと、を順次行う。これにより、
タングステン層とポリシリコン層とからなる層構造の熱
安定性を向上することができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子のゲー
ト電極形成方法に関するもので、特に、タングステン層
とポリシリコン層とからなる層構造の熱安定性を向上さ
せる半導体素子のゲート電極形成方法に関する。
ト電極形成方法に関するもので、特に、タングステン層
とポリシリコン層とからなる層構造の熱安定性を向上さ
せる半導体素子のゲート電極形成方法に関する。
【０００２】
【従来の技術】一般的に、半導体素子のゲート電極を形
成する工程においては、該ゲート電極の抵抗を減少させ
るためにケイ化タングステン（ＷＳix）よりも比抵抗の
次数が低いタングステン（Ｗ）をポリシリコン上に蒸着
してゲート電極を形成していたが、前記タングステンと
シリコンとが６００℃以上で反応してシリサイドを形成
する問題を起こすため、現在は主としてタングステンと
シリコンとの間に拡散バリア層として窒化タングステン
（ＷＮx）を介在させて、タングステンと窒化タングス
テンとポリシリコンとを順次に積層した層構造を有する
ゲート電極を形成していた。
成する工程においては、該ゲート電極の抵抗を減少させ
るためにケイ化タングステン（ＷＳix）よりも比抵抗の
次数が低いタングステン（Ｗ）をポリシリコン上に蒸着
してゲート電極を形成していたが、前記タングステンと
シリコンとが６００℃以上で反応してシリサイドを形成
する問題を起こすため、現在は主としてタングステンと
シリコンとの間に拡散バリア層として窒化タングステン
（ＷＮx）を介在させて、タングステンと窒化タングス
テンとポリシリコンとを順次に積層した層構造を有する
ゲート電極を形成していた。
【０００３】以下、従来の技術による半導体素子のゲー
ト電極形成方法について、添付図面に基づいて説明す
る。図６〜図９は、従来技術による半導体素子のゲート
電極形成方法を示す断面説明図である。
ト電極形成方法について、添付図面に基づいて説明す
る。図６〜図９は、従来技術による半導体素子のゲート
電極形成方法を示す断面説明図である。
【０００４】まず、図６に示すように、半導体基板１１
に所定の間隔でフィールド酸化膜１２を形成して隔離領
域と活性領域とに区分した後、前記活性領域上に熱酸化
方式を用いて約４０Åの厚さでゲート酸化膜用第１絶縁
層１３を形成する。
に所定の間隔でフィールド酸化膜１２を形成して隔離領
域と活性領域とに区分した後、前記活性領域上に熱酸化
方式を用いて約４０Åの厚さでゲート酸化膜用第１絶縁
層１３を形成する。
【０００５】次に、図７に示すように、前記半導体基板
１１の全面に低圧化学気相蒸着（Low Pressure Chemica
l Vapor Deposition；以下「ＬＰＣＶＤ」と略称する）
法を施して約１０００Åの厚さでポリシリコン層１４を
形成した後、そのポリシリコン層１４にＮ+またはＰ+イ
オンを注入する。ここで、形成しようとする素子にフォ
トレジストでマスキングすることにより、前記ポリシリ
コン層１４の所望の部分にＮ+またはＰ+イオンを注入す
ることができる。次いで、前記ポリシリコン層１４に８
００℃の熱処理を１０分間施して不純物イオンとしての
Ｎ+またはＰ+を活性化させる。
１１の全面に低圧化学気相蒸着（Low Pressure Chemica
l Vapor Deposition；以下「ＬＰＣＶＤ」と略称する）
法を施して約１０００Åの厚さでポリシリコン層１４を
形成した後、そのポリシリコン層１４にＮ+またはＰ+イ
オンを注入する。ここで、形成しようとする素子にフォ
トレジストでマスキングすることにより、前記ポリシリ
コン層１４の所望の部分にＮ+またはＰ+イオンを注入す
ることができる。次いで、前記ポリシリコン層１４に８
００℃の熱処理を１０分間施して不純物イオンとしての
Ｎ+またはＰ+を活性化させる。
【０００６】次に、図８に示すように、前記半導体基板
１１をフッ化水素（ＦＨ）溶液で洗浄した後で、約５０
Åの厚さで窒化タングステン層１５を形成し、該窒化タ
ングステン層１５上に、約４００Åの厚さのタングステ
ン層１６と、約２０００Åの厚さの第２絶縁層１７とを
順次に形成する。ここで、前記窒化タングステン層１５
は、タングステン層１６とポリシリコン層１４との間に
おける拡散バリアとして作用させるために形成する。通
常、拡散バリア層としては、上述の窒化タングステン、
または窒化チタン（ＴiＮ）が使用されるが、現在は窒
化タングステンが主に用いられている。その理由は、タ
ングステンのグレインサイズが非常に小さく、拡散バリ
ア層としての窒化チタン層上にスパッタリング法を施し
てタングステン層１６を蒸着した場合におけるポリシリ
コン層１４とタングステン層１６との層構造と比較する
と、前記タングステンの抵抗が２倍以上に増加するから
である。また、窒化チタンを用いると、後述のシリコン
の選択的な再酸化工程時に拡散バリア層としての窒化チ
タン層が酸化するという問題が生じるためである。した
がって、窒化チタンよりも窒化タングステンが主に用い
られている。
１１をフッ化水素（ＦＨ）溶液で洗浄した後で、約５０
Åの厚さで窒化タングステン層１５を形成し、該窒化タ
ングステン層１５上に、約４００Åの厚さのタングステ
ン層１６と、約２０００Åの厚さの第２絶縁層１７とを
順次に形成する。ここで、前記窒化タングステン層１５
は、タングステン層１６とポリシリコン層１４との間に
おける拡散バリアとして作用させるために形成する。通
常、拡散バリア層としては、上述の窒化タングステン、
または窒化チタン（ＴiＮ）が使用されるが、現在は窒
化タングステンが主に用いられている。その理由は、タ
ングステンのグレインサイズが非常に小さく、拡散バリ
ア層としての窒化チタン層上にスパッタリング法を施し
てタングステン層１６を蒸着した場合におけるポリシリ
コン層１４とタングステン層１６との層構造と比較する
と、前記タングステンの抵抗が２倍以上に増加するから
である。また、窒化チタンを用いると、後述のシリコン
の選択的な再酸化工程時に拡散バリア層としての窒化チ
タン層が酸化するという問題が生じるためである。した
がって、窒化チタンよりも窒化タングステンが主に用い
られている。
【０００７】その後、図９に示すように、前記第２絶縁
層１７上にフォトレジスト（図示せず）を塗布し、露光
及び現像工程を施してゲート電極領域をパターニング
し、該パターニングされたフォトレジストをマスクとし
て前記第２絶縁層１７とタングステン層１６と窒化タン
グステン層１５とポリシリコン層１４と第１絶縁層１３
とを選択的に除去してゲート電極１８を形成する。そし
て、前記ゲート電極１８の両面に選択的酸化工程を施し
て、ゲート電極１８を含む全面に第３絶縁層を形成し
（図示省略）、その後エッチバック工程を施して前記ゲ
ート電極１８の両側面に絶縁膜側壁１９を形成してい
た。
層１７上にフォトレジスト（図示せず）を塗布し、露光
及び現像工程を施してゲート電極領域をパターニング
し、該パターニングされたフォトレジストをマスクとし
て前記第２絶縁層１７とタングステン層１６と窒化タン
グステン層１５とポリシリコン層１４と第１絶縁層１３
とを選択的に除去してゲート電極１８を形成する。そし
て、前記ゲート電極１８の両面に選択的酸化工程を施し
て、ゲート電極１８を含む全面に第３絶縁層を形成し
（図示省略）、その後エッチバック工程を施して前記ゲ
ート電極１８の両側面に絶縁膜側壁１９を形成してい
た。
【０００８】
【発明が解決しようとする課題】しかし、上述した従来
の半導体素子のゲート電極形成方法においては次のよう
な問題点があった。第一に、拡散バリア層としての窒化
タングステン１５は、８００℃以上ではタングステンと
窒素とに分解し、ポリシリコン層１４との界面にシリサ
イドが形成することがある。したがって、窒化タングス
テン１５は、８００℃以上で拡散バリアの役割を果たす
ことができず、図７に示す高温工程において熱安定性が
落ちるという問題点があった。第二に、前記窒化タング
ステン１５の窒素含有量が１０％以上である場合には、
該窒化タングステン１５は、タングステンと窒素とに分
離し、結晶粒子の境界に細孔が形成されることがある。
これにより、図９に示すゲート電極１８のエッチバック
工程において局部的に過多なポリシリコンエッチングが
行われることがあり、素子の特性を劣化させるという問
題点があった。
の半導体素子のゲート電極形成方法においては次のよう
な問題点があった。第一に、拡散バリア層としての窒化
タングステン１５は、８００℃以上ではタングステンと
窒素とに分解し、ポリシリコン層１４との界面にシリサ
イドが形成することがある。したがって、窒化タングス
テン１５は、８００℃以上で拡散バリアの役割を果たす
ことができず、図７に示す高温工程において熱安定性が
落ちるという問題点があった。第二に、前記窒化タング
ステン１５の窒素含有量が１０％以上である場合には、
該窒化タングステン１５は、タングステンと窒素とに分
離し、結晶粒子の境界に細孔が形成されることがある。
これにより、図９に示すゲート電極１８のエッチバック
工程において局部的に過多なポリシリコンエッチングが
行われることがあり、素子の特性を劣化させるという問
題点があった。
【０００９】そこで、本発明は、上記問題点に対処し
て、細孔が発生せず、且つ熱安定性に優れたタングステ
ン層とポリシリコン層とからなる層構造を有する半導体
素子のゲート電極形成方法を提供することを目的とす
る。
て、細孔が発生せず、且つ熱安定性に優れたタングステ
ン層とポリシリコン層とからなる層構造を有する半導体
素子のゲート電極形成方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を解決するた
め、本発明による半導体素子のゲート電極形成方法は、
半導体基板上に第１絶縁層とポリシリコン層とタングス
テン層とを順次に形成するステップと、前記タングステ
ン層に酸素を添加するステップと、前記酸素が添加され
たタングステン層上に第２絶縁層を形成するステップ
と、前記第２絶縁層とタングステン層とポリシリコン層
と第１絶縁層とを選択的に除去してゲート電極を形成す
るステップと、を順次行う。
め、本発明による半導体素子のゲート電極形成方法は、
半導体基板上に第１絶縁層とポリシリコン層とタングス
テン層とを順次に形成するステップと、前記タングステ
ン層に酸素を添加するステップと、前記酸素が添加され
たタングステン層上に第２絶縁層を形成するステップ
と、前記第２絶縁層とタングステン層とポリシリコン層
と第１絶縁層とを選択的に除去してゲート電極を形成す
るステップと、を順次行う。
【００１１】また、前記ゲート電極を形成するステップ
の後、選択的酸化工程を施すステップを更に行う。
の後、選択的酸化工程を施すステップを更に行う。
【００１２】ここで、前記酸素が添加されたタングステ
ン層は、水蒸気と水素ガスとの混合ガスの雰囲気下で熱
処理工程を施して形成される。
ン層は、水蒸気と水素ガスとの混合ガスの雰囲気下で熱
処理工程を施して形成される。
【００１３】また、前記熱処理工程時における水蒸気と
水素ガスとの混合ガスの分圧比は１０-6〜１であり、該
熱処理工程における温度は６００〜１０００℃である。
水素ガスとの混合ガスの分圧比は１０-6〜１であり、該
熱処理工程における温度は６００〜１０００℃である。
【００１４】ここで、前記熱処理工程時に、窒素ガスま
たはアンモニアガスのいずれか一方を更に追加し、前記
タングステン層に窒素が更に添加されるようにする。
たはアンモニアガスのいずれか一方を更に追加し、前記
タングステン層に窒素が更に添加されるようにする。
【００１５】そしてまた、前記タングステン層に酸素を
添加するために酸素イオンを注入するステップが行われ
る。
添加するために酸素イオンを注入するステップが行われ
る。
【００１６】ここで、前記タングステン層に酸素を添加
するために酸素プラズマが利用される。
するために酸素プラズマが利用される。
【００１７】また、上記目的を解決するため、本発明に
よる半導体素子のゲート電極形成方法は、半導体基板上
に第１絶縁層とポリシリコン層とを順次に形成するステ
ップと、反応ガスに酸素ガスを添加してスパッタリング
法を施し酸素が添加されたタングステン層を形成するス
テップと、前記酸素が添加されたタングステン層上に第
２絶縁層を形成するステップと、前記第２絶縁層とタン
グステン層とポリシリコン層と第１絶縁層とを選択的に
除去してゲート電極を形成するステップと、を順次行
う。
よる半導体素子のゲート電極形成方法は、半導体基板上
に第１絶縁層とポリシリコン層とを順次に形成するステ
ップと、反応ガスに酸素ガスを添加してスパッタリング
法を施し酸素が添加されたタングステン層を形成するス
テップと、前記酸素が添加されたタングステン層上に第
２絶縁層を形成するステップと、前記第２絶縁層とタン
グステン層とポリシリコン層と第１絶縁層とを選択的に
除去してゲート電極を形成するステップと、を順次行
う。
【００１８】ここで、前記反応ガスに５％以下の酸素ガ
スを添加して前記タングステン層を形成する。
スを添加して前記タングステン層を形成する。
【００１９】そして、前記タングステン層を形成するス
テップにおいて、窒素ガスを更に含めて形成する。
テップにおいて、窒素ガスを更に含めて形成する。
【００２０】
【発明の実施の形態】以下、本発明による半導体素子の
ゲート電極形成方法について、添付の図面を参照して詳
細に説明する。
ゲート電極形成方法について、添付の図面を参照して詳
細に説明する。
【００２１】図１〜図４は、本発明による半導体素子の
ゲート電極形成方法を示す断面説明図である。まず、図
１に示すように、半導体基板２１に所定の間隔でフィー
ルド酸化膜２２を形成して隔離領域と活性領域とに区分
した後、前記活性領域上に熱酸化方式を用いて約３０〜
８０Åの厚さでゲート酸化膜用第１絶縁層２３を形成す
る。
ゲート電極形成方法を示す断面説明図である。まず、図
１に示すように、半導体基板２１に所定の間隔でフィー
ルド酸化膜２２を形成して隔離領域と活性領域とに区分
した後、前記活性領域上に熱酸化方式を用いて約３０〜
８０Åの厚さでゲート酸化膜用第１絶縁層２３を形成す
る。
【００２２】次に、図２に示すように、前記第１絶縁層
２３上に、ＬＰＣＶＤ法を施して約１０００Åの厚さで
ポリシリコン層１４を形成し、さらに５００〜１０００
Åの厚さでタングステン層２５を形成する。その後、図
３に示すように、水蒸気と水素ガスとの混合ガスの雰囲
気下で熱処理を施してタングステン層２５に酸素（Ｏ）
を注入し、酸素イオンがドープされたタングステン層２
５ａを形成する。このとき、水蒸気と水素ガスとの混合
ガスの分圧比は１０-6〜１であり、前記熱処理工程の温
度は６００〜１０００℃で行われる。そして、前記タン
グステン層２５に酸素を添加する工程において、雰囲気
ガスとして用いる水蒸気と水素ガスとの混合ガスに窒素
ガスまたはアンモニアガスのいずれか一方を追加するこ
ともできる。また、水蒸気と水素ガスとの混合ガス雰囲
気下で熱処理を施して酸素を添加するステップに代え
て、タングステン層２５形成時に少量の酸素と窒素を添
加してベータ型タングステン（beta-Ｗ type）に形成す
ることもできる。次いで、図３に示すように、前記酸素
イオンがドープされたタングステン層２５ａ上に第２絶
縁層２６を形成する。
２３上に、ＬＰＣＶＤ法を施して約１０００Åの厚さで
ポリシリコン層１４を形成し、さらに５００〜１０００
Åの厚さでタングステン層２５を形成する。その後、図
３に示すように、水蒸気と水素ガスとの混合ガスの雰囲
気下で熱処理を施してタングステン層２５に酸素（Ｏ）
を注入し、酸素イオンがドープされたタングステン層２
５ａを形成する。このとき、水蒸気と水素ガスとの混合
ガスの分圧比は１０-6〜１であり、前記熱処理工程の温
度は６００〜１０００℃で行われる。そして、前記タン
グステン層２５に酸素を添加する工程において、雰囲気
ガスとして用いる水蒸気と水素ガスとの混合ガスに窒素
ガスまたはアンモニアガスのいずれか一方を追加するこ
ともできる。また、水蒸気と水素ガスとの混合ガス雰囲
気下で熱処理を施して酸素を添加するステップに代え
て、タングステン層２５形成時に少量の酸素と窒素を添
加してベータ型タングステン（beta-Ｗ type）に形成す
ることもできる。次いで、図３に示すように、前記酸素
イオンがドープされたタングステン層２５ａ上に第２絶
縁層２６を形成する。
【００２３】その後、図４に示すように、前記第２絶縁
層２６上にフォトレジスト（図示せず）を塗布した後、
露光及び現像工程を施してゲート電極領域をパターニン
グし、該パターニングされたフォトレジストをマスクと
して、前記第２絶縁層２６と酸素イオンがドープされた
タングステン層２５ａとポリシリコン層２４と第１絶縁
層２３とを選択的に除去してゲート電極２７を形成す
る。
層２６上にフォトレジスト（図示せず）を塗布した後、
露光及び現像工程を施してゲート電極領域をパターニン
グし、該パターニングされたフォトレジストをマスクと
して、前記第２絶縁層２６と酸素イオンがドープされた
タングステン層２５ａとポリシリコン層２４と第１絶縁
層２３とを選択的に除去してゲート電極２７を形成す
る。
【００２４】そして、水蒸気と水素ガスとの混合ガス雰
囲気で、８００〜１０００℃の熱処理を施す選択的酸化
工程を１〜６０分間行う。このとき、前記水蒸気と水素
ガスとの混合ガスの分圧比は１０-6〜１であり、キャリ
アガスとしてはアルゴンガス及び窒素ガスが使われる。
前記選択的酸化工程を施した後、ゲート電極２７を含む
全面に第３絶縁層（図示省略）を形成し、エッチバック
工程を施して前記ゲート電極２７の両側面に絶縁膜側壁
２８を形成する。
囲気で、８００〜１０００℃の熱処理を施す選択的酸化
工程を１〜６０分間行う。このとき、前記水蒸気と水素
ガスとの混合ガスの分圧比は１０-6〜１であり、キャリ
アガスとしてはアルゴンガス及び窒素ガスが使われる。
前記選択的酸化工程を施した後、ゲート電極２７を含む
全面に第３絶縁層（図示省略）を形成し、エッチバック
工程を施して前記ゲート電極２７の両側面に絶縁膜側壁
２８を形成する。
【００２５】上述した実施形態によって形成されたゲー
ト電極２７のゲート抵抗について、以下に述べる。図５
は、水蒸気と水素ガスとの混合ガス雰囲気下における分
圧比が１０-6〜１で、かつ６００〜１０００℃の熱処理
を施した結果であって、水蒸気と水素ガスとの混合ガス
の分圧比に対する面抵抗を示すグラフである。図５に示
すように、酸化に伴う急激な抵抗増加は現れず、ほぼ一
定な面抵抗が現れることが分かる。
ト電極２７のゲート抵抗について、以下に述べる。図５
は、水蒸気と水素ガスとの混合ガス雰囲気下における分
圧比が１０-6〜１で、かつ６００〜１０００℃の熱処理
を施した結果であって、水蒸気と水素ガスとの混合ガス
の分圧比に対する面抵抗を示すグラフである。図５に示
すように、酸化に伴う急激な抵抗増加は現れず、ほぼ一
定な面抵抗が現れることが分かる。
【００２６】以上説明したように、本発明の最も大きな
特徴は、従来の技術で用いられた拡散バリア層としての
窒化タングステン（図８参照）を形成する代わりに、図
２に示すタングステン層２５に酸素を添加することによ
り、酸素イオンがドープされたタングステン層２５ａを
形成することである。このとき、前記タングステン層２
５に酸素を添加する理由は、金属薄膜内に含まれた少量
の酸素によってシリサイドの形成が抑えられるという報
告（J. Appl. Phys. 69(1)、p213(1991)参照）がされて
おり、これを応用したものである。
特徴は、従来の技術で用いられた拡散バリア層としての
窒化タングステン（図８参照）を形成する代わりに、図
２に示すタングステン層２５に酸素を添加することによ
り、酸素イオンがドープされたタングステン層２５ａを
形成することである。このとき、前記タングステン層２
５に酸素を添加する理由は、金属薄膜内に含まれた少量
の酸素によってシリサイドの形成が抑えられるという報
告（J. Appl. Phys. 69(1)、p213(1991)参照）がされて
おり、これを応用したものである。
【００２７】そして、上述した本発明の実施形態による
方法の他にも様々な実施形態があり得る。すなわち、本
発明の他の実施形態による半導体素子のゲート電極形成
方法のうち、前記タングステン層２５に酸素を添加する
ことにより酸素イオンがドープされたタングステン層の
形成方法のみについて説明すると以下のようなものがあ
る。例えば、スパッタリング法を施して形成されたタン
グステン層２５（図２参照）を形成する時に、アルゴン
ガスに５％以下の酸素ガスを添加して少量の酸素イオン
がタングステン層内に分布するようにする方法、タング
ステン層２５を形成した後に酸素プラズマを利用して該
タングステン層２５内に酸素イオンを添加する方法、タ
ングステン層２５を形成した後に酸素イオンを注入して
タングステン層内に酸素を添加する方法などがある。
方法の他にも様々な実施形態があり得る。すなわち、本
発明の他の実施形態による半導体素子のゲート電極形成
方法のうち、前記タングステン層２５に酸素を添加する
ことにより酸素イオンがドープされたタングステン層の
形成方法のみについて説明すると以下のようなものがあ
る。例えば、スパッタリング法を施して形成されたタン
グステン層２５（図２参照）を形成する時に、アルゴン
ガスに５％以下の酸素ガスを添加して少量の酸素イオン
がタングステン層内に分布するようにする方法、タング
ステン層２５を形成した後に酸素プラズマを利用して該
タングステン層２５内に酸素イオンを添加する方法、タ
ングステン層２５を形成した後に酸素イオンを注入して
タングステン層内に酸素を添加する方法などがある。
【００２８】
【発明の効果】本発明は以上のように構成されたので、
請求項１に係る発明によれば、タングステン層に酸素を
添加するステップで酸素が添加されたタングステン層を
形成することにより、８００℃以上で熱処理する場合に
おいて、シリコンとタングステンとが反応して発生する
シリサイドの形成が抑えられ、高温で熱安定性を確保す
ることができる。
請求項１に係る発明によれば、タングステン層に酸素を
添加するステップで酸素が添加されたタングステン層を
形成することにより、８００℃以上で熱処理する場合に
おいて、シリコンとタングステンとが反応して発生する
シリサイドの形成が抑えられ、高温で熱安定性を確保す
ることができる。
【００２９】また、請求項２に係る発明によれば、ゲー
ト電極を形成するステップの後、選択的酸化工程を施す
ステップを更に行うことにより、ゲート電極のエッジ部
分にオーバーエッチングされたゲート酸化膜を安定的に
保護することができる。
ト電極を形成するステップの後、選択的酸化工程を施す
ステップを更に行うことにより、ゲート電極のエッジ部
分にオーバーエッチングされたゲート酸化膜を安定的に
保護することができる。
【００３０】さらに、請求項３〜４及び請求項６〜９に
係る発明によれば、金属薄膜内に含まれた少量の酸素に
よって金属とシリコンとの間でシリサイドの形成が抑え
られることを利用してタングステン層に酸素を添加する
ことができ、８００℃以上の熱処理工程を施したときの
でもシリサイドの形成を抑えることができ、拡散バリア
層を形成する必要なくなる。
係る発明によれば、金属薄膜内に含まれた少量の酸素に
よって金属とシリコンとの間でシリサイドの形成が抑え
られることを利用してタングステン層に酸素を添加する
ことができ、８００℃以上の熱処理工程を施したときの
でもシリサイドの形成を抑えることができ、拡散バリア
層を形成する必要なくなる。
【００３１】さらにまた、請求項５に係る発明によれ
ば、窒素ガスまたはアンモニアガスを水蒸気と水素ガス
との混合ガスに更に追加することでタングステン層に窒
素を同時に添加することができる。
ば、窒素ガスまたはアンモニアガスを水蒸気と水素ガス
との混合ガスに更に追加することでタングステン層に窒
素を同時に添加することができる。
【００３２】そして、請求項１０に係る発明によれば、
タングステン層の形成時に酸素と窒素とを添加すること
でタングステン層に窒素が添加され、均一性を向上させ
ることができると共に、ゲート電極の熱安定性を更に向
上させることができる。
タングステン層の形成時に酸素と窒素とを添加すること
でタングステン層に窒素が添加され、均一性を向上させ
ることができると共に、ゲート電極の熱安定性を更に向
上させることができる。
【図１】 本発明による半導体素子のゲート電極形成方
法を示す断面説明図であり、半導体基板にフィールド酸
化膜を形成して隔離領域と活性領域とに区分し、該活性
領域上に第１絶縁層を形成するステップを示す断面図で
ある。
法を示す断面説明図であり、半導体基板にフィールド酸
化膜を形成して隔離領域と活性領域とに区分し、該活性
領域上に第１絶縁層を形成するステップを示す断面図で
ある。
【図２】 上記工程図において、第１絶縁層上にポリシ
リコン層とタングステン層とを順次に形成するステップ
を示す断面図である。
リコン層とタングステン層とを順次に形成するステップ
を示す断面図である。
【図３】 上記工程図において、タングステン層に熱処
理を施して該タングステン層に酸素イオンをドープし、
その上面に第２絶縁層を形成するステップを示す断面図
である。
理を施して該タングステン層に酸素イオンをドープし、
その上面に第２絶縁層を形成するステップを示す断面図
である。
【図４】 上記工程図において、第２絶縁層とタングス
テン層とポリシリコン層と第１絶縁層とを選択的に除去
してゲート電極を形成し、該ゲート電極の両側面に絶縁
膜側壁を形成するステップを示す断面図である。
テン層とポリシリコン層と第１絶縁層とを選択的に除去
してゲート電極を形成し、該ゲート電極の両側面に絶縁
膜側壁を形成するステップを示す断面図である。
【図５】 本発明によって形成されたゲート電極のゲー
ト抵抗を示すグラフであり、熱処理工程時における混合
ガスの分圧比に対する該ゲート電極の面抵抗を示すグラ
フである。
ト抵抗を示すグラフであり、熱処理工程時における混合
ガスの分圧比に対する該ゲート電極の面抵抗を示すグラ
フである。
【図６】 従来の半導体素子のゲート電極形成方法を示
す断面説明図であり、半導体基板にフィールド酸化膜を
形成して隔離領域と活性領域とに区分し、該活性領域上
に第１絶縁層を形成するステップを示す断面図である。
す断面説明図であり、半導体基板にフィールド酸化膜を
形成して隔離領域と活性領域とに区分し、該活性領域上
に第１絶縁層を形成するステップを示す断面図である。
【図７】 上記工程図において、第１絶縁層上にポリシ
リコン層を形成するステップを示す断面図である。
リコン層を形成するステップを示す断面図である。
【図８】 上記工程図において、ポリシリコン層上に窒
化タングステン層を形成し、さらにその上面にタングス
テン層と第２絶縁層とを形成するステップを示す断面図
である。
化タングステン層を形成し、さらにその上面にタングス
テン層と第２絶縁層とを形成するステップを示す断面図
である。
【図９】上記工程図において、第２絶縁層とタングステ
ン層と窒化タングステン層とポリシリコン層と第１絶縁
層とを選択的に除去してゲート電極を形成し、該ゲート
電極の両側面に絶縁膜側壁を形成するステップを示す断
面図である。
ン層と窒化タングステン層とポリシリコン層と第１絶縁
層とを選択的に除去してゲート電極を形成し、該ゲート
電極の両側面に絶縁膜側壁を形成するステップを示す断
面図である。
２１…半導体基板 ２２…フィールド酸化膜 ２３…第１絶縁層 ２４…ポリシリコン層 ２５…タングステン層 ２５ａ…酸素イオンがドープされたタングステン層 ２６…第２絶縁層 ２７…ゲート電極 ２８…絶縁膜側壁
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB18 BB39 DD42 DD79 DD86 EE05 EE09 FF13 FF16 GG09 HH05 5F140 AA00 AA34 BD05 BE07 BF04 BF11 BF17 BF38 BG08 BG09 BG12 BG28 BG32 BG33 BG35 BG37 BG49 BG53 CB01
Claims (10)
- 【請求項１】半導体基板上に第１絶縁層とポリシリコン
層とタングステン層とを順次に形成するステップと、 前記タングステン層に酸素を添加するステップと、 前記酸素が添加されたタングステン層上に第２絶縁層を
形成するステップと、 前記第２絶縁層とタングステン層とポリシリコン層と第
１絶縁層とを選択的に除去してゲート電極を形成するス
テップと、を順次行うことを特徴とする半導体素子のゲ
ート電極形成方法。 - 【請求項２】前記ゲート電極を形成するステップの後、
選択的酸化工程を施すステップを更に行うことを特徴と
する請求項１記載の半導体素子のゲート電極形成方法。 - 【請求項３】前記酸素が添加されたタングステン層は、
水蒸気と水素ガスとの混合ガスの雰囲気下で熱処理工程
を施して形成することを特徴とする請求項１記載の半導
体素子のゲート電極形成方法。 - 【請求項４】前記熱処理工程時における水蒸気と水素ガ
スとの混合ガスの分圧比は１０-6〜１であり、該熱処理
工程における温度は６００〜１０００℃であることを特
徴とする請求項３記載の半導体素子のゲート電極形成方
法。 - 【請求項５】前記熱処理工程時に、窒素ガスまたはアン
モニアガスのいずれか一方を更に追加し、前記タングス
テン層に窒素が更に添加されるようにすることを特徴と
する請求項３記載の半導体素子のゲート電極形成方法。 - 【請求項６】前記タングステン層に酸素を添加するため
に酸素イオンを注入するステップを行うことを特徴とす
る請求項１記載の半導体素子のゲート電極形成方法。 - 【請求項７】前記タングステン層に酸素を添加するため
に酸素プラズマを利用することを特徴とする請求項１記
載の半導体素子のゲート電極形成方法。 - 【請求項８】半導体基板上に第１絶縁層とポリシリコン
層とを順次に形成するステップと、 反応ガスに酸素ガスを添加してスパッタリング法を施し
酸素が添加されたタングステン層を形成するステップ
と、 前記酸素が添加されたタングステン層上に第２絶縁層を
形成するステップと、 前記第２絶縁層とタングステン層とポリシリコン層と第
１絶縁層とを選択的に除去してゲート電極を形成するス
テップと、を順次行うことを特徴とする半導体素子のゲ
ート電極形成方法。 - 【請求項９】前記反応ガスに５％以下の酸素ガスを添加
して前記タングステン層を形成することを特徴とする請
求項８記載の半導体素子のゲート電極形成方法。 - 【請求項１０】前記タングステン層を形成するステップ
において、窒素ガスを更に含めて形成することを特徴と
する請求項８記載の半導体素子のゲート電極形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR41987/2000 | 2000-07-21 | ||
| KR1020000041987A KR100331861B1 (en) | 2000-07-21 | 2000-07-21 | Method for fabricating gate electrode of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043568A true JP2002043568A (ja) | 2002-02-08 |
| JP4740469B2 JP4740469B2 (ja) | 2011-08-03 |
Family
ID=19679242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001120873A Expired - Fee Related JP4740469B2 (ja) | 2000-07-21 | 2001-04-19 | 半導体素子のゲート電極形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6531394B1 (ja) |
| JP (1) | JP4740469B2 (ja) |
| KR (1) | KR100331861B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5285519B2 (ja) * | 2009-07-01 | 2013-09-11 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| CN103531470B (zh) * | 2012-07-02 | 2018-10-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制作半导体器件的方法 |
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| JPH08130196A (ja) * | 1994-10-31 | 1996-05-21 | Sony Corp | シリサイド層の製造方法 |
| JPH0964028A (ja) * | 1995-08-25 | 1997-03-07 | Toshiba Corp | 半導体装置の製造方法および製造装置 |
| JPH11340463A (ja) * | 1988-02-18 | 1999-12-10 | Internatl Business Mach Corp <Ibm> | 半導体材料を高融点金属に変換する方法及び前記方法を利用して製造されるｍｏｓ装置 |
| JP2000138373A (ja) * | 1998-11-04 | 2000-05-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2000183329A (ja) * | 1998-10-08 | 2000-06-30 | Sony Corp | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
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| JPH03218637A (ja) * | 1989-11-01 | 1991-09-26 | Matsushita Electric Ind Co Ltd | 電界効果型半導体装置とその製造方法 |
| US6080645A (en) * | 1996-10-29 | 2000-06-27 | Micron Technology, Inc. | Method of making a doped silicon diffusion barrier region |
| US5933741A (en) | 1997-08-18 | 1999-08-03 | Vanguard International Semiconductor Corporation | Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors |
| US6222216B1 (en) * | 1997-10-21 | 2001-04-24 | Silicon Aquarius, Inc. | Non-volatile and memory fabricated using a dynamic memory process and method therefor |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6531394B1 (en) | 2003-03-11 |
| KR100331861B1 (en) | 2002-04-09 |
| JP4740469B2 (ja) | 2011-08-03 |
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| RD04 | Notification of resignation of power of attorney |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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