JP2002026126A5 - - Google Patents

Download PDF

Info

Publication number
JP2002026126A5
JP2002026126A5 JP2000199839A JP2000199839A JP2002026126A5 JP 2002026126 A5 JP2002026126 A5 JP 2002026126A5 JP 2000199839 A JP2000199839 A JP 2000199839A JP 2000199839 A JP2000199839 A JP 2000199839A JP 2002026126 A5 JP2002026126 A5 JP 2002026126A5
Authority
JP
Japan
Prior art keywords
layout
integrated circuit
design
semiconductor integrated
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000199839A
Other languages
English (en)
Japanese (ja)
Other versions
JP4077141B2 (ja
JP2002026126A (ja
Filing date
Publication date
Application filed filed Critical
Priority claimed from JP2000199839A external-priority patent/JP4077141B2/ja
Priority to JP2000199839A priority Critical patent/JP4077141B2/ja
Priority to US09/892,572 priority patent/US6507931B2/en
Priority to KR10-2001-0038245A priority patent/KR100437980B1/ko
Priority to TW090115957A priority patent/TW516077B/zh
Publication of JP2002026126A publication Critical patent/JP2002026126A/ja
Priority to US10/819,338 priority patent/USRE42294E1/en
Publication of JP2002026126A5 publication Critical patent/JP2002026126A5/ja
Priority to US11/905,862 priority patent/USRE42302E1/en
Publication of JP4077141B2 publication Critical patent/JP4077141B2/ja
Application granted granted Critical
Priority to US12/945,672 priority patent/USRE43659E1/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

JP2000199839A 2000-06-30 2000-06-30 デザインルール作成方法、デザインルール作成システム及び記録媒体 Expired - Lifetime JP4077141B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2000199839A JP4077141B2 (ja) 2000-06-30 2000-06-30 デザインルール作成方法、デザインルール作成システム及び記録媒体
US09/892,572 US6507931B2 (en) 2000-06-30 2001-06-28 Semiconductor integrated circuit designing method and system
KR10-2001-0038245A KR100437980B1 (ko) 2000-06-30 2001-06-29 디자인 룰 작성 방법, 디자인 룰 작성 시스템 및 기록 매체
TW090115957A TW516077B (en) 2000-06-30 2001-06-29 Method of creating design rule, design rule creating system, and recording medium
US10/819,338 USRE42294E1 (en) 2000-06-30 2004-04-07 Semiconductor integrated circuit designing method and system using a design rule modification
US11/905,862 USRE42302E1 (en) 2000-06-30 2007-10-04 Method for making a design layout and mask
US12/945,672 USRE43659E1 (en) 2000-06-30 2010-11-12 Method for making a design layout of a semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000199839A JP4077141B2 (ja) 2000-06-30 2000-06-30 デザインルール作成方法、デザインルール作成システム及び記録媒体

Publications (3)

Publication Number Publication Date
JP2002026126A JP2002026126A (ja) 2002-01-25
JP2002026126A5 true JP2002026126A5 (https=) 2005-07-07
JP4077141B2 JP4077141B2 (ja) 2008-04-16

Family

ID=18697788

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000199839A Expired - Lifetime JP4077141B2 (ja) 2000-06-30 2000-06-30 デザインルール作成方法、デザインルール作成システム及び記録媒体

Country Status (4)

Country Link
US (4) US6507931B2 (https=)
JP (1) JP4077141B2 (https=)
KR (1) KR100437980B1 (https=)
TW (1) TW516077B (https=)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4077141B2 (ja) * 2000-06-30 2008-04-16 株式会社東芝 デザインルール作成方法、デザインルール作成システム及び記録媒体
JP2002368093A (ja) * 2001-06-12 2002-12-20 Mitsubishi Electric Corp レイアウト生成装置、レイアウト生成方法およびプログラム
TWI252516B (en) 2002-03-12 2006-04-01 Toshiba Corp Determination method of process parameter and method for determining at least one of process parameter and design rule
JP2003345854A (ja) * 2002-05-23 2003-12-05 Mitsubishi Electric Corp デザインルール作成システム
US7117456B2 (en) * 2003-12-03 2006-10-03 International Business Machines Corporation Circuit area minimization using scaling
JP2005181523A (ja) 2003-12-17 2005-07-07 Toshiba Corp 設計パターン補正方法、マスクパターン作成方法、半導体装置の製造方法、設計パターン補正システム、及び設計パターン補正プログラム
JP4488727B2 (ja) 2003-12-17 2010-06-23 株式会社東芝 設計レイアウト作成方法、設計レイアウト作成システム、マスクの製造方法、半導体装置の製造方法、及び設計レイアウト作成プログラム
JP4357287B2 (ja) 2003-12-18 2009-11-04 株式会社東芝 修正指針の発生方法、パターン作成方法、マスクの製造方法、半導体装置の製造方法及びプログラム
WO2005098686A2 (en) * 2004-04-02 2005-10-20 Clear Shape Technologies, Inc. Modeling resolution enhancement processes in integrated circuit fabrication
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
JP2006053248A (ja) * 2004-08-10 2006-02-23 Toshiba Corp 設計パターンデータ作成方法、マスクパターンデータ作成方法、マスク製造方法、半導体装置の方法およびプログラム
JP2006075884A (ja) 2004-09-10 2006-03-23 Nippon Steel Corp プレス成形加工システム、プレス成形加工方法、及びコンピュータプログラム
JP4817746B2 (ja) * 2005-07-27 2011-11-16 株式会社東芝 半導体装置の設計データ処理方法、そのプログラム、及び半導体装置の製造方法
US20070074142A1 (en) * 2005-09-27 2007-03-29 Applied Materials, Inc. Integrated circuit layout methods
US7934184B2 (en) * 2005-11-14 2011-04-26 Takumi Technology Corporation Integrated circuit design using modified cells
US7568179B1 (en) 2006-09-21 2009-07-28 Armen Kroyan Layout printability optimization method and system
JP4745256B2 (ja) 2007-01-26 2011-08-10 株式会社東芝 パターン作成方法、パターン作成・検証プログラム、および半導体装置の製造方法
US8010912B2 (en) * 2007-03-09 2011-08-30 Broadcom Corporation Method of shrinking semiconductor mask features for process improvement
JP4891817B2 (ja) * 2007-03-16 2012-03-07 株式会社日立製作所 設計ルール管理方法、設計ルール管理プログラム、ルール構築装置およびルールチェック装置
KR100898232B1 (ko) * 2007-09-03 2009-05-18 주식회사 동부하이텍 축소과정에서의 패턴 설계 방법
JP5194770B2 (ja) * 2007-12-20 2013-05-08 富士通セミコンダクター株式会社 半導体装置の製造方法及びそのプログラム
JP2009290150A (ja) * 2008-06-02 2009-12-10 Renesas Technology Corp 半導体装置の製造システムおよび製造方法
US8214771B2 (en) * 2009-01-08 2012-07-03 Kla-Tencor Corporation Scatterometry metrology target design optimization
KR101044295B1 (ko) * 2010-01-07 2011-06-28 주식회사 엔타시스 자동화된 칩 면적 최적화를 위한 블록 패킹방법 및 표준 셀 패킹 방법
US20150067621A1 (en) * 2012-09-05 2015-03-05 Mentor Graphics Corporation Logic-Driven Layout Pattern Analysis
KR102227127B1 (ko) 2014-02-12 2021-03-12 삼성전자주식회사 리소그래피 시뮬레이션을 이용한 디자인룰 생성 장치 및 방법
US10628544B2 (en) 2017-09-25 2020-04-21 International Business Machines Corporation Optimizing integrated circuit designs based on interactions between multiple integration design rules
US11023648B2 (en) 2017-12-12 2021-06-01 Siemens Industry Software Inc. Puzzle-based pattern analysis and classification
KR102755274B1 (ko) 2024-07-05 2025-01-22 최병렬 압축기와 반응기와 촉매제 기반 에틸렌과 프로판과 고분자 재료 혼합 복합 생산 시스템 및 그 운용방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838834B2 (ja) 1989-09-22 1998-12-16 富士通株式会社 自動設計システムのパターン間隔縮小方法
EP0548391B1 (de) 1991-12-21 1997-07-23 Deutsche ITT Industries GmbH Offsetkompensierter Hallsensor
US5416722A (en) 1992-11-19 1995-05-16 Vlsi Technology, Inc. System and method for compacting integrated circuit layouts
US5682323A (en) * 1995-03-06 1997-10-28 Lsi Logic Corporation System and method for performing optical proximity correction on macrocell libraries
KR0172558B1 (ko) 1995-03-22 1999-03-20 김주용 노광 마스크의 제조방법
JPH08287959A (ja) 1995-04-11 1996-11-01 Hitachi Ltd 充電装置
JP3934719B2 (ja) * 1995-12-22 2007-06-20 株式会社東芝 光近接効果補正方法
US5984510A (en) 1996-11-01 1999-11-16 Motorola Inc. Automatic synthesis of standard cell layouts
US6209123B1 (en) * 1996-11-01 2001-03-27 Motorola, Inc. Methods of placing transistors in a circuit layout and semiconductor device with automatically placed transistors
US6006024A (en) * 1996-11-01 1999-12-21 Motorola, Inc. Method of routing an integrated circuit
US6470489B1 (en) * 1997-09-17 2002-10-22 Numerical Technologies, Inc. Design rule checking system and method
JP4076644B2 (ja) 1997-12-05 2008-04-16 株式会社ルネサステクノロジ パターン歪検出装置及び検出方法
US6081658A (en) * 1997-12-31 2000-06-27 Avant! Corporation Proximity correction system for wafer lithography
US6691297B1 (en) * 1999-03-04 2004-02-10 Matsushita Electric Industrial Co., Ltd. Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI
JP3892205B2 (ja) 2000-04-14 2007-03-14 松下電器産業株式会社 レイアウトコンパクション方法
JP4077141B2 (ja) * 2000-06-30 2008-04-16 株式会社東芝 デザインルール作成方法、デザインルール作成システム及び記録媒体
US6578190B2 (en) * 2001-01-11 2003-06-10 International Business Machines Corporation Process window based optical proximity correction of lithographic images
TWI252516B (en) * 2002-03-12 2006-04-01 Toshiba Corp Determination method of process parameter and method for determining at least one of process parameter and design rule

Similar Documents

Publication Publication Date Title
JP2002026126A5 (https=)
JP4077141B2 (ja) デザインルール作成方法、デザインルール作成システム及び記録媒体
US10311165B2 (en) Guiding patterns optimization for directed self-assembly
US8166424B2 (en) Method for constructing OPC model
JP2011514654A (ja) 半導体パターン形成作業に対する均一性の改善
JP4460794B2 (ja) 露光マスクのパターン補正方法、パターン形成方法およびプログラム
US9330228B2 (en) Generating guiding patterns for directed self-assembly
JP2007243177A (ja) ゲートパターンを形成するための二重露光二重レジスト層プロセス
JP2005181523A5 (https=)
TW200532398A (en) Design pattern correction method, mask producing method , semiconductor device producing method, mask pattern producing method, design pattern correction system and recording media
WO2004104700A1 (ja) パターン寸法補正装置及び方法、フォトマスク及び試験用フォトマスク
JP3914085B2 (ja) プロセスパラメータの作成方法、プロセスパラメータの作成システム及び半導体装置の製造方法
US8443309B2 (en) Multifeature test pattern for optical proximity correction model verification
US7543256B1 (en) System and method for designing an integrated circuit device
KR20050077167A (ko) 멀티 시뮬레이션 모델을 이용한 광 근접 보정을 통한마스크 레이아웃 보정 방법
KR100733550B1 (ko) 리소그래피 시뮬레이션 방법, 마스크 패턴 작성 방법,반도체 장치의 제조 방법, 및 기록 매체
CN102087469B (zh) 光学临近效应修正的建模方法及测试图形的形成方法
JPH1064793A (ja) 形状シミュレーション方法
TWI421908B (zh) 光學鄰近校正模型的建立方法
WO2001084237A2 (en) Semiconductor device fabrication using a photomask designed using modeling and empirical testing
JP4195825B2 (ja) プロセスパラメータまたはデザインルールとプロセスパラメータとの両方を決定する方法、半導体集積回路装置の製造方法、プロセスパラメータまたはデザインルールとプロセスパラメータとの両方を決定するシステム、および、プログラム
US8347241B2 (en) Pattern generation method, computer-readable recording medium, and semiconductor device manufacturing method
JP2004157160A (ja) プロセスモデル作成方法、マスクパターン設計方法、マスクおよび半導体装置の製造方法
US7732108B2 (en) Method for OPC model generation
US9032357B1 (en) Generating guiding patterns for directed self-assembly