JP2001352152A - セラミック基板の製造方法 - Google Patents

セラミック基板の製造方法

Info

Publication number
JP2001352152A
JP2001352152A JP2000170117A JP2000170117A JP2001352152A JP 2001352152 A JP2001352152 A JP 2001352152A JP 2000170117 A JP2000170117 A JP 2000170117A JP 2000170117 A JP2000170117 A JP 2000170117A JP 2001352152 A JP2001352152 A JP 2001352152A
Authority
JP
Japan
Prior art keywords
ceramic
conductor
ceramic substrate
conductor pattern
intaglio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000170117A
Other languages
English (en)
Other versions
JP4576670B2 (ja
Inventor
Akira Hashimoto
晃 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000170117A priority Critical patent/JP4576670B2/ja
Priority to US10/049,170 priority patent/US6808578B2/en
Priority to CNB018015700A priority patent/CN1182764C/zh
Priority to EP01936898A priority patent/EP1289355B1/en
Priority to PCT/JP2001/004818 priority patent/WO2001095681A1/ja
Publication of JP2001352152A publication Critical patent/JP2001352152A/ja
Application granted granted Critical
Publication of JP4576670B2 publication Critical patent/JP4576670B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/207—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a prefabricated paste pattern, ink pattern or powder pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0376—Flush conductors, i.e. flush with the surface of the printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0113—Female die used for patterning or transferring, e.g. temporary substrate having recessed pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0534—Offset printing, i.e. transfer of a pattern from a carrier onto the substrate by using an intermediate member
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1275—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by other printing techniques, e.g. letterpress printing, intaglio printing, lithographic printing, offset printing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/386—Improvement of the adhesion between the insulating substrate and the metal by the use of an organic polymeric bonding layer, e.g. adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 セラミック回路基板の高密度化において、厚
膜凹版転写法による高密度パターンを内装導体としたセ
ラミック回路基板の製造方法を提供する事を目的とす
る。 【解決手段】 厚膜凹版転写法を用いて、未焼結グリー
ンシート上に導体パターンを形成する方法において、接
着剤を耐熱性基板にコートして、まずこの耐熱性基板に
導体パターンを仮転写し、未焼結グリーンシートをこの
耐熱性基板の凹版転写した導体パターン側に配置し、加
熱圧縮処理工程で未焼結グリーンシートにこの導体パタ
ーンが食い込むように再転写する。これによって、未焼
結セラミックＧＳ上に厚膜凹版パターンが形成できる。
これを脱バイ、焼成することにより、厚膜凹版転写法に
よる高性能導体パターンを内装導体としたセラミック回
路基板の製造が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、セラミック基板の
製造方法に関するものである。
【０００２】
【従来の技術】近年、セラミック多層回路基板は、低温
焼成基板（ＬＴＣ）が主流であり、パソコンや携帯電話
などの小型部品として使用されている。これらのセラミ
ック多層回路基板において、未焼結セラミックグリーン
シート（以下ＧＳと略す）によるＧＳ積層方法が一般的
である。
【０００３】導体配線部の形成方法において、内層導体
はスクリーン印刷法が一般的であり、外装導体配線部に
はスクリーン印刷法、薄膜フォトリソ法や厚膜フォトリ
ソ法（デュポン社フォーデル）がある。
【０００４】電子部品は携帯電話などに代表されるよう
に非常に軽薄短小化が要求される電子部品において、印
刷回路基板はインダクター素子、コンデンサー素子や抵
抗体素子などを内蔵することで、フィルターなどを構成
できるＬＣＲ複合回路基板が開発されてきた。ＬＣＲな
どの素子や内部導体配線形成方法は主としてスクリーン
印刷法が用いられるために、スクリーン印刷法のファイ
ン化技術が必要であった。
【０００５】しかし、現行スクリーン印刷法では配線ピ
ッチ（線幅＋線間）は１００μｍが量産の限界であり、
徐々に、高密度化が進められてきた。
【０００６】本発明は、ＧＳを用いたセラミック回路基
板において内部及び外部導体配線の一部もしはく全てを
厚膜凹版転写法により配線ピッチ４０μｍ程度の高密度
配線基板の製造方法に関するものである。
【０００７】従来方法について、図を用いて説明する。
まず、未焼結ＧＳを打ち抜き金型、パンチング装置やＹ
ＡＧレーザ装置などでビア部の貫通孔を設ける。その貫
通孔に導体ペーストをメタル版でスクリーン印刷してビ
ア導体部を形成する。次にビア電極を形成したＧＳにス
クリーン印刷法にて導体ペーストを印刷して、導体パタ
ーンを形成する。上記の導体パターンを形成したＧＳを
少なくとも２枚以上を用いて、積層し、熱プレスで一体
化した後で、脱バイ、焼成を行いセラミック多層回路基
板を形成した。
【０００８】従来方法では、内部導体パターンはスクリ
ーン印刷工法のため、配線ピッチは１００μｍ程度が限
界であり、導体膜の厚みは焼成後７〜８μｍ程度であっ
た。従来技術のグリーンシート多層回路基板の製造方法
について図９を用いて説明する。
【０００９】図９の（ａ）は未焼結セラミックグリーン
シート９１にパンチャー装置や打ち抜き金型で貫通孔９
２を加工したものである。図９の（ｂ）は（ａ）の未焼
結セラミックグリーンシート９１の貫通孔９２にスクリ
ーン印刷などによりビア導体９３を形成したものであ
る。図９の（ｃ）は（ｂ）の未焼結セラミックグリーン
シート９１上にスクリーン印刷法により導体パターン９
４を形成したものである。図９の（ｄ）は（ｃ）の未焼
結セラミックグリーンシート９１を複数枚用いて熱プレ
ス工程により積層一体化する。図９の（ｅ）は（ｄ）の
積層体を脱バイ、焼成した状態である。未焼結セラミッ
クグリーンシート９１は焼結セラミック基板９５に、ビ
ア導体９３、導体パターン９４はそれぞれ焼結ビア導体
９６，焼成後導体パターン９７になる。
【００１０】
【発明が解決しようとする課題】セラミック回路基板の
高密度化において、厚膜凹版転写法の特徴であるファイ
ン性（配線ピッチ４０μｍ程度）とアスペクト比膜（焼
成厚み１０μｍ程度）を備えた導体パターンをセラミッ
ク多層回路基板の導体パターンに用いる必要がある。厚
膜凹版転写法をセラミック回路基板に用いる方法には、
２通りの方法が考えられる。
【００１１】ひとつは、未焼結セラミックＧＳ上に厚膜
凹版転写法にて導体パターンが形成できたら、ＧＳ積層
法でセラミック多層回路基板を製造することが可能であ
る。もう一つは、厚膜凹版転写法にて導体パターンを転
写した焼結セラミック基板を未焼結セラミックＧＳで積
層することが可能となれば、焼結セラミック基板と未焼
結ＧＳとを交互に用いて、セラミック多層回路基板を製
造することができる。
【００１２】しかし、上記の２通りの製造法において、
まず、厚膜凹版転写法において直接に未焼結セラミック
ＧＳ上に導体パターンを転写する工程において、熱可塑
性樹脂を主成分とする接着層を未焼結セラミックＧＳ上
にコートする必要があるが、有機溶剤に溶解してしまい
接着層のコーティングができないため、不可能である。
また、焼結セラミック基板上に未焼結セラミックＧＳを
積層した場合、両材料の接着性が不十分で熱プレス時、
又は脱バイ・焼成時に層間剥離が見られた。
【００１３】本発明は、上記２通りの製造方法を可能に
することで、厚膜凹版転写法による高性能導体パターン
をセラミック回路基板の内装導体としたセラミック回路
基板とその製造方法を提供する事を目的とする。
【００１４】
【課題を解決するための手段】この課題を解決するため
に本発明は、上記２通りの製造方法について次のような
方法を行った。１つの方法は、厚膜凹版転写法を用い
て、未焼結セラミックＧＳ上に導体パターンを形成する
方法において、熱可塑性樹脂を主成分とした接着剤を耐
熱性基板にコートして、まずこの耐熱性基板に導体パタ
ーンを仮転写し、未焼結セラミックＧＳをこの耐熱性基
板の凹版転写した導体パターン側に配置し、熱プレスで
未焼結セラミックＧＳにこの導体パターンが食い込むよ
うに再転写する。これによって、未焼結セラミックＧＳ
上に厚膜凹版パターンが形成できる。
【００１５】またもう一つの方法は、焼結セラミック基
板に熱可塑性樹脂を主成分とした接着剤をコートし、厚
膜凹版転写法で導体パターンを形成する。この接着剤を
焼結セラミック基板と未焼結セラミック基板との接合剤
として利用することで焼結セラミック基板と未焼結セラ
ミック基板との接着性が向上し、熱プレス時、又は脱バ
イ・焼成時に層間剥離が見られない良好なセラミック多
層回路基板が得られた。
【００１６】以上の２通りの製造方法により、厚膜凹版
転写法による高性能導体パターンを内装導体としたセラ
ミック回路基板の製造が可能となる。
【００１７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、厚膜凹版転写法により、耐熱性基板に導体パターン
を仮転写することにより、未焼結セラミックＧＳに再転
写できるという作用を有する。
【００１８】請求項２に記載の発明は、請求項１の厚膜
凹版転写法で導体パターンを形成した未焼結セラミック
ＧＳについて、２シート以上を用いて積層及び熱プレス
にて一体化することで高密度導体配線パターンを有した
セラミック多層回路基板を製造できる作用を有する。
【００１９】請求項３に記載の発明は、請求項１の未焼
結セラミックＧＳに厚膜凹版転写法で再転写する前に、
このＧＳに貫通孔を設けてビア導体を形成したことによ
り、ＧＳ層のビア電極を介した配線層の接続を可能にで
きるという作用を有する。
【００２０】請求項４に記載の発明は、厚膜凹版転写法
にてに導体パターンを形成した焼結セラミック基板に未
焼結セラミックＧＳを絶縁層として積層し、熱プレスで
一体化して高密度導体配線パターンを有したセラミック
多層回路基板を製造できる作用を有する。
【００２１】請求項５に記載の発明は、請求項４におい
て、厚膜凹版転写法にて導体パターンを形成した焼結セ
ラミック基板を少なくとも２シート以上用いて、その焼
結セラミック基板の間に未焼結セラミックＧＳを少なく
とも１シート以上の未焼結セラミックＧＳとを交互に配
置し、積層し、熱プレスで一体化して高密度導体配線パ
ターンを有したセラミック多層回路基板を製造できる作
用を有する。
【００２２】請求項６に記載の発明は、請求項４の未焼
結セラミックＧＳに焼結セラミック基板とを積層する前
に、このＧＳに貫通孔を設けてビア導体を形成したこと
により、ＧＳ層のビア電極を介した配線層の接続を可能
にできるという作用を有する。
【００２３】請求項７に記載の発明は、請求項４の焼結
セラミック基板に予め貫通孔を設けてビア電極を形成し
たものを用いることで焼結セラミック基板のビア導体を
介して両面の配線と接続部を持った高密度導体配線パタ
ーンを有したセラミック多層回路基板を製造できる作用
を有する。
【００２４】請求項８に記載の発明は、請求項１の厚膜
凹版転写法を用いて導体パターンを形成した未焼結セラ
ミックＧＳと請求項４に記載する厚膜凹版転写法を用い
て導体パターンを形成した焼結セラミック基板を組み合
わせた高密度導体配線パターンを有したセラミック多層
回路基板を製造できる作用を有する。
【００２５】以下、本発明の実施の形態について、図１
〜図９を用いて説明する。
【００２６】（実施の形態１）図１は未焼結セラミック
ＧＳ上に厚膜凹版転写法で導体パターンを形成したセラ
ミック回路基板の製造方法である。図１（ａ）について
説明する。図１（ａ）の左図はエキシマレーザで溝加工
されたポリイミド製凹版１１に導体ペースト１２をセラ
ミックブレードなどで充填し、乾燥後導体ペーストが体
積収縮するために、凹版１１の溝部に充填された導体ペ
ーストの乾燥凹みが５μｍ以内になるように導体ペース
トの充填・乾燥を繰り返す。
【００２７】図１（ａ）の右図は１５０℃以上の耐熱性
基板１３に熱可塑性樹脂を主成分とした接着層１４を厚
み１〜１０μｍ程度にコートしたものである。図１
（ｂ）は図１（ａ）の導体ペースト１２を充填した凹版
１１を耐熱性基板１３に熱プレスした状態である。図１
（ｃ）の左図は導体ペースト１２を凹版転写した後に、
耐熱性基板１３から凹版１１を剥がした状態である。図
１（ｃ）の右図は未焼結セラミックＧＳ１５である。
【００２８】図１（ｄ）は耐熱性基板１３上に凹版転写
された導体ペースト１２側に未焼結セラミックＧＳ１５
を熱プレスで積層した上程である。図１（ｅ）は耐熱性
基板１３を未焼結セラミックＧＳ１５から剥がした状態
である。この時、導体パターン１２は未焼結セラミック
ＧＳ１５に食い込んで再転写され、固定される。図１
（ｆ）は凹版転写された導体パターン１２を有した未焼
結セラミックＧＳ１５を脱バイ、焼成を行ったセラミッ
ク印刷回路基板である。未焼結セラミックＧＳ１５は焼
結セラミック基板１７に、導体ペースト１２は導体焼成
膜１６になる。
【００２９】以上の様に厚膜凹版転写法を用いて、未焼
結セラミックＧＳに導体パターンを容易に形成できるこ
とを示す。
【００３０】（実施の形態２）図２は実施の形態１を用
いた厚膜凹版転写法による導体パターンを形成した未焼
結セラミックＧＳを用いたセラミック多層回路基板の製
造工程を示す。図２（ａ）は実施の形態１で説明した図
１（ｅ）の左図のもので図１（ａ）から（ｅ）の工程は
同様に行う。
【００３１】図２（ａ）は未焼結セラミックＧＳ２１に
厚膜凹版転写法で形成した導体パターンであり、未焼結
セラミックＧＳ２１の導体ペースト２２側には接着剤２
３が付着する。図２（ｂ）は、回路上で必要な積層数を
用いて、熱プレス工程で一体化した状態である。図２
（ｃ）は（ｂ）の脱バイ、焼成後の収縮した状態であ
る。未焼結セラミックＧＳ２１は焼結セラミック基板２
５に、導体ペースト２２は導体焼成膜２４になる。また
接着剤２３は焼成時に消失し、焼結セラミック基板２５
同士は十分な接合を有する。
【００３２】以上の様に厚膜凹版転写法により未導体パ
ターンを形成した未焼結セラミックＧＳを用いてセラミ
ック多層回路基板が容易に形成できることを示す。
【００３３】（実施の形態３）図３はビア導体を有する
未焼結セラミックＧＳ上に厚膜凹版転写法で導体パター
ンを形成したセラミック回路基板の製造方法である。図
３（ａ）は未焼結セラミックＧＳ３１にパンチング装置
などで貫通孔３２を設けた状態である。図３（ｂ）の左
図は凹版３４に形成された導体膜３５を接着層３７でコ
ートした耐熱性基板３６に転写した状態である。図３
（ｂ）の右図は未焼結セラミックＧＳ３１の貫通孔３２
にビア導体部３３を形成した状態である。
【００３４】図３（ｃ）は厚膜凹版転写法により形成し
た導体膜３５を有する耐熱性基板３６上にビア導体部３
３を有する未焼結セラミックＧＳ３１を熱プレス工程で
接合した状態を示す。図３（ｄ）は（ｃ）の状態の耐熱
性基板３６を未焼結セラミックＧＳ３１から剥離した状
態である。剥離した未焼結セラミックＧＳ３１には厚膜
凹版転写法による導体膜３５がこのＧＳに食い込んだ状
態で接着し、耐熱性基板３６側の接着層３７が付着す
る。図３（ｅ）は（ｄ）の未焼結セラミックＧＳ３１を
脱バイ、焼成することによって、焼成収縮した状態を示
す。未焼結セラミックＧＳ３１は焼結セラミック基板３
９に、導体膜３５は焼成導体膜３８になる。
【００３５】（実施の形態４）図４は厚膜凹版転写法に
より、導体パターンを形成した焼結セラミック基板上に
未焼結セラミックＧＳを積層する工程を説明する。図４
（ａ）の左図はエキシマレーザで溝加工されたポリイミ
ド製凹版４１に導体ペースト４２をセラミックブレード
などで充填し、乾燥後導体ペーストが体積収縮するため
に、凹版４１の溝部に充填された導体ペーストの乾燥凹
みが５μｍ以内になるように導体ペーストの充填・乾燥
を繰り返す。図４（ａ）の右図は焼結セラミック基板４
３に熱可塑性樹脂を主成分とした接着層４４を厚み１〜
１０μｍ程度にコートしたものである。図４（ｂ）は図
４（ａ）の導体ペースト４２を充填した凹版４１を焼結
セラミック基板４３に熱プレスした状態である。
【００３６】図４（ｃ）の左図は導体ペースト４２を凹
版転写した後に、焼結セラミック基板４３から凹版４１
を剥がした状態である。図４（ｃ）の右図は未焼結セラ
ミックＧＳ４５である。図４（ｄ）は焼結セラミック基
板４３上に凹版転写された導体ペースト４２側に未焼結
セラミックＧＳ４５を熱プレスで積層した上程である。
この時、接着層４４により未焼結セラミックＧＳ４５と
焼結セラミック基板４３との密着性が向上するために、
熱プレス時での層間剥がれは見られない。
【００３７】図４（ｅ）は（ｄ）の基板を脱バイ、焼成
した状態である。焼結セラミック基板４３にコートした
接着層４４は焼成工程で消失し、未焼結セラミックＧＳ
４５は焼成収縮してグリーンシートの焼結基板４７に、
導体ペースト４２は導体焼成膜４６になる。この工程で
できた、セラミック回路基板において、未焼結セラミッ
クＧＳ４５は平面方向の焼成収縮はほとんど見られず、
その為、厚み方向の焼成収縮がＧＳ積層品に対して大き
くなる。
【００３８】（実施の形態５）図５は厚膜凹版転写法に
より導体パターンを形成した焼結セラミック基板と未焼
結セラミックＧＳとを交互に配置することでセラミック
多層回路基板が製造できる事を示す。図５（ａ）の左図
は凹版５１に形成された導体ペースト５２を接着層５４
でコートした焼結セラミック基板５３に転写した状態で
ある。図５（ａ）の右図は未焼結セラミックＧＳ５５を
示す。図５（ｂ）は厚膜凹版転写法により導体ペースト
５２を形成した焼結セラミック基板５３を２シート用意
し、その間に未焼結セラミックＧＳ５５を配置した状態
である。
【００３９】図５（ｃ）は（ｂ）を熱プレス工程によ
り、一体化した状態である。図５（ｃ）の焼結セラミッ
ク基板５３上に形成した導体ペースト５２の厚み分（凸
部）を未焼結セラミックＧＳ５５が食い込むように吸収
している。
【００４０】図５（ｄ）は（ｃ）の脱バイ、焼成後の状
態である。焼結セラミック基板５３をコートした接着層
５４は焼成工程で消失する。未焼結セラミックＧＳ５５
は焼成収縮でグリーンシート焼結基板５７になり、導体
ペースト５２は導体焼成膜５６になる。
【００４１】このように、焼結セラミック基板５３と未
焼結セラミックＧＳ５７との間に接着層がある場合は、
熱プレス工程で一体焼成が可能であり、また未焼結セラ
ミックＧＳ５７同士は熱プレス工程で一体化することは
当然である。このように、焼結セラミック基板５３と未
焼結セラミックＧＳ５７を接着剤を使うことで接合が可
能になり、焼結セラミック基板５３と未焼結セラミック
ＧＳ５７とを組み合わせたセラミック多層回路基板が製
造できる。
【００４２】（実施の形態６）図６は厚膜凹版転写法で
導体パターンを形成した焼結セラミック基板上にビア導
体を有する未焼結セラミックＧＳを積層一体化したセラ
ミック回路基板の製造方法である。図６（ａ）のは未焼
結セラミックＧＳ６１にパンチング装置などで貫通孔６
２を設けた状態である。図６（ｂ）の左図は凹版６４に
形成された導体膜６５を接着層６７をコートした焼結セ
ラミック基板６６に転写した状態である。図６（ｂ）の
右図は未焼結セラミックＧＳ６１の貫通孔６２にビア導
体部６３を形成した状態である。
【００４３】図６（ｃ）は厚膜凹版転写法により形成し
た導体膜６５を有する焼結セラミック基板６６上にビア
導体部６３を有する未焼結セラミックＧＳ６１を熱プレ
ス工程で接合した状態を示す。未焼結セラミックＧＳ６
１には厚膜凹版転写法による導体膜６５がこのＧＳに食
い込んだ状態で接着する。図６（ｄ）は（ｃ）を脱バ
イ、焼成することによって、焼成収縮した状態を示す。
焼結セラミック基板６６をコートする接着層６７は焼成
工程で消失する。未焼結セラミックＧＳ６１は焼結セラ
ミック基板６９に、導体膜６５は焼成導体膜６８にな
る。このように焼結セラミック基板上にビア導体を有す
る未焼結セラミックＧＳを積層一体化したセラミック回
路基板が容易に製造できる。
【００４４】（実施の形態７）図７は貫通孔にビア導体
を形成した焼結セラミック基板上に厚膜凹版転写法によ
り、導体パターンを形成したものに未焼結セラミックＧ
Ｓを積層一体化したセラミック回路基板の製造方法につ
いて説明する。図７（ａ）の左図はエキシマレーザで溝
加工されたポリイミド製凹版７１に導体ペースト７２を
セラミックブレードなどで充填し、乾燥後導体ペースト
が体積収縮するために、凹版７１の溝部に充填された導
体ペーストの乾燥凹みが５μｍ以内になるように導体ペ
ーストの充填・乾燥を繰り返す。図７（ａ）の右図は焼
結セラミック基板７３に貫通孔を設けてビア導体７５を
形成したものに熱可塑性樹脂を主成分とした接着層７４
を厚み１〜１０μｍ程度にコートしたものである。図７
（ｂ）は図７（ａ）の導体ペースト７２を充填した凹版
７１を焼結セラミック基板７３に熱プレスした状態であ
る。
【００４５】図７（ｃ）の左図は導体ペースト７２を凹
版転写した後に、焼結セラミック基板７３から凹版７１
を剥がした状態である。図７（ｃ）の右図は未焼結セラ
ミックＧＳ７６である。図７（ｄ）は焼結セラミック基
板７３上に凹版転写された導体ペースト７２側に未焼結
セラミックＧＳ７６を熱プレスで積層した上程である。
この時、接着層７４により未焼結セラミックＧＳ７６と
焼結セラミック基板７３との密着性が向上するために、
熱プレス時での層間剥がれは見られない。
【００４６】図７（ｅ）は（ｄ）の基板を脱バイ、焼成
した状態である。焼結セラミック基板７３にコートした
接着層７４は焼成工程で消失し、未焼結セラミックＧＳ
７６は焼成収縮してグリーンシートの焼結基板７８に導
体ペースト７２は導体焼成膜７７になる。この工程でで
きた、セラミック回路基板の特徴は未焼結セラミックＧ
Ｓ７６の平面方向の焼成収縮はほとんど見られず、その
為、厚み方向の焼成収縮がＧＳ積層品に対して大きくな
る。このようにビア導体を有する焼結セラミック基板上
にビア導体を有する未焼結セラミックＧＳを積層一体化
したセラミック回路基板が容易に製造できる。
【００４７】（実施の形態８）図８は厚膜凹版転写法で
導体パターンを形成した焼結セラミック基板や未焼結セ
ラミックＧＳを積層一体化したセラミック回路基板の製
造方法である。図８（ａ）の上図は実施の形態７につい
て、図７の（ｄ）までの工程で製造できるもので、ビア
導体８５と厚膜凹版導体を形成した導体ペースト８２を
有した焼結セラミック基板８１上に未焼結セラミックＧ
Ｓ８３を積層一体化したものである。
【００４８】また図８（ａ）の中央図は実施の形態２に
ついて、図２の（ｂ）までの工程で製造できるもので、
未焼結セラミックＧＳ８３に厚膜凹版転写法の再転写に
より導体パターン８を形成したものである。また図８
（ａ）の下図は実施の形態６について、図６（ｃ）まで
の工程で製造できるもので、厚膜凹版転写法で形成した
導体ペースト８２を有する焼結セラミック基板８１にビ
ア導体８６を有する未焼結セラミックＧＳ８３を積層一
体化したものである。
【００４９】図８（ｂ）は（ａ）の３種類の積層一体化
したものを更に熱プレス工程により一体化したものであ
る。特に焼結セラミック基板８１と未焼結セラミックＧ
Ｓ８３とは接着層８４により、積層一体化を容易にす
る。図８（ｃ）は（ｂ）の脱バイ、焼成後である。
【００５０】焼成セラミック基板８１にコートした接着
層８４は焼成工程で消失する。また未焼結セラミックＧ
Ｓ８３は焼成収縮してグリーンシートの焼結基板８８に
なり、導体ペースト８２は導体焼成膜８７になる。未焼
結セラミックＧＳ８３に形成したビア導体８６は未焼結
セラミックＧＳ８３とともに焼成収縮してビア導体８９
になる。
【００５１】この実施の形態では、図８（ａ）のよう
に、予め一体化した焼結セラミック基板８１と未焼結セ
ラミックＧＳ８３を更に一体化したが、最初から焼結セ
ラミック基板８１と未焼結セラミックＧＳ８３を一体化
せずに、一度に一体化することも可能である。また実施
の形態１〜実施の形態７の組み合わせにより、多彩なセ
ラミック多層回路基板の製造が容易にできる。
【００５２】
【実施例】次に、本発明の具体例を説明する。
【００５３】（実施例１）本発明の図１を用いて実施例
１を説明する。厚膜凹版転写法において、凹版に用いる
フィルムは、ポリイミドなどの耐熱性のあるものを用い
る。このフィルムを用いて、エキシマレーザなどによ
り、導体パターンとなる溝加工を行なった凹版フィルム
は、凹版転写時に剥離しやすいように剥離処理を行な
う。この凹版に剛性を有するスキージを用いて、導体ペ
ーストを導体パターンの溝部へ充填する。この導体ペー
ストとして、８５０〜９００℃焼成が可能な銀系ペース
トを用いた。充填した凹版は、乾燥機を用いて１００℃
〜１５０℃程度で５〜１０分間乾燥させる。凹版溝部に
充填された導体ペーストは乾燥後ペースト中の溶剤が蒸
発し体積が減少する為に、導体ペーストの充填〜乾燥を
繰り返して、凹版溝部に充填された導体ペーストの乾燥
表面が凹版の溝加工されていない面に対して、凹みが５
μｍ以下になるまで、充填を繰り返す。
【００５４】次に１５０℃程度の乾燥温度で変形しない
ベーク板や金属板やセラミック基板などの耐熱性基板表
面に、熱可塑性樹脂を主成分とする接着層をディッピン
グ法、スクリーン印刷法やスピンナー法などで厚み１〜
１０μｍ以内にコートする。またこの接着層の軟化温度
は未焼結セラミックグリーンシートの有機バインダーで
ある樹脂材料の軟化温度以下のものを使用する。接着層
をコートした耐熱性基板上に前記導体ペーストを充填し
た凹版を用いて、厚膜凹版転写法にて、耐熱性基板上に
熱プレス工程で導体膜を仮転写して形成する。この熱プ
レス工程において、熱プレス温度は接着層の材料の軟化
温度以上でまた最高でも１５０℃以下に設定する。また
プレス圧は３０〜８０ｋｇ／ｃｍ2程度で、プレス時間
は３〜１０分程度の目安であるが、導体パターンの転写
の状態で調整する。
【００５５】次に導体パターンを形成した耐熱性基板に
未燒結セラミックＧＳを熱プレスすることで、ＧＳ側に
導体膜を再転写できる。この方法を用いることで、厚膜
凹版転写法で形成された非常にファインな導体パターン
をＧＳ上に形成できる。この熱プレス工程において、熱
プレス温度は接着層の材料の軟化温度以上でまた最高温
度は未燒結セラミックＧＳが熱変形しない限界温度（目
安は１００℃以下）にする必要がある。
【００５６】またプレス圧は５０〜１５０ｋｇ／ｃｍ2
程度で、プレス時間は３〜１０分程度の目安であるが、
導体パターンの転写の状態で調整する。このＧＳを脱バ
イ、焼成することで、高密度な導体パターンを有するセ
ラミック回路基板が製造できる。たとえば、未燒結セラ
ミックＧＳとして日本電気硝子製のＭＬＳ−１０００を
用いた場合では、脱バイ温度は４００〜５００℃で、焼
成温度は約９００℃で、残留炭素が極力残らないような
条件で行う。
【００５７】（実施例２）本発明の図３を用いて実施例
２を説明する。（実施例１）において、厚膜凹版転写法
の再転写によって得られた２枚以上の未燒結セラミック
ＧＳを熱プレス工程で積層一体化する。この熱プレス工
程において、熱プレス温度は接着層の材料の軟化温度以
上でまた最高温度は未燒結セラミックＧＳが熱変形しな
い限界温度（目安は１００℃以下）にする必要がある。
またプレス圧は５０〜１００ｋｇ／ｃｍ2程度で、プレ
ス時間は３〜１０分程度の目安であるが、積層部の剥離
などが無いように積層状態で調整する。
【００５８】次に脱バイ、焼成することで、高密度な導
体パターンを有するセラミック多層回路基板が製造でき
る。
【００５９】（実施例３）本発明の図４を用いて実施例
３を説明する。（実施例１）において、厚膜凹版転写法
の再転写する前の未焼結セラミックＧＳにパンチャー装
置などを用いて、貫通孔を設ける。未焼結セラミックＧ
Ｓの貫通孔にメタル版などを用いてスクリーン印刷法に
より導体ペーストを充填し、未焼結セラミックＧＳの変
形のない温度（６０〜１００℃）で乾燥した。次に、実
施例１の様に導体ペーストを仮転写した耐熱性基板とビ
ア導体を形成した未焼結セラミックＧＳを熱プレス工程
で、ビア導体を形成した未焼結セラミックＧＳ側に導体
ペーストを再転写する。
【００６０】次に、耐熱性基板を剥がすと、凹版による
導体パターンとビア導体を有した未焼結セラミックＧＳ
が製造できる。この方法を用いることで、層間のビア接
続を有した高密度な導体パターンを有するセラミック回
路基板が製造できる。
【００６１】（実施例４）本発明の図５を用いて実施例
４を説明する。厚膜凹版転写法において、凹版に用いる
フィルムは、ポリイミドなどの耐熱性のあるものを用い
る。このフィルムを用いて、エキシマレーザなどによ
り、導体パターンとなる溝加工を行なう。凹版フィルム
は、凹版転写時に剥離しやすいように剥離処理を行な
う。
【００６２】この凹版に剛性のあるセラミックスキージ
を用いて、導体ペーストを導体パターン溝部へ充填す
る。この導体ペーストとして、８５０〜９００℃焼成が
可能な銀系ペーストを用いた。充填した凹版は、乾燥機
を用いて１００℃〜１５０℃程度で５〜１０分間乾燥さ
せる。凹版溝部に充填された導体ペーストは乾燥後ペー
スト中の溶剤が蒸発するために体積が減少する為に、導
体ペーストの充填〜乾燥を繰り返して、凹版溝部に充填
された導体ペーストの乾燥表面が凹版の溝加工されてい
ない面に対して、凹みが５μｍ以下になるまで、充填を
繰り返す。焼結セラミック基板の表面に熱可塑性樹脂を
主成分とする接着層をディッピング法、スクリーン印刷
法やスピンナー法などで厚み１〜１０μｍ以内にコート
する。
【００６３】またこの接着層の軟化温度は未焼結セラミ
ックグリーンシートの有機バインダーである樹脂材料の
軟化温度以下のものを使用する。接着層をコートした焼
結セラミック基板上に前記導体ペーストを充填した凹版
を用いて、熱プレス工程で、焼結セラミック基板に導体
膜を転写する。この熱プレス工程において、熱プレス温
度は接着層の材料の軟化温度以上にする必要がある。ま
たプレス圧は３０〜８０ｋｇ／ｃｍ2程度で、プレス時
間は３〜１０分程度の目安であるが、導体パターンの転
写の状態で調整する。
【００６４】また、焼結セラミック基板の接着層を両面
に形成した場合は、導体を充填した凹版を基板の両面よ
り挟み込むように転写することによって、焼結セラミッ
ク基板の両面に導体パターンが形成できる。次に導体パ
ターンを形成した焼結セラミック基板上に、未焼結セラ
ミックＧＳを熱プレス工程で積層一体化する。この熱プ
レス工程において、熱プレス温度は接着層の材料の軟化
温度以上でまた最高温度は未焼結セラミックＧＳが熱変
形しない限界温度（目安は１００℃以下）にする必要が
ある。またプレス圧は５０〜１５０ｋｇ／ｃｍ2程度
で、プレス時間は３〜１０分程度の目安であるが、導体
パターンの転写の状態で調整する。
【００６５】次に積層一体化した基板を脱バイ、焼成す
ることで、高密度な導体パターンを有するセラミック回
路基板が製造できる。たとえば、未焼結セラミックＧＳ
として日本電気硝子製のＭＬＳ−１０００を用いた場合
では、脱バイ温度は４００〜５００℃で、焼成温度は約
９００℃で、残留炭素が極力残らないような条件を用い
る。
【００６６】このように導体パターンを形成した焼結セ
ラミック基板をＧＳで積層し、熱プレスで一体化し、脱
バイ、焼成することで、高密度な導体パターンを有する
セラミック回路基板が製造できる。
【００６７】（実施例５）（実施例４）において、導体
パターンを形成した焼結セラミック基板を２枚にＧＳを
挟み込んだ状態で積層し、熱プレスで一体化し、脱バ
イ、焼成することで、高密度な導体パターンを有するセ
ラミック回路基板が製造できる。
【００６８】（実施例６）（実施例５）のＧＳとして、
未焼結ＧＳにパンチャー装置などを用いて、貫通孔を設
けてスクリーン印刷などによりビア導体を充填したＧＳ
を用いることで、層間導体接続部を有した高密度な導体
パターンを有するセラミック回路基板が製造できる。
【００６９】（実施例７）（実施例５）において、焼結
体セラミック基板として、予め貫通孔及びその部分にビ
ア導体を形成した基板を用いることで、焼結基板の両面
の接続を有した高密度な導体パターンを有するセラミッ
ク回路基板が製造できる。
【００７０】（実施例８）（実施例１）〜（実施例３）
の厚膜凹版印刷法の再転写法にて導体パターンを形成し
たＧＳを用いて（実施例４）〜（実施例７）に記載する
ＧＳの代わりとして少なくとも１シート以上用いた場合
に高密度な導体パターンを有するセラミック回路基板が
製造できる。
【００７１】
【発明の効果】以上のように本発明によれば、厚膜凹版
転写法による高密度な導体パターンを有するセラミック
多層回路基板を容易に製造することができるという有利
な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における概略工程断面図
【図２】本発明の実施の形態２における概略工程断面図
【図３】本発明の実施の形態３における概略工程断面図
【図４】本発明の実施の形態４における概略工程断面図
【図５】本発明の実施の形態５における概略工程断面図
【図６】本発明の実施の形態６における概略工程断面図
【図７】本発明の実施の形態７における概略工程断面図
【図８】本発明の実施の形態８における概略工程断面図
【図９】本発明の従来工程における概略工程断面図
【符号の説明】
１１ 凹版 １２ 導体ペースト １３ 耐熱性基板 １４ 接着層 １５ 未焼結セラミックグリーンシート １６ 導体焼成膜 １７ 焼結セラミック基板

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）凹版に導体ペーストを充填して、
    導体パターンを形成する工程と、（ｂ）耐熱性基板の表
    面に接着層を形成する工程と、（ｃ）前記凹版と前記耐
    熱性基板とを加熱圧縮する工程と、（ｄ）前記接着層の
    表面に前記導体パターンを仮転写し、前記凹版を剥離す
    る工程と、（ｅ）前記導体パターンを覆うように未焼結
    グリーンシートを積層して加熱圧縮する工程と、（ｆ）
    加熱圧縮後、耐熱性基板を剥離して成形体を得る工程
    と、（ｇ）剥離後、この成形体を脱バイ、焼成する工程
    とを有するセラミック基板の製造方法。
  2. 【請求項２】 請求項１に記載のセラミック基板の製造
    方法において、工程（ａ）〜（ｆ）で得られる成形体を
    多層に積層後、脱バイ、焼成するセラミック基板の製造
    方法。
  3. 【請求項３】 請求項１において、工程（ａ）〜（ｄ）
    で得られる導体パターンと未焼結グリーンシートに予め
    貫通孔を設けてビア導体を形成し、導体パターンを接続
    されるように前記未焼結グリーンシートとを積層して、
    加熱圧縮するセラミック基板の製造方法。
  4. 【請求項４】 （ａ）凹版に導体ペーストを充填して、
    導体パターンを形成する工程と、（ｂ）焼結セラミック
    基板の表面に接着層を形成する工程と、（ｃ）前記凹版
    と前記焼結セラミック基板とを加熱圧縮する工程と、
    （ｄ）前記接着層の表面に前記導体パターンを仮転写
    し、前記凹版を剥離する工程と、（ｅ）前記導体パター
    ンを覆うように未焼結グリーンシートを積層して加熱圧
    縮すると、（ｆ）加熱圧縮後、この成形体を脱バイ、焼
    成する工程とを有するセラミック基板の製造方法。
  5. 【請求項５】 請求項４に記載のセラミック基板の製造
    方法において、工程（ａ）〜（ｄ）で得られる成形体を
    未焼結セラミックグリーンシートを介して、多層に積層
    後、脱バイ、焼成するセラミック基板の製造方法。
  6. 【請求項６】 請求項４に記載のセラミック基板の製造
    方法において、工程（ａ）〜（ｄ）で得られる成形体と
    未焼結グリーンシートに予め貫通孔を設けてビア導体を
    形成し、導体パターンを接続されるように前記未焼結グ
    リーンシートとを積層して、加熱圧縮するセラミック基
    板の製造方法。
  7. 【請求項７】 請求項４に記載のセラミック基板の製造
    方法において、工程（ａで得られる導体パターンと焼結
    セラミック基板に予め貫通孔を設けて、ビア導体を形成
    し、導体パターンと接続されるように前記焼結セラミッ
    ク基板とを積層して加熱圧縮するセラミック基板の製造
    方法。
  8. 【請求項８】 請求項４に記載のセラミック基板の製造
    方法において、未焼結グリーンシートに替えて、請求項
    １に記載の工程（ａ）〜（ｆ）で得られる成形体を用い
    たセラミック基板の製造方法。
JP2000170117A 2000-06-07 2000-06-07 セラミック基板の製造方法 Expired - Fee Related JP4576670B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000170117A JP4576670B2 (ja) 2000-06-07 2000-06-07 セラミック基板の製造方法
US10/049,170 US6808578B2 (en) 2000-06-07 2001-06-07 Method for producing ceramic substrate
CNB018015700A CN1182764C (zh) 2000-06-07 2001-06-07 陶瓷基板的制造方法
EP01936898A EP1289355B1 (en) 2000-06-07 2001-06-07 Method for producing ceramic substrate
PCT/JP2001/004818 WO2001095681A1 (fr) 2000-06-07 2001-06-07 Procede de fabrication d'un substrat de ceramique

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000170117A JP4576670B2 (ja) 2000-06-07 2000-06-07 セラミック基板の製造方法

Publications (2)

Publication Number Publication Date
JP2001352152A true JP2001352152A (ja) 2001-12-21
JP4576670B2 JP4576670B2 (ja) 2010-11-10

Family

ID=18672881

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000170117A Expired - Fee Related JP4576670B2 (ja) 2000-06-07 2000-06-07 セラミック基板の製造方法

Country Status (5)

Country Link
US (1) US6808578B2 (ja)
EP (1) EP1289355B1 (ja)
JP (1) JP4576670B2 (ja)
CN (1) CN1182764C (ja)
WO (1) WO2001095681A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278845A (ja) * 2005-03-30 2006-10-12 Toppan Printing Co Ltd 導電性パターンの形成方法
JP2008016575A (ja) * 2006-07-05 2008-01-24 Hitachi Ltd 基板への導電パターン形成装置および導電パターン形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763837B1 (ko) * 2006-07-18 2007-10-05 삼성전기주식회사 인쇄회로기판 제조방법
KR100782412B1 (ko) * 2006-10-25 2007-12-05 삼성전기주식회사 전사회로 형성방법 및 회로기판 제조방법
KR100782407B1 (ko) * 2006-10-30 2007-12-05 삼성전기주식회사 회로기판 제조방법
CN102067726B (zh) * 2008-06-16 2014-06-04 东丽株式会社 图案形成方法及使用其的装置的制造方法以及装置
CN101990369B (zh) * 2010-08-03 2012-08-29 广东达进电子科技有限公司 一种陶瓷基挠性电路板的制造方法
WO2013157900A1 (ko) * 2012-04-20 2013-10-24 주식회사 엘지화학 도전성 패턴 형성용 기재 및 이를 이용하여 형성된 도전성 패턴
CN103077779A (zh) * 2013-01-11 2013-05-01 深圳顺络电子股份有限公司 一种厚电极器件的制作方法
WO2014126393A1 (ko) * 2013-02-15 2014-08-21 주식회사 아모텍 세라믹 소자 제조방법 및 세라믹 소자
CN104557100B (zh) * 2013-10-25 2017-06-23 深圳光启创新技术有限公司 用于将流延片贴压到陶瓷基板上的方法及制得组件
KR102142388B1 (ko) * 2014-02-06 2020-08-10 삼성디스플레이 주식회사 Led 광원 패키지
US11018028B2 (en) * 2018-11-07 2021-05-25 Epistar Corporation Method of applying conductive adhesive and manufacturing device using the same
WO2020141407A1 (en) * 2018-12-31 2020-07-09 3M Innovative Properties Company Flexible circuits on soft substrates
JP7202326B2 (ja) * 2020-03-11 2023-01-11 日本碍子株式会社 セラミックヒータ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62172796A (ja) * 1986-01-24 1987-07-29 松下電器産業株式会社 導電回路を有するグリ−ンシ−トの製造方法
JPH0653655A (ja) * 1992-07-28 1994-02-25 Sumitomo Kinzoku Ceramics:Kk バンプ付き回路基板の製造方法
JPH114074A (ja) * 1997-06-12 1999-01-06 Nec Corp 多層配線基板の製造方法
JPH11121645A (ja) * 1997-10-14 1999-04-30 Matsushita Electric Ind Co Ltd セラミック多層基板及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50127174A (ja) * 1974-03-28 1975-10-06
JPS60160691A (ja) * 1984-01-31 1985-08-22 富士通株式会社 厚膜パタ−ン形成方法
US4994302A (en) * 1989-06-27 1991-02-19 Digital Equipment Corporation Method of manufacturing thick-film devices
JP2502390B2 (ja) * 1989-11-08 1996-05-29 積水化学工業株式会社 異方導電性セラミックス複合体の製造方法
US5254191A (en) * 1990-10-04 1993-10-19 E. I. Du Pont De Nemours And Company Method for reducing shrinkage during firing of ceramic bodies
JPH04304697A (ja) * 1991-04-02 1992-10-28 Matsushita Electric Ind Co Ltd セラミック多層配線基板の製造方法
US5609704A (en) * 1993-09-21 1997-03-11 Matsushita Electric Industrial Co., Ltd. Method for fabricating an electronic part by intaglio printing
JP3239726B2 (ja) * 1995-12-04 2001-12-17 松下電器産業株式会社 積層セラミック電子部品の製造方法及びその製造装置
JP3642110B2 (ja) * 1996-06-11 2005-04-27 松下電器産業株式会社 電子部品の製造方法
JP3173410B2 (ja) * 1997-03-14 2001-06-04 松下電器産業株式会社 パッケージ基板およびその製造方法
WO2000035260A1 (fr) * 1998-12-07 2000-06-15 Matsushita Electric Industrial Co., Ltd. Procede de fabrication d'un substrat ceramique

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62172796A (ja) * 1986-01-24 1987-07-29 松下電器産業株式会社 導電回路を有するグリ−ンシ−トの製造方法
JPH0653655A (ja) * 1992-07-28 1994-02-25 Sumitomo Kinzoku Ceramics:Kk バンプ付き回路基板の製造方法
JPH114074A (ja) * 1997-06-12 1999-01-06 Nec Corp 多層配線基板の製造方法
JPH11121645A (ja) * 1997-10-14 1999-04-30 Matsushita Electric Ind Co Ltd セラミック多層基板及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278845A (ja) * 2005-03-30 2006-10-12 Toppan Printing Co Ltd 導電性パターンの形成方法
JP4622626B2 (ja) * 2005-03-30 2011-02-02 凸版印刷株式会社 導電性パターンの形成方法
JP2008016575A (ja) * 2006-07-05 2008-01-24 Hitachi Ltd 基板への導電パターン形成装置および導電パターン形成方法

Also Published As

Publication number Publication date
WO2001095681A1 (fr) 2001-12-13
EP1289355A1 (en) 2003-03-05
CN1182764C (zh) 2004-12-29
JP4576670B2 (ja) 2010-11-10
CN1381160A (zh) 2002-11-20
US20020170660A1 (en) 2002-11-21
EP1289355B1 (en) 2011-11-02
EP1289355A4 (en) 2006-11-29
US6808578B2 (en) 2004-10-26

Similar Documents

Publication Publication Date Title
JP3840921B2 (ja) プリント基板のおよびその製造方法
JP4576670B2 (ja) セラミック基板の製造方法
JP3646587B2 (ja) 多層セラミック基板およびその製造方法
JPH09237955A (ja) 積層部品の導体膜パターン形成方法
JP2003031948A (ja) セラミック多層基板の製造方法
JP3956667B2 (ja) 回路基板およびその製造方法
JP4370663B2 (ja) 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP4429130B2 (ja) セラミック電子部品の製造方法
JP2003077756A (ja) 積層型セラミック電子部品の製造方法
JPH0265194A (ja) 厚膜素子を有するプリント配線板の製造方法
JPS6145876B2 (ja)
JPH10112417A (ja) 積層セラミック電子部品及びその製造方法
JPH05267854A (ja) セラミック多層配線基板及びその製造方法
JP2001160681A (ja) 多層セラミック基板およびその製造方法
JPH05152133A (ja) インダクタンス部品用グリーンシートおよびそれを用いたインダクタンス部品
JPH0221157B2 (ja)
JPH03108396A (ja) 多層電子回路基板
JP2002026527A (ja) 積層配線基板及びその製造方法
JP2003347708A (ja) 電極パターンの転写方法および複合電子部品の製造方法
JPH0645758A (ja) 多層セラミック基板およびその製造方法
JP2001351822A (ja) 積層型電子部品の製造方法
JP2001267743A (ja) セラミック積層基板の製造方法
JPS63288094A (ja) セラミック多層基板及びその製造方法
JPH0389598A (ja) 多層電子回路基板
JP2004095676A (ja) 厚膜多層基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070307

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090901

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091030

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100727

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100809

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees