JP2001244799A - 電圧制御回路 - Google Patents
電圧制御回路Info
- Publication number
- JP2001244799A JP2001244799A JP2000384780A JP2000384780A JP2001244799A JP 2001244799 A JP2001244799 A JP 2001244799A JP 2000384780 A JP2000384780 A JP 2000384780A JP 2000384780 A JP2000384780 A JP 2000384780A JP 2001244799 A JP2001244799 A JP 2001244799A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- unit
- charge pump
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 4
- 238000005086 pumping Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 101000581803 Homo sapiens Lithostathine-1-beta Proteins 0.000 description 2
- 108010014691 Lithostathine Proteins 0.000 description 2
- 102100027338 Lithostathine-1-beta Human genes 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
せ、その制御信号によってチャージポンプの動作周期を
増やすことにより、電流の消耗を減少させることのでき
る電圧制御回路を提供すること。 【解決手段】 本発明に係る電圧制御回路は、フラッシ
ュEEPROMのプログラム電圧制御回路において、入
力されるクロック信号に基づいて電圧を発生させるチャ
ージポンプと、チャージポンプに入力されるクロック信
号の周期を決定するための発振部と、チャージポンプか
ら出力される電圧を感知して一定の電圧になった場合、
発振部が前記チャージポンプに入力されるクロック信号
の周期を可変させうるように調整信号を出力する調整部
とを含んで構成されることを特徴とする。
Description
り、より詳しくはフラッシュEERPOMのプログラム
時に用いられる高電圧を制御して消費電力を節減するこ
とのできる電圧制御回路に関する。
(或いはプログラムゲート)と基板との間に隔離された
フローティングゲートに電子を注入するか放出すること
により、プログラム或いは消去される。
て電子を注入することをプログラムというが、チャネル
ホットエレクトロン(Channel hot electron)方式が主に
用いられる。即ち、制御ゲートには約9Vの電圧を、ド
レーンには約5Vの電圧を印加し、ウェルとソースは接
地させる。この条件ではドレイン付近でホットキャリア
が発生し、ゲート電圧によって設けられた電場によりそ
の電子がフローティングゲートへ移動する。この際、プ
ログラム時間は約5μs〜10μs程度である。
V、3.3V、2Vなど)を使う場合には、プログラム
時に必要な高電圧を発生させるためにチャージポンピン
グ(Charge pumping)方法を利用し、電圧が高くなった後
は一定の電圧を維持することが必要である。次に、前述
したチャージポンピング方法について説明する。
のフラッシュEEPROMのプログラム電圧制御回路を
図1及び図2に基づいて説明する。
制御回路は、外部から入力されるプログラム信号PGM
と外部クロックHVOSCに基づいてポンピング動作を
行なうチャージポンプ20と、チャージポンプ20の出
力電圧を調節するための調整部30とから構成される。
そして、調整部30は、図2に示すように、チャージポ
ンプ20から出力される電圧を分配する電圧分配部31
と、基準電圧を発生させる基準電圧発生部32と、電圧
分配部で分配された分配電圧REGLEVELと基準電
圧発生部32から発生した基準電圧REGREFとを比
較し、その出力に基づいてリーク経路34を制御するた
めの比較器31とから構成される。
ンプ20及び調整部30がイネーブルされる。チャージ
ポンプ20は外部クロックHVOSCに基づいてポンピ
ング動作を開始してポンピング電圧VPPIを生産す
る。
ング電圧VPPIは調整部30に入力される。ポンピン
グ電圧VPPIは電圧分配部31で分配された後比較器
33に入力される。比較器33では電圧分配部31によ
って分配された電圧REGLEVELと基準電圧発生部
32から生成された基準電圧REGREFとを比較す
る。
基準電圧REGREF以上になると、ハイ信号を出力す
る。このハイ信号によってトランジスタがターンオンさ
れてリーク経路34を介して余分の電荷がディスチャー
ジされる。
耗を表わすシミュレーション結果であり、チャージポン
プ20の出力電圧が9Vの時を前後として電流消耗が似
ていることが分かる。
る時、チャージポンプは同一の周期で作動するために、
プログラムの開始から終了まで常時一定量の電流が引き
続き消耗されて消費電力が大きいという問題点がある。
問題点を解決するためのもので、その目的は所望の電圧
に達した時に制御信号を発生させ、その制御信号によっ
てチャージポンプの動作周期を増やすことにより、電流
の消耗を減少させることのできる電圧制御回路を提供す
ることにある。
の本発明に係る電圧制御回路は、フラッシュEEPRO
Mのプログラム電圧制御回路において、入力されるクロ
ック信号に基づいて電圧を発生させるチャージポンプ
と、チャージポンプに入力されるクロック信号の周期を
決定するための発振部と、チャージポンプから出力され
る電圧を感知して一定の電圧になった場合、発振部が前
記チャージポンプに入力されるクロック信号の周期を可
変させうるように調整信号を出力する調整部とを含んで
構成されることを特徴とする。
実施例を詳細に説明する。
Mのコントロール部分は、外部から入力されるプログラ
ム信号PGMに基づいてイネーブルされ、第1及び第2
チャージポンプ71及び72から構成されるチャージポ
ンプ部70と、チャージポンプ部70から発生した高電
圧と基準電圧とを比較して後術の発振部50から出力さ
れる信号の周期を制御する信号を発生させる調整部10
0と、外部から入力される信号と調整部100から出力
される信号HVPPに基づいてチャージポンプ部70を
駆動する信号を発生させる発振部50とから構成され
る。
ことができるが、まず図5aに示すように、調整部の第
1実施例は次の通りである。
けて基準電圧を発生させる基準電圧発生部120と、チ
ャージポンプ70から発生した高電圧を分配する電圧分
配部110と、基準電圧発生部120から発生した基準
電圧と電圧分配部110で分配された電圧とを比較して
発振部のクロックの周期を調整する調整信号を発生させ
る調整信号制御部140とから構成される。
VPPIを分配するために電圧分配部110の出力端子
とグラウンドとの間に直列接続された多数個のPMOS
トランジスタP1乃至P9とNMOSトランジスタN1
から構成される。ポートENを介して入力されるプログ
ラム信号PGMに基づいてNMOSトランジスタN1が
ターンオンされると、電圧VPPIは接続された素子数
によって分配され、その分配された電圧REGLEVE
Lはリーク経路制御部131と調整信号制御部140に
入力される。
GMと外部基準電圧VREFの入力を受けて基準電圧R
EG_REFを出力端へ出力し、基準電圧発生部120
の出力端はリーク経路制御部131に直接接続されると
同時に、基準電圧発生部120から出力される電圧RE
G_REFを分配するために抵抗R1及びR2を介して
グラウンドに接続される。そして、抵抗R1及びR2に
よって分配された電圧HVPP_REFは調整信号制御
部140に入力される。
41と、多数個のインバータ素子I1乃至I4を直列に
接続させた遅延部142とを備えるが、遅延部142の
最終インバータI4の出力端と調整信号発生部141の
出力端はNANDゲートA1の入力端に接続される。な
お、NANDゲートA1の出力端にはインバータI5が
接続され、インバータI5の出力端は図4の発振部50
に接続される。
31を備えるが、リーク経路制御部131のポートEN
にはプログラム信号PGMが入力され、ポートIP2に
は電圧分配部110によって分配された電圧REGLE
VELが入力され、ポートIP1は基準電圧発生部12
0の出力端が接続される。リーク経路制御部131の出
力端にはNMOSトランジスタN3と高電圧トランジス
タN4からなるリーク経路132が接続される。NMO
SトランジスタN3のドレインと端子HVINとの間に
は高電圧トランジスタN4が接続される。
変形された電圧分配部210を含む。第2実施例の電圧
分配部は多数個の抵抗R3乃至R5とNMOSトランジ
スタN5が直列に接続されており、第1分配電圧REG
LEVEL1と第2分配電圧REGLEVEL2を出力
する。そして、各分配電圧の出力端は調整信号発生部2
41とリーク経路制御部231にそれぞれ接続される。
部クロックと調整部の調整信号を入力としてチャージポ
ンプ部70の動作周期を決定するクロックOSCを出力
するが、調整信号制御部の出力信号HVPP(ハイ或い
はロー信号)に基づいて外部クロックHVOSC或いは
内部発生信号をクロックOSCとして出力する。そうす
るために、発振部50は外部クロックHVOSCを入力
としてその外部クロックHVOSCの周期を例えば2倍
に増やす周期変換部51を備え、調整信号HVPPに基
づいて外部クロックHVOSC或いは周期変換部51の
出力信号を選択的に出力するためのスイッチング部を含
むが、スイッチング部は伝送ゲートT1及びT2とイン
バータI11、I12を備える。
明する。
外部からプログラム信号PGMと外部クロックHVOS
Cが入力されるが、プログラム信号PGMが入力される
と、その信号はチャージポンプ部70と調整部100に
入力される。そして、発振部50には前記外部クロック
HVOSCと調整部100からの調整信号HVPPが入
力されるが、発振部50はその外部クロックと調整信号
に基づいてチャージポンプ部70の動作周期を決定する
クロックOSCを出力する。最初には調整部100から
出力される調整信号HVOSCはロー信号になるが、そ
のロー信号はトランジスタP1のゲートに印加されるだ
けでなく、インバータI11によってハイ信号に変換さ
れてトランジスタP10とトランジスタN10のゲート
に印加される。
ジスタP11がターンオンされ、外部クロックHVOS
CがインバータI12を介してクロックOSCとして出
力される。
はチャージポンプ部70に入力されるが、チャージポン
プ部70はプログラム信号PGMとクロックOSCによ
って動作が決定され、高電圧VPPIを調整部100の
ポートHVINへ出力する。
作動は次の通りである。電圧分配部110はポートHV
INに入力された電圧VPPIを、接続されたMOSダ
イオードチェーン(MOS Diode chain)P1乃至P9によ
って分配するが、電圧VPPIはダイオードの数Nに基
づいて電圧VPPI/ダイオードの数Nによって分配さ
れて分配電圧REGLEVELを生成する。
されたプログラム信号PGMは基準電圧発生部120の
ポートENに入力され、それにより基準電圧発生部12
0はイネーブル状態になる。
GREFを出力するが、この第1比較電圧REGREF
はリーク経路制御部131に入力され、抵抗R1と抵抗
R2によって第2比較電圧HVPPREFに分配されて
調整信号発生部141に入力される。この際、第2比較
電圧HVPPREFは第1基準電圧REGREFの約9
0〜95%に該当する電圧となるように抵抗R1と抵抗
R2の抵抗比を設定する。
120からの第1比較電圧REGREFを入力とし、電
圧分配部110からの分配電圧REGLEVELを入力
とするが、ポートENに入力されるプログラム信号PG
Mによってイネーブルされる。
ながら、第1比較電圧REGREFと分配電圧REGL
EVELとを比較して、分配電圧REGLEVELが第
1比較電圧以上になると、ハイ信号を出力し、第1比較
電圧以下であれば、ロー信号を出力する。
力されると、リーク経路(leak path)132が動作する
が、即ちトランジスタN3がターンオンされ、トランジ
スタN4がターンオンされて電流が流れるようになるの
で、電荷がディスチャージされる。電荷がディスチャー
ジされると、チャージポンプから発生した電圧は低くな
る。
の分配電圧REFLEVELが低くなってリーク経路制
御部131に入力される第1基準電圧REGREF以下
に落ちてしまう。そうなると、リーク経路制御部131
はロー信号を出力するが、それによりリーク経路132
のトランジスタN3とトランジスタN4はターンオフさ
れる。トランジスタN3及びN4がターンオフされる
と、電荷の流れるリーク経路132が遮断され、再び電
圧分配部110の分配電圧REGLEELは上昇するこ
とになる。
通りである。
PPREFと分配電圧REGREFを入力とし、プログ
ラムPGMを入力とするが、調整信号発生部141はプ
ログラム信号PGMによってイネーブル状態になる。調
整信号発生部141がイネーブル状態になると、分配電
圧REGREFと第2比較電圧HVPPREFとを比較
し、分配電圧が第2比較電圧に至ると、ハイ信号をNA
NDゲートA1の一側入力端子へ出力する。
として遅延部142にも入力されるが、遅延部142は
入力される信号を所定の時間、即ち素子が遅延する時間
分だけ遅延させた後、NANDゲートA1の他側入力端
へ出力する。
には全てハイ信号が入力されるが、それによりNAND
ゲートAlはロー信号を出力し、インバータI5はその
ロー信号をハイ信号に変換させて発振部50へ出力す
る。従って、調整信号HVPPがロー信号からハイ信号
へ変換される。
発振部50に入力されるにつれて、トランジスタP11
のゲートにハイ信号が印加され、トランジスタN10の
ゲートにはインバータI11を介してロー信号が印加さ
れるが、それによりトランジスタP1、N10はターン
オフされる。また、トランジスタN9のゲートにはハイ
信号が入力され、トランジスタP10のゲートにはイン
バータI11を介してロー信号が印加されるが、それに
よりトランジスタN10、P10がターンオンされて周
期変換部51のポートQaから出力される信号がインバ
ータI12を介してクロックOSCとして出力される。
この際、出力される信号の周期は外部クロックHVOS
Cが出力される時の信号の周期に比べて2倍となる。
ジポンプ70の動作周期が変わるが、クロックOSCの
周期が増えると、チャージポンプ部70の動作周期も増
えて、チャージポンプ部70の出力電圧が減少すること
になる。また、電流の消耗も減少する。
ると、電圧分配部110の分配電圧REGLEVELが
減少するが、それにより調整信号発生部141に入力さ
れる第2基準電圧HVPPREFより分配電圧REGL
EVELがさらに低くなる。それにより、最終的に、調
整信号HVPPはロー信号が出力される。
50に入力されると、トランジスタP11のゲートにロ
ー信号が印加され、トランジスタN10のゲートにはイ
ンバータI11を介してハイ信号が印加されるが、それ
によりトランジスタP11、N10はターンオンされ
る。また、トランジスタN9のゲートにはロー信号が入
力され、トランジスタP10のゲートにはインバータI
11を介してハイ信号が印加されるが、それによりトラ
ンジスタN10、P10がターンオフされて外部クロッ
クHVOSCがクロックOSCとして出力されて周期が
短くなる。クロックOSCの周期が短くなると、チャー
ジポンプ部70の動作周期も短くなってチャージポンプ
部70の出力電圧が上昇することになる。
と調整信号制御部140の動作に応じてチャージポンプ
部70の出力電圧は常時一定に維持されるだけでなく、
電流消耗を減らすことができる。リーク経路制御部13
1に入力される第1基準電圧REGREFより調整信号
発生部141に入力される第2基準電圧HVPPREF
がさらに低いため、チャージポンプ部70の出力電圧が
上昇すると、リーク経路制御部131が動作する前に調
整信号制御部から調整信号が出力されて電流の流れを防
止し、チャージポンプの出力電圧を一定に維持すること
ができる。この際、前述した遅延部142の遅延時間を
調整することにより、リーク経路制御部131と調整信
号制御部140の動作時間差を調整することができる。
明を説明する。
多数個の抵抗R3、R4、R5とトランジスタN5を用
いて構成したものである。電圧分配部210は抵抗R
3、R4、R5の抵抗比に基づいてリーク経路制御部2
31に印加される第1分配電圧REFLEVEL1と、
調整信号発生部241に印加される第2分配電圧REG
LEVEL2を出力するが、調整部の第1実施例と同様
の動作を行なわせるために、第2分配電圧が第1分配電
圧より約5〜10%大きくなるように抵抗R3、R4、
R5の抵抗比を設定する。また、基準電圧発生部220
から出力される基準電圧REGREFはリーク経路制御
部231と調整信号発生部241へ等しく入力される。
そして、残りの動作は前述した調整部の第1実施例と同
一である。
の出力電圧と調整部からの調整信号、そして電流消耗状
態を図7に基づいて考察する。
ンプ部70の出力電圧VPPIが9Vになる前までは、
調整信号HVPPはロー信号状態になり、クロックOS
Cとしては外部クロックHVOSCの信号が反転されて
出力され、出力電圧VPPIが9Vになると、調整信号
HVPPはハイ信号状態になって周期が増えた状態の信
号がクロックOSCとして出力される。
9Vになり、クロックOSCの周期が増えた時点、即ち
約1.8μs前後の電流消耗量が異なることが分かる。
すなわち、チャージポンプ部70の出力電圧VPPIが
9Vに達した後は電流消耗が減少することが分かる。
回路によれば、フラッシュEEPROMのプログラム時
に電圧を発生させるチャージポンプと;チャージポンプ
の動作信号の周期を可変させうるように外部クロックを
入力として周期を変換させる周期変換部と、調整信号に
よって外部クロックと周期変換部の出力信号が選択的に
出力されるようにするスイッチング部とを含む発振部
と;チャージポンプから出力される電圧を分配する電圧
分配部と、電圧分配部の出力電圧を比較するための基準
電圧を発生させる基準電圧発生部と、電圧分配部で分配
された電圧と第1基準電圧とを比較して、その結果に基
づいてリーク経路の動作を制御するリーク経路制御部
と、第1基準電圧よりは低く設定された第2基準電圧を
比較して、その結果に基づいて調整信号を出力する調整
信号制御部とを含む調整部と;を備え、フラッシュEE
PROMのプログラム時にチャージポンプの出力電圧が
一定電圧になると、チャージポンプの動作周期を決定す
る信号の周期を増やすことにより、消費電力を節減する
ことができる。
圧制御回路図である。
OMプログラム電圧制御回路の出力波形図である。
ラム電圧制御回路図である。
図4の調整部の第2実施例である。
ム電圧制御回路の発振部の回路図である。
ッシュEEPROMプログラム電圧制御回路の出力波形
図である。
Claims (3)
- 【請求項1】 入力されるクロック信号に基づいて電圧
を発生させるチャージポンプと、 前記チャージポンプに入力されるクロック信号の周期を
決定するための発振部と、 前記チャージポンプから出力される電圧を感知して一定
の電圧になった場合、前記発振部が前記チャージポンプ
に入力されるクロック信号の周期を可変させうるように
調整信号を出力する調整部とを含んでなることを特徴と
する電圧制御回路。 - 【請求項2】 前記調整部は、前記チャージポンプから
出力される電圧を分配する電圧分配部と、前記電圧分配
部の出力電圧を比較するための基準電圧を発生させる基
準電圧発生部と、前記電圧分配部で分配された電圧と前
記基準電圧発生部から発生した第1基準電圧とを比較
し、その結果に基づいてリーク経路の動作を制御するリ
ーク経路制御部と、前記分配された電圧と前記第1基準
電圧よりは低く設定された第2基準電圧とを比較し、そ
の結果に基づいて前記調整信号を出力する調整信号制御
部とを備えることを特徴とする請求項1記載の電圧制御
回路。 - 【請求項3】 前記発振部は、外部クロックを入力とし
て、前記外部クロックの周期を変換させる周期変換部
と、前記調整信号によって前記外部クロックと前記周期
変換部の出力信号が選択的に出力されるようにするスイ
ッチング部とを備えることを特徴とする請求項1記載の
フラッシュEEPROMのプログラム電圧制御回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR99-63952 | 1999-12-28 | ||
KR10-1999-0063952A KR100387266B1 (ko) | 1999-12-28 | 1999-12-28 | 전압제어회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001244799A true JP2001244799A (ja) | 2001-09-07 |
JP4062395B2 JP4062395B2 (ja) | 2008-03-19 |
Family
ID=19631271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000384780A Expired - Fee Related JP4062395B2 (ja) | 1999-12-28 | 2000-12-19 | 電圧制御回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6282108B1 (ja) |
JP (1) | JP4062395B2 (ja) |
KR (1) | KR100387266B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012042908A (ja) * | 2010-08-18 | 2012-03-01 | Silicon Works Co Ltd | 液晶表示装置の電源供給回路 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7546172B1 (en) * | 2000-06-14 | 2009-06-09 | Marvell International Ltd. | Apparatus, method, and computer program product for recording and reproducing digital data |
JP2002238243A (ja) * | 2001-02-07 | 2002-08-23 | Seiko Epson Corp | Dc/dcコンバータおよび液晶用電源装置 |
KR100471181B1 (ko) | 2002-08-20 | 2005-03-10 | 삼성전자주식회사 | 소모 전력에 따라 동작 성능을 최적화할 수 있는 집적회로 장치 |
JP4274786B2 (ja) * | 2002-12-12 | 2009-06-10 | パナソニック株式会社 | 電圧発生回路 |
KR100542708B1 (ko) * | 2003-05-28 | 2006-01-11 | 주식회사 하이닉스반도체 | 고전압 발생기 |
JP4749076B2 (ja) * | 2005-07-27 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US20080147357A1 (en) * | 2006-12-15 | 2008-06-19 | Iintrinisyc Software International | System and method of assessing performance of a processor |
KR101435164B1 (ko) * | 2008-05-14 | 2014-09-02 | 삼성전자주식회사 | 고전압 발생회로 및 이를 포함하는 플래시 메모리 장치 |
CN102097131B (zh) * | 2009-12-15 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 电压生成电路 |
US8872552B2 (en) | 2012-09-29 | 2014-10-28 | Infineon Technologies Austria Ag | High-side semiconductor-switch low-power driving circuit and method |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5582319A (en) * | 1978-12-15 | 1980-06-21 | Citizen Watch Co Ltd | Voltage control circuit |
JPS55140185A (en) * | 1979-04-20 | 1980-11-01 | Citizen Watch Co Ltd | Voltage controlling circuit of electronic clock |
JPH0817033B2 (ja) * | 1988-12-08 | 1996-02-21 | 三菱電機株式会社 | 基板バイアス電位発生回路 |
GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
US5164889A (en) * | 1991-10-10 | 1992-11-17 | Samsung Semiconductor, Inc. | Gate multiplexed low noise charge pump |
JP3420606B2 (ja) * | 1993-03-15 | 2003-06-30 | 株式会社東芝 | 高電圧発生装置 |
JP3884810B2 (ja) * | 1997-01-21 | 2007-02-21 | 株式会社ルネサステクノロジ | 高電圧発生装置 |
EP0856935B1 (en) * | 1997-02-03 | 2003-11-05 | Denso Corporation | Charge pump circuit |
TW423162B (en) * | 1997-02-27 | 2001-02-21 | Toshiba Corp | Power voltage supplying circuit and semiconductor memory including the same |
KR100264959B1 (ko) * | 1997-04-30 | 2000-10-02 | 윤종용 | 반도체 장치의 고전압발생회로 |
-
1999
- 1999-12-28 KR KR10-1999-0063952A patent/KR100387266B1/ko not_active IP Right Cessation
-
2000
- 2000-11-28 US US09/722,491 patent/US6282108B1/en not_active Expired - Lifetime
- 2000-12-19 JP JP2000384780A patent/JP4062395B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012042908A (ja) * | 2010-08-18 | 2012-03-01 | Silicon Works Co Ltd | 液晶表示装置の電源供給回路 |
US8854354B2 (en) | 2010-08-18 | 2014-10-07 | Silicon Works Co., Ltd. | Power supply circuit for liquid crystal display device that changes durations of control signals |
Also Published As
Publication number | Publication date |
---|---|
JP4062395B2 (ja) | 2008-03-19 |
US6282108B1 (en) | 2001-08-28 |
KR20010061456A (ko) | 2001-07-07 |
KR100387266B1 (ko) | 2003-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7724072B2 (en) | Voltage generator of semiconductor integrated circuit | |
US10879797B2 (en) | Voltage booster circuit with ripple control and method controlling same | |
US8912778B1 (en) | Switching voltage regulator employing current pre-adjust based on power mode | |
US7002381B1 (en) | Switched-capacitor controller to control the rise times of on-chip generated high voltages | |
US7227780B2 (en) | Semiconductor device and control method thereof | |
US8471537B2 (en) | Low power high voltage regulator for non-volatile memory device | |
KR20080061477A (ko) | 출력전압의 오버슈트를 감소시키기 위한 고전압 발생회로와그 방법 | |
JP4062395B2 (ja) | 電圧制御回路 | |
US6373311B1 (en) | Oscillator and switch-over control circuit for a high-voltage generator | |
US6028780A (en) | Two-phase clock charge pump with power regulation | |
US20120139508A1 (en) | Semiconductor apparatus | |
US7053689B2 (en) | High voltage switch circuit | |
KR101024137B1 (ko) | 반도체 장치의 고전압 발생장치 및 고전압 발생 방법 | |
JPH09294367A (ja) | 電圧供給回路 | |
KR100650805B1 (ko) | 펌핑 회로 및 펌핑 전압 생성 방법 | |
JP2003077286A (ja) | 高電圧ジェネレータ用のレギュレーティング回路 | |
KR101005129B1 (ko) | 레귤레이터 회로 | |
KR100480555B1 (ko) | 반도체메모리장치의승압전압클램프회로및승압전압클램프방법 | |
KR100908536B1 (ko) | 고전압 발생기의 전류 소모 방지 장치 | |
US7554386B2 (en) | High voltage generation circuit and method for reducing peak current and power noise for a semiconductor memory device | |
JPH1118419A (ja) | Dc/dcコンバータ | |
KR19990030152U (ko) | 반도체 메모리 장치의 펌프 레귤레이션 회로 | |
KR20060062812A (ko) | 불휘발성 메모리 장치의 스텝-업 전압 발생 회로 | |
KR20080060389A (ko) | 반도체 소자의 내부전압 발생기 | |
KR19990002891A (ko) | 플래쉬 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070517 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070905 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071218 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |