KR20080060389A - 반도체 소자의 내부전압 발생기 - Google Patents

반도체 소자의 내부전압 발생기 Download PDF

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Abstract

본 발명은 반도체 소자의 내부전압 발생기에 관한 것이다. 피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출하기 위한 전압 검출수단과, 테스트 모드 신호에 응답하여 그 레벨이 다중화되는 발진 소오스 전압을 생성하기 위한 발진 소오스 전압 생성수단과, 상기 발진 소오스 전압을 소오스 전압으로 사용하며, 상기 전압 검출수단의 출력신호에 응답하여 상기 발진 소오스 전압의 레벨에 대응하는 주파수로 발진하는 발진신호를 출력하기 위한 발진수단과, 상기 발진신호에 응답하여 펌핑 제어신호를 출력하기 위한 펌핑 제어수단, 및 상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하기 위한 전하펌핑수단을 구비하는 반도체 소자의 내부전압 발생기를 제공한다.
펌핑주기, 승압전압, 백 바이어스 전압

Description

반도체 소자의 내부전압 발생기 및 발생방법{INTERNAL VOLTAGE GENERATOR AND GENERATION METHOD IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 승압전압 발생기를 도시한 블럭 다이어그램.
도 2a는 종래의 기술에 따른 승압전압 발생기의 구성요소 중 전하펌핑부의 일예를 상세히 도시한 회로도.
도 2b는 도 2a에서 도시된 전하펌핑부의 동작에 따른 출력파형을 도시한 타이밍 다이어그램.
도 3a은 종래의 기술에 따른 승압전압 발생기의 구성요소 중 발진부를 상세히 도시한 회로도.
도 3b는 도 3a에서 도시된 발진부의 구성요소 중 제1지연부 및 제2지연부에 속한 인버터를 상세히 도시한 회로도.
도 3c는 도 3b에서 도시된 인버터의 회로구성을 변경하여 상세히 도시한 회로도.
도 4는 본 발명의 실시예에 따른 승압전압 발생기를 도시한 블록다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 승압전압 발생기의 구성요소 중 발진 소오스 전압 생성부를 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 승압전압 발생기의 구성요소 중 발진부를 상세히 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명.
10, 40 : 승압전압 발생기 11, 41 : VPP 검출부
42 : 발진 소오스 전압 생성부 12, 43 : 발진부
13, 44 : 펌핑 제어부 14, 45 : 전하 펌핑부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 내부전압 발생기에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전위의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.
반도체 소자의 고속동작화와 더불어 저전력화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다. 이 러한 저전압 환경하에서 대부분의 반도체 소자는 전원전압(VDD)을 이용하여 동작하는 경우에 발생하는 전압 손실을 보상하고, 정상적인 데이터를 유지할 수 있도록 전원전압(VDD)보다 높은 전압레벨을 갖는 승압전압(VPP)을 필요로 한다.
특히, DRAM에서는 워드라인 구동회로, 비트라인 분리회로, 데이터 출력 버퍼회로 등에서 MOS 트랜지스터의 문턱전압(threshold voltage)에 의한 손실을 보상하기 위한 목적으로 승압전압(VPP)이 널리 사용되고 있다.
한편, DRAM의 경우, 셀 트랜지스터로 사용되는 NMOS 트랜지스터의 벌크(bulk)에 접지전압(VSS)보다 낮은 전압레벨을 갖는 백바이어스 전압(VBB)을 인가하고 있다.
이러한 승압전압(VPP), 백바이어스 전압(VBB) 등은 차지 펌핑 방식을 이용하여 생성하며, 전압 생성 메커니즘은 동일하기 때문에 그 구성 또한 유사하다.
도 1은 종래 기술에 따른 승압전압 발생기를 도시한 블럭 다이어그램이다.
도 1을 참조하면, 종래 기술에 따른 승압전압 발생기(10)에서 승압전압(VPP)이 발생하는 과정을 알 수 있다.
전압 검출부(11)는, 전하펌핑부(14)에서 피드백되는 승압전압(VPP)을 기준전압(VREFP)과 비교하여 발진부(12)의 구동을 제어하는 발진 활성화 신호(PPE_ACT)를 출력한다.
즉, 승압전압(VPP)의 레벨이 기준전압(VREFP)의 레벨보다 낮아지면 발진 활성화 신호(PPE_ACT)를 활성화하여 발진부(12)를 구동시킨다.
발진부(12)는, 발진 활성화 신호(PPE_ACT)에 응답하여 토글링(toggling)하는 발진신호(OSC)를 출력한다.
펌핑 제어부(13)는, 발진신호(OSC)의 토글링(toggling)에 따라 출력되는 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)의 논리레벨을 결정한다.
전하펌핑부(14)는, 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)의 논리레벨에 따라 전하펌핑 동작을 수행하여 승압전압(VPP)을 출력한다.
도 2a는 종래의 기술에 따른 승압전압 발생기의 구성요소 중 전하펌핑부의 일예를 상세히 도시한 회로도이다.
도 2a를 참조하여 종래의 기술에 따른 승압전압 발생기(10)의 구성요소 중 전하펌핑부(14)의 구성에 따른 동작을 설명하면 다음과 같다.
펌핑 제어부(13)에서 출력되는 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2) 중 먼저 pcap0가 활성화되면, transfer0를 게이트로 하는 제1NMOS 트랜지스터(N1)를 통해 외부전압(VDD)이 boot1으로 전달된다.
다음으로 pcap1와 연결된 NMOS Capacitor을 사용한 펌핑(pumping)에 의하여 boot1으로 전달된 VDD를 2*VDD로 올린다.
그 후 oscb_t1이 활성화되면, transfer1를 게이트로 하는 제2NMOS 트랜지스터(N2)를 통해 2*VDD로 올라간 boot1의 전위를 boot2로 전달한다.
다음으로 pcap2와 연결된 NMOS Capacitor을 사용한 펌핑(pumping)에 의하여 boot2으로 전달된 2*VDD를 3*VDD로 올린다.
그 후 osc_t2가 활성화되면, transfer2를 게이트로 하는 제3NMOS 트랜지스터(N3)를 통해 3*VDD로 올라간 boot2의 전위를 승압전압(VPP)으로서 출력한다.
즉, 외부전압(VDD)의 레벨을 3배 펌핑하여서 승압전압(VPP)을 생성한다.
도 2b는 도 2a에서 도시된 전하펌핑부의 동작에 따른 출력파형을 도시한 타이밍 다이어그램이다.
도 2b를 참조하면, 발진부(12)에서 출력되는 발진신호(OSC)의 토글링 주기에 응답하여 전하펌핑부(14)가 외부전압(VDD)를 펌핑하여 승압전압(VPP)이 생성되는 것을 알 수 있다.
따라서, 전하펌핑부(14)가 얼마나 높은 레벨을 갖는 승압전압(VPP)을 생성할 수 있는지는 발진신호(OSC)의 토글링 주기에 따라 달라진다.
즉, 발진신호(OSC)의 주기가 짧을 수 록 동일한 시간 동안 전하펌핑부(14)의 펌핑 횟수가 많아지면서 더 높은 레벨을 갖는 승압전압(VPP)를 생성할 수 있다.
하지만, 발진신호(OSC)의 주기가 너무 짧아지면 전하펌핑부(14) 내부의 boot2에서 펌핑된 전위가 승압전압(VPP)으로 충분히 전달될 시간을 갖지 못하여 승압전압(VPP)이 더 높은 레벨을 가질 수 없게 된다.
따라서, 발진신호(OSC)의 적절한 주기를 찾는 것이 승압전압 발생기(10)의 설계에 있어 매우 중요하다.
먼저, 발진신호(OSC)의 토글링 주기를 결정하는 발진부(12)의 상세한 회로도를 알아보면 다음과 같다.
도 3a은 종래의 기술에 따른 승압전압 발생기의 구성요소 중 발진부를 상세히 도시한 회로도이다.
도 3a을 참조하면, 종래의 기술에 따른 승압전압 발생기(10)의 구성요소 중 발진부(12)는 다음과 같은 구성을 갖는다.
전압 검출부(11)에서 출력되는 발진 활성화 신호(PPE_ACT)를 제1입력으로 입력받고, 반환신호(ret)를 제2입력으로 입력받아 출력하는 낸드게이트(NAND)와, 낸드게이트(NAND)의 출력신호를 일정시간 지연시켜 발진신호(OSC)로서 출력하는 복수의 제1지연부(121)와, 발진신호(OSC)를 일정시간 지연시켜 반환신호(ret)로서 출력하는 복수의 제2지연부(122)를 포함한다.
여기서, 제1지연부(121)와 제2지연부(122)는, 입력되는 신호의 위상과 출력되는 신호의 위상이 같도록 한다. 즉, 낸드게이트(NAND)의 출력신호와 발진신호(OSC) 및 반환신호(ret)는 같은 위상을 갖는다.
그리고, 제1지연부(121)와 제2지연부(122)는, 복수의 인버터 및 저항소자를 포함하는데, 복수의 인버터는 코어전압(vcore)을 소오스 전압으로 사용한다.
그런데, 전술한 바와 같은 발진부(12)에서는 발진신호(OSC)의 토글링 주기를 조절하기 위해서 제1지연부(121)와 제2지연부(122)의 지연시간을 조절하는 방법을 사용해야 한다.
여기서, 제1지연부(121)와 제2지연부(122)의 지연시간을 조절하기 위해서는 내부에 속한 각각의 인버터 또는 저항소자에 걸리는 지연시간을 조절함으로써 가능하다.
그런데, 제1지연부(121)와 제2지연부(122)에 속한 저항소자는 고정된 저항값을 가지므로 지연시간을 조절하기 위해서 저항소자를 교체하여야 한다.
마찬가지로, 제1지연부(121)와 제2지연부(122)에 속한 인버터도 인버터를 통 과하는데 걸리는 지연시간이 결정되어 있는 소자이지만, 내부 회로구성을 살펴보면 NMOS트랜지스터와 PMOS 트랜지스터의 조합으로 이루어져 있으므로 다음과 같이 회로구성을 변경한다면 지연시간을 조절하는 것이 가능하다.
도 3b는 도 3a에서 도시된 발진부의 구성요소 중 제1지연부 및 제2지연부에 속한 인버터를 상세히 도시한 회로도이다.
도 3b를 참조하면, 제1지연부(121) 또는 제2지연부(122)에 속한 인버터 및 저항소자 중 인버터는, 입력되는 신호(in)에 응답하여 인버팅 동작을 수행하는 PMOS 트랜지스터(P1) 와 NMOS 트랜지스터(N1)를 구비하는 것을 알 수 있다.
도 3c는 도 3b에서 도시된 인버터의 회로구성을 변경하여 상세히 도시한 회로도이다.
도 3c에 도시된 인버터는, 입력되는 신호(in)에 응답하여 인버팅 동작을 수행하는 PMOS 트랜지스터(P1) 와 NMOS 트랜지스터(N1)를 구비한다는 점에서 도 3b에서 도시된 인버터와 유사한 구성을 갖는다.
하지만, PMOS 트랜지스터(P1) 와 NMOS 트랜지스터(N1) 사이에 테스트 모드 신호(tm0, tm1, tm2)에 따라서 저항으로 사용될 수 있는 PMOS capacitor(P2, P3)와 NMOS capacitor(N2)를 더 구비한다는 점이 도 3b에서 도시된 인버터와 다른 점이다.
즉, 인버팅 동작을 수행하는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1) 이외에 테스트 모드 신호(tm0, tm1, tm2)에 따라서 온/오프되는 저항을 추가한 구조이다.
여기서, PMOS capacitor(P2, P3)와 NMOS capacitor(N2)의 역활은 테스트 모드 신호(tm0, tm1, tm2)의 논리레벨에 따라서 인버터에 걸리는 지연시간을 조절하는데 사용된다.
예를 들어, 일반적으로 테스트를 수행하기 전의 테스트 모드 신호(tm0, tm1, tm2)가 로직'로우'(Low)라고 하면, PMOS capacitor(P1, P2)는 전류가 흘러 저항값이 작고, NMOS capacitor(N1)는 전류가 흐르지 않아 저항값이 크다.
그 후, 테스트를 수행하면서 테스트 모드 신호(tm0, tm1, tm2)를 로직'하이'(High)로 변경하면, PMOS capacitor(P1, P2)는 전류가 흐르지 않아 저항값이 커지고, NMOS capacitor(N1)는 전류가 흘러 저항값이 작아지게 되어 인버터에 걸리는 지연시간이 길어지게 된다.
즉, 발진부(12)에서 출력되는 발진신호(OSC)의 토글링 주기가 길어진다.
하지만, 전술한 바와 같은 방법으로 발진신호(OSC)의 토글링 주기를 조절할 경우 저항으로 사용되는 PMOS capacitor(P1, P2) 및 NMOS capacitor(N1)는 소오스(source)와 드레인(drain)이 연결되어 있는 구조이기 때문에 테스트 모드 신호(tm0, tm1, tm2)의 논리레벨에 따라 변경되는 저항값이 매우 작다는 문제점이 있다.
즉, 발진신호(OSC)의 토글링 주기의 변동 값이 매우 작아서 실제 그 효과를 보기 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 차지 펌핑 주기를 충분한 변화량으로 조절하면서 테스트할 수 있는 반도체 소자의 내부전압 발생기 및 발생방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 전술한 차지 펌핑 주기 조절 테스트 결과를 노멀 모드에 용이하게 반영할 수 있는 반도체 소자의 내부전압 발생기 및 발생방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출하기 위한 전압 검출수단; 테스트 모드 신호에 응답하여 그 레벨이 다중화되는 발진 소오스 전압을 생성하기 위한 발진 소오스 전압 생성수단; 상기 발진 소오스 전압을 소오스 전압으로 사용하며, 상기 전압 검출수단의 출력신호에 응답하여 상기 발진 소오스 전압의 레벨에 대응하는 주파수로 발진하는 발진신호를 출력하기 위한 발진수단; 상기 발진신호에 응답하여 펌핑 제어신호를 출력하기 위한 펌핑 제어수단; 및 상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하기 위한 전하펌핑수단을 구비하는 반도체 소자의 내부전압 발생기를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출하는 단계; 테스트 모드 신호에 응답하여 그 레벨이 다중화되는 발진 소오스 전압을 생성하는 단 계; 상기 발진 소오스 전압을 소오스 전압으로 사용하며, 상기 레벨 검출 단계의 비교 결과에 응답하여 상기 발진 소오스 전압의 레벨에 대응하는 주파수로 발진하는 발진신호를 출력하는 단계; 상기 발진신호에 응답하여 펌핑 제어신호를 출력하는 단계; 및 상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하는 단계를 포함하는 반도체 소자의 내부전압 발생방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(또는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸다.
도 4는 본 발명의 실시예에 따른 승압전압 발생기를 도시한 블록다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 승압전압 발생기(40)에서 승압전압이 발생하는 과정을 알 수 있다.
전압 검출부(41)는, 전하펌핑부(44)에서 피드백되는 승압전압(VPP)을 기준전압(VREFP)과 비교하여 발진 활성화 신호(PPE_ACT)를 출력한다.
즉, 승압전압(VPP)의 레벨이 기준전압(VREFP)의 레벨보다 낮아지면 발진 활성화 신호(PPE_ACT)를 활성화하여 출력하고, 승압전압(VPP)의 레벨이 기준전압(VREFP)의 레벨보다 높아지면 발진 활성화 신호(PPE_ACT)를 비활성화하여 출력한다.
발진 소오스 전압 생성부(42)는, 테스트 모드 신호(TM Signal)에 응답하여 그 레벨이 다중화되는 발진 소오스 전압(VOSC)을 생성한다.
즉, 테스트 모드 신호(TM Signal)의 논리레벨에 응답하여 발진 소오스 전압(VOSC)의 레벨이 변동하여 결정된다.
발진부(43)는, 발진 소오스 전압(VOSC)을 소오스 전압으로 사용하며, 전압 검출부(41)에서 출력되는 발진 활성화 신호(PPE_ACT)에 응답하여 발진 소오스 전압(VOSC)의 레벨에 대응하는 주파수로 발진하는 발진신호(OSC)를 출력한다.
즉, 발진신호(OSC)는, 발진 소오스 전압(VOSC)의 레벨에 대응하여 주파수가 변동하고, 발진 활성화 신호(PPE_ACT)에 응답하여 출력된다.
펌핑 제어부(44)는, 발진신호(OSC)에 응답하여 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)를 출력한다.
전하펌핑부(45)는, 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)에 따른 전하펌핑 동작을 수행하여 승압전압(VPP)을 출력한다.
전술한 본 발명의 실시예에 따른 승압전압 발생기(40)가 도 1에서 도시된 종래의 기술에 따른 승압전압 발생기(10)와 비교하여 달라진 점은, 발진 소오스 전압 생성부(42)가 추가되었고, 그에 따라 발진부(43)의 소오스 전압이 코어전압(VCORE)에서 발진 소오스 전압(VOSC)로 변경되었다.
따라서, 발진 소오스 전압 생성부(42)의 구성을 알아보면 다음과 같다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 승압전압 발생기의 구성요소 중 발진 소오스 전압 생성부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 승압전압 발생기(40)의 구성요소 중 발진 소오스 전압 생성부(42)는 다음과 같은 구성을 갖는다.
입력전압(VCORE)과 피드백전압(Vfeed)의 레벨을 비교하고, 비교결과에 따라 출력되는 드라이빙 전압(drvb)의 레벨을 변동하는 비교부(421)과, 드라이빙 전압(drvb)의 레벨에 응답하여 피드백 전압(Vfeed)을 드라이빙하는 드라이빙부(422), 피드백 전압(Vfeed)의 레벨을 예정된 분배율로 분배하여 발진 소오스 전압(VOSC)을 생성하고, 테스트 모드 신호(TM_Signal : tm0. tm1, tm2, tm3)에 응답하여 예정된 분배율을 결정하는 전압 분배부를 포함한다.
여기서, 비교부(421)의 입력전압은 도면에서와 같이 코어전압(VCORE)을 사용하는 대신 외부전압(VDD) 또는 사용자에 의해 정의된 전압을 사용할 수도 있다.
또한, 드라이빙부(422)는, 게이트로 입력받은 드라이빙 전압(drvb)의 레벨에 응답하여 소오스로 입력받은 외부전압(vdd)을 드레인으로 드라이빙 함으로써 피드백 전압(vfeed)을 생성하는 PMOS 트랜지스터(P1)를 구비한다.
그리고, 전압 분배부(423)는,피드백 전압(vfeed)과 접지전압(VSS) 사이에 직렬접속되고, 예정된 저항값을 갖는 복수의 저항 소자(424 : Ra, Rb, Rc, Rd, Re), 및 테스트 모드 신호(TM_Signal : tm0. tm1, tm2, tm3)에 응답하여 복수의 저항 소자(424 : Ra, Rb, Rc, Rd, Re)에서 각각의 저항소자가 연결되는 복수의 노드(node a, node b, node c, node d) 중 적어도 어느 하나의 노드를 선택함으로써 선택한 노드에서 생성되는 상기 발진 소오스 전압의 레벨이 테스트 모드 신호(TM_Signal : tm0. tm1, tm2, tm3)에 따라 변동되도록 하는 노드 선택부(425)를 포함한다.
전술한 전압 분배부(423)의 동작을 예를 들어 설명하면 다음과 같다.
먼저, 일반적으로 테스트를 수행하기 전의 테스트 모드 신호(TM_Signal : tm0. tm1, tm2, tm3) 중 tm1가 로직'하이'(High)이고, tm0, tm2, tm3이 로직'로우'(Low)라고 하면, 발진 소오스 전압(VOSC) 레벨은 수학식 1과 같이 정의할 수 있다.
Figure 112006096661569-PAT00001
그 후, 테스트를 수행하여 테스트 모드 신호(TM_Signal : tm0. tm1, tm2, tm3) 중 tm0를 로직'하이'(High)로 하고, tm1, tm2, tm3를 로직'로우'(Low)로 하면, 발진 소오스 전압(VOSC) 레벨이 수학식 2와 같이 변한다.
즉, 발진 소오스 전압(VOSC)의 레벨이 증가한다.
Figure 112006096661569-PAT00002
그 후, 다시 테스트 모드 신호(TM_Signal : tm0. tm1, tm2, tm3) 중 tm2를 로직'하이'(High)로 하고, tm0, tm1, tm3를 로직'로우'(Low)로 하면, 발진 소오스 전압(VOSC) 레벨이 수학식 3와 같이 변한다.
즉, 발진 소오스 전압(VOSC)의 레벨이 감소한다.
Figure 112006096661569-PAT00003
따라서, 전술한 전압 분배부(423)는 테스트 모드 신호(TM_Signal : tm0. tm1, tm2, tm3)의 논리레벨에 따라 발진 소오스 전압(VOSC)의 레벨을 조절할 수 있다.
그리고, 전술한 전압 분배부(423)는, 다수의 퓨즈 옵션(fuse option)을 구비함으로써 테스트 모드에서 선택된 발진 소오스 전압(VOSC)의 레벨에 대응하는 테스트 모드 신호(TM_Signal)의 조합에 해당하는 코드값을 노멀 모드에 적용하는 것이 가능하다.
즉, 테스트 모드에서 결정된 발진 소오스 전압(VOSC)의 레벨을 노멀모드에서도 그대로 유지할 수 있다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 승압전압 발생기의 구성요소 중 발진부를 상세히 도시한 회로도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 승압전압 발생기(40)의 구성요소 중 발진부(43)는 다음과 같은 구성을 갖는다.
전압 검출부(41)에서 출력되는 발진 활성화 신호(PPE_ACT)를 제1입력으로 입력받고, 반환신호(ret)를 제2입력으로 입력받아 출력하는 낸드게이트(NAND)와, 낸드게이트(NAND)의 출력신호를 일정시간 지연시켜 발진신호(OSC)로서 출력하는 복수의 제1지연부(431)와, 발진신호(OSC)를 일정시간 지연시켜 반환신호(ret)로서 출력 하는 복수의 제2지연부(432)를 포함한다.
여기서, 제1지연부(431)와 제2지연부(432)는, 입력되는 신호의 위상과 출력되는 신호의 위상이 같도록 한다. 즉, 낸드게이트(NAND)의 출력신호와 발진신호(OSC) 및 반환신호(ret)는 같은 위상을 갖는다.
그리고, 제1지연부(431)와 제2지연부(432)는, 복수의 인버터 및 저항소자를 포함하는데, 복수의 인버터는 발진 소오스 전압 생성부(42)에서 출력되는 발진 소오스 전압(VOSC)을 소오스 전압으로 사용한다.
전술한 본 발명의 실시예에 따른 발진부(43)의 구성을 보면, 도 3a에 도시된 종래기술에 따른 승압전압 발생기(10)의 구성요소 중 발진부(12)와 거의 같은 구성을 같는다.
하지만, 발진신호(OSC)의 주기에 영향을 미치는 인버터의 소오스 전압으로 코어전압(VCORE) 대신 발진 소오스 전압(VOSC)을 사용한다.
여기서, 발진 소오스 전압(VOSC)은, 도 5에서 설명한 봐와 같이 테스트 모드 신호(TM_Signal)의 논리레벨에 따라 레벨을 조정할 수 있는 전압이고, 레벨 조정 범위 또한 사용자에 의해 조절 가능하다.
그런데, 인버터는, 소오스 전압의 레벨에 따라 지연시간이 달라지는 소자이다.
즉, 소오스 전압의 레벨이 높아지면 인버터에 걸리는 지연시간이 줄어들고, 소오스 전압의 레벨이 낮아지면 인버터에 걸리는 지연시간이 늘어난다.
때문에, 발진 소오스 전압(VOSC)을 소오스 전압으로 사용하는 인버터는, 테 스트 모드 신호(TM_Signal)의 논리레벨에 따라 지연시간이 달라진다.
즉, 테스트 모드 신호(TM_Signal)의 논리레벨에 따라 발진 소오스 전압(VOSC)의 레벨을 증가하면 인버터에 걸리는 지연시간이 줄어들고, 발진 소오스 전압(VOSC)의 레벨을 감소하면 인버터에 걸리는 지연시간이 증가한다.
따라서, 전술한 발진부(43)는, 테스트 모드 신호(TM_Signal)의 논리레벨에 따라 발진신호(OSC)의 주기가 조절된다.
예를 들면, 테스트 모드 신호(TM_Signal)의 논리레벨에 따라 인버터에 걸리는 지연시간이 줄어들면, 발진신호(OSC)의 주기가 짧아진다.
마찬가지로, 테스트 모드 신호(TM_Signal)의 논리레벨에 따라 인버터에 걸리는 지연시간이 증가하면, 발진신호(OSC)의 주기가 길어진다.
또한, 테스트 모드 신호(TM_Signal)의 논리레벨에 따라 인버터에 걸리는 지연시간의 변동범위는, 도 3b에서 설명한 종래기술의 따른 발진부(12)에 속하는 인버터의 지연시간에 비해 매우 큰 편이다.
즉, 종래기술에서 문제가 되었던 발진신호(OSC)의 주기의 변동범위도 충분히 크게 할 수 있다.
그리고, 전술한 본 발명의 실시예는 승압전압(VPP)와 같이 펌핑 동작을 통해 생성되는 반도체 소자의 내부전압에도 적용할 수 있다.
예컨대, 백 바이어스 전압(VBB)에도 적용가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 승압전압(VPP), 백 바이어스 전압(VBB) 등과 같이 차지 펌핑 동작을 통해 발생하는 반도체 소자의 내부전압을 생성하는 장치에서 테스트 모드 신호에 따라 레벨을 변경할 수 있는 발진 소오스 전압을 발진부의 소오스 전압으로 사용함으로써 발진부에서 발생하는 발진신호의 펌핑 주기를 조절할 때 충분한 변동범위를 가질 수 있다.
또한, 테스트 모드 신호 대신 퓨즈 옵션을 사용하여 테스트 모드에서 결정된 발진신호의 펌핑 주기를 노멀 모드에 용이하게 반영할 수 있다.

Claims (14)

  1. 피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출하기 위한 전압 검출수단;
    테스트 모드 신호에 응답하여 그 레벨이 다중화되는 발진 소오스 전압을 생성하기 위한 발진 소오스 전압 생성수단;
    상기 발진 소오스 전압을 소오스 전압으로 사용하며, 상기 전압 검출수단의 출력신호에 응답하여 상기 발진 소오스 전압의 레벨에 대응하는 주파수로 발진하는 발진신호를 출력하기 위한 발진수단;
    상기 발진신호에 응답하여 펌핑 제어신호를 출력하기 위한 펌핑 제어수단; 및
    상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하기 위한 전하펌핑수단을 구비하는 반도체 소자의 내부전압 발생기.
  2. 제1항에 있어서,
    상기 발진 소오스 전압 생성수단은,
    테스트 모드에서 선택된 발진 소오스 전압의 레벨에 대응하는 상기 테스트 모드 신호의 조합에 해당하는 코드값을 노멀 모드에 적용하기 위한 다수의 퓨즈 옵션을 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  3. 제1항에 있어서,
    상기 발진 소오스 전압 생성수단은,
    입력전압과 피드백전압의 레벨을 비교하고, 비교결과에 따라 출력되는 드라이빙 전압의 레벨을 변동하는 비교부;
    상기 드라이빙 전압의 레벨에 응답하여 상기 피드백 전압을 드라이빙하는 드라이빙부; 및
    상기 피드백 전압의 레벨을 예정된 분배율로 분배하여 상기 발진 소오스 전압을 생성하고, 상기 테스트 모드 신호에 응답하여 상기 예정된 분배율을 결정하는 전압 분배부를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  4. 제3항에 있어서,
    상기 전압 분배부는,
    상기 피드백 전압과 접지전압 사이에 직렬접속되고, 예정된 저항값을 갖는 복수의 저항 소자; 및
    상기 테스트 모드 신호에 응답하여 상기 복수의 저항 소자에서 각각의 저항소자가 연결되는 복수의 노드 중 적어도 어느 하나의 노드를 선택함으로써 선택한 노드에서 생성되는 상기 발진 소오스 전압의 레벨이 상기 테스트 모드 신호에 따라 변동되도록 하는 노드 선택부를 포함하는 것을 특징으로 하는 반도체 소자의 내부 전압 발생기.
  5. 제3항에 있어서,
    상기 드라이빙부는,
    게이트로 입력받은 상기 드라이빙 전압의 레벨에 응답하여 소오스로 입력받은 외부전압을 드레인으로 드라이빙 함으로써 상기 피드백 전압을 생성하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  6. 제1항에 있어서,
    상기 발진수단은,
    상기 전압 검출수단의 출력신호를 제1입력으로 입력받고, 반환신호를 제2입력으로 입력받아 출력하는 낸드게이트;
    상기 낸드게이트의 출력신호를 일정시간 지연시켜 상기 발진신호로서 출력하는 제1지연부; 및
    상기 발진신호를 일정시간 지연시켜 상기 반환신호로서 출력하는 제2지연부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  7. 제6항에 있어서,
    상기 제1지연부 및 상기 제2지연부는,
    상기 발진 소오스 전압을 소오스 전압으로 사용하는 복수의 인버터와 상기 복수의 인버터 사이에 예정된 저항값을 갖는 저항소자를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  8. 제6항에 있어서,
    상기 낸드게이트의 출력신호와 상기 발진신호 및 상기 반환신호는 같은 위상을 갖는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  9. 피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출하는 단계;
    테스트 모드 신호에 응답하여 그 레벨이 다중화되는 발진 소오스 전압을 생성하는 단계;
    상기 발진 소오스 전압을 소오스 전압으로 사용하며, 상기 레벨 검출 단계의 비교 결과에 응답하여 상기 발진 소오스 전압의 레벨에 대응하는 주파수로 발진하는 발진신호를 출력하는 단계;
    상기 발진신호에 응답하여 펌핑 제어신호를 출력하는 단계; 및
    상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하는 단계를 포함하는 반도체 소자의 내부전압 발생방법.
  10. 제9항에 있어서,
    상기 발진 소오스 전압을 생성하는 단계는,
    테스트 모드에서 선택된 발진 소오스 전압의 레벨에 대응하는 상기 테스트 모드 신호의 조합에 해당하는 코드값을 노멀 모드에 적용하기 위한 다수의 퓨즈 옵션을 프로그램하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 발생방법.
  11. 입력전압과 피드백전압의 레벨을 비교하고, 비교결과에 따라 출력되는 드라이빙 전압의 레벨을 변동하는 비교부;
    상기 드라이빙 전압의 레벨에 응답하여 상기 피드백 전압을 드라이빙하는 드라이빙부;
    상기 피드백 전압의 레벨을 예정된 분배율로 분배하여 상기 발진 소오스 전압을 생성하고, 테스트 모드 신호에 응답하여 상기 예정된 분배율을 결정하는 전압 분배부; 및
    상기 발진 소오스 전압을 소오스 전압으로 사용하여 상기 발진 소오스 전압 의 레벨에 대응하는 주파수로 발진하는 발진신호를 출력하기 위한 발진부
    를 포함하는 것을 특징으로 하는 발진신호 발생장치.
  12. 제11항에 있어서,
    테스트 모드에서 상기 발진 소오스 전압의 레벨에 대응하는 상기 테스트 모드 신호의 조합에 해당하는 코드값을 노멀 모드에 적용하기 위한 다수의 퓨즈 옵션을 구비한 옵션부를 더 포함하는 것을 특징으로 하는 발진신호 발생장치.
  13. 제11항에 있어서,
    상기 전압 분배부는,
    상기 피드백 전압과 접지전압 사이에 직렬접속되고, 예정된 저항값을 갖는 복수의 저항 소자; 및
    상기 테스트 모드 신호에 응답하여 상기 복수의 저항 소자에서 각각의 저항소자가 연결되는 복수의 노드 중 적어도 어느 하나의 노드를 선택함으로써 선택한 노드에서 생성되는 상기 발진 소오스 전압의 레벨이 상기 테스트 모드 신호에 따라 변동되도록 하는 노드 선택부를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  14. 제11항에 있어서,
    상기 드라이빙부는,
    게이트로 입력받은 상기 드라이빙 전압의 레벨에 응답하여 소오스로 입력받은 외부전압을 드레인으로 드라이빙 함으로써 상기 피드백 전압을 생성하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
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