JP2001118854A

JP2001118854A - 半導体装置の製造方法

Info

Publication number: JP2001118854A
Application number: JP29462099A
Authority: JP
Inventors: Orie Tsuzuki; 織衞都筑
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-10-15
Filing date: 1999-10-15
Publication date: 2001-04-27

Abstract

(57)【要約】【課題】バイポーラトランジスタにおいて、ベースと
コレクタとの間の寄生容量を容易に低減できると共に高
速動作が可能である半導体装置の製造方法を提供する。【解決手段】コレクタであるＮ型エピタキシャル層３
上にベースであるＰ型エピタキシャル層９を成長させる
と同時に、その上部のベース引き出し電極であるＰ型多
結晶シリコン膜６ａの露出した表面にＰ型多結晶シリコ
ン膜６ｂを形成する。その後、Ｐ型エピタキシャル層９
とＰ型多結晶シリコン膜６ｂとの間の間隙にＰ型多結晶
シリコン膜６ｃを形成することにより、ベースとベース
引き出し電極とを接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ等の半導体装置の製造方法に関し、特にベース層
となる半導体層を選択成長法により形成する半導体装置
の製造方法に関する。

【０００２】

【従来の技術】一般に、バイポーラトランジスタはエミ
ッタ端子から流入された電子流がベースを横切り、コレ
クタから流出するまでに遅延時間τ_dを必要とし、この
遅延時間τ_dは、遮断周波数ｆ_Tとｆ_T＝１／２πτ_dの関
係があり、遮断周波数ｆ_Tの高さは高速動作の目安とさ
れている。この遮断周波数ｆ_Tは、ベース層を薄膜化し
てベース領域を横切るために電子流が要する時間を減少
させると遅延時間が減少するため、増加させることがで
きる。

【０００３】従来、遮断周波数ｆ_Tを向上するため、薄
いベース層を形成する技術として、低温エピタキシャル
成長法がある。図４（ａ）乃至（ｄ）は従来のバイポー
ラトランジスタの製造方法をその工程順に示す断面図で
ある。なお、図４（ｂ）乃至（ｄ）は、従来のバイポー
ラトランジスタの活性領域に該当する部分のみを示して
いる。

【０００４】図４（ａ）に示すように、先ず、Ｐ型シリ
コン基板１０１の表面にコレクタ電極となるＮ型埋め込
み層１０２を選択的に形成し、このＮ型埋め込み層１０
２上にコレクタとなるＮ型エピタキシャル層１０３を膜
厚が１．０μｍになるように成長して形成する。そし
て、Ｎ型エピタキシャル層１０３の一部にＮ型埋め込み
層１０２に達するようにリンを拡散し、コレクタ引き出
し領域１０４を形成する。次に、Ｎ型エピタキシャル層
１０３上に、コレクタ・ベース分離絶縁層として、シリ
コン酸化膜１０５ａを膜厚が５０ｎｍになるように成長
する。その後、シリコン酸化膜１０５ａ上にベース引き
出し電極として、Ｂを含有したＰ型多結晶シリコン膜１
０６ａを膜厚が２００ｎｍになるように成長する。そし
て、このＰ型多結晶シリコン膜１０６ａをベース引き出
し用電極の形状にパターニングする。そして、Ｐ型多結
晶シリコン膜１０６ａ上に第１のエミッタ・ベース分離
絶縁層としてシリコン窒化膜１０７ａを膜厚が１００ｎ
ｍとなるように成長する。

【０００５】次に、図４（ｂ）に示すように、シリコン
窒化膜１０７ａ及びＰ型多結晶シリコン膜１０６ａを選
択的に異方性エッチングすることにより、シリコン酸化
膜１０５ａを露出させ、第１の開口部１１５を形成す
る。次に、等方性エッチングにより開口部１１５に露出
したシリコン酸化膜１０５ａをエッチングし、Ｎ型エピ
タキシャル層１０３を露出させ、更にエッチングするこ
とにより、第１の開口部１１５よりその周囲が大きい第
２の開口部１１６を形成し、第２の開口部１１６上でＰ
型多結晶シリコン膜１０６ａ及びシリコン窒化膜１０７
ａが内側に幅が７０ｎｍ程度突き出した庇部１０８を形
成する。

【０００６】そして、図４（ｃ）に示すように、Ｎ型エ
ピタキシャル層１０３上にベース層を形成するため、ボ
ロンを含むＰ型エピタキシャル層１０９を膜厚が６０ｎ
ｍとなるように選択成長する。これと同時に、庇部１０
８にて露出しているＰ型多結晶シリコン膜１０６ａの表
面にも、Ｐ型多結晶シリコン膜１０６ｂが２０ｎｍ程度
成長して、Ｐ型エピタキシャル層１０９とＰ型多結晶シ
リコン膜１０６ｂが接続される。このとき、Ｐ型エピタ
キシャル層１０９の膜厚は少なくともＰ型多結晶シリコ
ン膜６ｂと自己整合的に接続されるように設定する。

【０００７】次に、図４（ｄ）に示すように、膜厚が５
０ｎｍのシリコン酸化膜を成長し、異方性エッチングに
よりエッチングバックしてベース層であるＰ型エピタキ
シャル層１０９を露出させ、第２のエミッタ・ベース絶
縁膜１０５ｂを形成する。次に、リンを含むＮ型多結晶
シリコン膜を膜厚が２００ｎｍになるように成長し、こ
れを熱処理することにより、ベース層であるＰ型エピタ
キシャル層１０９の表面にＮ型多結晶シリコン膜に含ま
れるリンを拡散し、エミッタ領域１１１を形成する。次
に、Ｎ型多結晶シリコン膜をエミッタ引き出し電極１１
０としてパターニングする。これにより、バイポーラト
ランジスタが完成する。

【０００８】一方、特開平１１−２０４５３９号公報に
は、単結晶シリコン・ゲルマニウム層を真性ベース層と
して使用したバイポーラトランジスタが開示されている
（従来例２）。この技術によると、Ｎ型の単結晶シリコ
ン・ゲルマニウムからなるコレクタ層上にＰ型の単結晶
シリコン・ゲルマニウムからなる真性ベース層を形成す
る際、同時に、その上部にせり出した多結晶シリコンか
らなるベース引き出し電極下面に形成されるＰ型多結晶
シリコン・ゲルマニウムからなる外部ベースにより、ベ
ースとベース引き出し電極とを接続している。

【０００９】更に、特許第２５５１３５３号公報には、
ベース領域とコレクタ領域との間の寄生容量の低減を図
ったバイポーラトランジスタの製造方法が開示されてい
る（従来例３）。図５（ａ）乃至（ｄ）は従来例３のバ
イポーラトランジスタの製造方法をその工程順に示す断
面図である。

【００１０】図５（ａ）に示すように、Ｐ^-型半導体基
板２０１の表面に、コレクタ電極となるＮ⁺型埋め込み
層２０２が選択的に形成され、その上面にコレクタ領域
となるＮ^-型エピタキシャル層２０３とＮ⁺型コレクタ引
き出し領域２０５及び両者を分離するフィールド酸化膜
２０４ａ並びに素子分離層であるフィールド酸化膜２０
４が形成されている。この上面にはコレクタ・ベース分
離絶縁層のシリコン酸化膜２０７が形成されており、こ
のシリコン酸化膜２０７は、コレクタ取り出し領域２０
５上のＮ⁺多結晶シリコン膜が埋め込まれて電極２１２
が形成された開口部２１４ａと、Ｎ^-エピタキシャル層
２０３上のベースを形成する開口部２１４ｂとを有して
いる。そして、開口部２１４ｂ上にはベース引き出し電
極であるＰ⁺多結晶シリコン膜２１１が開口部２１４ｂ
より狭い開口を有して形成され、これらの上部全面にシ
リコン窒化膜２１３が形成され、更に、開口部２１４ｂ
上にて内側にせり出したＰ⁺多結晶シリコン膜２１１上
のシリコン窒化膜２１３及びＰ⁺多結晶シリコン膜２１
１の側面の第１の絶縁膜スペーサ２１５が形成されてい
る。そして、この開口部２１４ｂにベースを形成する。

【００１１】先ず、図５（ｂ）に示すように、開口部２
１４ｂのＮ^-エピタキシャル層２０３上にＰ^-型エピタキ
シャル層２２１を成長する。このとき同時に、Ｐ⁺多結
晶シリコン膜２１１のせり出し部の下面にもＰ^-型多結
晶シリコン膜が形成され、これを熱処理することにより
Ｐ⁺型多結晶シリコン膜２１１の不純物を拡散させてＰ⁺
型多結晶シリコン膜２２２を形成する。

【００１２】次いで、図５（ｃ）に示すように、Ｐ^-単
結晶シリコン膜２２１上に真性ベース層として、Ｐ⁺型
単結晶シリコン膜２２３を成長すると、同時にＰ⁺型多
結晶シリコン膜２２２の表面にＰ⁺型多結晶シリコン膜
２２４が成長し、このＰ⁺型多結晶シリコン膜２２４と
Ｐ⁺型単結晶シリコン膜２２３とが接続される。これら
のＰ^-型単結晶シリコン膜２２１、Ｐ⁺型多結晶シリコン
膜２２２、２２４はベース領域の一部を構成している。

【００１３】その後、図５（ｄ）に示すように、第１の
絶縁スペーサ２１５をマスクにＮ型不純物を複数回注入
し、熱処理することにより、Ｐ^-型単結晶シリコン膜２
２１及びＮ^-型エピタキシャル層２０３の一部をＮ型単
結晶シリコン膜２２５に変換する。この後、絶縁スペー
サ２１５の表面を覆う第２の絶縁スペーサ、ベース層上
のエミッタ領域及びこのエミッタに接続する電極を形成
する。

【００１４】

【発明が解決しようとする課題】しかしながら、従来例
１及び従来例２の技術においては、図４（ｃ）に示すよ
うに、選択成長により形成したベース層であるボロンを
含むＰ型エピタキシャル層１０９がＰ型多結晶シリコン
膜１０６ｂと自己整合的に接続される必要がある。この
ため、シリコン酸化膜１０５ａの厚さはＰ型エピタキシ
ャル層１０９の厚さとほぼ等しくする必要がある。従っ
て、バイポーラトランジスタの遮断周波数ｆ_Tを向上さ
せるためにベース層を薄膜化するとシリコン酸化膜１０
５ａも薄くする必要があり、ベース引き出し電極である
Ｐ型多結晶シリコン膜１０６ａとコレクタ領域であるエ
ピタキシャル層１０３との距離が近づき、ベースとコレ
クタとの間の寄生容量が増大するという問題点がある。

【００１５】また、従来例３の技術においては、ベース
層であるＰ⁺単結晶シリコン膜２２３とコレクタである
Ｎ^-エピタキシャル層２０３との間に、Ｐ^-単結晶シリコ
ン膜２２１を形成することにより、シリコン酸化膜２０
７の膜厚を厚くして、ベースとコレクタとの間の寄生容
量の低減化を図っているが、コレクタ抵抗を低減するた
めにはＮ型単結晶シリコン膜２２５を形成する必要があ
り、これに伴い製造工程が増加するという問題点があ
る。

【００１６】本発明はかかる問題点に鑑みてなされたも
のであって、バイポーラトランジスタにおいてベースと
コレクタとの間の寄生容量を容易に低減できると共に高
速動作が可能である半導体装置の製造方法を提供するこ
とを目的とする。

【００１７】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、表面に第２導電型エピタキシャル層が形
成された第１導電型の半導体基板上に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に第１導電型の第１
の多結晶半導体膜を形成する工程と、前記第１の多結晶
半導体膜上に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜及び前記第１の多結晶半導体膜に前記第１の絶
縁膜に達する第１の開口部を選択的に形成する工程と、
前記第２の絶縁膜及び前記第１の多結晶半導体膜をマス
クとして前記第１の絶縁膜を選択的に除去し、前記第１
の開口部よりその周囲が大きい第２の開口部を形成して
前記半導体基板を露出させる工程と、前記第２の開口部
内の前記半導体基板上に第１導電型の単結晶半導体膜を
成長すると共に前記第１の開口部及び第２の開口部にお
いて露出している前記第１の多結晶半導体膜表面から第
１導電型の第２の多結晶半導体膜を成長する工程と、前
記単結晶半導体膜と前記第２の多結晶半導体膜との間の
間隙に第１導電型の第３の多結晶半導体膜を形成する工
程と、前記第１及び第２の開口部側面に第３の絶縁膜を
形成する工程と、前記単結晶半導体膜上に第２導電型の
第４の多結晶半導体膜を形成する工程と、熱処理により
前記単結晶半導体膜表面に前記第４の多結晶半導体膜に
含まれる第２導電型の不純物を拡散する工程と、を有す
ることを特徴とする。

【００１８】本発明においては、第２の開口部におい
て、表面にコレクタである第２導電型エピタキシャル層
が形成された半導体基板上にベース層として単結晶半導
体膜を形成すると同時に、前記第２の開口部上にベース
引き出し電極として形成された第１の多結晶半導体膜上
にも第２の多結晶半導体膜を形成するが、このとき単結
晶半導体膜と第２の多結晶半導体膜とを接続させず、ベ
ース層を形成する工程とは別に、この間の間隙に第３の
多結晶半導体膜を形成して単結晶半導体膜と第２の多結
晶半導体膜との接続をする工程を有している。従って、
コレクタ・ベース間の寄生容量を低減するためベース層
を形成するコレクタからベース引き出し電極までの間を
規定する第１の絶縁膜の膜厚を厚くしても、ベース層と
ベース引き出し電極との間に設けた間隙のため、ベース
層を薄くして高速動作を可能とすることができる。この
ように、半導体基板表面のコレクタ上にベース層を形成
してベース引き出し電極と接続する工程を２度の成膜工
程に分けるだけで、第１の絶縁膜の膜厚を厚くすること
ができ、コレクタ・ベース間の寄生容量を容易に低減す
ることができる。

【００１９】また、前記単結晶半導体膜と前記第２の多
結晶半導体膜との間の間隙に第３の多結晶半導体膜を形
成する工程は、前記第１、第２の開口部内及び前記第２
の多結晶半導体膜との間の間隙にノンドープ多結晶半導
体膜を形成する工程と、熱処理により前記第２の多結晶
半導体膜に含まれる第１導電型の不純物を拡散して前記
単結晶半導体膜と前記第２の多結晶半導体膜との間の間
隙に第１導電型の第３の多結晶半導体膜を形成する工程
と、少なくとも前記ノンドープ多結晶半導体膜を除去す
る工程と、を有するものとすることができる。

【００２０】更に、前記単結晶半導体膜と前記第２の多
結晶半導体膜との間の間隙に第１導電型の第３の多結晶
半導体膜を形成する工程及び前記第１及び第２の開口部
に前記第３の絶縁膜を形成する工程は、前記第１、第２
の開口部内及び前記単結晶半導体膜と前記第２の多結晶
半導体膜との間の間隙に第１導電型の第３の多結晶半導
体膜を形成する工程と、熱処理をして前記単結晶半導体
膜と前記第２の多結晶半導体膜との間の間隙以外の前記
第３の多結晶半導体膜を酸化して第３の絶縁膜を形成す
る工程と、前記第３の絶縁膜を異方性エッチングして前
記単結晶半導体膜表面を露出させる工程と、を有するも
のとすることができる。

【００２１】更にまた、前記単結晶半導体膜並びに第１
及び第２の多結晶半導体膜はシリコン膜とすることがで
きる。

【００２２】また、前記単結晶半導体膜及び第２の多結
晶半導体膜はシリコンとゲルマニウムとの混晶層とする
ことができる。

【００２３】更に、前記シリコンとゲルマニウムとの混
晶層は、前記半導体基板表面の前記エピタキシャル層側
から前記第３の多結晶半導体膜方向に向かって、ゲルマ
ニウム濃度が減少していてもよい。これにより、ベース
層であるシリコンとゲルマニウムとの混晶層内に内蔵電
界が発生するため、更に高速動作が可能となる。

【００２４】

【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１（ａ）及
び（ｂ）並びに図２（ａ）乃至（ｃ）は、本実施例の半
導体装置の製造方法をその工程順に示す断面図である。
なお、図１（ｂ）及び図２（ａ）乃至（ｃ）は、本実施
例の半導体装置の特徴を示す活性領域に該当する部分の
みを示している。

【００２５】図１（ａ）に示すように、先ず、第１導電
型半導体基板であるＰ型シリコン基板１の表面にコレク
タ電極となる第２導電のＮ型の埋め込み層２を選択的に
形成し、このＮ型埋め込み層２の上にコレクタとなる第
２導電型のＮ型のエピタキシャル層３を膜厚が例えば
１．０μｍになるように成長する。そして、Ｎ型エピタ
キシャル層３の一部にＮ型埋め込み層２に達するよう
に、例えばリンを拡散し、コレクタ引き出し領域４を形
成する。次に、Ｎ型エピタキシャル層３上に、コレクタ
・ベース分離絶縁層として第１の絶縁膜であるシリコン
酸化膜５ａを膜厚が例えば５０ｎｍになるように成長す
る。その後、シリコン酸化膜５ａ上にベース引き出し電
極として、例えばＢを含有したＰ型多結晶シリコン膜６
ａを膜厚が例えば２００ｎｍになるように成長する。そ
して、このＰ型多結晶シリコン膜６ａをベース引き出し
用電極の形状にパターニングする。その後、Ｐ型多結晶
シリコン膜６ａ上に第１のエミッタ・ベース分離絶縁層
としてシリコン窒化膜７ａを膜厚が例えば１００ｎｍと
なるように成長する。

【００２６】次に、図１（ｂ）に示すように、シリコン
窒化膜７ａ及びＰ型多結晶シリコン膜６ａを選択的に異
方性エッチングして、シリコン酸化膜５ａを露出した第
１の開口部１５を形成する。次に、シリコン酸化膜５ａ
を等方性エッチングしてＮ型エピタキシャル層３を露出
させ、更にエッチングすることにより、ベース形成領域
として第１の開口部１５よりその周囲が大きい第２の開
口部１６を形成する。これにより、シリコン酸化膜５ａ
の第２の開口部１６上にシリコン窒化膜７ａ及びＰ型多
結晶シリコン膜６ａが、長さが例えば７０ｎｍ程度、内
側に突き出した庇部８が形成される。

【００２７】その後、図２（ａ）に示すように、Ｎ型エ
ピタキシャル層３上にベース層としてＰ型の単結晶シリ
コン膜を選択的エピタキシャル成長して、例えばボロン
を５×１０¹⁸ａｔｏｍ／ｃｍ³程度含むＰ型エピタキシ
ャル層９を膜厚が例えば６０ｎｍになるように形成す
る。このとき同時に庇部８のＰ型多結晶シリコン膜６ａ
の下面及び側面上にもボロンを含むＰ型多結晶シリコン
膜６ｂが２０ｎｍ程度成長する。

【００２８】この選択的エピタキシャル成長には超高真
空ＣＶＤ（ultra high vacuum（ＵＨＶ）−chemical va
por deposition（ＣＶＤ））技術を使用することができ
る。成長条件としては、例えば基板温度を６２０℃、Ｓ
ｉ₂Ｈ₆の流量を１５ｓｃｃｍとし、ボロンドーピングガ
スとしてＢ₂Ｈ₆を使用することができる。このときのＢ
₂Ｈ₆流量はＰ型エピタキシャル層９が所望のボロン濃度
となるように決める。そして、エピタキシャル成長時の
圧力は例えば６．６７×１０^-2Ｐａとし、成長速度が例
えば１２ｎｍ／ｍｉｎで選択的にエピタキシャル成長す
る。なお、他の選択的エピタキシャル成長法として、例
えば分子線エピタキシャル法（molecular beam epitaxy
（ＭＢＥ））又は数百Ｐａの圧力下で成長するＬＰＣＶ
Ｄ（low pressure ＣＶＤ）法等を使用することも可能
である。

【００２９】次に、ＣＶＤ法によりノンドープ多結晶シ
リコン膜１２を膜厚が例えば２０ｎｍになるように全面
に形成し、庇部８におけるＰ型エピタキシャル層９とＰ
型多結晶シリコン膜６ｂとの間の間隙を埋め込む。

【００３０】そして、図２（ｂ）に示すように、窒素雰
囲気中にて、例えば９００℃の温度で２０分の熱処理を
して、少なくとも庇部８に埋め込まれたノンドープ多結
晶シリコン膜１２へ、Ｐ型多結晶シリコン膜６ｂに含ま
れるＰ型不純物であるボロンを拡散し、Ｐ型多結晶シリ
コン膜６ｃを形成する。この熱処理により、ベース層で
あるＰ型エピタキシャル層９とベース引き出し電極であ
るＰ型多結晶シリコン膜６ａとがＰ型多結晶シリコン膜
６ｃにより電気的に接続される。その後、例えばドライ
エッチングにより、少なくともノンドープ多結晶シリコ
ン膜１２を除去する。なお、ノンドープ多結晶シリコン
膜１２を除去する工程において、ドライエッチングの代
わりに、ヒドラジン（Ｎ₂Ｈ₄）又は水酸化カリウム（Ｋ
ＯＨ）溶液等のアルカリエッチング液を使用した湿式エ
ッチングにより、ノンドープ多結晶シリコン膜１２を選
択的に除去してもよい。

【００３１】次に、図２（ｃ）に示すように、シリコン
酸化膜を膜厚が例えば５０ｎｍになるように成長し、こ
のシリコン酸化膜を異方性エッチングによりエッチバッ
クしてベース層であるＰ型エピタキシャル層９を露出さ
せ、第２のエミッタ・ベース分離絶縁層５ｂを形成す
る。次に、エミッタ・ベース絶縁膜５ｂの間隙のＰ型エ
ピタキシャル層９上にリンを含むＮ型多結晶シリコン膜
を膜厚が例えば２００ｎｍとなるように成長し、９００
℃の温度にて３０秒程度の熱処理をして、ベース層のボ
ロンを含むＰ型エピタキシャル層９表面にリンを拡散
し、厚さが例えば１５ｎｍのエミッタ領域１１を形成す
る。次にＮ型多結晶シリコン膜をエミッタ引き出し電極
１０としてパターニングする。

【００３２】第１の実施例による半導体装置の製造方法
によれば、ベースとベース引き出し用電極とを接続させ
る際、ベース層を形成する第１の成膜工程と、そのベー
スとベース引き出し電極とを接続させるたの第２の成膜
工程を有している。このように、ベース層の形成工程と
は別に、ベース層とベース引き出し電極との間隙にＰ型
多結晶シリコン膜を形成して接続する工程を有すること
により、コレクタとベースとの間の寄生容量を小さくす
るため、コレクタ・ベース分離絶縁層であるシリコン酸
化膜５ａの膜厚を厚くしても、ベース層のＰ型エピタキ
シャル層９の膜厚を薄くして遮断周波数ｆ_Tを向上させ
ることができる。即ち、ベース引き出し電極とコレクタ
であるＮ型エピタキシャル層との距離を規定するシリコ
ン酸化膜５ａの膜厚とベース層の膜厚とは関係がなく、
いずれも任意に設定可能である。更に、従来例３のよう
に、コレクタ・ベース分離層を厚くするため、高濃度の
不純物を含有させたベース層の下層に低濃度の不純物を
含有させたベース領域を形成すると、コレクタとベース
との接続抵抗を低減するためにベース層の下に不純物イ
オンを拡散させる等の工程を必要とするが、本実施例に
おいては、ベースとベース電極とを接続させる工程を設
けるのみでよい。従って、遮断周波数ｆ_Tを向上させつ
つコレクタとベースとの間の寄生容量を容易に低減する
とことができる。

【００３３】なお、本実施ではＮＰＮ型のバイポーラト
ランジスタについて説明したが、不純物を変えることに
よりＰＮＰ型バイポーラトランジスタにも適用可能であ
る。

【００３４】また、図２（ａ）に示すように、Ｎ型エピ
タキシャル層３上にベース層としてＰ型エピタキシャル
層９を形成すると同時に庇部８のＰ型多結晶シリコン膜
６ａの下面及び側面上にもＰ型多結晶シリコン膜６ｂを
成長させた後、第１の実施例では、ＣＶＤ法によりノン
ドープ多結晶シリコン膜１２を形成して庇部８における
Ｐ型エピタキシャル層９とＰ型多結晶シリコン膜６ｂと
の間の間隙を埋め込み、これを熱処理してベースとベー
ス引き出し電極とを電気的に接続していたが、第１の実
施例の変形例として、ノンドープ多結晶シリコン膜１２
の代わりに、Ｐ型多結晶半導体膜を形成してベースとベ
ース引き出し電極とを電気的に接続してもよい。これに
より、工程数を低減することができる。

【００３５】次に、本発明の第２の実施例について説明
する。図３（ａ）乃至（ｃ）は、本実施例の半導体装置
の製造方法をその工程順に示す断面図である。本実施例
は、ベース層としてＳｉＧｅ混晶層を形成し、遮断周波
数ｆ_Tを更に一層向上させたものである。なお、図３
（ａ）乃至（ｃ）は図１（ａ）及び（ｂ）に示す第１の
実施例の次の工程をその工程順に示す図であり、図３に
示す第２の実施例において、図１に示す第１の実施例と
同一の構成要素には同一の符号を付してその詳細な説明
を省略する。

【００３６】本実施例においても、第１の実施例と同様
の工程にて庇部８を形成する。即ち、図１（ａ）に示す
ように、表面にコレクタ電極となるＮ型埋め込み層２が
選択的に形成され、この上面にコレクタ領域となるＮ型
エピタキシャル層３及びＮ型エピタキシャル層３の１部
にリンを拡散させたコレクタ引き出し領域４が形成され
たＰ型シリコン基板１のＮ型エピタキシャル層３上に、
コレクタ・ベース分離絶縁層であるシリコン酸化膜５
ａ、ベース引き出し電極であるＰ型多結晶シリコン膜６
ａ及びエミッタ・ベース分離絶縁層であるシリコン窒化
膜７ａを順に形成する。そして、シリコン窒化膜７ａ及
びＰ型多結晶シリコン膜６ａを異方性エッチングしてシ
リコン酸化膜５ａを露出させ、第１の開口部１５を形成
し、更に、シリコン酸化膜５ａを等方性エッチングする
ことによりＮ型エピタキシャル層３ａを露出させ、ベー
ス形成領域として第１の開口部１５よりその周囲が大き
い第２の開口部１６を形成する。これにより、シリコン
酸化膜５ａ上のシリコン窒化膜７ａ及びＰ型多結晶シリ
コン膜６ａが第１の開口部１５上で内側にせり出した庇
部８を形成する。

【００３７】次に、図３（ａ）に示すように、第２の開
口部１６内のＮ型エピタキシャル層３上にベース層とし
てＰ型シリコン・ゲルマニウム（ＳｉＧｅ）混晶層１３
を選択成長する。第１の実施例では、Ｐ型単結晶シリコ
ン膜を形成したが、本実施例においては、ベース層とし
てＰ型不純物を含有し、Ｇｅの濃度プロファイルをコレ
クタからエミッタ方向に向かって減少させたシリコン・
ゲルマニウム（ＳｉＧｅ）混晶層１３を形成する。従っ
て、このベース層の選択エピタキシャル成長時におい
て、ベース層形成用の材料ガスとしてＧｅＨ₄を添加す
る。このＧｅＨ₄の添加量としては、例えばＳｉ₂Ｈ₆の
流量に対してＧｅＨ₄の初期流量比を６０％に設定し、
他の条件は第１の実施例と同様の条件とすることができ
る。即ち、例えば、基板温度を６２０℃、Ｓｉ₂Ｈ₆流量
を１５ｓｃｃｍとし、ボロンドーピングガスとしてＢ₂
Ｈ₆を使用して、エピタキシャル成長時の圧力が６．６
７×１０ ^-2Ｐａ、成長速度が１２ｎｍ／ｍｉｎの条件で
選択的にエピタキシャル成長する。これにより、Ｇｅを
１０モル％含むＰ型ＳｉＧｅ混晶層１３をＮ型エピタキ
シャル層３上に選択的に成長することができる。

【００３８】このＳｉＧｅ混晶層１３は、エピタキシャ
ル成長時のＧｅＨ₄流量比を変化させることで、Ｇｅの
含有率を容易に変えることができるため、ＳｉＧｅ混晶
層１３の選択成長において段階的にＧｅＨ₄流量を下げ
ることにより、Ｇｅの濃度プロファイルをコレクタから
エミッタ方向に向かって減少させてＳｉＧｅ混晶層１３
の禁制帯幅をエミッタからコレクタ方向へ縮小して、ベ
ース層に内蔵電界（built-in field）を発生させること
ができる。ベース内のアクセプタ密度に不均一性がある
と、これとほぼ同密度となる正孔に、密度勾配に基づく
拡散の流れができるが、正孔は、エミッタにもコレクタ
にも殆ど流れ出ない。即ち、拡散の流れはドリフトの流
れにより、うち消されているため、ベースには内蔵電界
が生じる。この場合に、アクセプタ密度がエミッタ側で
高く、コレクタ側で低いときは、内蔵電界によって、電
子の流れが加速される。

【００３９】そして、ＳｉＧｅ混晶層１３を選択成長す
ると同時に、庇部８にて露出したＰ型多結晶シリコン膜
６ａの下面及び側面上にもＧｅを含むＰ型多結晶シリコ
ン膜６ｄが成長する。その後、全面にボロンを含むＰ型
多結晶シリコン膜６ｅをＣＶＤ法により膜厚が例えば２
０ｎｍになるように形成し、庇部８におけるＰ型ＳｉＧ
ｅ混晶層１３とＰ型多結晶シリコン膜６ｄとの間の間隙
を埋め込む。

【００４０】その後、図３（ｂ）に示すように、水蒸気
雰囲気中にて、例えば８００℃の温度で３０分の熱処理
を行い、庇部８に埋め込んだＰ型多結晶シリコン膜６ｅ
以外のＰ型多結晶シリコン膜を酸化してシリコン酸化膜
１７を形成する。

【００４１】そして、図３（ｃ）に示すように、このシ
リコン酸化膜１７を異方性エッチングによりエッチング
バックしてベース層であるＰ型エピタキシャル層９を露
出させ、第２のエミッタ・ベース分離絶縁層５ｃを形成
する。次に、リンを含むＮ型多結晶シリコン膜を膜厚が
例えば２００ｎｍとなるように成長し、９００℃の温度
で３０秒程度の熱処理を施し、ベース層であるボロンを
含むＰ型エピタキシャル層９にリンを拡散し、厚さが例
えば１５ｎｍのエミッタ領域１１を形成する。次に、Ｎ
型多結晶シリコン膜をエミッタ引き出し電極１１として
パターニングする。

【００４２】第２の実施例による半導体装置の製造方法
においては、第１の実施例と同様に、ベース層を形成し
てベース層とベース引き出し電極とを接続させる工程が
２回の成膜工程からなるため、ベース層の膜厚を薄くし
て遮断周波数ｆ_Tを向上すると共にコレクタとベースと
の間隔を規定するシリコン酸化膜５ａを厚くすることに
より、容易に寄生容量を低減することができる。更に、
ベース層のＳｉＧｅ混晶層１３のＧｅの濃度プロファイ
ルをコレクタからエミッタ方向に向かって減少させ、内
蔵電界を発生させることにより、トランジスタ動作時に
ベース内に注入された電子を加速し、遮断周波数ｆ_Tを
向上させることができる。

【００４３】なお、ＳｉＧｅ混晶層１３はＧｅとＳｉと
の格子定数不整合による歪みが内在しているため、高温
の熱処理を加えることができない。例えば、本実施例の
ように、Ｇｅ含有率が１０モル％で、膜厚が６０ｎｍの
ＳｉＧｅ混晶層の場合、９５０℃以上の熱処理を加える
と結晶欠陥が発生してしまう。そこで、本実施例ではＣ
ＶＤ法によるボロンドープ多結晶シリコン膜の成長及び
低温酸化法により工程の低温化を実現している。

【００４４】

【発明の効果】以上詳述したように、本発明によれば、
ベース引き出し電極である第１の多結晶半導体膜とベー
ス層である第１導電型エピタキシャル層を電気的に接続
するため、両者の間隙に第３の多結晶半導体膜を埋め込
むことにより、ベース引き出し電極である第１の多結晶
半導体膜とコレクタ領域である第２導電型エピタキシャ
ル層との間隔を規定する第１の絶縁膜は、ベース層であ
る第１導電型エピタキシャル層を薄くしても、厚く設定
することが可能となる。従って、第１の絶縁膜を厚膜化
することで、容易にベース・コレクタ間の寄生容量を低
減することができると共に、ベース層を薄膜化して半導
体装置の高速動作を可能にすることができる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の第１の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。

【図２】（ａ）乃至（ｃ）は、同じく、本発明の第１の
実施例に係る半導体装置の製造方法を示す図であって、
図１に示す工程の次の工程をその工程順に示す断面図で
ある。

【図３】（ａ）乃至（ｃ）は、本発明の第２の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。

【図４】従来例１の半導体装置の製造法をその工程順に
示す断面図である。

【図５】従来例２の半導体装置の製造方法をその工程順
に示す断面図である。

【符号の説明】

１、１０１；Ｐ型シリコン基板２、１０２；Ｎ型埋込み層３、１０３；Ｎ型エピタキシャル層４、１０４、２０５；コレクタ引き出し領域５ａ、１７、１０５ａ；シリコン酸化膜５ｂ、５ｃ；エミッタ・ベース分離絶縁層６ａ、６ｂ、６ｃ、６ｄ、６ｅ、１０６ａ、１０６ｂ；
Ｐ型多結晶シリコン膜７ａ、１０７ａ、２０７、２１３；シリコン窒化膜８、１０８；庇部９、１０９；Ｐ型エピタキシャル層１０；Ｎ型多結晶シリコン膜１１；エミッタ領域１２；ノンドープ多結晶シリコン膜１３；ＳｉＧｅ混晶層１５、１１５；第１の開口部１６、１１６；第２の開口部２０１；Ｐ^-型半導体基板２０２；Ｎ⁺型埋め込み層２０３；Ｎ^-型エピタキシャル層２０４、２０４ａ；フィールド酸化膜２１４ａ、２１４ｂ；開口部２１１、２２２、２２４；Ｐ⁺多結晶シリコン膜２１５；絶縁膜スペーサ２２１；Ｐ^-型エピタキシャル層２２３；Ｐ⁺型単結晶シリコン膜２２５；Ｎ型単結晶シリコン膜

Claims

【特許請求の範囲】

【請求項１】表面に第２導電型エピタキシャル層が形
成された第１導電型の半導体基板上に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に第１導電型の第１
の多結晶半導体膜を形成する工程と、前記第１の多結晶
半導体膜上に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜及び前記第１の多結晶半導体膜に前記第１の絶
縁膜に達する第１の開口部を選択的に形成する工程と、
前記第２の絶縁膜及び前記第１の多結晶半導体膜をマス
クとして前記第１の絶縁膜を選択的に除去し、前記第１
の開口部よりその周囲が大きい第２の開口部を形成して
前記半導体基板を露出させる工程と、前記第２の開口部
内の前記半導体基板上に第１導電型の単結晶半導体膜を
成長すると共に前記第１の開口部及び第２の開口部にお
いて露出している前記第１の多結晶半導体膜表面から第
１導電型の第２の多結晶半導体膜を成長する工程と、前
記単結晶半導体膜と前記第２の多結晶半導体膜との間の
間隙に第１導電型の第３の多結晶半導体膜を形成する工
程と、前記第１及び第２の開口部側面に第３の絶縁膜を
形成する工程と、前記単結晶半導体膜上に第２導電型の
第４の多結晶半導体膜を形成する工程と、熱処理により
前記単結晶半導体膜表面に前記第４の多結晶半導体膜に
含まれる第２導電型の不純物を拡散する工程と、を有す
ることを特徴とする半導体装置の製造方法。
【請求項２】前記単結晶半導体膜と前記第２の多結晶
半導体膜との間の間隙に第３の多結晶半導体膜を形成す
る工程は、前記第１、第２の開口部内及び前記第２の多
結晶半導体膜との間の間隙にノンドープ多結晶半導体膜
を形成する工程と、熱処理により前記第２の多結晶半導
体膜に含まれる第１導電型の不純物を拡散して前記単結
晶半導体膜と前記第２の多結晶半導体膜との間の間隙に
第１導電型の第３の多結晶半導体膜を形成する工程と、
少なくとも前記ノンドープ多結晶半導体膜を除去する工
程と、を有することを特徴とする請求項１に記載の半導
体装置の製造方法。
【請求項３】前記単結晶半導体膜と前記第２の多結晶
半導体膜との間の間隙に第１導電型の第３の多結晶半導
体膜を形成する工程及び前記第１及び第２の開口部に前
記第３の絶縁膜を形成する工程は、前記第１、第２の開
口部内及び前記単結晶半導体膜と前記第２の多結晶半導
体膜との間の間隙に第１導電型の第３の多結晶半導体膜
を形成する工程と、熱処理をして前記単結晶半導体膜と
前記第２の多結晶半導体膜との間の間隙以外の前記第３
の多結晶半導体膜を酸化して第３の絶縁膜を形成する工
程と、前記第３の絶縁膜を異方性エッチングして前記単
結晶半導体膜表面を露出させる工程と、を有することを
特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】前記単結晶半導体膜並びに第１及び第２
の多結晶半導体膜はシリコン膜であることを特徴とする
請求項１乃至３のいずれか１項に記載の半導体装置の製
造方法。
【請求項５】前記単結晶半導体膜及び第２の多結晶半
導体膜はシリコンとゲルマニウムとの混晶層であること
を特徴とする請求項１乃至３のいずれか１項に記載の半
導体装置の製造方法。
【請求項６】前記シリコンとゲルマニウムとの混晶層
は、前記半導体基板表面の前記エピタキシャル層側から
前記第３の多結晶半導体膜方向に向かって、ゲルマニウ
ム濃度が減少していることを特徴とする請求項５に記載
の半導体装置の製造方法。