JP2001085591A - チップパッドが放熱通路として用いられるリードフレーム及びこれを含む半導体パッケージ - Google Patents
チップパッドが放熱通路として用いられるリードフレーム及びこれを含む半導体パッケージInfo
- Publication number
- JP2001085591A JP2001085591A JP2000251119A JP2000251119A JP2001085591A JP 2001085591 A JP2001085591 A JP 2001085591A JP 2000251119 A JP2000251119 A JP 2000251119A JP 2000251119 A JP2000251119 A JP 2000251119A JP 2001085591 A JP2001085591 A JP 2001085591A
- Authority
- JP
- Japan
- Prior art keywords
- chip pad
- lead frame
- chip
- semiconductor package
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83009—Pre-treatment of the layer connector or the bonding area
- H01L2224/83051—Forming additional members, e.g. dam structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体パッケージの内部への湿気侵入を効率
良く抑え、成形工程中のフラッシュの発生を防止するほ
か、チップパッドに対する熱応力を低減できるリードフ
レーム及びこれを含む半導体パッケージを提供する。 【解決手段】 チップパッド100に少なくとも2以上
のスエージ処理部116があり、チップパッド100の
第1面及び第2面に“V”形状あるいは“U”形状の四
角形に形成された細長い溝108,112を有し、チッ
プパッド100でチップが搭載される部分の端部に形成
されたスロット110と、スロット110の一端に羽根
部122を具備する。
良く抑え、成形工程中のフラッシュの発生を防止するほ
か、チップパッドに対する熱応力を低減できるリードフ
レーム及びこれを含む半導体パッケージを提供する。 【解決手段】 チップパッド100に少なくとも2以上
のスエージ処理部116があり、チップパッド100の
第1面及び第2面に“V”形状あるいは“U”形状の四
角形に形成された細長い溝108,112を有し、チッ
プパッド100でチップが搭載される部分の端部に形成
されたスロット110と、スロット110の一端に羽根
部122を具備する。
Description
【0001】
【発明の属する技術分野】本発明はリードフレーム及び
これを含む半導体パッケージに係り、より詳細には、チ
ップで発生する熱をリードフレームのチップパッドに放
出させるチップパッドを具備するリードフレーム及びこ
れを含む半導体パッケージに関する。
これを含む半導体パッケージに係り、より詳細には、チ
ップで発生する熱をリードフレームのチップパッドに放
出させるチップパッドを具備するリードフレーム及びこ
れを含む半導体パッケージに関する。
【0002】
【従来の技術】半導体素子は情報や信号の処理だけでな
く、電気回路や電子回路などの電流や電力の制御にも用
いられる。このような電流や電力の制御に用いられる半
導体素子は、情報や信号処理用素子に比べてより大きな
電流や電圧を消耗するため、これを通常の半導体素子と
区別してパワー素子と呼ぶ。
く、電気回路や電子回路などの電流や電力の制御にも用
いられる。このような電流や電力の制御に用いられる半
導体素子は、情報や信号処理用素子に比べてより大きな
電流や電圧を消耗するため、これを通常の半導体素子と
区別してパワー素子と呼ぶ。
【0003】このようなパワー素子が組み込まれた半導
体パッケージは、その内部に高電流が流れ、かつ、高電
圧下で動作するため、大量の熱が発生することになる。
したがって、半導体パッケージ内部のチップで発生する
熱を外部に放出するために、ダイ搭載パッド、すなわ
ち、チップパッドの下面にヒートスプレッダを挿入した
り、スラッグを取り付けることになる。しかし、最近、
半導体パッケージの製造コストを節減するために、チッ
プパッドの下面を半導体パッケージの外部に直接露出さ
せる方法が試みられている。
体パッケージは、その内部に高電流が流れ、かつ、高電
圧下で動作するため、大量の熱が発生することになる。
したがって、半導体パッケージ内部のチップで発生する
熱を外部に放出するために、ダイ搭載パッド、すなわ
ち、チップパッドの下面にヒートスプレッダを挿入した
り、スラッグを取り付けることになる。しかし、最近、
半導体パッケージの製造コストを節減するために、チッ
プパッドの下面を半導体パッケージの外部に直接露出さ
せる方法が試みられている。
【0004】このような技術に関する特許が既に出願さ
れ、登録され、米国特許第5、594、234号公報
(Texas Instruments Corp.,
“Downset exposed die mount
pad leadframe and packag
e”,1997.06.14)及び第5、440、16
9号公報(Mitsubishi denki“Res
in packaged semiconductor
device with flow preventio
ndemples”, 1995.8.8)に記載され
ている。
れ、登録され、米国特許第5、594、234号公報
(Texas Instruments Corp.,
“Downset exposed die mount
pad leadframe and packag
e”,1997.06.14)及び第5、440、16
9号公報(Mitsubishi denki“Res
in packaged semiconductor
device with flow preventio
ndemples”, 1995.8.8)に記載され
ている。
【0005】図1は、テキサスインスツルメント社(T
I Corp.)によって特許出願され、登録された半
導体パッケージの断面図である。図1を参照すれば、リ
ードフレームのチップパッド31にチップ39を貼り付
け、これをエポキシモールドコンパウンド(EMC:E
poxy Mold Compound)である封止剤4
0を使って半導体パッケージの形態に成形する。図中、
参照符号36はリードを表わし、31aはチップパッド
の底面を表わし、34及び35は湿気浸透経路を長くす
るために、チップパッド31の端部を曲げ上げた羽根部
を表わす。
I Corp.)によって特許出願され、登録された半
導体パッケージの断面図である。図1を参照すれば、リ
ードフレームのチップパッド31にチップ39を貼り付
け、これをエポキシモールドコンパウンド(EMC:E
poxy Mold Compound)である封止剤4
0を使って半導体パッケージの形態に成形する。図中、
参照符号36はリードを表わし、31aはチップパッド
の底面を表わし、34及び35は湿気浸透経路を長くす
るために、チップパッド31の端部を曲げ上げた羽根部
を表わす。
【0006】しかし、前記羽根部をもった半導体パッケ
ージは、封止剤による成形工程中に、半導体パッケージ
の底面にフラッシュ(Flash)が生じる問題があっ
た。すなわち、チップパッドの下部で露出される部分
と、封止剤(EMC)で包まれる境界部とで封止剤が正
常に成形できず、露出されたチップパッドの下面に流れ
出る。したがって、半導体パッケージの裏面がきちんと
した四角形の形状に露出されず、流れ出た封止剤によっ
ていびつな形状に露出される。これにより、流れ出た封
止剤により熱放出通路となるチップパッドの下面が覆わ
れてしまい、熱放出効果を低下させる原因となる。この
ような問題を解決するために、成形済みの半導体パッケ
ージに対してデフラッシュ(Deflash)工程を追
加で行なう必要がある。デフラッシュ工程とは、流れ出
た封止剤を溶かして除去できる溶液の中に半導体パッケ
ージを所定時間浸した後に洗浄する工程をいう。また、
チップパッドの表面は外部に直接に露出されているた
め、熱応力に弱い。
ージは、封止剤による成形工程中に、半導体パッケージ
の底面にフラッシュ(Flash)が生じる問題があっ
た。すなわち、チップパッドの下部で露出される部分
と、封止剤(EMC)で包まれる境界部とで封止剤が正
常に成形できず、露出されたチップパッドの下面に流れ
出る。したがって、半導体パッケージの裏面がきちんと
した四角形の形状に露出されず、流れ出た封止剤によっ
ていびつな形状に露出される。これにより、流れ出た封
止剤により熱放出通路となるチップパッドの下面が覆わ
れてしまい、熱放出効果を低下させる原因となる。この
ような問題を解決するために、成形済みの半導体パッケ
ージに対してデフラッシュ(Deflash)工程を追
加で行なう必要がある。デフラッシュ工程とは、流れ出
た封止剤を溶かして除去できる溶液の中に半導体パッケ
ージを所定時間浸した後に洗浄する工程をいう。また、
チップパッドの表面は外部に直接に露出されているた
め、熱応力に弱い。
【0007】図2は、日本の三菱電機株式会社によって
特許出願され、登録された半導体パッケージの断面図で
あり、図3は図2の底面図である。図2及び図3を参照
すれば、成形工程中のフラッシュの発生を抑えるため
に、チップパッド2a、2bの裏面にディンプル25を
形成している。また、湿気侵入の経路を延ばすために、
チップパッドの端部を封止剤で完全に包んでいる。しか
し、チップパッドの底面が窪んでおり、半導体パッケー
ジの底面と同じ平面に露出できないため、熱放出特性が
低下する場合がある。図中、参照符号3はチップパッド
2aとチップ1とを貼り合わせるエポキシであり、参照
符号4は金属細線であり、参照符号5はインナーリード
であり、参照符号6は封止剤(EMC)であり、参照符
号7はアウターリードである。また参照符号30は半導
体パッケージが搭載されるプリント回路基板である。し
かし、ディンプル付き半導体パッケージは、無ディンプ
ル部分で発生するフラッシュを防止できないほか、チッ
プパッドが半導体パッケージの外部に露出されているた
め、熱応力に弱く、熱放出特性が低下するという問題が
あった。
特許出願され、登録された半導体パッケージの断面図で
あり、図3は図2の底面図である。図2及び図3を参照
すれば、成形工程中のフラッシュの発生を抑えるため
に、チップパッド2a、2bの裏面にディンプル25を
形成している。また、湿気侵入の経路を延ばすために、
チップパッドの端部を封止剤で完全に包んでいる。しか
し、チップパッドの底面が窪んでおり、半導体パッケー
ジの底面と同じ平面に露出できないため、熱放出特性が
低下する場合がある。図中、参照符号3はチップパッド
2aとチップ1とを貼り合わせるエポキシであり、参照
符号4は金属細線であり、参照符号5はインナーリード
であり、参照符号6は封止剤(EMC)であり、参照符
号7はアウターリードである。また参照符号30は半導
体パッケージが搭載されるプリント回路基板である。し
かし、ディンプル付き半導体パッケージは、無ディンプ
ル部分で発生するフラッシュを防止できないほか、チッ
プパッドが半導体パッケージの外部に露出されているた
め、熱応力に弱く、熱放出特性が低下するという問題が
あった。
【0008】
【発明が解決しようとする課題】本発明は上記事情に鑑
みて成されたものであり、その目的は、チップパッドを
熱放出通路として用いながら、湿気が半導体パッケージ
の内部に侵入することを効果的に防止し、封止剤による
半導体パッケージの成形中に、半導体パッケージの底面
でフラッシュが発生することを抑制し、チップパッドで
発生する熱応力を抑止できる半導体パッケージを提供す
ることにある。本発明の他の目的は、前記半導体パッケ
ージに用いられるリードフレームを提供することにあ
る。
みて成されたものであり、その目的は、チップパッドを
熱放出通路として用いながら、湿気が半導体パッケージ
の内部に侵入することを効果的に防止し、封止剤による
半導体パッケージの成形中に、半導体パッケージの底面
でフラッシュが発生することを抑制し、チップパッドで
発生する熱応力を抑止できる半導体パッケージを提供す
ることにある。本発明の他の目的は、前記半導体パッケ
ージに用いられるリードフレームを提供することにあ
る。
【0009】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、チップが搭載される第1面と、前記第1
面の反対面である第2面の一部が半導体パッケージの外
部に露出される形状のチップパッドを具備するリードフ
レームと、前記チップパッドの第1面に搭載され、チッ
プパッドとエポキシにより樹脂封止されたチップと、前
記チップに構成されたボンドパッドと対応する前記リー
ドフレームのインナーリードとを連結する金属細線と、
前記リードフレームチップパッドの第1面及びその上部
と、インナーリードの全体を包みながらチップパッドの
第2面の一部を露出させる形状で構成された封止剤(E
MC)と、前記リードフレームのインナーリードと互い
に対応するように連結されて前記封止剤の外部に露出さ
れたアウタリードを具備する半導体パッケージにおい
て、前記リードフレームのチップパッドの端部に構成さ
れた少なくとも2以上のスエージ処理部と、前記リード
フレームのチップパッドの第1面に形成された第1の細
長い溝と、前記リードフレームのチップパッドの第2面
で封合剤に包まらずに露出される領域の端部に形成され
た第2の細長い溝と、前記リードフレームのチップパッ
ドに形成された少なくとも1以上のスロットと、を具備
することを特徴とする半導体パッケージを提供する。
に、本発明は、チップが搭載される第1面と、前記第1
面の反対面である第2面の一部が半導体パッケージの外
部に露出される形状のチップパッドを具備するリードフ
レームと、前記チップパッドの第1面に搭載され、チッ
プパッドとエポキシにより樹脂封止されたチップと、前
記チップに構成されたボンドパッドと対応する前記リー
ドフレームのインナーリードとを連結する金属細線と、
前記リードフレームチップパッドの第1面及びその上部
と、インナーリードの全体を包みながらチップパッドの
第2面の一部を露出させる形状で構成された封止剤(E
MC)と、前記リードフレームのインナーリードと互い
に対応するように連結されて前記封止剤の外部に露出さ
れたアウタリードを具備する半導体パッケージにおい
て、前記リードフレームのチップパッドの端部に構成さ
れた少なくとも2以上のスエージ処理部と、前記リード
フレームのチップパッドの第1面に形成された第1の細
長い溝と、前記リードフレームのチップパッドの第2面
で封合剤に包まらずに露出される領域の端部に形成され
た第2の細長い溝と、前記リードフレームのチップパッ
ドに形成された少なくとも1以上のスロットと、を具備
することを特徴とする半導体パッケージを提供する。
【0010】本発明の好ましい実施形態によれば、前記
スエージ処理部は、前記チップパッドの第2面に形成さ
れることが好ましい。前記チップパッドの第2面に形成
された第2の細長い溝は、“V”字状あるいは“U”字
状であって、前記封止剤により包まらずに半導体パッケ
ージの外部に露出されたチップパッド領域で四角形に形
成されることが好ましい。また、前記リードフレームの
チップパッドは、第1面にも細長い“V”字状または
“U”字状の溝をさらに具備することが好ましく、この
ような第1面の細長い溝は、前記チップが取り付けられ
る領域の外郭に沿って形成され、四角形であることが好
ましい。また、本発明の好ましい実施形態によれば、前
記チップパッドのスロットはチップが取り付けられる領
域の外郭に複数個形成され、複数個のスロット同士で互
いに繋がっていない構造であって、チップパッドの一部
が曲げ上げられた形状の羽根部が形成されたことが好ま
しく、このような羽根部は、チップパッドの上下を貫通
するスロットでチップが取り付けられる領域近傍に形成
されたことが好ましい。
スエージ処理部は、前記チップパッドの第2面に形成さ
れることが好ましい。前記チップパッドの第2面に形成
された第2の細長い溝は、“V”字状あるいは“U”字
状であって、前記封止剤により包まらずに半導体パッケ
ージの外部に露出されたチップパッド領域で四角形に形
成されることが好ましい。また、前記リードフレームの
チップパッドは、第1面にも細長い“V”字状または
“U”字状の溝をさらに具備することが好ましく、この
ような第1面の細長い溝は、前記チップが取り付けられ
る領域の外郭に沿って形成され、四角形であることが好
ましい。また、本発明の好ましい実施形態によれば、前
記チップパッドのスロットはチップが取り付けられる領
域の外郭に複数個形成され、複数個のスロット同士で互
いに繋がっていない構造であって、チップパッドの一部
が曲げ上げられた形状の羽根部が形成されたことが好ま
しく、このような羽根部は、チップパッドの上下を貫通
するスロットでチップが取り付けられる領域近傍に形成
されたことが好ましい。
【0011】前記他の目的を達成するために、本発明
は、チップが搭載される第1面と、前記第1面の反対面
である第2面の一部が半導体パッケージの外部に露出さ
れる形態のチップパッドと、前記チップパッドの外郭に
構成されて一部はエポキシモールドコンパウンド(EM
C)により半導体パッケージの内部に挟み込まれ、一部
は外部に露出される複数個のリードを含んでなるリード
フレームにおいて、前記チップパッドは端部に少なくと
も2以上のスエージ処理部が形成され、前記露出される
チップパッドの第2面の端部に沿って細長い溝が形成さ
れ、前記チップパッドには少なくとも1以上のスロット
が形成されたことを特徴とするリードフレームを提供す
る。
は、チップが搭載される第1面と、前記第1面の反対面
である第2面の一部が半導体パッケージの外部に露出さ
れる形態のチップパッドと、前記チップパッドの外郭に
構成されて一部はエポキシモールドコンパウンド(EM
C)により半導体パッケージの内部に挟み込まれ、一部
は外部に露出される複数個のリードを含んでなるリード
フレームにおいて、前記チップパッドは端部に少なくと
も2以上のスエージ処理部が形成され、前記露出される
チップパッドの第2面の端部に沿って細長い溝が形成さ
れ、前記チップパッドには少なくとも1以上のスロット
が形成されたことを特徴とするリードフレームを提供す
る。
【0012】本発明の好ましい実施形態によれば、前記
スエージ処理部は、前記チップパッドの第2面に形成さ
れたことが好ましい。前記チップパッドの第2面に形成
された細長い溝は“V”字状または“U”字状であっ
て、四角形に形成されたことが好ましい。また、前記チ
ップパッドは、第1面に、細長い“V”字状または
“U”字状の溝をさらに具備することが好ましく、四角
形に形成されたことが好ましい。また、本発明の好まし
い実施形態によれば、前記チップパッドのスロットはチ
ップが取り付けられる領域の外郭に複数個形成され、複
数個のスロット同士で互いに繋がっていない構造であっ
て、チップパッドの一部が曲げ上げられた形状の羽根部
が形成されたことが好ましく、このような羽根部はチッ
プパッドの上下を貫通するスロットでチップが取り付け
られる領域近傍に形成されたことが好ましい。
スエージ処理部は、前記チップパッドの第2面に形成さ
れたことが好ましい。前記チップパッドの第2面に形成
された細長い溝は“V”字状または“U”字状であっ
て、四角形に形成されたことが好ましい。また、前記チ
ップパッドは、第1面に、細長い“V”字状または
“U”字状の溝をさらに具備することが好ましく、四角
形に形成されたことが好ましい。また、本発明の好まし
い実施形態によれば、前記チップパッドのスロットはチ
ップが取り付けられる領域の外郭に複数個形成され、複
数個のスロット同士で互いに繋がっていない構造であっ
て、チップパッドの一部が曲げ上げられた形状の羽根部
が形成されたことが好ましく、このような羽根部はチッ
プパッドの上下を貫通するスロットでチップが取り付け
られる領域近傍に形成されたことが好ましい。
【0013】本発明によれば、リードフレームのチップ
パッドを熱放出通路として用いながら、湿気が半導体パ
ッケージの内部に侵入することを効果的に防止し、封止
剤による成形工程中に、半導体パッケージの底面でフラ
ッシュが発生されることを抑えると共に、チップパッド
で発生する熱応力を抑止できる半導体パッケージを実現
することができる。
パッドを熱放出通路として用いながら、湿気が半導体パ
ッケージの内部に侵入することを効果的に防止し、封止
剤による成形工程中に、半導体パッケージの底面でフラ
ッシュが発生されることを抑えると共に、チップパッド
で発生する熱応力を抑止できる半導体パッケージを実現
することができる。
【0014】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の好ましい実施の形態について詳細に説明する。本
発明の特徴はリードフレームのチップパッドにあるの
で、リードフレームを含む半導体パッケージについて説
明しながら、リードフレームも併せて説明する。本明細
書において、チップパッドのスロットはチップパッドを
貫通するものであり、細長い溝はチップパッドを貫通し
ないものである。
発明の好ましい実施の形態について詳細に説明する。本
発明の特徴はリードフレームのチップパッドにあるの
で、リードフレームを含む半導体パッケージについて説
明しながら、リードフレームも併せて説明する。本明細
書において、チップパッドのスロットはチップパッドを
貫通するものであり、細長い溝はチップパッドを貫通し
ないものである。
【0015】図4は、本発明による半導体パッケージの
平面図である。図4を参照すれば、一般的に、チップパ
ッドが熱放出通路として用いられる半導体パッケージ
は、チップパッド100を具備するリードフレームと、
チップパッド100の前面である第1面に搭載されてエ
ポキシにより樹脂封止されたチップ106と、チップ1
06に構成されたボンドパッドと対応するリードフレー
ムのインナーリードとを連結する金属細線(図示せず)
と、チップパッド100の第1面及びその上部と、イン
ナーリード全体を包みながらチップパッドの第2面の一
部を露出させる形態で構成された封止剤(EMC)10
4と、リードフレームのインナーリードと互いに対応す
るように連結されて封止剤の外部に露出されたアウタリ
ード102とで構成される。このとき、インナーリード
は封止剤104により包まれる部分であり、アウタリー
ドはそうでない部分である。図中、参照符号114はタ
イバであって、チップパッド100をリードフレームの
本体に結ぶような役目をする。
平面図である。図4を参照すれば、一般的に、チップパ
ッドが熱放出通路として用いられる半導体パッケージ
は、チップパッド100を具備するリードフレームと、
チップパッド100の前面である第1面に搭載されてエ
ポキシにより樹脂封止されたチップ106と、チップ1
06に構成されたボンドパッドと対応するリードフレー
ムのインナーリードとを連結する金属細線(図示せず)
と、チップパッド100の第1面及びその上部と、イン
ナーリード全体を包みながらチップパッドの第2面の一
部を露出させる形態で構成された封止剤(EMC)10
4と、リードフレームのインナーリードと互いに対応す
るように連結されて封止剤の外部に露出されたアウタリ
ード102とで構成される。このとき、インナーリード
は封止剤104により包まれる部分であり、アウタリー
ドはそうでない部分である。図中、参照符号114はタ
イバであって、チップパッド100をリードフレームの
本体に結ぶような役目をする。
【0016】ここで、本発明による半導体パッケージ
は、チップパッド100の底面である第2面が外部に露
出され、これがチップで発生する熱の放出通路として用
いられるものであって、リードフレームのチップパッド
は、下記のような特徴を有する。先ず、チップパッドの
端部に少なくとも2以上のスエージ処理部116を有す
る。図から明らかなように、横方向にチップパッドの上
端及び下端の2個所にスエージ処理部116が形成され
ており、本発明では、スエージ処理は、チップパッド1
00の第2面で行われる。ここで、スエージ処理とは、
チップパッド100の第2面の端部をスタンピングパン
チを使って押し付けることを言う。その結果、チップパ
ッド100の端部の形状が一層複雑化した形状に変形さ
れるが、これについては後述する拡大図を参照して詳細
に述べることにする。
は、チップパッド100の底面である第2面が外部に露
出され、これがチップで発生する熱の放出通路として用
いられるものであって、リードフレームのチップパッド
は、下記のような特徴を有する。先ず、チップパッドの
端部に少なくとも2以上のスエージ処理部116を有す
る。図から明らかなように、横方向にチップパッドの上
端及び下端の2個所にスエージ処理部116が形成され
ており、本発明では、スエージ処理は、チップパッド1
00の第2面で行われる。ここで、スエージ処理とは、
チップパッド100の第2面の端部をスタンピングパン
チを使って押し付けることを言う。その結果、チップパ
ッド100の端部の形状が一層複雑化した形状に変形さ
れるが、これについては後述する拡大図を参照して詳細
に述べることにする。
【0017】したがって、湿気侵入経路がスエージ処理
を施していないときよりも一層複雑になって、湿気侵入
に関連した半導体パッケージの信頼性が改善される。ま
た、このようなスエージ処理部116は、封止剤(EM
C)104とリードフレームとの貼り合わせを一層堅固
にし、かつ、チップパッド100の端部での熱応力を緩
和させる役目をする。 本発明では、チップパッド10
0の端部の二つの面に対してスエージ処理を施したが、
これに限定されず、4つの面に対してスエージ処理を施
しても良い。一般的に、チップパッド100での熱応力
は、チップパッド100の端部に集中する傾向がある。
を施していないときよりも一層複雑になって、湿気侵入
に関連した半導体パッケージの信頼性が改善される。ま
た、このようなスエージ処理部116は、封止剤(EM
C)104とリードフレームとの貼り合わせを一層堅固
にし、かつ、チップパッド100の端部での熱応力を緩
和させる役目をする。 本発明では、チップパッド10
0の端部の二つの面に対してスエージ処理を施したが、
これに限定されず、4つの面に対してスエージ処理を施
しても良い。一般的に、チップパッド100での熱応力
は、チップパッド100の端部に集中する傾向がある。
【0018】次に、リードフレームのチップパッド10
0には細長い溝が形成されている。この細長い溝は第1
面に構成108でき、第2面にも構成112できる。本
実施の形態では、第1面及び第2面の両面に構成した。
この細長い溝は“U”字状あるいは“V”字状に、全体
としての連結構造が平面からみて四角形を呈しているこ
とが好ましい。また、1つではなく、2つ以上で構成し
て、さらなる湿気侵入の防止及び封止剤の貼り合わせ力
の向上を図ることができる。
0には細長い溝が形成されている。この細長い溝は第1
面に構成108でき、第2面にも構成112できる。本
実施の形態では、第1面及び第2面の両面に構成した。
この細長い溝は“U”字状あるいは“V”字状に、全体
としての連結構造が平面からみて四角形を呈しているこ
とが好ましい。また、1つではなく、2つ以上で構成し
て、さらなる湿気侵入の防止及び封止剤の貼り合わせ力
の向上を図ることができる。
【0019】従来は、外部からの湿気を遮断できる手段
がないか、ディンプルを使って湿気の侵入を防止してい
た。しかし、本発明では、チップの搭載された領域を中
心としてチップパッド100の第1面に四角形に連結さ
れた細長い溝108により湿気の侵入を防止する。した
がって、全ての方向に対して細長い溝108、112を
使って湿気侵入経路を遮断する。この結果、既存の技術
に比べて湿気が侵入し易い悪環境下で半導体パッケージ
が用いられても、半導体パッケージの内部のチップが湿
気の侵入によって性能が低下することが防止できる。ま
た細長い溝108、112は、封止剤104をとチップ
パッド100との貼り合わせを一層堅固にする。
がないか、ディンプルを使って湿気の侵入を防止してい
た。しかし、本発明では、チップの搭載された領域を中
心としてチップパッド100の第1面に四角形に連結さ
れた細長い溝108により湿気の侵入を防止する。した
がって、全ての方向に対して細長い溝108、112を
使って湿気侵入経路を遮断する。この結果、既存の技術
に比べて湿気が侵入し易い悪環境下で半導体パッケージ
が用いられても、半導体パッケージの内部のチップが湿
気の侵入によって性能が低下することが防止できる。ま
た細長い溝108、112は、封止剤104をとチップ
パッド100との貼り合わせを一層堅固にする。
【0020】最後に、チップパッド100には少なくと
も1個以上のスロット110が形成されている。しか
し、このスロット110はチップパッド100の端部で
互いにつながっていない構造となっている。一般的に、
チップパッド100にスロット110が形成された場合
の方が、そうでない場合より、チップパッド100に対
する熱応力がさらに小である。このようなスロット11
0は、本発明では“コ”字状を呈しているが、これに限
定されず、他の形状を有しても良い。そして、スロット
110に隣接してチップパッド100の一部を曲げ上げ
た羽根部があるが、これはチップが搭載される部分近傍
に位置している。これについては図5の断面図を参照し
て後述する。
も1個以上のスロット110が形成されている。しか
し、このスロット110はチップパッド100の端部で
互いにつながっていない構造となっている。一般的に、
チップパッド100にスロット110が形成された場合
の方が、そうでない場合より、チップパッド100に対
する熱応力がさらに小である。このようなスロット11
0は、本発明では“コ”字状を呈しているが、これに限
定されず、他の形状を有しても良い。そして、スロット
110に隣接してチップパッド100の一部を曲げ上げ
た羽根部があるが、これはチップが搭載される部分近傍
に位置している。これについては図5の断面図を参照し
て後述する。
【0021】図5は、図4のX-X'線断面図である。図5
を参照すれば、スロット110は、チップパッド100
を完全に貫通する穴状に形成されている。また、スロッ
ト110でチップが搭載される部分近傍でチップパッド
100の一部が曲げ上げられた羽根部122が形成され
ている。なお、チップパッド100の第2面には“V”
形状の細長い溝112が形成されており、第1面には
“U”形状の細長い溝108が形成されている。これに
より、羽根部122でも湿気が侵入する経路を延ばすよ
うにでき、結果としてチップパッド100の第1面の
“U”形状の細長い溝108で湿気の侵入が堅固に抑え
られる。したがって、本発明による半導体パッケージ
は、湿気侵入がされ易い悪環境下でもチップに湿気が侵
入されて半導体パッケージの性能が低下されることを、
従来よりも確実に防止することができる。図中、参照符
号102はアウタリードであり、118はチップ106
とチップパッド100とを貼り合わせるエポキシ樹脂で
あり、100'はスロット110により別々になってい
るかに見えるチップパッドの両端である。
を参照すれば、スロット110は、チップパッド100
を完全に貫通する穴状に形成されている。また、スロッ
ト110でチップが搭載される部分近傍でチップパッド
100の一部が曲げ上げられた羽根部122が形成され
ている。なお、チップパッド100の第2面には“V”
形状の細長い溝112が形成されており、第1面には
“U”形状の細長い溝108が形成されている。これに
より、羽根部122でも湿気が侵入する経路を延ばすよ
うにでき、結果としてチップパッド100の第1面の
“U”形状の細長い溝108で湿気の侵入が堅固に抑え
られる。したがって、本発明による半導体パッケージ
は、湿気侵入がされ易い悪環境下でもチップに湿気が侵
入されて半導体パッケージの性能が低下されることを、
従来よりも確実に防止することができる。図中、参照符
号102はアウタリードであり、118はチップ106
とチップパッド100とを貼り合わせるエポキシ樹脂で
あり、100'はスロット110により別々になってい
るかに見えるチップパッドの両端である。
【0022】図6は、図4のY-Y'線断面図である。図6
を参照すれば、スエージ処理部116'の形状は、チッ
プパッド100の第2面でチップパッド100の端部を
スタンピングパンチを使って押し付けることにより、そ
の形状を変形させたものである。このとき、スエージさ
れる深さは、リードフレームの厚さが0.254mmで
ある場合、約0.175mm以上にすることが好まし
い。これにより、チップパッド100の端部は、スタン
ピングパンチで押す力により直角の形状から、各先端部
が少し延びた形状に変形される。ここで、参照符号11
6'は実際にスエージ処理がなされた部分であり、11
6(図4)はスエージ処理がなされた部分を反対側から
みた部分である。また、チップパッド100の第2面及
び第1面の細長い溝108、112の寸法は、幅が約
0.2mmで、凹んだ深さが約0.05mmである。
を参照すれば、スエージ処理部116'の形状は、チッ
プパッド100の第2面でチップパッド100の端部を
スタンピングパンチを使って押し付けることにより、そ
の形状を変形させたものである。このとき、スエージさ
れる深さは、リードフレームの厚さが0.254mmで
ある場合、約0.175mm以上にすることが好まし
い。これにより、チップパッド100の端部は、スタン
ピングパンチで押す力により直角の形状から、各先端部
が少し延びた形状に変形される。ここで、参照符号11
6'は実際にスエージ処理がなされた部分であり、11
6(図4)はスエージ処理がなされた部分を反対側から
みた部分である。また、チップパッド100の第2面及
び第1面の細長い溝108、112の寸法は、幅が約
0.2mmで、凹んだ深さが約0.05mmである。
【0023】図7は、図5中のA部分を拡大して示す部
分拡大図である。図7を参照すれば、スロット110に
ある羽根部122の曲げ上げ程度Wは、約0.1〜0.
3mmにして、ワイヤーボンドに際して邪魔にならない
ようにする。また、チップパッド100の第2面に形成
された“V”形状の細長い溝112は、封止剤104に
よる成形工程中に、フラッシュが発生することを防止す
る役目をする。これについては図8を参照して後述す
る。
分拡大図である。図7を参照すれば、スロット110に
ある羽根部122の曲げ上げ程度Wは、約0.1〜0.
3mmにして、ワイヤーボンドに際して邪魔にならない
ようにする。また、チップパッド100の第2面に形成
された“V”形状の細長い溝112は、封止剤104に
よる成形工程中に、フラッシュが発生することを防止す
る役目をする。これについては図8を参照して後述す
る。
【0024】図8は、図6中のB部分を拡大して示す部
分拡大図である。図8を参照すれば、チップパッド10
0にある細長い溝108、112は、スタンピングパン
チを使ってこのチップパッドの部分を押して形成する。
したがって、その押された部分の端部Cは、パンチの押
力による衝撃によって変形して僅かに突出することにな
る。成形工程中に、封止剤(EMC)104は、図面の
D部分まで形成されるべきであって、“V”形状の溝1
12がある部分にまで流れてはいけない。しかし、成形
工程の特性から、フラッシュ120の発生は避けられな
いものである。
分拡大図である。図8を参照すれば、チップパッド10
0にある細長い溝108、112は、スタンピングパン
チを使ってこのチップパッドの部分を押して形成する。
したがって、その押された部分の端部Cは、パンチの押
力による衝撃によって変形して僅かに突出することにな
る。成形工程中に、封止剤(EMC)104は、図面の
D部分まで形成されるべきであって、“V”形状の溝1
12がある部分にまで流れてはいけない。しかし、成形
工程の特性から、フラッシュ120の発生は避けられな
いものである。
【0025】したがって、このようにフラッシュ120
が発生して“V”形状112がある部分を超えて流れる
ことになると、フラッシュが発生した部分が後続工程で
メッキ処理できないと共に、チップパッド100での熱
放出効果が低下する。したがって、このような問題を避
けるために、従来は必ずデフラッシュ工程が追加で行わ
れてきた。もちろん、従来技術では、ディンプルを用い
てこれを抑えたが、無ディンプル部分ではフラッシュが
発生する可能性があった。しかし、本発明では、チップ
パッドの第2面にある“V”形状の溝112が、フラッ
シュの流れ止めの役目をする。したがって、フラッシュ
120が発生しても、図から明らかなように、“V”形
状の溝112のところを越えては流れることができな
い。すなわち、スエージ処理部116'で“V”形状の
溝112までの距離を調整すれば、フラッシュが発生す
る距離を制御ができるのである。
が発生して“V”形状112がある部分を超えて流れる
ことになると、フラッシュが発生した部分が後続工程で
メッキ処理できないと共に、チップパッド100での熱
放出効果が低下する。したがって、このような問題を避
けるために、従来は必ずデフラッシュ工程が追加で行わ
れてきた。もちろん、従来技術では、ディンプルを用い
てこれを抑えたが、無ディンプル部分ではフラッシュが
発生する可能性があった。しかし、本発明では、チップ
パッドの第2面にある“V”形状の溝112が、フラッ
シュの流れ止めの役目をする。したがって、フラッシュ
120が発生しても、図から明らかなように、“V”形
状の溝112のところを越えては流れることができな
い。すなわち、スエージ処理部116'で“V”形状の
溝112までの距離を調整すれば、フラッシュが発生す
る距離を制御ができるのである。
【0026】
【発明の効果】したがって、本発明によれば、リードフ
レームのチップパッドを熱放出通路として用いながら、
下記の如き特有の効果を得ることができる。第一に、チ
ップパッドの第1面に形成された細長い溝、スロットの
羽根部及びチップパッドの端部のスエージ処理部により
湿気が半導体パッケージの内部に侵入することを効率よ
く防止できる。これにより、半導体パッケージの湿気侵
入に関連した信頼性を向上させる効果がある。第二に、
チップパッドの第2面に形成された細長い“V”形状の
溝により、成形工程中に半導体パッケージの底面でフラ
ッシュが発生することを抑止できる。これにより、デフ
ラッシュ工程の省略が可能になり、全体としての工程を
単純化させる効果がある。第三に、チップパッドに形成
されたスロット及びスエージ処理部によりチップパッド
が受ける筈の熱応力を効率良く分散できる半導体パッケ
ージを実現することができる。
レームのチップパッドを熱放出通路として用いながら、
下記の如き特有の効果を得ることができる。第一に、チ
ップパッドの第1面に形成された細長い溝、スロットの
羽根部及びチップパッドの端部のスエージ処理部により
湿気が半導体パッケージの内部に侵入することを効率よ
く防止できる。これにより、半導体パッケージの湿気侵
入に関連した信頼性を向上させる効果がある。第二に、
チップパッドの第2面に形成された細長い“V”形状の
溝により、成形工程中に半導体パッケージの底面でフラ
ッシュが発生することを抑止できる。これにより、デフ
ラッシュ工程の省略が可能になり、全体としての工程を
単純化させる効果がある。第三に、チップパッドに形成
されたスロット及びスエージ処理部によりチップパッド
が受ける筈の熱応力を効率良く分散できる半導体パッケ
ージを実現することができる。
【0027】本発明はその必須的な特徴事項を離脱しな
い範囲内であれば、別の実施形態が可能である。例え
ば、前述した好ましい実施形態においてはスエージ処理
部が第2面に形成されているが、第1面に形成しても構
わない。また、スロットの形状も各種の形状に変形でき
る。細長い溝も、前述した実施の形態ではチップパッド
の第1及び第2面にそれぞれ1個ずつ形成したが、2個
あるいはそれ以上に形成しても良い。さらに、4本のタ
イバを有するリードフレームを2本のタイバを有するリ
ードフレームに代えても良く、タイバの形状及び半導体
パッケージの外部形状もやはり自由に変形可能である。
よって、以上の好ましい実施形態に記載された内容は例
示的なものに過ぎず、本発明を限定するものではない。
本発明は前述した実施形態に限定されるものではなく、
本発明の属する技術的な思想内であれば、当分野におけ
る通常の知識を有した者にとって各種の変形が可能であ
るのは言うまでもない。
い範囲内であれば、別の実施形態が可能である。例え
ば、前述した好ましい実施形態においてはスエージ処理
部が第2面に形成されているが、第1面に形成しても構
わない。また、スロットの形状も各種の形状に変形でき
る。細長い溝も、前述した実施の形態ではチップパッド
の第1及び第2面にそれぞれ1個ずつ形成したが、2個
あるいはそれ以上に形成しても良い。さらに、4本のタ
イバを有するリードフレームを2本のタイバを有するリ
ードフレームに代えても良く、タイバの形状及び半導体
パッケージの外部形状もやはり自由に変形可能である。
よって、以上の好ましい実施形態に記載された内容は例
示的なものに過ぎず、本発明を限定するものではない。
本発明は前述した実施形態に限定されるものではなく、
本発明の属する技術的な思想内であれば、当分野におけ
る通常の知識を有した者にとって各種の変形が可能であ
るのは言うまでもない。
【図1】チップパッドの底面が外部に露出される従来の
半導体パッケージの断面図。
半導体パッケージの断面図。
【図2】チップパッドの底面が外部に露出される従来の
半導体パッケージの他の断面図。
半導体パッケージの他の断面図。
【図3】図2の半導体パッケージの底面図。
【図4】本発明によるリードフレームを具備する半導体
パッケージの平面図。
パッケージの平面図。
【図5】図4のX-X'線断面図。
【図6】図4のY-Y'線断面図。
【図7】図5のA部分を拡大して示す部分拡大図。
【図8】図6のB部分を拡大して示す部分拡大図。
100 チップパッド 102 アウタリード 104 封止剤 106 チップ 108、112 細長い溝 110 スロット 114 タイバ 116 スエージ処理部
Claims (19)
- 【請求項1】 チップが搭載される第1面と、前記第1
面の反対面である第2面の一部が半導体パッケージの外
部に露出される形状のチップパッドを具備するリードフ
レームと、前記チップパッドの第1面に搭載され、チッ
プパッドにエポキシにより樹脂封止されるチップと、前
記チップに構成されたボンドパッドと対応する前記リー
ドフレームのインナーリードとを連結する金属細線と、
前記リードフレームチップパッドの第1面及びその上部
と、インナーリードの全体を包みながらチップパッドの
第2面の一部を露出させる形状で構成された封止剤と、
前記リードフレームのインナーリードと互いに対応する
ように連結されて前記封止剤の外部に露出されたアウタ
リードとを具備する半導体パッケージにおいて、 前記リードフレームのチップパッドは、 前記リードフレームのチップパッドの端部に形成された
少なくとも2以上のスエージ処理部と、 前記リードフレームのチップパッドの第1面に形成され
た第1の細長い溝と、 前記リードフレームのチップパッドの第2面で前記封止
剤により包まれずに露出される領域の端部に形成された
第2の細長い溝と、 前記リードフレームのチップパッドに形成された少なく
とも1以上のスロットと、を具備することを特徴とする
半導体パッケージ。 - 【請求項2】 前記スエージ処理部は、前記チップパッ
ドの第2面に形成されたことを特徴とする請求項1に記
載の半導体パッケージ。 - 【請求項3】 前記チップパッドの第2面に形成された
第2の細長い溝は、“V”字状、或いは“U”字状であ
ることを特徴とする請求項1に記載の半導体パッケー
ジ。 - 【請求項4】 前記チップパッドの第2面に形成された
第2の細長い溝は、半導体パッケージの外部に露出され
たチップパッドの端部領域で四角形に形成されることを
特徴とする請求項1に記載の半導体パッケージ。 - 【請求項5】 前記第1面に形成された第1の細長い溝
は、“V”字状または“U”字状であることを特徴とす
る請求項1に記載の半導体パッケージ。 - 【請求項6】 前記第1面の第1の細長い溝は、前記チ
ップが取り付けられる領域の外郭に沿って形成されたこ
とを特徴とする請求項1に記載の半導体パッケージ。 - 【請求項7】 前記第1面に形成された第1の細長い溝
は、四角形であることを特徴とする請求項1に記載の半
導体パッケージ。 - 【請求項8】 前記リードフレームチップパッドのスロ
ットは、チップが取り付けられる領域の外郭に複数個形
成され、複数個のスロット同士は互いにつながっていな
い構造であることを特徴とする請求項1に記載の半導体
パッケージ。 - 【請求項9】 前記リードフレームチップパッドのスロ
ットには、チップパッドの一部が曲げ上げられた形状の
羽根部が形成されたことを特徴とする請求項1に記載の
半導体パッケージ。 - 【請求項10】 前記羽根部は、チップパッドの上下を
貫通するスロットでチップが取り付けられる領域近傍に
形成されたことを特徴とする請求項9に記載の半導体パ
ッケージ。 - 【請求項11】 チップが搭載される第1面と、前記第
1面の反対面である第2面の一部が半導体パッケージの
外部に露出される形態のチップパッドと、前記チップパ
ッドの外郭に形成されて一部はエポキシモールドコンパ
ウンド(EMC)によって半導体パッケージの内部に挟
み込まれ、一部は外部に露出される複数個のリードを具
備するリードフレームにおいて、 前記チップパッドは、 端部に少なくとも2以上のスエージ処理部が形成され、 前記露出されるチップパッドの第2面の端部に沿って細
長い溝が形成され、 前記チップパッドには少なくとも1以上のスロットが形
成されたことを特徴とするリードフレーム。 - 【請求項12】 前記スエージ処理部は、前記チップパ
ッドの第2面に形成されたことを特徴とする請求項11
に記載の半導体パッケージ。 - 【請求項13】 前記チップパッドの第2面に形成され
た第2の細長い溝は、“V”字状または“U”字状であ
ることを特徴とする請求項11に記載のリードフレー
ム。 - 【請求項14】 前記チップパッドの第2面に形成され
た第2の細長い溝は、四角形であることを特徴とする請
求項11に記載のリードフレーム。 - 【請求項15】 前記チップパッドは、第1面に細長い
“V”形状または“U”形状の溝をさらに具備すること
を特徴とする請求項11に記載のリードフレーム。 - 【請求項16】 前記チップパッドの第1面に形成され
た細長い溝は、四角形であることを特徴とする請求項1
5に記載のリードフレーム。 - 【請求項17】 前記チップパッドのスロットはチップ
が取り付けられる領域の外郭に複数個形成され、互いに
つながっていない構造であることを特徴とする請求項1
1に記載のリードフレーム。 - 【請求項18】 前記チップパッドのスロットには、チ
ップパッドの一部が曲げ上げられた形状の羽根部が形成
されたことを特徴とする請求項11に記載のリードフレ
ーム。 - 【請求項19】 前記羽根部は、チップパッドでチップ
が取り付けられる領域近傍に形成されたことを特徴とす
る請求項18に記載のリードフレーム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990035186A KR100335480B1 (ko) | 1999-08-24 | 1999-08-24 | 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지 |
KR1999P-35186 | 1999-08-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001085591A true JP2001085591A (ja) | 2001-03-30 |
Family
ID=19608465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000251119A Pending JP2001085591A (ja) | 1999-08-24 | 2000-08-22 | チップパッドが放熱通路として用いられるリードフレーム及びこれを含む半導体パッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6329706B1 (ja) |
JP (1) | JP2001085591A (ja) |
KR (1) | KR100335480B1 (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6512674B1 (en) * | 1999-07-26 | 2003-01-28 | Nec Corporation | Package for semiconductor device having radiating substrate and radiator fin |
JP2008053478A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | リードフレームおよびパッケージ部品および半導体装置およびパッケージ部品の製造方法 |
JP2010192930A (ja) * | 2010-04-30 | 2010-09-02 | Rohm Co Ltd | アイランド露出型半導体装置 |
JP2011146524A (ja) * | 2010-01-14 | 2011-07-28 | Dainippon Printing Co Ltd | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
KR20130061681A (ko) * | 2010-05-12 | 2013-06-11 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
JP2013232635A (ja) * | 2012-04-06 | 2013-11-14 | Nichia Chem Ind Ltd | 発光装置用パッケージ成形体及びそれを用いた発光装置 |
CN103515261A (zh) * | 2012-06-27 | 2014-01-15 | 瑞萨电子株式会社 | 用于制造半导体器件的方法和半导体器件 |
JP2014203861A (ja) * | 2013-04-02 | 2014-10-27 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
JP2015041683A (ja) * | 2013-08-21 | 2015-03-02 | 大日本印刷株式会社 | 樹脂付リードフレームおよびその製造方法、ならびにledパッケージおよびその製造方法 |
US9368432B2 (en) | 2013-05-29 | 2016-06-14 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of semiconductor device |
JP2016134511A (ja) * | 2015-01-20 | 2016-07-25 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP2017108191A (ja) * | 2017-03-24 | 2017-06-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (79)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100526837B1 (ko) * | 2000-04-27 | 2005-11-08 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
KR100771233B1 (ko) * | 2000-08-21 | 2007-10-29 | 페어차일드코리아반도체 주식회사 | 고전력용 반도체 패키지 |
US6661083B2 (en) * | 2001-02-27 | 2003-12-09 | Chippac, Inc | Plastic semiconductor package |
US20020117740A1 (en) * | 2001-02-28 | 2002-08-29 | Advanced Semiconductor Engineering Inc. | Lead frame for plastic molded type semiconductor package |
US7034382B2 (en) * | 2001-04-16 | 2006-04-25 | M/A-Com, Inc. | Leadframe-based chip scale package |
US7122884B2 (en) * | 2002-04-16 | 2006-10-17 | Fairchild Semiconductor Corporation | Robust leaded molded packages and methods for forming the same |
KR100688595B1 (ko) * | 2002-08-30 | 2007-03-09 | 페어차일드코리아반도체 주식회사 | 양호한 열 방출을 위한 패드 노출형 반도체 패키지 |
US7244965B2 (en) | 2002-09-04 | 2007-07-17 | Cree Inc, | Power surface mount light emitting die package |
US7264378B2 (en) * | 2002-09-04 | 2007-09-04 | Cree, Inc. | Power surface mount light emitting die package |
US7775685B2 (en) * | 2003-05-27 | 2010-08-17 | Cree, Inc. | Power surface mount light emitting die package |
US6818973B1 (en) * | 2002-09-09 | 2004-11-16 | Amkor Technology, Inc. | Exposed lead QFP package fabricated through the use of a partial saw process |
US6897486B2 (en) * | 2002-12-06 | 2005-05-24 | Ban P. Loh | LED package die having a small footprint |
US7692206B2 (en) * | 2002-12-06 | 2010-04-06 | Cree, Inc. | Composite leadframe LED package and method of making the same |
TWI253730B (en) * | 2003-01-10 | 2006-04-21 | Siliconware Precision Industries Co Ltd | Semiconductor package with heat dissipating structure |
US6867481B2 (en) * | 2003-04-11 | 2005-03-15 | Fairchild Semiconductor Corporation | Lead frame structure with aperture or groove for flip chip in a leaded molded package |
JP2005064479A (ja) * | 2003-07-31 | 2005-03-10 | Sanyo Electric Co Ltd | 回路モジュール |
KR100553717B1 (ko) * | 2003-08-11 | 2006-02-24 | 광전자 주식회사 | 고방열 구조를 갖는 반도체 패키지 |
US7280288B2 (en) * | 2004-06-04 | 2007-10-09 | Cree, Inc. | Composite optical lens with an integrated reflector |
US7456499B2 (en) * | 2004-06-04 | 2008-11-25 | Cree, Inc. | Power light emitting die package with reflecting lens and the method of making the same |
US7777247B2 (en) * | 2005-01-14 | 2010-08-17 | Cree, Inc. | Semiconductor light emitting device mounting substrates including a conductive lead extending therein |
US20060255479A1 (en) * | 2005-05-10 | 2006-11-16 | Texas Instruments Incorporated | Magnetic assist manufacturing to reduce mold flash and assist with heat slug assembly |
US7980743B2 (en) | 2005-06-14 | 2011-07-19 | Cree, Inc. | LED backlighting for displays |
US20090057852A1 (en) * | 2007-08-27 | 2009-03-05 | Madrid Ruben P | Thermally enhanced thin semiconductor package |
US20070164428A1 (en) * | 2006-01-18 | 2007-07-19 | Alan Elbanhawy | High power module with open frame package |
US20070176271A1 (en) * | 2006-02-01 | 2007-08-02 | Stats Chippac Ltd. | Integrated circuit package system having die-attach pad with elevated bondline thickness |
KR100716879B1 (ko) * | 2006-02-13 | 2007-05-09 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
US7868432B2 (en) * | 2006-02-13 | 2011-01-11 | Fairchild Semiconductor Corporation | Multi-chip module for battery power control |
US7768075B2 (en) | 2006-04-06 | 2010-08-03 | Fairchild Semiconductor Corporation | Semiconductor die packages using thin dies and metal substrates |
WO2008003051A2 (en) * | 2006-06-29 | 2008-01-03 | Analog Devices, Inc. | Stress mitigation in packaged microchips |
US7656024B2 (en) * | 2006-06-30 | 2010-02-02 | Fairchild Semiconductor Corporation | Chip module for complete power train |
US7564124B2 (en) * | 2006-08-29 | 2009-07-21 | Fairchild Semiconductor Corporation | Semiconductor die package including stacked dice and heat sink structures |
US8106501B2 (en) * | 2008-12-12 | 2012-01-31 | Fairchild Semiconductor Corporation | Semiconductor die package including low stress configuration |
US7768105B2 (en) | 2007-01-24 | 2010-08-03 | Fairchild Semiconductor Corporation | Pre-molded clip structure |
US7821116B2 (en) * | 2007-02-05 | 2010-10-26 | Fairchild Semiconductor Corporation | Semiconductor die package including leadframe with die attach pad with folded edge |
US7659531B2 (en) * | 2007-04-13 | 2010-02-09 | Fairchild Semiconductor Corporation | Optical coupler package |
US7683463B2 (en) * | 2007-04-19 | 2010-03-23 | Fairchild Semiconductor Corporation | Etched leadframe structure including recesses |
US7902657B2 (en) * | 2007-08-28 | 2011-03-08 | Fairchild Semiconductor Corporation | Self locking and aligning clip structure for semiconductor die package |
US7737548B2 (en) | 2007-08-29 | 2010-06-15 | Fairchild Semiconductor Corporation | Semiconductor die package including heat sinks |
US20090057855A1 (en) * | 2007-08-30 | 2009-03-05 | Maria Clemens Quinones | Semiconductor die package including stand off structures |
US20090140266A1 (en) * | 2007-11-30 | 2009-06-04 | Yong Liu | Package including oriented devices |
US7589338B2 (en) * | 2007-11-30 | 2009-09-15 | Fairchild Semiconductor Corporation | Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice |
KR20090062612A (ko) * | 2007-12-13 | 2009-06-17 | 페어차일드코리아반도체 주식회사 | 멀티 칩 패키지 |
US20090152683A1 (en) * | 2007-12-18 | 2009-06-18 | National Semiconductor Corporation | Rounded die configuration for stress minimization and enhanced thermo-mechanical reliability |
US7808089B2 (en) * | 2007-12-18 | 2010-10-05 | National Semiconductor Corporation | Leadframe having die attach pad with delamination and crack-arresting features |
US7781872B2 (en) * | 2007-12-19 | 2010-08-24 | Fairchild Semiconductor Corporation | Package with multiple dies |
US7791084B2 (en) | 2008-01-09 | 2010-09-07 | Fairchild Semiconductor Corporation | Package with overlapping devices |
US8106406B2 (en) | 2008-01-09 | 2012-01-31 | Fairchild Semiconductor Corporation | Die package including substrate with molded device |
US7626249B2 (en) * | 2008-01-10 | 2009-12-01 | Fairchild Semiconductor Corporation | Flex clip connector for semiconductor device |
US20090194856A1 (en) * | 2008-02-06 | 2009-08-06 | Gomez Jocel P | Molded package assembly |
KR101524545B1 (ko) * | 2008-02-28 | 2015-06-01 | 페어차일드코리아반도체 주식회사 | 전력 소자 패키지 및 그 제조 방법 |
US8018054B2 (en) * | 2008-03-12 | 2011-09-13 | Fairchild Semiconductor Corporation | Semiconductor die package including multiple semiconductor dice |
US7768108B2 (en) | 2008-03-12 | 2010-08-03 | Fairchild Semiconductor Corporation | Semiconductor die package including embedded flip chip |
KR101519062B1 (ko) * | 2008-03-31 | 2015-05-11 | 페어차일드코리아반도체 주식회사 | 반도체 소자 패키지 |
US7834431B2 (en) * | 2008-04-08 | 2010-11-16 | Freescale Semiconductor, Inc. | Leadframe for packaged electronic device with enhanced mold locking capability |
US20090278241A1 (en) * | 2008-05-08 | 2009-11-12 | Yong Liu | Semiconductor die package including die stacked on premolded substrate including die |
US8455988B2 (en) * | 2008-07-07 | 2013-06-04 | Stats Chippac Ltd. | Integrated circuit package system with bumped lead and nonbumped lead |
US8193618B2 (en) | 2008-12-12 | 2012-06-05 | Fairchild Semiconductor Corporation | Semiconductor die package with clip interconnection |
US7973393B2 (en) | 2009-02-04 | 2011-07-05 | Fairchild Semiconductor Corporation | Stacked micro optocouplers and methods of making the same |
US8222718B2 (en) * | 2009-02-05 | 2012-07-17 | Fairchild Semiconductor Corporation | Semiconductor die package and method for making the same |
TW201220555A (en) * | 2010-11-02 | 2012-05-16 | Hon Hai Prec Ind Co Ltd | Light emitting diode lead frame |
CN102072967B (zh) * | 2010-12-14 | 2012-09-19 | 东南大学 | 基于金金键合工艺的热式风速风向传感器及其制备方法 |
US8421204B2 (en) | 2011-05-18 | 2013-04-16 | Fairchild Semiconductor Corporation | Embedded semiconductor power modules and packages |
CN102593092A (zh) * | 2012-03-22 | 2012-07-18 | 天水华天微电子股份有限公司 | 一种引线框架 |
US9676614B2 (en) | 2013-02-01 | 2017-06-13 | Analog Devices, Inc. | MEMS device with stress relief structures |
DE102014108916B4 (de) * | 2014-06-25 | 2019-12-05 | Heraeus Deutschland GmbH & Co. KG | Bandförmiges Substrat zur Herstellung von Chipträgern, elektronisches Modul mit einem solchen Chipträger, elektronische Einrichtung mit einem solchen Modul und Verfahren zur Herstellung eines Substrates |
US10167189B2 (en) | 2014-09-30 | 2019-01-01 | Analog Devices, Inc. | Stress isolation platform for MEMS devices |
US10131538B2 (en) | 2015-09-14 | 2018-11-20 | Analog Devices, Inc. | Mechanically isolated MEMS device |
US9721877B1 (en) | 2016-12-07 | 2017-08-01 | Nexperia B.V. | Method of mounting passive electronic component on lead frame |
DE102016125521B4 (de) * | 2016-12-22 | 2020-10-15 | Infineon Technologies Ag | Gemeinsames Verfahren zum Verbinden eines elektronischen Chips mit einem Verbinderkörper und zum Ausbilden des Verbinderkörpers |
US10083899B2 (en) | 2017-01-23 | 2018-09-25 | Infineon Technologies Ag | Semiconductor package with heat slug and rivet free die attach area |
JP6437700B1 (ja) * | 2018-05-29 | 2018-12-12 | 新電元工業株式会社 | 半導体モジュール |
US10777489B2 (en) * | 2018-05-29 | 2020-09-15 | Katoh Electric Co., Ltd. | Semiconductor module |
CN112435975B (zh) * | 2019-02-22 | 2022-07-19 | 西安航思半导体有限公司 | 散热dfn半导体器件封装结构 |
US11521921B2 (en) * | 2019-09-04 | 2022-12-06 | Semiconductor Components Industries, Llc | Semiconductor device package assemblies and methods of manufacture |
US11417611B2 (en) | 2020-02-25 | 2022-08-16 | Analog Devices International Unlimited Company | Devices and methods for reducing stress on circuit components |
US11981560B2 (en) | 2020-06-09 | 2024-05-14 | Analog Devices, Inc. | Stress-isolated MEMS device comprising substrate having cavity and method of manufacture |
TWM606836U (zh) * | 2020-09-18 | 2021-01-21 | 長華科技股份有限公司 | 導線架 |
CN113594106B (zh) * | 2021-09-28 | 2021-12-17 | 江苏长晶科技有限公司 | 晶片尺寸封装 |
EP4451327A1 (en) | 2023-04-20 | 2024-10-23 | STMicroelectronics International N.V. | Method of manufacturing semiconductor devices, corresponding substrate and semiconductor device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5676542A (en) * | 1979-11-28 | 1981-06-24 | Hitachi Ltd | Resin-sealed semiconductor device |
JPS62183150A (ja) * | 1986-02-06 | 1987-08-11 | Nec Corp | 半導体装置 |
JPH0272558U (ja) * | 1988-11-18 | 1990-06-01 | ||
JPH04340265A (ja) * | 1991-06-27 | 1992-11-26 | Sanyo Electric Co Ltd | 表面実装型半導体装置 |
JPH11220075A (ja) * | 1998-02-04 | 1999-08-10 | Sony Corp | 樹脂封止型半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244335A (ja) * | 1993-02-15 | 1994-09-02 | Fuji Electric Co Ltd | 樹脂封止型半導体装置 |
US5757070A (en) * | 1995-10-24 | 1998-05-26 | Altera Corporation | Integrated circuit package |
KR100231086B1 (ko) * | 1996-09-06 | 1999-11-15 | 윤종용 | 관통 슬릿이 형성된 다이패드를 포함하는 반도체 칩 패키지 |
US5859387A (en) * | 1996-11-29 | 1999-01-12 | Allegro Microsystems, Inc. | Semiconductor device leadframe die attach pad having a raised bond pad |
-
1999
- 1999-08-24 KR KR1019990035186A patent/KR100335480B1/ko not_active IP Right Cessation
-
2000
- 2000-08-22 JP JP2000251119A patent/JP2001085591A/ja active Pending
- 2000-08-23 US US09/644,097 patent/US6329706B1/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5676542A (en) * | 1979-11-28 | 1981-06-24 | Hitachi Ltd | Resin-sealed semiconductor device |
JPS62183150A (ja) * | 1986-02-06 | 1987-08-11 | Nec Corp | 半導体装置 |
JPH0272558U (ja) * | 1988-11-18 | 1990-06-01 | ||
JPH04340265A (ja) * | 1991-06-27 | 1992-11-26 | Sanyo Electric Co Ltd | 表面実装型半導体装置 |
JPH11220075A (ja) * | 1998-02-04 | 1999-08-10 | Sony Corp | 樹脂封止型半導体装置 |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6512674B1 (en) * | 1999-07-26 | 2003-01-28 | Nec Corporation | Package for semiconductor device having radiating substrate and radiator fin |
JP2008053478A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | リードフレームおよびパッケージ部品および半導体装置およびパッケージ部品の製造方法 |
JP2011146524A (ja) * | 2010-01-14 | 2011-07-28 | Dainippon Printing Co Ltd | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
JP2010192930A (ja) * | 2010-04-30 | 2010-09-02 | Rohm Co Ltd | アイランド露出型半導体装置 |
US9324644B2 (en) | 2010-05-12 | 2016-04-26 | Renesas Electronics Corporation | Semiconductor device |
KR101645771B1 (ko) * | 2010-05-12 | 2016-08-04 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
KR20130061681A (ko) * | 2010-05-12 | 2013-06-11 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
JP2013232635A (ja) * | 2012-04-06 | 2013-11-14 | Nichia Chem Ind Ltd | 発光装置用パッケージ成形体及びそれを用いた発光装置 |
CN103515261A (zh) * | 2012-06-27 | 2014-01-15 | 瑞萨电子株式会社 | 用于制造半导体器件的方法和半导体器件 |
JP2014007363A (ja) * | 2012-06-27 | 2014-01-16 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
US9741641B2 (en) | 2012-06-27 | 2017-08-22 | Renesas Electronics Corporation | Method for manufacturing semiconductor device, and semiconductor device |
US9018745B2 (en) | 2012-06-27 | 2015-04-28 | Renesas Corporation | Method for manufacturing semiconductor device, and semiconductor device |
US9293396B2 (en) | 2012-06-27 | 2016-03-22 | Renesas Electronics Corporation | Method for manufacturing semiconductor device, and semiconductor device |
JP2014203861A (ja) * | 2013-04-02 | 2014-10-27 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
US9613888B2 (en) | 2013-04-02 | 2017-04-04 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor module |
US9368432B2 (en) | 2013-05-29 | 2016-06-14 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of semiconductor device |
JP2015041683A (ja) * | 2013-08-21 | 2015-03-02 | 大日本印刷株式会社 | 樹脂付リードフレームおよびその製造方法、ならびにledパッケージおよびその製造方法 |
JP2016134511A (ja) * | 2015-01-20 | 2016-07-25 | 株式会社デンソー | 半導体装置及びその製造方法 |
JP2017108191A (ja) * | 2017-03-24 | 2017-06-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR100335480B1 (ko) | 2002-05-04 |
KR20010018990A (ko) | 2001-03-15 |
US6329706B1 (en) | 2001-12-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001085591A (ja) | チップパッドが放熱通路として用いられるリードフレーム及びこれを含む半導体パッケージ | |
US7489021B2 (en) | Lead frame with included passive devices | |
US6424024B1 (en) | Leadframe of quad flat non-leaded package | |
JP2000138343A (ja) | 半導体装置 | |
JP3046024B1 (ja) | リ―ドフレ―ムおよびそれを用いた樹脂封止型半導体装置の製造方法 | |
JPH09260550A (ja) | 半導体装置 | |
CN107039368B (zh) | 树脂密封型半导体装置 | |
JP2936669B2 (ja) | 樹脂封止型半導体装置 | |
US5683944A (en) | Method of fabricating a thermally enhanced lead frame | |
JP2006108306A (ja) | リードフレームおよびそれを用いた半導体パッケージ | |
JPH11145364A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
US6084309A (en) | Semiconductor device and semiconductor device mounting structure | |
JP3051376B2 (ja) | リードフレーム及びその製造方法並びにリードフレームを用いた半導体装置 | |
JP3702655B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP2019110278A (ja) | 半導体装置 | |
JP2001135767A (ja) | 半導体装置およびその製造方法 | |
JP4396028B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JPH0685133A (ja) | 半導体集積回路装置 | |
JP5145596B2 (ja) | 半導体装置 | |
JP3111759B2 (ja) | リードフレームおよびリードフレームの製造方法 | |
US20230047555A1 (en) | Semiconductor devices and processes | |
JPH07231065A (ja) | 樹脂封止型半導体装置 | |
KR101016715B1 (ko) | 반도체장치 | |
JP2001024137A (ja) | リードフレーム及び半導体装置 | |
JP4614579B2 (ja) | 混成集積回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070817 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100622 |