JP2000294764A - 半導体制御整流素子 - Google Patents
半導体制御整流素子Info
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- JP2000294764A JP2000294764A JP11100900A JP10090099A JP2000294764A JP 2000294764 A JP2000294764 A JP 2000294764A JP 11100900 A JP11100900 A JP 11100900A JP 10090099 A JP10090099 A JP 10090099A JP 2000294764 A JP2000294764 A JP 2000294764A
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Abstract
(57)【要約】
【課題】コンデンサ放電等の高ｄｉ／ｄｔ・高パルス電
流が流れる機器への使用に適した構造とする。 【解決手段】カソード電極８の外周全体を囲むように主
ゲート電極１７を形成するようにし、ゲート領域とカソ
ード領域との相対的な対向長を長くする。
流が流れる機器への使用に適した構造とする。 【解決手段】カソード電極８の外周全体を囲むように主
ゲート電極１７を形成するようにし、ゲート領域とカソ
ード領域との相対的な対向長を長くする。
Description
【０００１】
【産業上の利用分野】本発明は、特に高い臨界順電流上
昇率（ｄｉ／ｄｔ）を有する半導体制御整流素子の改良
構造に関するものである。
昇率（ｄｉ／ｄｔ）を有する半導体制御整流素子の改良
構造に関するものである。
【０００２】
【従来の技術】一般に、半導体制御整流素子（サイリス
タ）はそのゲート電極からカソード電極へゲート電流を
流すことにより順方向阻止状態から順方向導通状態へ移
行させ、いわゆるターンオンさせることができる。
タ）はそのゲート電極からカソード電極へゲート電流を
流すことにより順方向阻止状態から順方向導通状態へ移
行させ、いわゆるターンオンさせることができる。
【０００３】しかし、基板シリコンの固有の抵抗によ
り、ゲート電流はゲートーカソード間の最短経路を流れ
るため、ターンオン動作はゲート近傍の微小部分より始
まり、その後、導通部は次第にある有限の速度、例えば
０．０５〜０．１２ｍｍ/μｓ位の速度でカソード全面
に広がって行く。したがってターンオン直後において
は、この微小部分の電流密度および熱損失が非常に高く
なり、ついには素子の接合面を永久破壊に至らしめる場
合がある。
り、ゲート電流はゲートーカソード間の最短経路を流れ
るため、ターンオン動作はゲート近傍の微小部分より始
まり、その後、導通部は次第にある有限の速度、例えば
０．０５〜０．１２ｍｍ/μｓ位の速度でカソード全面
に広がって行く。したがってターンオン直後において
は、この微小部分の電流密度および熱損失が非常に高く
なり、ついには素子の接合面を永久破壊に至らしめる場
合がある。
【０００４】図４は、この種のサイリスタの平面図、図
５はそのＢ−Ｂ線に沿う断面図である。これらの図にお
いて、サイリスタ１は、隣接する互いに反対導電型のＰ
Ｅ層２、ＮＢ層３、ＰＢ層４及びＮＥ層５を有し、前記
ＮＥ層５は隣接するＰＢ層との接合端面が該ＰＢ層４の
表面に露出した略四角形の半導体基板６を備えている。
５はそのＢ−Ｂ線に沿う断面図である。これらの図にお
いて、サイリスタ１は、隣接する互いに反対導電型のＰ
Ｅ層２、ＮＢ層３、ＰＢ層４及びＮＥ層５を有し、前記
ＮＥ層５は隣接するＰＢ層との接合端面が該ＰＢ層４の
表面に露出した略四角形の半導体基板６を備えている。
【０００５】そして、ゲート電極７は、図４の平面図に
示すようにＰＢ層５上のカソード電極８の隅部に対向し
て配置されている。すなわち、上記カソード電極８の１
つのコーナ部を切り欠き、この切欠部分にゲート電極８
が設けられている。なお、図５おいて、９はＰＥ層２の
主面側に設けられたアノード電極である。
示すようにＰＢ層５上のカソード電極８の隅部に対向し
て配置されている。すなわち、上記カソード電極８の１
つのコーナ部を切り欠き、この切欠部分にゲート電極８
が設けられている。なお、図５おいて、９はＰＥ層２の
主面側に設けられたアノード電極である。
【０００６】
【発明が解決しようとする課題】従来のサイリスタは、
上記のようにゲート電極７がカソード電極８の１つの隅
部のみに配置された構造となっているため、ゲート領域
とカソード領域との相対的な対向長が短い。そのため、
ゲート電流（Ｉｇ）をゲート電極７に印加しても初期点
弧面積が小さく、臨界順電流上昇率（ｄｉ／ｄｔ）が小
さい。したがって、特にコンデンサ放電制御等の高いｄ
ｉ／ｄｔ、高いパルス電流が流れる機器への使用には、
さらなる構造の改善が必要であった。
上記のようにゲート電極７がカソード電極８の１つの隅
部のみに配置された構造となっているため、ゲート領域
とカソード領域との相対的な対向長が短い。そのため、
ゲート電流（Ｉｇ）をゲート電極７に印加しても初期点
弧面積が小さく、臨界順電流上昇率（ｄｉ／ｄｔ）が小
さい。したがって、特にコンデンサ放電制御等の高いｄ
ｉ／ｄｔ、高いパルス電流が流れる機器への使用には、
さらなる構造の改善が必要であった。
【０００７】
【発明の目的】本発明は上記のような課題を解決するた
めになされたもので、コンデンサ放電等の高ｄｉ／ｄｔ
・高パルス電流が流れる機器への使用に適した構造を有
する半導体制御整流素子を提供することを目的とするも
のである。
めになされたもので、コンデンサ放電等の高ｄｉ／ｄｔ
・高パルス電流が流れる機器への使用に適した構造を有
する半導体制御整流素子を提供することを目的とするも
のである。
【０００８】
【課題を解決するための手段】第１の発明の半導体制御
整流素子は、隣接する互いに反対導電型のＰＥ層、ＮＢ
層、ＰＢ層及びＮＥ層を有し、前記ＮＥ層は、隣接する
ＰＢ層との接合端面が該ＰＢ層表面に露出した略四角形
の半導体基板からなる半導体制御整流素子において、前
記ＮＥ層の外周全体を囲むように形成された主ゲート電
極と、前記第ＮＥ層上に設けられたカソード電極と、前
記ＰＥ層主面側に設けられたアノード電極とを備えたこ
とを特徴とするものである。
整流素子は、隣接する互いに反対導電型のＰＥ層、ＮＢ
層、ＰＢ層及びＮＥ層を有し、前記ＮＥ層は、隣接する
ＰＢ層との接合端面が該ＰＢ層表面に露出した略四角形
の半導体基板からなる半導体制御整流素子において、前
記ＮＥ層の外周全体を囲むように形成された主ゲート電
極と、前記第ＮＥ層上に設けられたカソード電極と、前
記ＰＥ層主面側に設けられたアノード電極とを備えたこ
とを特徴とするものである。
【０００９】第２の発明の半導体制御整流素子は、隣接
する互いに反対導電型のＰＥ層、ＮＢ層、ＰＢ層及び第
１ＮＥ層を有する略四角形の半導体基板からなる半導体
制御整流素子において、前記第１ＮＥ層は、隣接するＰ
Ｂ層との接合端面が該ＰＢ層表面に露出し、該第１ＮＥ
層と所定の間隔を保持して該第１ＮＥ層の外周全体を囲
むようにして形成された補助サイリスタ部となる第２Ｎ
Ｅ層と、前記第１ＮＥ層と前記第２ＮＥ層で囲まれた閉
鎖領域内に形成され、かつ、前記ＰＢ層と前記第２ＮＥ
層の表面に跨るように形成された前記補助サイリスタ部
の補助電極と、前記第２ＮＥ層の外周を囲むように形成
された主ゲート電極と、前記第１ＮＥ層上に設けられた
カソード電極と、前記ＰＥ層側に設けられたアノード電
極とを備えたことを特徴とするものである。
する互いに反対導電型のＰＥ層、ＮＢ層、ＰＢ層及び第
１ＮＥ層を有する略四角形の半導体基板からなる半導体
制御整流素子において、前記第１ＮＥ層は、隣接するＰ
Ｂ層との接合端面が該ＰＢ層表面に露出し、該第１ＮＥ
層と所定の間隔を保持して該第１ＮＥ層の外周全体を囲
むようにして形成された補助サイリスタ部となる第２Ｎ
Ｅ層と、前記第１ＮＥ層と前記第２ＮＥ層で囲まれた閉
鎖領域内に形成され、かつ、前記ＰＢ層と前記第２ＮＥ
層の表面に跨るように形成された前記補助サイリスタ部
の補助電極と、前記第２ＮＥ層の外周を囲むように形成
された主ゲート電極と、前記第１ＮＥ層上に設けられた
カソード電極と、前記ＰＥ層側に設けられたアノード電
極とを備えたことを特徴とするものである。
【００１０】第３の発明の半導体制御整流素子は、前記
第２ＮＥ層の外側のＰＢ層表面に形成された主ゲート電
極上であって、前記半導体基板の１つの隅部からゲート
端子が引き出されたことを特徴とするものである。
第２ＮＥ層の外側のＰＢ層表面に形成された主ゲート電
極上であって、前記半導体基板の１つの隅部からゲート
端子が引き出されたことを特徴とするものである。
【００１１】第４の半導体制御整流素子は、前記第２Ｎ
Ｅ層の外側のＰＢ層表面に形成された主ゲート電極上で
あって、前記半導体基板の対角線上の２つの隅部からゲ
ート端子が引き出されたことを特徴とするものである。
Ｅ層の外側のＰＢ層表面に形成された主ゲート電極上で
あって、前記半導体基板の対角線上の２つの隅部からゲ
ート端子が引き出されたことを特徴とするものである。
【００１２】
【実施例】以下に本発明の実施例を、図を参照して説明
する。図１は本発明の一実施例を示すサイリスタの平面
図であり、図２は図１のＡ−Ａに沿う断面図である。図
において、半導体制御整流素子１０は、隣接する互いに
反対導電型のＰＥ層２、ＮＢ層３、ＰＢ層４および第１
ＮＥ層１５を有する略四角形の半導体基板６を有する。
する。図１は本発明の一実施例を示すサイリスタの平面
図であり、図２は図１のＡ−Ａに沿う断面図である。図
において、半導体制御整流素子１０は、隣接する互いに
反対導電型のＰＥ層２、ＮＢ層３、ＰＢ層４および第１
ＮＥ層１５を有する略四角形の半導体基板６を有する。
【００１３】また、前記第１ＮＥ層１５は、隣接するＰ
Ｂ層４との接合端面が該ＰＢ層４の表面に露出し、該第
１ＮＥ層１５と所定の間隔を保持して該第１ＮＥ層１５
の外周全体を囲むようにして形成された補助サイリスタ
部となる第２ＮＥ層１６が設けられている。
Ｂ層４との接合端面が該ＰＢ層４の表面に露出し、該第
１ＮＥ層１５と所定の間隔を保持して該第１ＮＥ層１５
の外周全体を囲むようにして形成された補助サイリスタ
部となる第２ＮＥ層１６が設けられている。
【００１４】さらに、前記第１ＮＥ層１５と前記第２Ｎ
Ｅ層１６で囲まれた閉鎖領域内には、前記ＰＢ層４と前
記第２ＮＥ層１６の表面に跨るように形成された前記補
助サイリスタ部の補助電極１８を有している。
Ｅ層１６で囲まれた閉鎖領域内には、前記ＰＢ層４と前
記第２ＮＥ層１６の表面に跨るように形成された前記補
助サイリスタ部の補助電極１８を有している。
【００１５】そして、本発明の最も特徴的なところは、
前記第２ＮＥ層１６の外周全体を囲むように主ゲート電
極１７が形成されていることである。なお、前記第１Ｎ
Ｅ層１５上に設けられたカソード電極８及び前記ＰＥ層
２の主面側に設けられたアノード電極９の構成は従来と
同様である。
前記第２ＮＥ層１６の外周全体を囲むように主ゲート電
極１７が形成されていることである。なお、前記第１Ｎ
Ｅ層１５上に設けられたカソード電極８及び前記ＰＥ層
２の主面側に設けられたアノード電極９の構成は従来と
同様である。
【００１６】また、前記第２ＮＥ層１６の外側のＰＢ層
４の表面に形成された主ゲート電極１７上であって、前
記半導体基板６の１つの隅部１７Ａは、比較的広い面積
に形成され、該隅部１７Ａからゲート端子（図示省略）
が引き出される構造となっている。
４の表面に形成された主ゲート電極１７上であって、前
記半導体基板６の１つの隅部１７Ａは、比較的広い面積
に形成され、該隅部１７Ａからゲート端子（図示省略）
が引き出される構造となっている。
【００１７】上記のような構成により主ゲート電極１７
に図示を省略したゲート端子を介してゲート電流（Ｉ
ｇ）を印加した場合、ゲート領域とカソード領域との相
対的な対向長が長くなっているために初期点弧面積が大
きくなり、ｄｉ／ｄｔ耐量が飛躍的に向上する。このた
め、コンデンサ放電制御等の高いｄｉ／ｄｔ、高いパル
ス電流が流れる機器へ高信頼性を維持しつつ、その使用
が可能となる。
に図示を省略したゲート端子を介してゲート電流（Ｉ
ｇ）を印加した場合、ゲート領域とカソード領域との相
対的な対向長が長くなっているために初期点弧面積が大
きくなり、ｄｉ／ｄｔ耐量が飛躍的に向上する。このた
め、コンデンサ放電制御等の高いｄｉ／ｄｔ、高いパル
ス電流が流れる機器へ高信頼性を維持しつつ、その使用
が可能となる。
【００１８】なお、上記の実施例では補助サイリスタ部
を有するいわゆる増幅ゲート構造のものについて説明し
たが、勿論、通常のゲート、再生ゲート、ＦＩゲート等
を有する構造のものにも容易に適用することができる。
特に、本発明は製造コスト等を考慮した小面積ディバイ
スにおいて、高ｄｉ／ｄｔ耐量を得る場合に、カソード
領域の外周部から点弧させる構造として優れた特徴を有
している。
を有するいわゆる増幅ゲート構造のものについて説明し
たが、勿論、通常のゲート、再生ゲート、ＦＩゲート等
を有する構造のものにも容易に適用することができる。
特に、本発明は製造コスト等を考慮した小面積ディバイ
スにおいて、高ｄｉ／ｄｔ耐量を得る場合に、カソード
領域の外周部から点弧させる構造として優れた特徴を有
している。
【００１９】次に、図３は本発明の他の実施例を示すも
ので、第２ＮＥ層１６の外側のＰＢ層４の表面に形成さ
れた主ゲート電極１７上であって、前記半導体基板６の
対角線ＤＬ上の２つの隅部１７Ｃ、１７Ｄからゲート端
子１９Ａ、１９Ｂを引き出すようにしたものである。な
お、図中、２０はカソード電極８の中央部から引き出さ
れたカソード端子である。
ので、第２ＮＥ層１６の外側のＰＢ層４の表面に形成さ
れた主ゲート電極１７上であって、前記半導体基板６の
対角線ＤＬ上の２つの隅部１７Ｃ、１７Ｄからゲート端
子１９Ａ、１９Ｂを引き出すようにしたものである。な
お、図中、２０はカソード電極８の中央部から引き出さ
れたカソード端子である。
【００２０】上記の構造によれば、ゲート端子１９Ａ、
１９Ｂを２本としたので、主ゲート電極１７のインピー
ダンスを低減させ、ゲート電流（Ｉｇ）を、より均一に
カソード領域に印加することができるようになり、さら
にｄｉ／ｄｔ耐量を向上させることができる。
１９Ｂを２本としたので、主ゲート電極１７のインピー
ダンスを低減させ、ゲート電流（Ｉｇ）を、より均一に
カソード領域に印加することができるようになり、さら
にｄｉ／ｄｔ耐量を向上させることができる。
【００２１】
【発明の効果】本発明は以上のように、カソード電極の
外周全体を囲むように主ゲート電極を形成するようにし
たので、ゲート領域とカソード領域との相対的な対向長
が長くなり、そのため、初期点弧面積が増大し、ｄｉ／
ｄｔ耐量が飛躍的に向上し、コンデンサ放電制御等の高
いｄｉ／ｄｔ、高いパルス電流が流れる機器へ高信頼性
を維持しつつ、その使用が可能となるなどの優れた効果
がある。
外周全体を囲むように主ゲート電極を形成するようにし
たので、ゲート領域とカソード領域との相対的な対向長
が長くなり、そのため、初期点弧面積が増大し、ｄｉ／
ｄｔ耐量が飛躍的に向上し、コンデンサ放電制御等の高
いｄｉ／ｄｔ、高いパルス電流が流れる機器へ高信頼性
を維持しつつ、その使用が可能となるなどの優れた効果
がある。
【図１】本発明の一実施例を示す半導体制御整流素子の
平面図である。
平面図である。
【図２】図１におけるＡ−Ａ線に沿う断面図である。
【図３】本発明の他の実施例を示す半導体制御整流素子
の平面図である。
の平面図である。
【図４】従来のこの種の半導体制御整流素子の平面図で
ある。
ある。
【図５】図４におけるＢ−Ｂ線に沿う断面図である。
２ ＰＥ層 ３ ＮＢ層 ４ ＰＢ層 ６ 半導体基板 ８ カソード電極 ９ アノード電極 １０ 半導体制御整流素子 １５ 第１ＮＥ層 １６ 第２ＮＥ層 １７ 主ゲート電極 １８ 補助電極 １９Ａ、１９Ｂ ゲート端子
Claims (4)
- 【請求項１】隣接する互いに反対導電型のＰＥ層、ＮＢ
層、ＰＢ層及びＮＥ層を有し、前記ＮＥ層は、隣接する
ＰＢ層との接合端面が該ＰＢ層表面に露出した略四角形
の半導体基板からなる半導体制御整流素子において、 前記ＮＥ層の外周全体を囲むように形成された主ゲート
電極と、 前記第ＮＥ層上に設けられたカソード電極と、 前記ＰＥ層主面側に設けられたアノード電極と、 を備えたことを特徴とする半導体制御整流素子。 - 【請求項２】隣接する互いに反対導電型のＰＥ層、ＮＢ
層、ＰＢ層及び第１ＮＥ層を有する略四角形の半導体基
板からなる半導体制御整流素子において、 前記第１ＮＥ層は、隣接するＰＢ層との接合端面が該Ｐ
Ｂ層表面に露出し、該第１ＮＥ層と所定の間隔を保持し
て該第１ＮＥ層の外周全体を囲むようにして形成された
補助サイリスタ部となる第２ＮＥ層と、 前記第１ＮＥ層と前記第２ＮＥ層で囲まれた閉鎖領域内
に形成され、かつ、前記ＰＢ層と前記第２ＮＥ層の表面
に跨るように形成された前記補助サイリスタ部の補助電
極と、 前記第２ＮＥ層の外周全体を囲むように形成された主ゲ
ート電極と、 前記第１ＮＥ層上に設けられたカソード電極と、 前記ＰＥ層主面側に設けられたアノード電極と、 を備えたことを特徴とする半導体制御整流素子。 - 【請求項３】前記第２ＮＥ層の外側のＰＢ層表面に形成
された主ゲート電極上であって、前記半導体基板の１つ
の隅部からゲート端子が引き出されたことを特徴とする
請求項２の半導体制御整流素子。 - 【請求項４】前記第２ＮＥ層の外側のＰＢ層表面に形成
された主ゲート電極上でって、前記半導体基板の対角線
上の２つの隅部からゲート端子が引き出されたことを特
徴とする請求項２に記載の半導体制御整流素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100900A JP2000294764A (ja) | 1999-04-08 | 1999-04-08 | 半導体制御整流素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100900A JP2000294764A (ja) | 1999-04-08 | 1999-04-08 | 半導体制御整流素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294764A true JP2000294764A (ja) | 2000-10-20 |
Family
ID=14286229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11100900A Pending JP2000294764A (ja) | 1999-04-08 | 1999-04-08 | 半導体制御整流素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151063A (ja) * | 2010-01-19 | 2011-08-04 | Sansha Electric Mfg Co Ltd | サイリスタ |
-
1999
- 1999-04-08 JP JP11100900A patent/JP2000294764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151063A (ja) * | 2010-01-19 | 2011-08-04 | Sansha Electric Mfg Co Ltd | サイリスタ |
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