JPS584827B2 - サイリスタ - Google Patents
サイリスタInfo
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- JPS584827B2 JPS584827B2 JP52086041A JP8604177A JPS584827B2 JP S584827 B2 JPS584827 B2 JP S584827B2 JP 52086041 A JP52086041 A JP 52086041A JP 8604177 A JP8604177 A JP 8604177A JP S584827 B2 JPS584827 B2 JP S584827B2
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 238000006073 displacement reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010304 firing Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000001172 regenerating effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7428—Thyristor-type devices, e.g. having four-zone regenerative action having an amplifying gate structure, e.g. cascade (Darlington) configuration
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明はゲート電流の内部増幅作用を有する高耐圧、大
電流サイリスタに係り、特にターンオン初期における電
流突進率ｄｉ／ｄｔ耐量およびスイッチングパワによる
破壊耐量が優れ、また急激な電圧上昇あるいは高温状態
における洩れ電流による誤点弧のない信頼性の高いゲー
ト構造を備えたサイリスタに関する。
電流サイリスタに係り、特にターンオン初期における電
流突進率ｄｉ／ｄｔ耐量およびスイッチングパワによる
破壊耐量が優れ、また急激な電圧上昇あるいは高温状態
における洩れ電流による誤点弧のない信頼性の高いゲー
ト構造を備えたサイリスタに関する。
サイリスタは優れた電圧阻止能力が必要とされる一方よ
り速いスイッチング能力が要求される。
り速いスイッチング能力が要求される。
高耐圧でかつ大電流のサイリスタは通電開始時における
電流突進率ｄｉ／ｄｔは極めて大きい。
電流突進率ｄｉ／ｄｔは極めて大きい。
このため小さなゲート電流でも点弧し易いサイリスタは
このｄｉ／ｄｔ耐量を向上できるが、反面、高温ではも
れ電流により誤点弧し易く、また急峻に上昇する電圧が
印加された場合その電圧変化率ｄｖ／ｄｔに応じて流れ
る変位電流により誤動作し易く、電圧阻止能力が低下す
る恐れが生ずる。
このｄｉ／ｄｔ耐量を向上できるが、反面、高温ではも
れ電流により誤点弧し易く、また急峻に上昇する電圧が
印加された場合その電圧変化率ｄｖ／ｄｔに応じて流れ
る変位電流により誤動作し易く、電圧阻止能力が低下す
る恐れが生ずる。
素子径の大きなサイリスタでは、小さなゲート電流でも
充分ターンオンすることができるようにゲート電流の内
部増幅作用を有するゲート構造つまり、補助サイリスタ
部分と主サイリスタ部分を内蔵している構造が通常採用
されている。
充分ターンオンすることができるようにゲート電流の内
部増幅作用を有するゲート構造つまり、補助サイリスタ
部分と主サイリスタ部分を内蔵している構造が通常採用
されている。
かかる構造の内、比較的大きなｄｖ／ｄｔ耐量が得られ
る一例として再生ゲート構造サイリスタのゲート部分を
拡大して第１図に示す。
る一例として再生ゲート構造サイリスタのゲート部分を
拡大して第１図に示す。
第２図は第１図のＡ−Ａ′断面図である。
１は半導体基体、２はカソート電極、３はアノード電極
、４は補助ゲート電極、５は外部よりトリガ電流を投入
する主ゲート電極、６は主ｎエミツタ層、７け補助ｎエ
ミッタ層、８けｐベース層、９ぱｎベース層、１０けｐ
エミツタ層、１１は主ゲート電極５側の補助エミツタ接
合端、１２は補助ゲート電極４による補助エミッタ短絡
部、１３は補助ｎエミッタ層７と主ｎエミツタ層６とを
連結する首部（抵抗層部分）である。
、４は補助ゲート電極、５は外部よりトリガ電流を投入
する主ゲート電極、６は主ｎエミツタ層、７け補助ｎエ
ミッタ層、８けｐベース層、９ぱｎベース層、１０けｐ
エミツタ層、１１は主ゲート電極５側の補助エミツタ接
合端、１２は補助ゲート電極４による補助エミッタ短絡
部、１３は補助ｎエミッタ層７と主ｎエミツタ層６とを
連結する首部（抵抗層部分）である。
かかる構造においてｄｖ／ｄｔ耐量を大きくすることが
できる点につき以下に説明する。
できる点につき以下に説明する。
急激に上昇する電圧がアノード電極３−カソード電極２
の間に印加されると逆バイアスとなるｎベース層９，ｐ
ベース層８の間の接合付近にキャリアの締め出し層すな
わぢ空乏層が生じる。
の間に印加されると逆バイアスとなるｎベース層９，ｐ
ベース層８の間の接合付近にキャリアの締め出し層すな
わぢ空乏層が生じる。
電圧上昇により空乏層が広がるのでこの領域のキャリア
つまりｎベース層中では電子はアノード電極へ、ｐベー
ス層中ではホールがカソート電極へ移動する。
つまりｎベース層中では電子はアノード電極へ、ｐベー
ス層中ではホールがカソート電極へ移動する。
すなわち変位電流が流れる。この変位電流は、主ｎエミ
ツタ層６を順バイアスする。
ツタ層６を順バイアスする。
主ｎエミツタ層６の内部は短絡穴を多数個ほぼ均一に分
散させた構造すなわち短絡エミッタ構造を採ること罠よ
り誤点弧を防止できる。
散させた構造すなわち短絡エミッタ構造を採ること罠よ
り誤点弧を防止できる。
しかし周辺部では主ｎエミツタ層６の周辺に変位電流が
集中し易く誤点弧の恐れが生ずる。
集中し易く誤点弧の恐れが生ずる。
そこで首部１３の抵抗ｒＮを小さくすれば周辺に配置し
てある補助ゲード電極５４により周辺の変位電流をカソ
ード電極へバイパスすることができｄｖ／ｄｔ耐量の低
下を防止できる。
てある補助ゲード電極５４により周辺の変位電流をカソ
ード電極へバイパスすることができｄｖ／ｄｔ耐量の低
下を防止できる。
次に第１図および第２図のゲートターンオン動作につき
説明する。
説明する。
主ゲート電極５とカソード電極２の間に順方向にゲート
電流を流すと、ゲート電流は主ゲート電極５から補助ｎ
エミッタ層の接合端１１に向って流れ、そして補助ｎエ
ミッタ層７真下のｐベース層８を通って補助ｎエミッタ
層の短絡部１２へ至る。
電流を流すと、ゲート電流は主ゲート電極５から補助ｎ
エミッタ層の接合端１１に向って流れ、そして補助ｎエ
ミッタ層７真下のｐベース層８を通って補助ｎエミッタ
層の短絡部１２へ至る。
そこでこの電流通路に沿った抵抗成分、主ゲート電極５
から補助ｎエミツタ層の接合端１１までの抵抗ｒ１・お
よび補助ｎエミツタ層の接合端１１から補助ｎエミツタ
層の短絡部１２までの抵抗ｒ２により、補助ｎエミッタ
層の接合端１１に沿って点Ｌ〜Ｏ〜Ｍにおいて電径はｒ
２／ｒ１＋ｒ２となるが点０付近が他より高い電位分布
が生ずる。
から補助ｎエミツタ層の接合端１１までの抵抗ｒ１・お
よび補助ｎエミツタ層の接合端１１から補助ｎエミツタ
層の短絡部１２までの抵抗ｒ２により、補助ｎエミッタ
層の接合端１１に沿って点Ｌ〜Ｏ〜Ｍにおいて電径はｒ
２／ｒ１＋ｒ２となるが点０付近が他より高い電位分布
が生ずる。
このため点θ付近で最初にターンオンを開始し、そこに
電流が突入する。
電流が突入する。
ターン初期のｄｉ／ｄｔが高い場合点０付近は温度が上
昇し、いわゆるホットスポットが生じ、素子を破壊する
危険性がある。
昇し、いわゆるホットスポットが生じ、素子を破壊する
危険性がある。
一方前述の如くｄｖ／ｄｔ耐量向上のため首部抵抗ｒＮ
を小さくすると補助ｎエミッタ層Ｔがターンオンした後
、補助ｎエミツタ層１に流れる負荷電流は補助ゲート電
極４を通って主サイリスタつまり主ｎエミツタ層６に対
するゲート電流成分と首部を通ってカソード電極へ流れ
る成分に分れるが、抵抗ｒＨが低いので、前記ゲート電
流成分が少なくなり、主サイリスタ部分のターンオン開
始が遅くなる。
を小さくすると補助ｎエミッタ層Ｔがターンオンした後
、補助ｎエミツタ層１に流れる負荷電流は補助ゲート電
極４を通って主サイリスタつまり主ｎエミツタ層６に対
するゲート電流成分と首部を通ってカソード電極へ流れ
る成分に分れるが、抵抗ｒＨが低いので、前記ゲート電
流成分が少なくなり、主サイリスタ部分のターンオン開
始が遅くなる。
したがって高速スイッチング性能がそこなわれてしまう
。
。
このようにターンオン性能あるいはｄｉ／ｄｔ耐量とｄ
ｖ／ｄｔ耐量は相反し、首部の抵抗値により大きく左右
され両者の協調をとることは困難である。
ｖ／ｄｔ耐量は相反し、首部の抵抗値により大きく左右
され両者の協調をとることは困難である。
本発明の目的は上記した従来技術の欠点をなくし、ター
ンオン特性とくにｄｉ／ｄｔ耐量およびスイッチングパ
ワ耐量を向上すると共にｄｖ／ｄｔ耐量の優れた改良さ
れたサイリスタを提供するにある。
ンオン特性とくにｄｉ／ｄｔ耐量およびスイッチングパ
ワ耐量を向上すると共にｄｖ／ｄｔ耐量の優れた改良さ
れたサイリスタを提供するにある。
本発明の特徴は主ゲート電極を主サイリスタ部分となる
主ｎエミッタ層と補助ｎエミッタ層の間に設け、かつ主
ｎエミツタ層と補助ｎエミッタ層は同一導電型抵抗層つ
まり首部で連結され、主ゲート電極はこれら主ｎエミツ
タ層、首部および補助ｎエミツタ層で囲む配置としたこ
とにある。
主ｎエミッタ層と補助ｎエミッタ層の間に設け、かつ主
ｎエミツタ層と補助ｎエミッタ層は同一導電型抵抗層つ
まり首部で連結され、主ゲート電極はこれら主ｎエミツ
タ層、首部および補助ｎエミツタ層で囲む配置としたこ
とにある。
本発明の構成および作用効果を実施例に基づき詳細に説
明する。
明する。
第３図は本発明の１実施例である。
第１図との比較から明らかなように本実施例では主ゲー
ト電極５は補助ｎエミツタ層７と主ｎエミツタ層６の間
の露出したｐベース層８に設けており、また首部（抵抗
層部分）１３は補助ｎエエミツタ層７０両端部に設けて
いる。
ト電極５は補助ｎエミツタ層７と主ｎエミツタ層６の間
の露出したｐベース層８に設けており、また首部（抵抗
層部分）１３は補助ｎエエミツタ層７０両端部に設けて
いる。
かかる構造において、先ずゲートターンオン動作につい
て説明する。
て説明する。
主ゲート電極４５とカソード電極２の間に順方向にゲー
ト電流を流すと、ゲート電流は補助ｎエミツタ層１側と
主ｎエミツタ層６側に分流する。
ト電流を流すと、ゲート電流は補助ｎエミツタ層１側と
主ｎエミツタ層６側に分流する。
補助ｎエミツタ層１側へ流れる成分は主ゲート電極５か
ら補助ｎエミツタ層の接合端１１へ向って流れ、そして
補助ｎエミツタ層７真下のｐベース層８を通って補助ｎ
エミッタ，層の短絡部１２へ至る。
ら補助ｎエミツタ層の接合端１１へ向って流れ、そして
補助ｎエミツタ層７真下のｐベース層８を通って補助ｎ
エミッタ，層の短絡部１２へ至る。
そして補助ゲート電極４から首部１３を通ってカソード
電極へ達する。
電極へ達する。
一方主ｎエミツタ層側へ流れる成分は主ゲート電極５か
ら主ｎエミツタ層の接合端１４へ向って流れ、そして主
ｎエミツタ層の真下のｐベース層８を通って主ゲート電
極最近傍の短絡穴１５を介しカソートｔ極２へ達する。
ら主ｎエミツタ層の接合端１４へ向って流れ、そして主
ｎエミツタ層の真下のｐベース層８を通って主ゲート電
極最近傍の短絡穴１５を介しカソートｔ極２へ達する。
この分流比は抵抗（ｒ１＋ｒ２＋ｒＮ）と（ｒ３＋ｒ４
）によって決る。
）によって決る。
ただし、ｒ１は主ゲート電極５から補助ｎエミツタ層の
接合端１１までの抵抗、ｒ２は補助ｎエミッタ層の接合
端１１から補助ｎエミツタ層の短絡部にまでの抵抗、ｒ
Ｈは首部抵抗，ｒ３は主ゲート電極５から主ｎエミツタ
層の接合端１４までの抵抗、ｒ４は主ｎエミツタ層の接
合端１４から主ゲート電極側最近傍の主ｎエミツタ層の
短絡穴１５までの抵抗である。
接合端１１までの抵抗、ｒ２は補助ｎエミッタ層の接合
端１１から補助ｎエミツタ層の短絡部にまでの抵抗、ｒ
Ｈは首部抵抗，ｒ３は主ゲート電極５から主ｎエミツタ
層の接合端１４までの抵抗、ｒ４は主ｎエミツタ層の接
合端１４から主ゲート電極側最近傍の主ｎエミツタ層の
短絡穴１５までの抵抗である。
前記抵抗値を適当に設定することにより補助ｎエミツタ
層７側へのゲート電流成分および主ｎエミツタ層６側へ
のゲート電流成分を変えることができ、したがって各々
の点弧レベルを変えることが可能となる。
層７側へのゲート電流成分および主ｎエミツタ層６側へ
のゲート電流成分を変えることができ、したがって各々
の点弧レベルを変えることが可能となる。
この両者の点弧レベルをほぼ同一に設定した場合、ター
ンオン初期の導通面積は補助ｎエミッタ層７のＬ〜Ｍお
よび主ｎエミツタ層６のＬ′〜Ｍ′の約２倍となり、電
流突進率（ｄｉ／ｄｔ）耐量も約２倍に向上できる。
ンオン初期の導通面積は補助ｎエミッタ層７のＬ〜Ｍお
よび主ｎエミツタ層６のＬ′〜Ｍ′の約２倍となり、電
流突進率（ｄｉ／ｄｔ）耐量も約２倍に向上できる。
このためターンオン初期のスイッチングパワ損失も低減
でき、温度上昇を抑制することが可能である。
でき、温度上昇を抑制することが可能である。
一方ｄｖ／ｄｔ耐量についても、補助ゲート電極４と対
向する主ｎエミツタ層６周辺の点弧に影響のない程度に
首部１３の抵抗ｒＮを小さくすることができ、周辺部に
おけるｄｖ／ｄｔ耐量を向上できる。
向する主ｎエミツタ層６周辺の点弧に影響のない程度に
首部１３の抵抗ｒＮを小さくすることができ、周辺部に
おけるｄｖ／ｄｔ耐量を向上できる。
なお第３図において主ゲート電極と対向する主ｎエミツ
タ層６のＬ′〜Ｍ′をカソード電極２で短絡した場合で
も、第１図〜第２図に示したような再生ゲート構造の場
合とほぼ同様なゲートターンオン動作をするが、補助ｎ
エミツタ層に局部的なホットスポットの発生は防止でき
ｄｉ／ｄｔ耐量を向上できる。
タ層６のＬ′〜Ｍ′をカソード電極２で短絡した場合で
も、第１図〜第２図に示したような再生ゲート構造の場
合とほぼ同様なゲートターンオン動作をするが、補助ｎ
エミツタ層に局部的なホットスポットの発生は防止でき
ｄｉ／ｄｔ耐量を向上できる。
第５図は本発明の一応用例である。
本応用例の特徴は主ゲート電極５と対向する補助ｎエミ
ツタ層７のＬ〜Ｍの領域において主ゲート側接合端１１
から補助エミツタ短絡部までの距離を長くし、より一層
補助ｎエミツタ層７の点弧の均一性の向上が期待できる
。
ツタ層７のＬ〜Ｍの領域において主ゲート側接合端１１
から補助エミツタ短絡部までの距離を長くし、より一層
補助ｎエミツタ層７の点弧の均一性の向上が期待できる
。
第５図の場合主ゲート電極側接合端１１を主ゲート電極
に近づけているが、Ｌ〜Ｍに相当する補助ｎエミッタ層
の短絡部１２を主ゲート電極から遠ざけても同様な効果
が期待できる。
に近づけているが、Ｌ〜Ｍに相当する補助ｎエミッタ層
の短絡部１２を主ゲート電極から遠ざけても同様な効果
が期待できる。
第６図は本発明の最も好ましい一応用例である。
第５図ではゲートトリガにより主ｎエミッタ側では首部
１３のＸ，Ｙ部分で最も点弧しやすく、このため主ｎエ
ミツタ層側では若干点弧の不均一が生ずることが懸念さ
れる。
１３のＸ，Ｙ部分で最も点弧しやすく、このため主ｎエ
ミツタ層側では若干点弧の不均一が生ずることが懸念さ
れる。
そこで第６図の特徴はこの点を改良するためすなわち主
ゲート電極５の補助ｎエミツタ層７側ではＬ′〜Ｍ′で
均一に点弧する様，補助ｎエミッタ層１と首部１３の連
結部にてカソート１極２の突出部分１６を設け１１にて
首部を短絡している。
ゲート電極５の補助ｎエミツタ層７側ではＬ′〜Ｍ′で
均一に点弧する様，補助ｎエミッタ層１と首部１３の連
結部にてカソート１極２の突出部分１６を設け１１にて
首部を短絡している。
この構造により補助ｎエミッタ層側Ｌ〜Ｍ、主ｎエミツ
タ層側Ｌ′〜Ｍ′にて充分一様な点弧が可能である。
タ層側Ｌ′〜Ｍ′にて充分一様な点弧が可能である。
第７図は本発明の他の実施例であり、前記第６図におけ
る首部短絡部１７を首部の両側補助ｎエミツタ層７に凹
部を設けることにより形成するものである。
る首部短絡部１７を首部の両側補助ｎエミツタ層７に凹
部を設けることにより形成するものである。
本実施例においても第６図と同様な作用効果が達成でき
る。
る。
第１図は従来の再生ゲート構造サイリスタのゲート部分
を拡大した平面略図、第２図は第１図のＡ−Ａ′断面略
図、第３図は本発明の一実施例の平面略図、第４図は第
３図のＢ−Ｂ′断面略図、第５図は本発明の他の応用例
のゲート部分を拡大した平面略図、第６図は本発明の他
の実施例のゲート部分を拡大した平面略図、第７図は本
発明の他の実施例の平面略図である。 ５・・・ゲート電極、６・・・主ｎエミッタ層、７・・
・補助ｎエミツタ層、１３・・・首部。
を拡大した平面略図、第２図は第１図のＡ−Ａ′断面略
図、第３図は本発明の一実施例の平面略図、第４図は第
３図のＢ−Ｂ′断面略図、第５図は本発明の他の応用例
のゲート部分を拡大した平面略図、第６図は本発明の他
の実施例のゲート部分を拡大した平面略図、第７図は本
発明の他の実施例の平面略図である。 ５・・・ゲート電極、６・・・主ｎエミッタ層、７・・
・補助ｎエミツタ層、１３・・・首部。
Claims (1)
- 【特許請求の範囲】 １ ｐエミツタ層、ｎベース層、ｐベース層、ｎエミッ
タ層の連続した４層構造を有し、ｎエミツタ層が主エミ
ツタ部分と、それより小面積でその周縁の一部に接近し
て形成された補助ｎエミツタ部分と、両部分を連結する
抵抗層部分とから形成され、かつ主ｎエミツタ部分、補
助ｎエミツタ部分および抵抗層部分とによってｐベース
層の露出面の一部が包囲されてなる半導体基体と、ｐエ
ミツタ層に設けたアノート電極と，主ｎエミツタ部分に
設けたカソード電極と、主ｎエミツタ部分、補助ｎエミ
ツタ部分及び抵抗層部分で包囲されたｐペース層露出面
に設けられた主ゲート電極と、カソード電極および主ゲ
ート電極から分離され、一部が補助ｎエミツタ部分上に
設けられ、残りの部分が主ｎエミツタ部分の周縁に露出
するｐベース層表面に延び、主ｎエミツタ部分を包囲す
る補助ゲート電極と、を具備することを特徴とするサイ
リスタ。 ２ 主ゲート電極に付与されたゲート信号によって、主
ゲート電極に対向する補助ｎエミツタ部分および主ｎエ
ミツタ部分各々がほぼ同時に初期点弧することを特徴と
する特許請求の範囲第１項記載のサイリスタ。 ３ 補助ｎエミツタ部分の主ゲート電極に対向する部分
の幅を他の部分より大きくしたことを特徴とする特許請
求の範囲第１項記載のサイリスタ。 ４ カソード電極を、抵抗部分の主ｎエミツタ部分側お
よびそれに近接するｐベース層上に延長したことを特徴
とする特許請求の範囲第１項または第３項記載のサイリ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52086041A JPS584827B2 (ja) | 1977-07-20 | 1977-07-20 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52086041A JPS584827B2 (ja) | 1977-07-20 | 1977-07-20 | サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5422180A JPS5422180A (en) | 1979-02-19 |
| JPS584827B2 true JPS584827B2 (ja) | 1983-01-27 |
Family
ID=13875584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52086041A Expired JPS584827B2 (ja) | 1977-07-20 | 1977-07-20 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584827B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526340Y2 (ja) * | 1985-02-06 | 1993-07-02 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739574A (en) * | 1980-08-22 | 1982-03-04 | Toshiba Corp | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034784A (ja) * | 1973-08-01 | 1975-04-03 |
-
1977
- 1977-07-20 JP JP52086041A patent/JPS584827B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034784A (ja) * | 1973-08-01 | 1975-04-03 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526340Y2 (ja) * | 1985-02-06 | 1993-07-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5422180A (en) | 1979-02-19 |
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