JPS5933987B2 - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPS5933987B2 JPS5933987B2 JP13810275A JP13810275A JPS5933987B2 JP S5933987 B2 JPS5933987 B2 JP S5933987B2 JP 13810275 A JP13810275 A JP 13810275A JP 13810275 A JP13810275 A JP 13810275A JP S5933987 B2 JPS5933987 B2 JP S5933987B2
- Authority
- JP
- Japan
- Prior art keywords
- main
- outer layer
- semiconductor substrate
- main surface
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明ぱｄｖ／ｄｔ耐量の優れたサイリスタに係力、と
くにｄｖ／ｄｔ耐量を向上するため最適なエミッタ突出
部の抵抗値を有する電力用のサイリスタに関する。
くにｄｖ／ｄｔ耐量を向上するため最適なエミッタ突出
部の抵抗値を有する電力用のサイリスタに関する。
サイリスタは順方向に急激な立ち上力の電圧が印加され
るとその電圧上昇率（ｄｖ／ｄｔ）に比例する中央接合
の放電電流（変位電流と呼ぶ）が流れ定格阻止電圧以下
の電圧でも誤点弧する。
るとその電圧上昇率（ｄｖ／ｄｔ）に比例する中央接合
の放電電流（変位電流と呼ぶ）が流れ定格阻止電圧以下
の電圧でも誤点弧する。
このため電流集中により接合温度の上昇、特性劣化、さ
らにぱ熱破壊をも引起すことがある。そこで一般にｄｖ
／ｄｔ耐量を改善する方法としてエミッタ接合のところ
どころを短絡した構造、いわゆるｓｈ−ｏｒｔｅｄｅｍ
ｉｔｔｅｒ構造が採用されている。この構造では変位電
流Ｌ短絡部分を通つてカソードヘバイバスされる。一方
ターンオン時のｄｉ／ｄｔ耐量を向上させるためにはゲ
ート・エミッタ対向長を長くしてターンオン初期におけ
る導通領域を広くするゲート構造が使用されている。
らにぱ熱破壊をも引起すことがある。そこで一般にｄｖ
／ｄｔ耐量を改善する方法としてエミッタ接合のところ
どころを短絡した構造、いわゆるｓｈ−ｏｒｔｅｄｅｍ
ｉｔｔｅｒ構造が採用されている。この構造では変位電
流Ｌ短絡部分を通つてカソードヘバイバスされる。一方
ターンオン時のｄｉ／ｄｔ耐量を向上させるためにはゲ
ート・エミッタ対向長を長くしてターンオン初期におけ
る導通領域を広くするゲート構造が使用されている。
その代表例として第１図に示すようなリングゲート電極
を有するサイリスタがある。１け半導体基体、２は多数
個均等に分散されている短楽穴８を有するｎエミッタＴ
に低抵抗接触したカソード、３はｎエミッタ１を囲み、
ｐベース６に低抵ｔ［接触したリングゲート電極である
。
を有するサイリスタがある。１け半導体基体、２は多数
個均等に分散されている短楽穴８を有するｎエミッタＴ
に低抵抗接触したカソード、３はｎエミッタ１を囲み、
ｐベース６に低抵ｔ［接触したリングゲート電極である
。
第１図のサイリスタにおいて、順方向に立上Ｄの急激な
電圧が印加されるとＤｖ／Ｄｔによつて中央接合９の両
側のｎベース５、ｐベース６には空乏層１０が広がつて
いく。ｐベース６内に生ずる変位電流１１は短絡穴８を
通つてカソード２へバイパスされる。短絡穴８が適正に
配列されているｎエミツタ７の中央部分では所要のＤｖ
／Ｄｔ耐量が得られる。
電圧が印加されるとＤｖ／Ｄｔによつて中央接合９の両
側のｎベース５、ｐベース６には空乏層１０が広がつて
いく。ｐベース６内に生ずる変位電流１１は短絡穴８を
通つてカソード２へバイパスされる。短絡穴８が適正に
配列されているｎエミツタ７の中央部分では所要のＤｖ
／Ｄｔ耐量が得られる。
しかし周辺部分で生じた変位電流は最も外側の短絡穴８
に集中するため、ｎエミツタ７の周辺では誤点弧しやす
くな沢周辺部分のＤｖ／Ｄｔ耐量は中央部分のそれより
低下してしまうという欠点が生ずる。リングゲート構造
サイリスタの場合大きなゲート点弧電流を必要とするた
め、電力用サイリスタでは通常ゲート電流の内部増幅作
用をもつゲート方式すなわち増幅ゲート、再生ゲート方
式などが採用されている。
に集中するため、ｎエミツタ７の周辺では誤点弧しやす
くな沢周辺部分のＤｖ／Ｄｔ耐量は中央部分のそれより
低下してしまうという欠点が生ずる。リングゲート構造
サイリスタの場合大きなゲート点弧電流を必要とするた
め、電力用サイリスタでは通常ゲート電流の内部増幅作
用をもつゲート方式すなわち増幅ゲート、再生ゲート方
式などが採用されている。
これらの方式の内高いＤｖ／Ｄｔ耐量が得られる可能性
のあるものとしては再生ゲート方式が挙げられる。増幅
ゲート方式などの場合、Ｄｖ／Ｄｔによるターンオン動
作に関しては第１図に示したリングゲート構造と原理的
には大差ない。一方再生ゲート方式ではリングゲート電
極とカソードを、同一の抵抗層であるエミツタの一部が
突出した部分で接続している。このため周辺部分で生ず
る電位電流がリングゲート電極に吸収され、エミツタ突
出部を通つてカソードヘバイパスされる効果が期待でき
る。これまでの再生ゲート構造サイリスタでは電流の上
昇率（Ｄｉ／Ｄｔ）による破壊を防ぐため、最初に点弧
して電流が集中するエミツタ突出部を大きくし、さらに
電流の通路となるエミツタ突出部の抵抗を小さくする工
夫がなされている。
のあるものとしては再生ゲート方式が挙げられる。増幅
ゲート方式などの場合、Ｄｖ／Ｄｔによるターンオン動
作に関しては第１図に示したリングゲート構造と原理的
には大差ない。一方再生ゲート方式ではリングゲート電
極とカソードを、同一の抵抗層であるエミツタの一部が
突出した部分で接続している。このため周辺部分で生ず
る電位電流がリングゲート電極に吸収され、エミツタ突
出部を通つてカソードヘバイパスされる効果が期待でき
る。これまでの再生ゲート構造サイリスタでは電流の上
昇率（Ｄｉ／Ｄｔ）による破壊を防ぐため、最初に点弧
して電流が集中するエミツタ突出部を大きくし、さらに
電流の通路となるエミツタ突出部の抵抗を小さくする工
夫がなされている。
しかしエミツタ突出部の抵抗を小さくすると、反面ター
ンオン遅れ時間が長くなるという欠点を伴つてくる。こ
のように相反する性質のため再生ゲート構造サイリスタ
のエミツタ突出部の抵抗は素子の性能を左右する重要な
要素であるにも拘らず最適な範囲が定まらなかつた。し
かし我々の実験結果によるとエミツタ突出部の抵抗はあ
る程度までは小さいほど周辺部の変位電流がリング電極
、エミツタ突出部を通つてカソードにバイパスされるの
でＤｖ／Ｄｔ耐量は高くなる７５ζある程度以下に小さ
くしてもＤＶｔｔ耐量は内部で制限されてしまい変らな
いことが判つた。本発明の目的は、素子周辺部における
誤点弧を起し難く、優れたＤｖ／Ｃｉｔ耐量を有するサ
イリスタを提供するにある。
ンオン遅れ時間が長くなるという欠点を伴つてくる。こ
のように相反する性質のため再生ゲート構造サイリスタ
のエミツタ突出部の抵抗は素子の性能を左右する重要な
要素であるにも拘らず最適な範囲が定まらなかつた。し
かし我々の実験結果によるとエミツタ突出部の抵抗はあ
る程度までは小さいほど周辺部の変位電流がリング電極
、エミツタ突出部を通つてカソードにバイパスされるの
でＤｖ／Ｄｔ耐量は高くなる７５ζある程度以下に小さ
くしてもＤＶｔｔ耐量は内部で制限されてしまい変らな
いことが判つた。本発明の目的は、素子周辺部における
誤点弧を起し難く、優れたＤｖ／Ｃｉｔ耐量を有するサ
イリスタを提供するにある。
本発明は、再生ゲート構造サイリスタにおいて中央部分
の短絡穴の配置によつて決るＤｖ令ｔ耐量に対し、周辺
部分のＤｖ／Ｄｔ耐量が同程度以上になるようにリング
電極とカソード電極を接続しているｎエミツタ突出部の
抵抗値を定めることにある。
の短絡穴の配置によつて決るＤｖ令ｔ耐量に対し、周辺
部分のＤｖ／Ｄｔ耐量が同程度以上になるようにリング
電極とカソード電極を接続しているｎエミツタ突出部の
抵抗値を定めることにある。
実施例により本発明を詳細に説明する。第２図は本発明
の一実施例である。第２図において１１はシリコン基体
、１５ぱ基材であるｎベース層、１４及び１６はそれぞ
れ拡散法等で形成されたｐエミツタ層及びｐベース層、
１７はｐ層１６に拡散法等で設けられた、一定間隔で散
在する短絡穴１８を有するｎエミツタ層である。ｎエミ
ツタ層１７には低抵抗接触してカソード１２が設けられ
、リング電極１３はｎエミツタ層１７を囲みｐ層１６に
低抵抗接触し、かつ一部のｎエミツタ層１７の突出した
部分１１３にも低抵抗接触して設けられてふ−Ｄ１突出
部の外側のｐ層１６には点弧手段となるゲートリードが
設けられている。この様にして再生ゲート構造サイリス
タはｎエミツタ突出部１１３！／（１．よる補助サイリ
スタ部分１１４とｎエミツタ層１７における主サイリス
タ部分１１５とから構成される。この実施例に卦いて素
子の順方向に急激な立上Ｄの電圧を印加したときｎベー
ス層１５とｐベース層１６の間の中央接合１９付近には
空乏層１１０が広がＢｐベース層１６には第３図に示す
矢印のように変位電流１１１が流れる。
の一実施例である。第２図において１１はシリコン基体
、１５ぱ基材であるｎベース層、１４及び１６はそれぞ
れ拡散法等で形成されたｐエミツタ層及びｐベース層、
１７はｐ層１６に拡散法等で設けられた、一定間隔で散
在する短絡穴１８を有するｎエミツタ層である。ｎエミ
ツタ層１７には低抵抗接触してカソード１２が設けられ
、リング電極１３はｎエミツタ層１７を囲みｐ層１６に
低抵抗接触し、かつ一部のｎエミツタ層１７の突出した
部分１１３にも低抵抗接触して設けられてふ−Ｄ１突出
部の外側のｐ層１６には点弧手段となるゲートリードが
設けられている。この様にして再生ゲート構造サイリス
タはｎエミツタ突出部１１３！／（１．よる補助サイリ
スタ部分１１４とｎエミツタ層１７における主サイリス
タ部分１１５とから構成される。この実施例に卦いて素
子の順方向に急激な立上Ｄの電圧を印加したときｎベー
ス層１５とｐベース層１６の間の中央接合１９付近には
空乏層１１０が広がＢｐベース層１６には第３図に示す
矢印のように変位電流１１１が流れる。
中央部１１６にお一いて変位電流１１１は短絡穴１８を
通つてカソード１２へ至る。
通つてカソード１２へ至る。
この変位電流１１１とｎエミツタ層１７の直下のｐベー
ス層１６のシート抵抗によつて生ずる電位の最も高いと
ころ（Ａ点）がｎエミツタ層１７とｐベース層１６の間
の接合のＢｕｉｌｔ−１ｎ電圧Ｖφに充分近づくまで素
子は誤点弧しない。つまＤ中央部１６のＤＶｄｔ耐量は
Ｖφ，ｐベース層のシート抵抗および短絡穴の配置によ
つて決る。一方周辺部１１７において変位電流１１１は
最も外側の短絡穴１８を通つてカソード１２へ至る成分
と、リング電極１３に吸収されｎエミツタ突出部１１３
を通つてカソード１２へ至る成分の２つに分流される。
ス層１６のシート抵抗によつて生ずる電位の最も高いと
ころ（Ａ点）がｎエミツタ層１７とｐベース層１６の間
の接合のＢｕｉｌｔ−１ｎ電圧Ｖφに充分近づくまで素
子は誤点弧しない。つまＤ中央部１６のＤＶｄｔ耐量は
Ｖφ，ｐベース層のシート抵抗および短絡穴の配置によ
つて決る。一方周辺部１１７において変位電流１１１は
最も外側の短絡穴１８を通つてカソード１２へ至る成分
と、リング電極１３に吸収されｎエミツタ突出部１１３
を通つてカソード１２へ至る成分の２つに分流される。
そこで中央接合１９の容量をＣ１その面積をＳＯｌ周辺
部１１７の面積をＳとすると、Ｄｖ／Ｄｔによつて周辺
部で発生する変位電流１ｄは次式で表わされる。
部１１７の面積をＳとすると、Ｄｖ／Ｄｔによつて周辺
部で発生する変位電流１ｄは次式で表わされる。
ＵＵｌ
周辺部のｄν仝ｔ耐量はｎエミツタ層１７の真下のｐベ
ース層１６の電位の最も高いところ（点Ｂ）がＶφに達
してターンオンしてしまう直前の状態に卦ける最大の変
位電流１ｄｍａｘによつて決る。
ース層１６の電位の最も高いところ（点Ｂ）がＶφに達
してターンオンしてしまう直前の状態に卦ける最大の変
位電流１ｄｍａｘによつて決る。
このときＤｍａｘは次式で近似される。ここでＲＮはリ
ング電極１３とカソード１２の間のｎエミツタ層突出部
１１３の抵抗、ＲＬは点Ｂから最も外側の短絡穴１８を
通Ｄカソード１２までのｐ層の抵抗である。
ング電極１３とカソード１２の間のｎエミツタ層突出部
１１３の抵抗、ＲＬは点Ｂから最も外側の短絡穴１８を
通Ｄカソード１２までのｐ層の抵抗である。
よつてｄν令ｔ耐量は次式で表わされる。したがつて周
辺部に卦けるｄ名ｔ耐量の低下を防ぐためには、周辺部
のＤｖＡｔ耐量が中央部のそれと等しくなるようにｎエ
ミツタ突出部の抵抗値を設定することにより達成される
。
辺部に卦けるｄ名ｔ耐量の低下を防ぐためには、周辺部
のＤｖＡｔ耐量が中央部のそれと等しくなるようにｎエ
ミツタ突出部の抵抗値を設定することにより達成される
。
またこのようにすると万一高いＤｖ令ｔによつて誤点弧
したとき局部的な電流集中を避けることができる。エミ
ツタ突出部の抵抗はその幅、長さ、訃よび表面の化学的
エツチングによ勺シート抵抗を変える方法等によつて最
適な値に調整できる。なお周辺部でのＤｖ／Ｄｔ耐量を
中央部のＤｖ７ｄｔ耐量より高くなるように、すなわち
周辺部の変位電流をより一層カソードヘバイパスするよ
うにｎエミツタ層突出部の抵坑を上記設定値より小さく
しても、素子全体のＤｖ／Ｄｔ耐量は中央部で制限され
るので殆んど変わらない。
したとき局部的な電流集中を避けることができる。エミ
ツタ突出部の抵抗はその幅、長さ、訃よび表面の化学的
エツチングによ勺シート抵抗を変える方法等によつて最
適な値に調整できる。なお周辺部でのＤｖ／Ｄｔ耐量を
中央部のＤｖ７ｄｔ耐量より高くなるように、すなわち
周辺部の変位電流をより一層カソードヘバイパスするよ
うにｎエミツタ層突出部の抵坑を上記設定値より小さく
しても、素子全体のＤｖ／Ｄｔ耐量は中央部で制限され
るので殆んど変わらない。
むしろゲートターンオン動作においては、ゲートトリガ
によつてまず補助サイリスタがターンオンした後、主サ
イリスタに対するトリガ電流となるはずの補助サイリス
タに流れるアノード電流はロスが増大し、その結果ター
ンオンタイムが長くなるという欠点を生ずるので好まし
くない。第２図に示した実施例においてエミツタ突出部
の抵抗を調整して、周辺部と中央部のＤｖ／Ｄｔ耐量を
等しく設定してあるので、従来のサイリスタにおいて問
題となつた周辺部でのｄ名ｔ耐量が低下する欠点を解消
できた。
によつてまず補助サイリスタがターンオンした後、主サ
イリスタに対するトリガ電流となるはずの補助サイリス
タに流れるアノード電流はロスが増大し、その結果ター
ンオンタイムが長くなるという欠点を生ずるので好まし
くない。第２図に示した実施例においてエミツタ突出部
の抵抗を調整して、周辺部と中央部のＤｖ／Ｄｔ耐量を
等しく設定してあるので、従来のサイリスタにおいて問
題となつた周辺部でのｄ名ｔ耐量が低下する欠点を解消
できた。
本実施例によるサイリスつ夕のＤｖ／Ｄｔ耐量を具体的
に調べたところ次のような結果が得られた。エミツタ突
出部の抵抗が最適値の３倍である素子でけｄ必ｔ耐量は
８００Ｖ／μｓであつたが、最適値に調整した素子では
約２０００Ｖ／μｓ（Ｄｄｖ令ｔ耐量が得られ、エミツ
タ門突出部の抵抗を最適値のｌ／３にしてもＤｖＡｔ耐
量は約２０００Ｖ／μｓと変らなかつた。本発明は第２
図の実施例のようにエミツタ突出部１１３はーケの場合
に制限されることなく、複数個の場合でも実施例と同じ
効果が得られる。
に調べたところ次のような結果が得られた。エミツタ突
出部の抵抗が最適値の３倍である素子でけｄ必ｔ耐量は
８００Ｖ／μｓであつたが、最適値に調整した素子では
約２０００Ｖ／μｓ（Ｄｄｖ令ｔ耐量が得られ、エミツ
タ門突出部の抵抗を最適値のｌ／３にしてもＤｖＡｔ耐
量は約２０００Ｖ／μｓと変らなかつた。本発明は第２
図の実施例のようにエミツタ突出部１１３はーケの場合
に制限されることなく、複数個の場合でも実施例と同じ
効果が得られる。
ま｝た突出部１１３が補助サイリスタ部分１１４とは分
離して設けられ、両者がリング電極１３で電気的に接続
されている素子においても本発明の実施例と同様な効果
が得られる。
離して設けられ、両者がリング電極１３で電気的に接続
されている素子においても本発明の実施例と同様な効果
が得られる。
第１図は従来のリングゲート形サイリスタのカソード面
図およびその断面図、第２図は本発明になる再生ゲート
構造サイリスタの一実施例のカソード面図卦よびその断
面図、第３図は本発明になる一実施例の変位電流の説明
図である。 符号の説明、１１・・・・・・半導体基体、１２・・・
・・・カソード、１３・・・・・・リング電極、１４・
・・・・・ｐエミツタ層、１５・・・・・・ｎベース層
、１６・・・・・・ｐベース層、１７・・・・・・ｎエ
ミツタ層、１８・・・・・・短絡穴、１９・・・・・・
中央接合、１１０・・・・・・空乏層、１１１・・・変
位電流、１１２・・・・・・ゲートリード、１１３・・
・・・・エミツタ突出碍阪 １１４・・・・・・補助サ
イリスタ部分、１１５・・・・・・主サイリスタ部分、
１１６・・・・・・中央部、１１７・・・・・・周辺部
。
図およびその断面図、第２図は本発明になる再生ゲート
構造サイリスタの一実施例のカソード面図卦よびその断
面図、第３図は本発明になる一実施例の変位電流の説明
図である。 符号の説明、１１・・・・・・半導体基体、１２・・・
・・・カソード、１３・・・・・・リング電極、１４・
・・・・・ｐエミツタ層、１５・・・・・・ｎベース層
、１６・・・・・・ｐベース層、１７・・・・・・ｎエ
ミツタ層、１８・・・・・・短絡穴、１９・・・・・・
中央接合、１１０・・・・・・空乏層、１１１・・・変
位電流、１１２・・・・・・ゲートリード、１１３・・
・・・・エミツタ突出碍阪 １１４・・・・・・補助サ
イリスタ部分、１１５・・・・・・主サイリスタ部分、
１１６・・・・・・中央部、１１７・・・・・・周辺部
。
Claims (1)
- １ 互いに反対側に位置する一対の主表面を有し、主表
面間に交互に導電型が異なる連続した４層を有し、一方
の主表面に一方の外側層とそれに隣接する一方の内側層
とが露出し、他方の主表面に他方の外側層が露出し、一
方の外側層は一方の主表面において一方の内側層で包囲
されると共に、その大部分を占める主部と主部の周辺か
ら周辺方向に延びる突出部とから形成され、かつ主部に
は一方の内側層を一方の主表面に露出させるための短絡
穴が多数個均等に分散されている半導体基体と、半導体
基体の一方の主表面において、一方の外側層の主部及び
短絡穴を通して露出している一方の内側層にオーミック
接触した一方の主電極と、半導体基体の他方の主表面に
おいて、他方の外側層にオーミック接触した他方の主電
極と、半導体基体の一方の主表面において、一方の内側
層の一方の外側層の突出部近傍に設けた制御電極と、半
導体基体の一方の主表面において、一部が一方の外側層
の突出部に接触し、残部が一方の外側層の主部を実質的
に包囲する環状電極と、を具備し、一方の外側層の突出
部の環状電極と一方の主電極との間の抵抗が、半導体基
体の周辺部のｄｖ／ｄｔ耐量と中央部のそれとが略等し
くなるような値以下としたことを特徴とするサイリスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13810275A JPS5933987B2 (ja) | 1975-11-19 | 1975-11-19 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13810275A JPS5933987B2 (ja) | 1975-11-19 | 1975-11-19 | サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5263076A JPS5263076A (en) | 1977-05-25 |
| JPS5933987B2 true JPS5933987B2 (ja) | 1984-08-20 |
Family
ID=15213985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13810275A Expired JPS5933987B2 (ja) | 1975-11-19 | 1975-11-19 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933987B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562669A (en) * | 1979-06-21 | 1981-01-12 | Nec Corp | Semiconductor device |
-
1975
- 1975-11-19 JP JP13810275A patent/JPS5933987B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5263076A (en) | 1977-05-25 |
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