JPS583388B2 - ハンドウタイソウチ - Google Patents

Description

【発明の詳細な説明】 この発明は、補助サイリスタをゲート構造として内蔵す
るサイリスタのターンオン特性を改良した半導体装置に
関するものである。

大電力用サイリスタとしては、そのｄｉ／ｄｔ耐量の向
上をはかるため、第１図に示す補助サイリスタ構造を有
するものが一般的である。

第１図において、１は半導体素子、２，３，４、５はそ
れぞれｐ、ｎ、ｐ、ｎ層で４層構造を構成している。

この部分が主サイリスタ領域（以下主サイリスタとも言
う）■である。

また、ｐ層４の中にｎ層５より離れてｎ層６が設けられ
、ｐ層２、 ｎ層３，ｐ層４およびｎ層６で別の４層構
造を構成する。

この部分を補助サイリスタ領域（以下補助サイリスタと
も言う）■と称する。

７はｐ層２に設けられたオーミック電極、８はｎ層５に
設けられたオーミツク電極９は前記ｎ層６とｎ層５との
間のｐ層４に設けられたオーミック電極、１０はｐ層４
上にあってｎ層６に近接して設けられたオーミツク電極
である。

また、Ａは陽極電極、Ｋはカソード電極、Ｇはゲート電
極である。

このような構成を有する大電力用サイリスタの点弧は、
ゲート電極Ｇ−カソード電極Ｋ間に図示の点線のように
ゲート電流ＩＧを流すことによって行われる。

まず、ゲート電流ＩＧにより補助サイリスタ■が点弧す
る。

続いて流れ込む主電流Ｉａにより、主サイリスタが点弧
し、イ点に電流が流れることによって主サイリスタ領域
■全面に拡がり点弧が完了する。

最近、高耐圧で短かいターンオフ時間を有するサイリス
タの応用が高まっており、現在では耐圧２５００Ｖ，タ
ーンオフ時間３０μｓ以下の素子が作られるようになっ
ている。

よく知られているように、サイリスタのターンオフ時間
の短縮は、ライフタイムキラー、例えば金原子を導入す
ることにより行われる。

しかしライフタイムの短縮はターンオフ時間を短かくす
る反面、サイリスタを構成する２つのｐｎｐおよびｎｐ
ｎトランジスタの電流増幅率α１，α２を小さくする働
きがあり、これにより、（１）ラツチング電流が著しく
大きくなる。

（２）ターンオン時のｄｉ／ｄｔ耐量が低下し、特に補
助サイリスタ■がこのｄｉ／ｄｔにより破壊される。

という欠点があることはよく知られている。

例えば、２５００Ｖの耐圧を有するサイリスタで通常の
製造工程で製造されたもののターンオフ時間は数１００
μＳ以上あり、ラツチング電流ＩＬ，ｄｉ／ｄｔ耐量は
ゲート構造に大きく依存するが、ラツチング電流は数ｍ
Ａ〜数１０ｍＡ，ｄｉ／ｄｔ耐量としては、アブソーバ
抵抗２０Ω、コンデンサ０．５μＦのとき、２５００Ｖ
からのターンオンに耐えうる。

しかし、これを例えばターンオフ時間を３０μＳ以下に
短縮する目的でライフタイムを短縮すると、ラツチング
電流は数Ａにも増大し、ｄｉ／ｄｔ耐量としては数百Ｖ
からのターンオンで破壊するものが生じ、結果として実
用にならナクナる。

この欠点を改良する手段として、補助サイリスタ■のみ
のライフタイムを長くし、主サイリスタ■のライフタイ
ムのみを短縮する方法が試みられた。

また、第２図に示すように、補助サイリスタ領域■のｎ
層６の一部を内部に入りくませた構造が試みられた。

いずれの場合電流増幅率の増加をもたらすもので、ラツ
チング電流の減少、ｄｉ／ｄｔ耐量の向上に有効な手段
であることが確認された。

例えば、上記２５００Ｖの素子で、ラツチング電流を数
１０ｍＡ以下、ｄｉ／ｄｔ耐量を上記条件で２５００Ｖ
以上からのターンオンに耐えるものを得ることが可能で
あった。

しかしながら、素子の中には目標とするターンオフ時間
より著しく長くなるものがみられ、また、順電流通電時
間が短かくなると例外なくターンオフ時間は増長された
。

上記原因を追求したところ、素子の導通中主サイリスタ
領域■のみならず、補助サイリスタ領域■にも主電流が
流れつづけているためであることが見出された。

すなわち、ターンオフ時間は補助サイリスタ■のターン
オフ時間で決っていたわけである。

この発明は、サイリスタのターンオン後、補助サイリス
タに流れる主電流を速やかにしゃ断する構造のものを提
供することを目的とするものである。

以下この発明について説明する。第３図はこの発明の一
実施例を示すもので、補助サイリスタ領域Ｈの補助電極
であるオーミック電極９をｎ層６の電極部分と、ｐ層４
の電極部分に分け、前記両電極間に第４図に示すような
負性抵抗をもつスイッチング素子１１を接続することを
特徴とする。

この例では、ｎｐｎまたはｐｎｐのダイオードを用いた
場合を示す。

この構造では、ゲート電圧Ｖが第４図のようにスイッチ
ング素子のターンオン電圧ＶＢＯ以上になると、スイッ
チング素子がオンしてゲート電流もが流れはじめ、補助
サイリスタ■とスイッチング素子には主電流Ｉａが流れ
る。

次にこの主電流Ｉａにより、主サイリスタ■が点弧しそ
の主電流がイ点にも流れはじめる。

この場合、補助サイリスタ■を流れる主電流回路は、ス
イッチング素子の電圧降下が主サイリスタ■の電圧降下
にくらべて大きいため抵抗が大きく、したがって、主電
流は主１サイリスタ■のみを流れるようになり、補助サ
イリスタ■を流れる電流は減少をはじめる。

この電流が第４図に示すように、スイッチング素子の保
持電流ＩＨ以下になれば、スイッチング素子はオフ状態
となり、補助サイリスタ■を通る主電流回路はしゃ断さ
れる。

この結果、ターンオフ時間は主サイリスタ■のそれと同
じになる。

一例として第１図に示す耐圧２５００Ｖのサイリスタに
おいて、主サイリスタ領域■にのみ金を拡散した素子を
製造した。

この場合、ラッチング電流は１５〜１００ｍＡであり、
全領域に金を拡散した場合にくらべて１／２０以下であ
ったが、ターンオフ時間は７０〜１００μｓで数倍長い
ものであった。

第１図に示す素子の補助電極を第３図に示すものにかえ
て、ｎｐｎよりなるスイッチング素子を接続した場合、
必要なゲート電圧は１０数Ｖであったが、そのターンオ
フ時間はすべて３０μｓ以下に短縮された。

以上詳細に説明したように、この発明は点弧用の補助サ
イリスタ側に新たに第５の電極を形成して、これと第３
の電極との間にスイッチング素子を接続したので、ラツ
チング電流を増加させることなくターンオフ時間を短く
することができる。

さらに補助サイリスタの電流増幅率を主サイリスタの電
流増幅率より大きくしたものは、さらにラツチング電流
が小さくなり、ｄｉ／ｄｔ耐量を増大させることができ
る。

【図面の簡単な説明】

第１図は従来の補助サイリスタ形サイリスタの断面図、
第２図はラツチング電流を減少させるための構造の一例
を示す断面図、第３図はこの発明の一実施例の構成を示
す断面図、第４図はスイッチング素子の電圧−電流特性
図である。 図中、１は半導体素子、２〜５はｐ，ｎ、ｐ、ｎ層、６
はｎ層、７〜９、９’、１０はいずれもオーミツク電極
、１１はスイッチング素子である。 なお、図中の同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電形を有する第１層と、この第１層に隣接
   しｐｎ接合を形成する第２層と、この第２層に隣接し前
   記第１層と同じ導電形を有しかつ前記第２層との間にｐ
   ｎ接合を形成する第３層と、この第３層の一部にそれと
   隣接して形成され前記第１層と反対の導電形を有しかつ
   前記第３層との間にｐｎ接合を形成する第４層と、前記
   第３層に前記第４層と離れて設けられ前記第４層と同じ
   導電形を有しかつ前記第３層との間にｐｎ接合を形成す
   る第５層と、前記第１層に形成された第１の電極と、前
   記第４層に形成された第２の電極と、前記第５層に形成
   された第３の電極と、前記第３層の第５層に近接した位
   置に設けられた第４の電極と、前記第３層上に前記第４
   層に近接して設けられた第５の電極と、前記第３の電極
   と第５の電極との間に接続されたある電圧以上の電圧を
   印加するとオフ状態からオン状態に移行し、オン時の電
   流または電圧がある値以下になるとオン状態からオフ状
   態に移行する特性を有するスイッチング素子とからなる
   半導体装置。 ２ 第１層、第２層、第３層、第５層からなる補助サイ
   リスタの電流増幅率を、第１層、第２層、第３層、第４
   層からなる主サイリスタの電流増幅率より大きくしたこ
   とを特徴とする前記特許請求の範囲１に記載の半導体装
   置。