JP5210484B2

JP5210484B2 - 半導体装置

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Publication number: JP5210484B2
Application number: JP2004045872A
Authority: JP
Inventors: 高幸関谷; 尚博清水
Original assignee: NGK Insulators Ltd
Current assignee: NGK Insulators Ltd
Priority date: 2004-02-23
Filing date: 2004-02-23
Publication date: 2013-06-12
Anticipated expiration: 2024-02-23
Also published as: JP2005236170A

Description

本発明は、一主面にランドとグルーブとを有する半導体基板の前記グルーブに第１の電極が形成され、前記ランドに第２の電極が形成された半導体装置に関し、例えば静電誘導形サイリスタ等に用いて好適な半導体装置に関する。

近時、核融合プラズマ装置、高出力レーザ光源、電子加速器、Ｘ線発生装置等では、プラズマ、レーザ、放電等の発生に必要なパルス高電圧又はパルス大電流を出力する電源装置を備えている。

前記パルス高電圧又はパルス大電流は、前記電源装置に内蔵されているコンデンサの充電及び放電の現象によって発生する。この場合、前記コンデンサの充電及び放電の切り換えを迅速に行うことができるスイッチが必要となる。

このようなスイッチとしては、従来より放電ギャップ、サイラトロン等の真空管が知られている。しかしながら、近年では、より短時間で切り換え可能で、発生する高電圧や大電流に耐えることができ、且つ、小型軽量化が容易である電力用の半導体装置が用いられるようになってきている（引用文献１、２参照）。

このような半導体装置１００は、図１０に示すように、例えばｎ^-型の半導体基板１０２と、該半導体基板１０２の一主面に形成されるカソード電極１０４及びゲート電極１０６と、半導体基板１０２の他主面に形成されるアノード電極１０８とを有している。

この場合、半導体基板１０２の一主面には複数のランド１１０と複数のグルーブ１１２が形成されている。ランド１１０の表面部には、ｎ⁺型の半導体領域（カソード領域）１１４が形成され、グルーブ１１２の底部にｐ⁺型の半導体領域（ゲート領域）１１６が形成されている。また、グルーブ１１２内に前記ゲート電極１０６が形成され、ランド１１０の上面に前記カソード電極１０４が形成されている。

ランド１１０の上面とグルーブ１１２の底面にわたって第１の絶縁膜１１８が形成され、該第１の絶縁膜１１８のうち、グルーブ１１２の底面に窓が形成されて、該窓を通じてゲート電極１０６とゲート領域１１６とが電気的に接続されるようになっている。同様に、第１の絶縁膜１１８のうち、ランド１１０の上面に窓が形成されて、該窓を通じてカソード電極１０４とカソード領域１１４とが電気的に接続されるようになっている。

さらに、この半導体装置１００では、カソード電極１０４の側面とゲート電極１０６と第１の絶縁膜１１８とを覆うように第２の絶縁膜１２０が形成され、カソード電極１０４上面と第２の絶縁膜１２０とを覆うように接続電極１２２が形成されて各カソード電極１０４が電気的に接続される。

また、カソード領域１１４の拡散底部（ｎ⁺−ｎ^-接合部分）から所定距離を隔てて複数の埋め込み型のｐ⁺型の半導体領域１２４が形成され、ゲート領域１１６とｐ⁺型の半導体領域１２４との間、並びにこれらｐ⁺型の半導体領域１２４の間がチャネル領域１２６として機能する。

なお、半導体基板１０２のうち、アノード電極１０８に接する部分にはｎ型の半導体領域１２８が形成され、このｎ型の半導体領域１２８のうち、カソード領域１１４に対向する部分にｐ⁺型の半導体領域１３０が形成されている。

特公平３−５８１８５号公報特開２００１−１１９０１４号公報

ところで、従来の上述した半導体装置１００では、グルーブ１１２内にゲート電極１０６を形成し、ゲート電極１０６の側壁とグルーブ１１２の側壁間に隙間１３２を設けるようにしている。そのため、ゲート電極１０６及びカソード電極１０４を覆うように形成された接続電極１２２がこの隙間に入り込むこととなる。この場合、接続電極１２２の形成に先立って、熱酸化膜（ＳｉＯ₂）等で構成される第１の絶縁膜１１８及び窒化膜等（ＳｉＮｘ）で形成される第２の絶縁膜１２０を形成するようにしているため、接続電極１２２とゲート電極１０６間の短絡はないように見受けられる。

しかしながら、ゲート電極１０６と接続電極１２２との間に形成される第２の絶縁膜１２０のうち、グルーブ１１２上に形成される部分は、図１０に示すように、断面で見たとき、グルーブ１１２の一方の側壁１１２ａ、グルーブ１１２の底面、ゲート電極１０６の一方の側壁１０６ａ及びゲート電極１０６の上面、ゲート電極１０６の他方の側壁１０６ｂ、グルーブ１１２の底部、グルーブ１１２の他方の側壁１１２ｂにわたって形成されることになる。つまり、第２の絶縁膜１２０のうち、グルーブ１１２上に形成される部分は、グルーブ１１２の幅Ｗｖの３倍以上の長さにわたって形成されることとなる。しかも、この部分は、ゲート電極１０６と接続電極１２２間に形成される層間絶縁膜として機能している。

そのため、その後の製造工程で加わる熱サイクル等や第２の絶縁膜１２０と導体膜（ゲート電極１０６や接続電極１２２等を構成する導体膜）との熱膨張率差等に起因して、ゲート電極１０６及び第２の絶縁膜１２０に歪が加わり、ゲート電極１０６の角部等において第２の絶縁膜１２０が破れ、ゲート電極１０６と接続電極１２２とが短絡するおそれがある。具体的に、使用される各材料の線膨張率（室温）を比較すると図１１のようになる。また、従来の構造の場合、グルーブ１１２内に切り立つゲート電極１０６上に設けられた第２の絶縁膜１２０の角破れがプロセス中に生じ易い難点もある。

一方、半導体装置１００のオン特性を向上するには、有効通電面積となる全体のチャネル領域１２６の面積を広げることが有効である。チャネル領域１２６の面積を広げるためには、グルーブ１１２の幅Ｗｖを小さくすることが考えられる。しかし、第２の絶縁膜１２０のステップカバレージを考慮すると、ゲート電極１０６とグルーブ１１２の側壁との間に存する隙間１３２の距離をある程度確保しておく必要があり、この場合、グルーブ１１２の幅Ｗｖを小さくすることは、ゲート電極１０６の幅も縮小させる必要がある。これは、ゲート抵抗が大きくなるという問題があり、特性上、好ましくない。このことから、従来の半導体装置１００においては、チャネル領域１２６の面積の拡大に限界があり、サイズの小型化に対応できなくなるおそれがある。

本発明はこのような課題を考慮してなされたものであり、例えばＳＩＴｈｙに適用した場合に、ゲート電極と接続電極（カソード電極）との短絡を防止することができると共に、ゲート電流の増大、チャネル領域の面積の拡大を有効に図ることができる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、一主面に２以上のランドと１以上のグルーブとを有し、且つ、各前記ランドの表面部に第１導電型半導体領域が形成され、前記グルーブの底部に第２導電型半導体領域が形成された半導体基板と、前記グルーブの底部から前記ランドの上面にかけて形成された絶縁膜と、前記グルーブに形成され、前記絶縁膜のうち、前記グルーブの底部に形成された第１窓を通じて前記第２導電型半導体領域と接続される第１の電極と、各前記ランドの上面に形成され、前記絶縁膜のうち、各前記ランドの上面に形成された第２窓を通じて前記第１導電型半導体領域と接続される２以上の第２の電極と、前記第２の電極の側面及び上面と前記第１の電極と前記絶縁膜とを覆うように形成された層間絶縁膜と、各前記第２の電極の上面と前記層間絶縁膜とを覆うように形成され、前記層間絶縁膜のうち、各前記第２の電極の上面に形成された第３窓を通じて各前記第２の電極を電気的に接続する第３の電極とを有し、前記グルーブの側壁と前記第１の電極との間に前記絶縁膜（例えば第１の電極と第１導電型半導体領域との絶縁を図る絶縁膜）のみが介在し、前記層間絶縁膜は同一材料で形成され、前記第１の電極の上面の位置が前記ランドの上面の位置と一致していることを特徴とする。

これにより、層間絶縁膜はグルーブの底部まで入り込むことがない。そのため、層間絶縁膜のうち、グルーブ上に形成される部分の長さ（グルーブの一方の側壁と他方の側壁を結ぶ線に沿った長さ）を従来の場合よりも大幅に短くすることができる。その結果、製造工程で加わる熱サイクル等や層間絶縁膜と導体膜（第１の電極や第２の電極等を構成する導体膜）との熱膨張率差等に起因する第１の電極や層間絶縁膜に加わる歪を低減することができ、層間絶縁膜の破れや第１の電極と第２の電極間の短絡を防止することができる。

しかも、第１の電極の側壁とグルーブの側壁との間に絶縁膜が介在されているだけであるため、第１の電極の幅は、グルーブの幅から絶縁膜の厚みを差し引いただけの大きさになる。つまり、第１の電極の幅を従来の場合よりも大きくとることができ、ゲート電流の増大化を図ることができる。

反対に、第１の電極の幅がグルーブの幅とほぼ同じであるため、グルーブの幅を、通常、第１の電極として使用することができる幅まで狭くすることができ、その分、ランドの面積を広くすることができる。そのため、前記半導体基板の他主面にアノード電極を形成し、前記半導体基板のうち、前記ランドに形成された前記第２の電極（カソード電極）と前記アノード電極間の領域にチャネル領域が形成される場合において、前記チャネル領域の面積を拡大することができる。例えば前記第１の電極が静電誘導形サイリスタのゲート電極である場合に、該静電誘導形サイリスタのチャネル領域の面積の拡大化を図ることができる。

そして、本発明においては、前記第１の電極の上面の位置が前記ランドの上面の位置と一致している。この場合、第１の電極の上面にほとんど凹凸がなくなることから、層間絶縁膜をほぼ平坦に形成することができ、第１の電極や層間絶縁膜に加わる歪をより低減することができる。

以上説明したように、本発明に係る半導体装置によれば、例えば静電誘導形サイリスタ等に適用した場合に、ゲート電極と接続電極（カソード電極）との短絡を防止することができると共に、ゲート電流の増大、チャネル領域の面積の拡大を有効に図ることができる。

以下、本発明に係る半導体装置を例えばノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した実施の形態例を、図１〜図９を参照しながら説明する。

まず、第１の実施の形態に係る半導体装置１０Ａは、図１に示すように、第１導電型、例えばｎ^-型の半導体基板１２と、該半導体基板１２の一主面に形成されるカソード電極１４及びゲート電極１６と、半導体基板１２の他主面に形成されるアノード電極１８とを有している。

この場合、半導体基板１２の一主面には複数のランド２０と複数のグルーブ２２が形成されている。半導体基板１２のうち、ランド２０の表面部に該半導体基板１２を構成するｎ^-型半導体よりも不純物濃度の高いｎ⁺型の半導体領域（カソード領域）２４が形成され、グルーブ２２の底部に第２導電型、例えばｐ＋型の半導体領域（埋め込み型のゲート領域）２６が形成されている。また、ゲート電極１６がグルーブ２２内に形成され、カソード電極１４がランド２０の上面に形成された形となっている。

ランド２０の上面とグルーブ２２の底面にわたって、ゲート電極１６とカソード領域２４との絶縁を図るための絶縁膜２８が形成されている。該絶縁膜２８のうち、グルーブ２２の底部に窓が形成されて、該窓を通じてゲート電極１６とゲート領域２６とが電気的に接続されるようになっている。同様に、絶縁膜２８のうち、ランド２０の上面に窓が形成されて、該窓を通じてカソード電極１４とカソード領域２４とが電気的に接続されるようになっている。

さらに、この半導体装置１０Ａでは、カソード電極１４の側面とゲート電極１６と絶縁膜２８とを覆うように層間絶縁膜３０が形成され、カソード電極１４上面と層間絶縁膜３０とを覆うように接続電極３２が形成されて各カソード電極１４が電気的に接続されている。なお、層間絶縁膜３０は、半導体基板１２、ゲート電極１６及び絶縁膜２８等を水分や湿度等の外部環境から保護する機能も有する。

この半導体装置１０Ａでは、ゲート電極１６とカソード電極１４は、同じ導体膜をパターニングすることによって形成されることから、ゲート電極１６の厚みとカソード電極１４の厚みはほぼ同じになっている。そのため、従来問題になることもあったプロセス中に発生し易い層間絶縁膜３０の角破れが発生し難い。

グルーブ２２の深さｔｖは、ゲート電極１６の厚みｔｇやカソード電極１４の厚みｔｃと同等か数割厚く設定されている。従って、ゲート電極１６の上面には凹凸が形成され、ゲート電極１６の上面の一部（凸部分）の位置がランド２０の上面の位置よりも高く、ゲート電極１６の上面の他の一部（凹部分）の位置がランド２０の上面の位置よりも低くなっている。

また、ｎ⁺型のカソード領域２４の拡散底部（ｎ⁺−ｎ^-接合部分）から所定距離を隔てて複数の埋め込み型のｐ⁺型の半導体領域３４が形成され、ゲート領域２６とｐ⁺型の半導体領域３４との間並びにこれらｐ⁺型の半導体領域３４の間が、ｎ^-型あるいはｉ型の半導体の多数キャリアである電子が導通するチャネル領域３６として機能する。なお、ゲート領域２６やｐ⁺型の半導体領域３４は、マスクパターン形成の方法等により、電気的に接続されている。

なお、半導体基板１２のうち、アノード電極１８に接する部分にはｎ型の半導体バッファ層領域３８が形成され、このｎ型の半導体バッファ層領域３８のうち、カソード領域２４に対向する部分にｐ⁺型の半導体領域４０が形成されている。

そして、この第１の実施の形態に係る半導体装置１０Ａは、グルーブ２２の側壁とゲート電極１６の側壁との間に絶縁膜２８のみが介在している。これにより、層間絶縁膜３０はグルーブ２２の底面（正確には、グルーブ２２の底面に形成された絶縁膜２８の上面）まで入り込むことがない。従って、層間絶縁膜３０のうち、グルーブ２２上に形成される部分は、ゲート電極１６の上面のみに存在することになり、その長さ（グルーブ２２の一方の側壁２２ａと他方の側壁２２ｂを結ぶ線に沿った長さ）は、ゲート電極１６の上面の凹凸に沿った長さとなる。この長さは、従来の場合よりも大幅に短く、そのため、製造工程で加わる熱サイクル等や層間絶縁膜３０と導体膜（ゲート電極１６や接続電極３２等を構成する導体膜）との熱膨張率差等に起因するゲート電極１６や層間絶縁膜３０に加わる歪を従来の場合と比して大幅に低減させることができ、層間絶縁膜３０の破れやゲート電極１６と接続電極３２間の短絡を防止することができる。

また、ゲート電極１６の側壁とグルーブ２２の側壁との間に約１μｍの厚みの絶縁膜２８が介在されているだけであるため、ゲート電極１６の幅は、グルーブ２２の幅から絶縁膜２８の厚みを差し引いただけの大きさになる。

例えば図２Ａの模式図に示すように、従来と同様の構成において、ランド２０の幅Ｗ１を１００μｍ、グルーブ２２の幅Ｗ２を３０μｍとし、ゲート電極１６の幅Ｗｇを１０μｍとしたとき、第１の実施の形態では、図２Ｂに示すように、ゲート電極１６の幅Ｗｇをほぼ３０μｍまで広げることができる。このように、ゲート電極１６の幅Ｗｇを従来の場合よりも大きくとることができる。従って、ゲート抵抗を従来の数分の一に低減することができ、デバイス全域でのゲート制御の均一性を達成することができ、限界性能の向上を図ることができる。

反対に、ゲート電極１６の幅Ｗｇがグルーブ２２の幅Ｗ２とほぼ同じであるため、グルーブ２２の幅Ｗ２を、通常、ゲート電極１６として使用することができる幅まで狭くすることができ、その分、ランド２０の面積を広くすることができる。例えば図３Ａの模式図に示すように、従来と同様の構成において、ランド２０の幅Ｗ１を１００μｍ、グルーブ２２の幅Ｗ２を３０μｍとし、ゲート電極１６の幅Ｗｇを１０μｍとしたとき、この第１の実施の形態では、図３Ｂに示すように、グルーブ２２の幅Ｗ２をほぼゲート電極１６の幅Ｗｇと同じ１０μｍ程度まで狭くすることができ、その分、ランド２０の幅Ｗ１を広げることができる。これにより、チャネル領域３６の面積を拡大することができ、オン特性の向上を図ることができる。

次に、第２の実施の形態に係る半導体装置１０Ｂについて図４を参照しながら説明する。

この第２の実施の形態に係る半導体装置１０Ｂは、図４に示すように、上述した第１の実施の形態に係る半導体装置１０Ａとほぼ同様の構成を有するが、グルーブ２２の深さｔｖが、ゲート電極１６の厚みｔｇやカソード電極１４の厚みｔｃよりも薄く設定されている点で異なる。この場合、ゲート電極１６の上面には凹凸が形成され、ゲート電極１６の上面全体（凸部及び凹部を含めた上面全体）がランド２０の上面の位置よりも高くなっている。

この第２の実施の形態においても、層間絶縁膜３０のうち、グルーブ２２上に形成される部分は、ゲート電極１６の上面のみに存在することになり、その長さは、ゲート電極１６の上面の凹凸に沿った長さとなる。従って、製造工程で加わる熱サイクル等や層間絶縁膜３０と導体膜との熱膨張率差等に起因するゲート電極１６や層間絶縁膜３０に加わる歪を従来の場合と比して大幅に低減させることができ、層間絶縁膜３０の破れやゲート電極１６と接続電極３２間の短絡を防止することができる。

また、ゲート電極１６の側壁とグルーブ２２の側壁との間に約１μmの厚みの絶縁膜２８が介在されているだけであるため、ゲート電極１６の幅は、グルーブ２２の幅から絶縁膜２８の厚みを差し引いただけの大きさになり、この場合もゲート電流の増大化を図ることができる。

ゲート電極１６の幅がグルーブ２２の幅とほぼ同じであるため、グルーブ２２の幅を、通常、ゲート電極１６として使用することができる幅まで狭くすることができ、その分、ランド２０の面積を広くすることができ、これにより、チャネル領域３６の面積を拡大することができる。

次に、第３の実施の形態に係る半導体装置１０Ｃについて図５を参照しながら説明する。

この第３の実施の形態に係る半導体装置１０Ｃは、図５に示すように、上述した第２の実施の形態に係る半導体装置１０Ｂとほぼ同様の構成を有するが、グルーブ２２の深さｔｖが、ゲート電極１６の厚みｔｇやカソード電極１４の厚みｔｃのほぼ１／２に設定されている点で異なる。この場合、ゲート電極１６の上面には凹凸が形成されず、断面ほぼ台形状となる。従って、層間絶縁膜３０のうち、グルーブ２２上に形成される部分は、ゲート電極１６の上面のみに存在するが、その長さは、第２の実施の形態の場合よりも短くなり、層間絶縁膜３０の破れやゲート電極１６と接続電極３２間の短絡をより確実に防止することができる。

ところで、図６に示すように、ゲート電極１６の上面の位置がランド２０の上面の位置よりも高く、且つ、ゲート電極１６のうち、ランド２０の上面よりも上方に突出する部分の厚みｔｇｕがゲート電極１６の厚みｔｇの１／２を超える場合、従来と同様の現象が生じるおそれがある。特に、ゲート電極１６に対してカソード電極１４が近接して形成された場合に顕著となる。

すなわち、層間絶縁膜３０のうち、カソード電極１４とゲート電極１６間に形成される部分は、カソード電極１４の側壁、ランド２０の上面及びゲート電極１６の側壁にかけて形成されることから、該部分の長さが大きくなり、製造工程で加わる熱サイクル等や層間絶縁膜３０と導体膜（ゲート電極１６や接続電極３２等を構成する導体膜）との熱膨張率差等に起因して、ゲート電極１６、カソード電極１４及び層間絶縁膜３０に歪が加わり、ゲート電極１６の角部等において層間絶縁膜３０が破れ、ゲート電極１６と接続電極３２とが短絡するおそれがある。

これを解決する１つの構成例として、第３の実施の形態に係る半導体装置１０Ｃの変形例を図７を参照しながら説明する。

この変形例に係る半導体装置１０Ｃａは、図７に示すように、上述した第３の実施の形態に係る半導体装置１０Ｃとほぼ同様の構成を有するが、カソード電極１４の形成を省略し、接続電極３２を直接ランド２０の表面部のカソード領域２４に電気的に接続している点で異なる。

この場合、カソード電極１４が存在しないことから、層間絶縁膜３０はゲート電極１６を覆うだけでよい。従って、上述のようなゲート電極１６の角部等において層間絶縁膜３０が破れるということもなく、ゲート電極１６と接続電極３２とが短絡することもない。

なお、この変形例に係る半導体装置１０Ｃａの構成は、第１及び第２の実施の形態に係る半導体装置１０Ａ及び１０Ｂにも適用できることはもちろんである。

次に、第４の実施の形態に係る半導体装置１０Ｄについて図８を参照しながら説明する。

この第４の実施の形態に係る半導体装置１０Ｄは、図８に示すように、上述した第２の実施の形態に係る半導体装置１０Ｂとほぼ同様の構成を有するが、グルーブ２２の深さｔｖが、ゲート電極１６の厚みｔｇやカソード電極１４の厚みｔｃとほぼ同じに設定されている点で異なる。この場合、ゲート電極１６の上面の位置とランド２０の上面の位置とがほぼ一致することになる。

この第４の実施の形態においては、ゲート電極１６の上面は、ほとんど凹凸がなく平坦になることから、ゲート電極１６上の層間絶縁膜３０をほぼ平坦に形成することができ、ゲート電極１６や層間絶縁膜３０に加わる歪をより低減することができる。これにより、層間絶縁膜３０の破れやゲート電極１６と接続電極３２間の短絡をより確実に防止することができる。この第４の実施の形態では、ゲート電極１６上の層間絶縁膜３０をほぼ平坦にできることから、カソード電極１４が近接して形成されてもゲート電極１６、カソード電極１４及び層間絶縁膜３０に歪が加わることはない。もちろん、図９に示す変形例に係る半導体装置１０Ｄａのように、カソード電極１４の形成を省略するようにしてもよい。

上述の例では、半導体装置１０Ａ〜１０Ｃ、１０Ｃａ、１０Ｄ、１０Ｄａをノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した場合を示したが、その他、切り込みゲート型静電誘導サイリスタ、静電誘導トランジスタ等にも適用することもできる。

なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。

第１の実施の形態に係る半導体装置の要部を示す断面図である。図２Ａは従来と同様の構成を有する半導体装置におけるランド、グルーブ及びゲート電極の配置状態を示す模式図であり、図２Ｂは第１の実施の形態に係る半導体装置において、ゲート電極の幅をグルーブの幅とほぼ同じにした状態を示す模式図である。図３Ａは従来と同様の構成を有する半導体装置におけるランド、グルーブ及びゲート電極の配置状態を示す模式図であり、図３Ｂは第１の実施の形態に係る半導体装置において、グルーブの幅をゲート電極の幅とほぼ同じにした状態を示す模式図である。第２の実施の形態に係る半導体装置の要部を示す断面図である。第３の実施の形態に係る半導体装置の要部を示す断面図である。ゲート電極の突出幅を大きくした場合の不都合点を説明するための図である。第３の実施の形態に係る半導体装置の変形例の要部を示す断面図である。第４の実施の形態に係る半導体装置の要部を示す断面図である。第４の実施の形態に係る半導体装置の変形例の要部を示す断面図である。従来例に係る半導体装置の変形例の要部を示す断面図である。半導体装置で使用される各材料の線膨張率（室温）を示す表図である。

符号の説明

１０Ａ〜１０Ｃ、１０Ｃａ、１０Ｄ、１０Ｄａ…半導体装置
１２…半導体基板１４…カソード電極
１６…ゲート電極１８…アノード電極
２０…ランド２２…グルーブ
２４…カソード領域２６…ゲート領域
２８…絶縁膜３０…層間絶縁膜
３２…接続電極３６…チャネル領域

Claims

一主面に２以上のランドと１以上のグルーブとを有し、且つ、各前記ランドの表面部に第１導電型半導体領域が形成され、前記グルーブの底部に第２導電型半導体領域が形成された半導体基板と、
前記グルーブの底部から前記ランドの上面にかけて形成された絶縁膜と、
前記グルーブに形成され、前記絶縁膜のうち、前記グルーブの底部に形成された第１窓を通じて前記第２導電型半導体領域と接続される第１の電極と、
各前記ランドの上面に形成され、前記絶縁膜のうち、各前記ランドの上面に形成された第２窓を通じて前記第１導電型半導体領域と接続される２以上の第２の電極と、
前記第２の電極の側面及び上面と前記第１の電極と前記絶縁膜とを覆うように形成された層間絶縁膜と、
各前記第２の電極の上面と前記層間絶縁膜とを覆うように形成され、前記層間絶縁膜のうち、各前記第２の電極の上面に形成された第３窓を通じて各前記第２の電極を電気的に接続する第３の電極とを有し、
前記グルーブの側壁と前記第１の電極との間に前記絶縁膜のみが介在し、
前記層間絶縁膜は同一材料で形成され、
前記第１の電極の上面の位置が前記ランドの上面の位置と一致していることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１の電極が静電誘導形サイリスタのゲート電極であり、
前記第２の電極がカソード電極であり、
前記第３の電極が２以上の前記カソード電極を電気的に接続する接続電極であり、
さらに、前記半導体基板の他主面にアノード電極が形成され、
前記半導体基板のうち、前記ランドに形成された前記カソード電極と前記アノード電極間の領域がチャンネル領域を形成することを特徴とする半導体装置。