JPH08330571A - 自己消弧型半導体装置 - Google Patents
自己消弧型半導体装置Info
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- JPH08330571A JPH08330571A JP13460795A JP13460795A JPH08330571A JP H08330571 A JPH08330571 A JP H08330571A JP 13460795 A JP13460795 A JP 13460795A JP 13460795 A JP13460795 A JP 13460795A JP H08330571 A JPH08330571 A JP H08330571A
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- semiconductor device
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Abstract
(57)【要約】
【目的】 カソードスリットを歩留まりを損なうことな
く容易に微細化できる高性能な自己消弧過多半導体装置
を提供する。 【構成】 Ｐ型ベース層３と、このＰ型ベース層３の表
面層へ部分的に微分化して形成した複数のＮ型エミッタ
領域４およびＰ型ベース層３の表面層においてＮ型エミ
ッタ領域を囲むように形成したＰゲート領域を有する自
己消弧型半導体装置において、ゲート電極１０の一部を
除くＰ型ゲート領域上の面に絶縁膜８を設け、この絶縁
膜８上およびカソード電極６上に金属膜を形成すること
でカソード電極部を隣接する一定の複数の個数ずつの共
通電極１３とする。
く容易に微細化できる高性能な自己消弧過多半導体装置
を提供する。 【構成】 Ｐ型ベース層３と、このＰ型ベース層３の表
面層へ部分的に微分化して形成した複数のＮ型エミッタ
領域４およびＰ型ベース層３の表面層においてＮ型エミ
ッタ領域を囲むように形成したＰゲート領域を有する自
己消弧型半導体装置において、ゲート電極１０の一部を
除くＰ型ゲート領域上の面に絶縁膜８を設け、この絶縁
膜８上およびカソード電極６上に金属膜を形成すること
でカソード電極部を隣接する一定の複数の個数ずつの共
通電極１３とする。
Description
【０００１】
【産業上の利用分野】本発明は、自己消弧型半導体スイ
ッチング装置に係り、特に自己消弧型スイッチング素子
であるゲートタンオフサイリスタに関する。
ッチング装置に係り、特に自己消弧型スイッチング素子
であるゲートタンオフサイリスタに関する。
【０００２】
【従来の技術】ゲートタンオフサイリスタ（以下、ＧＴ
Ｏと略記する）は、電力用自己消弧素子として、大電流
の制御の分野でますます特徴を発揮しつつあり、現在で
は４５００Ａのアノード電流をターンオフできるものが
開発されている。特に、Ｓｉ半導体部分のアノード領域
に電極としてタングステンなどの熱緩衝板をロー付けし
ない、いわゆるアロイフリー構造が性能とコストの面か
ら最近注目されている。アロイフリー構造のＧＴＯの特
徴のひとつに微細化に有利であるという点がある。これ
は、熱緩衝板をロー付けしないのでＩＣやＬＳＩのウェ
ハーのウェハープロセスで用いられている高精度の微細
化装置が利用できることになる。しかしながら、ＧＴＯ
ではゲート電極を形成するために半導体表面をエッチン
グしてやる必要があり、このエッチングにより発生する
不活性領域が微細化を阻止していた。そこで、より微細
化が可能なアロイフリーＧＴＯに適したゲート構造が特
願平４−１２２３９２で提案されている。図４にこのゲ
ート構造を持つＧＴＯの断面図を示す。
Ｏと略記する）は、電力用自己消弧素子として、大電流
の制御の分野でますます特徴を発揮しつつあり、現在で
は４５００Ａのアノード電流をターンオフできるものが
開発されている。特に、Ｓｉ半導体部分のアノード領域
に電極としてタングステンなどの熱緩衝板をロー付けし
ない、いわゆるアロイフリー構造が性能とコストの面か
ら最近注目されている。アロイフリー構造のＧＴＯの特
徴のひとつに微細化に有利であるという点がある。これ
は、熱緩衝板をロー付けしないのでＩＣやＬＳＩのウェ
ハーのウェハープロセスで用いられている高精度の微細
化装置が利用できることになる。しかしながら、ＧＴＯ
ではゲート電極を形成するために半導体表面をエッチン
グしてやる必要があり、このエッチングにより発生する
不活性領域が微細化を阻止していた。そこで、より微細
化が可能なアロイフリーＧＴＯに適したゲート構造が特
願平４−１２２３９２で提案されている。図４にこのゲ
ート構造を持つＧＴＯの断面図を示す。
【０００３】図４において、１はＰ型エミッタ層、２は
Ｎ型ベース層、３はＰ型ベース層、４はＮ型エミッタ領
域、５はアノード電極、６はカソード電極、８は絶縁
層、１０は金属ゲート薄膜であって、外部電極と直接接
続されない部分の厚みはカソード電極６の厚みよりも薄
くしてある。１１は絶縁薄膜、１２はＮ型エミッタ領域
４の表面を含むＰ型ベース層３の表面に形成されたＰ型
高不純物層である。さらにこの薄いゲート金属電極上に
絶縁膜を設け、前記薄いゲート金属電極の厚みに前記絶
縁膜の厚みを加えた厚みが前記カソード金属電極の厚み
より薄くしてある。
Ｎ型ベース層、３はＰ型ベース層、４はＮ型エミッタ領
域、５はアノード電極、６はカソード電極、８は絶縁
層、１０は金属ゲート薄膜であって、外部電極と直接接
続されない部分の厚みはカソード電極６の厚みよりも薄
くしてある。１１は絶縁薄膜、１２はＮ型エミッタ領域
４の表面を含むＰ型ベース層３の表面に形成されたＰ型
高不純物層である。さらにこの薄いゲート金属電極上に
絶縁膜を設け、前記薄いゲート金属電極の厚みに前記絶
縁膜の厚みを加えた厚みが前記カソード金属電極の厚み
より薄くしてある。
【０００４】図４のものは、Ｐ型高不純物濃度層１２上
にカソード電極６よりも厚みの薄いゲート電極１０を設
け、さらに電極取出しの圧接の際にカソード電極６とゲ
ート電極１０とが短絡しないようにゲート電極１０上に
ポリイミドなどの絶縁膜８を設け、このゲート電極１０
と絶縁膜８との厚みの和がカソード電極６の厚みを越え
ないようにしたもので、エッチングを用いないゲート構
造である。
にカソード電極６よりも厚みの薄いゲート電極１０を設
け、さらに電極取出しの圧接の際にカソード電極６とゲ
ート電極１０とが短絡しないようにゲート電極１０上に
ポリイミドなどの絶縁膜８を設け、このゲート電極１０
と絶縁膜８との厚みの和がカソード電極６の厚みを越え
ないようにしたもので、エッチングを用いないゲート構
造である。
【０００５】
【発明が解決しようとする課題】ＧＴＯは数百から数千
個のスリット状のカソード領域からなり、この各々のい
わゆる単位ＧＴＯが並列に動作することにより大電流を
オン・オフできる素子である。ところで、スリット状の
カソード領域は結晶欠陥やパターン不良などの原因でし
ばしば損なわれることがある。仮に数千個のスリットの
うち、１個でも不良となると、素子全部が不良となって
しまう。これを防ぎ、歩留まり向上させるために不良ス
リット（状のカソード領域）の部分だけ並列動作しない
ようにするリペアー技術は、ＧＴＯの製造上特に重要な
技術である。図４の構造をもつＧＴＯにおいて、従来の
リペアー技術について図５の（Ａ）〜（Ｄ）で説明す
る。
個のスリット状のカソード領域からなり、この各々のい
わゆる単位ＧＴＯが並列に動作することにより大電流を
オン・オフできる素子である。ところで、スリット状の
カソード領域は結晶欠陥やパターン不良などの原因でし
ばしば損なわれることがある。仮に数千個のスリットの
うち、１個でも不良となると、素子全部が不良となって
しまう。これを防ぎ、歩留まり向上させるために不良ス
リット（状のカソード領域）の部分だけ並列動作しない
ようにするリペアー技術は、ＧＴＯの製造上特に重要な
技術である。図４の構造をもつＧＴＯにおいて、従来の
リペアー技術について図５の（Ａ）〜（Ｄ）で説明す
る。
【０００６】すなわち、図５は従来のリペアー技術の工
程を示すもので、図５の（Ｃ）に示すように、ＧＴＯペ
レットに比較的厚みの薄いアルミニウムからなるカソー
ド電極６を形成するとともに、Ｐ型ゲート拡散層９上に
ゲート電極１０を形成し、図５の（Ｄ）に示すように、
カソード電極以外の部分にポリイミド等からなる絶縁物
８を形成する。次に不良スリットを検出し、不良スリッ
トの部分にもポリイミド等からなる絶縁物８を形成する
とともに、比較的厚みの厚いアルミニウムからなるカソ
ード共通電極６ａを形成する。
程を示すもので、図５の（Ｃ）に示すように、ＧＴＯペ
レットに比較的厚みの薄いアルミニウムからなるカソー
ド電極６を形成するとともに、Ｐ型ゲート拡散層９上に
ゲート電極１０を形成し、図５の（Ｄ）に示すように、
カソード電極以外の部分にポリイミド等からなる絶縁物
８を形成する。次に不良スリットを検出し、不良スリッ
トの部分にもポリイミド等からなる絶縁物８を形成する
とともに、比較的厚みの厚いアルミニウムからなるカソ
ード共通電極６ａを形成する。
【０００７】以上のような方法により不良スリット部の
リペアーを行うことができる。しかしながら、このよう
な従来方法では素子を微細化するにつれ１本のスリット
が細くなってしまい、上記（ｃ）の不良スリット検出と
不良スリット部への絶縁物形成が作業上困難となってし
まうという不都合があった。
リペアーを行うことができる。しかしながら、このよう
な従来方法では素子を微細化するにつれ１本のスリット
が細くなってしまい、上記（ｃ）の不良スリット検出と
不良スリット部への絶縁物形成が作業上困難となってし
まうという不都合があった。
【０００８】本発明は上述の従来技術の問題点に鑑みて
なされたもので、その目的は、カソードスリットを歩留
まりを損なうことなく容易に微細化できる高性能な自己
消弧型半導体装置を提供することである。
なされたもので、その目的は、カソードスリットを歩留
まりを損なうことなく容易に微細化できる高性能な自己
消弧型半導体装置を提供することである。
【０００９】
【課題を解決するための手段と作用】上記目的を達成す
るために、本発明の自己消弧型半導体装置は、基本的
に、Ｐ型エミッタ層と、前記Ｐ型エミッタ層上のＮ型ベ
ース層と、前記Ｎ型ベース層上のＰ型ベース層と、前記
Ｐ型ベース層の表面層へ部分的に細分化されて形成され
た複数のＮ型エミッタ領域と、さらに前記Ｐ型ベース層
の表面層へ前記Ｎ型エミッタ利用行を囲むように前記Ｐ
型ベース層表面にＰ型ゲート領域を有し、前記Ｐ型エミ
ッタ層の表面にアノード金属電極を設け、前記複数のＮ
型エミッタ領域の各々の表面にカソード金属電極を設
け、前記Ｐ型ゲートの表面にゲート金属電極を設け、前
記ゲート金属電極にゲート信号を印加して前記アノード
・カソード金属電極間の電流をターンオンまたはオフす
る半導体装置において、前記ゲート金属電極の一部を除
く前記Ｐ型ゲート領域上の面に絶縁膜を設け、前記絶縁
膜上およびカソード電極上に金属膜を形成することで前
記カソード電極を隣接する複数の個数づつ第１の共通電
極としたことを特徴とする。
るために、本発明の自己消弧型半導体装置は、基本的
に、Ｐ型エミッタ層と、前記Ｐ型エミッタ層上のＮ型ベ
ース層と、前記Ｎ型ベース層上のＰ型ベース層と、前記
Ｐ型ベース層の表面層へ部分的に細分化されて形成され
た複数のＮ型エミッタ領域と、さらに前記Ｐ型ベース層
の表面層へ前記Ｎ型エミッタ利用行を囲むように前記Ｐ
型ベース層表面にＰ型ゲート領域を有し、前記Ｐ型エミ
ッタ層の表面にアノード金属電極を設け、前記複数のＮ
型エミッタ領域の各々の表面にカソード金属電極を設
け、前記Ｐ型ゲートの表面にゲート金属電極を設け、前
記ゲート金属電極にゲート信号を印加して前記アノード
・カソード金属電極間の電流をターンオンまたはオフす
る半導体装置において、前記ゲート金属電極の一部を除
く前記Ｐ型ゲート領域上の面に絶縁膜を設け、前記絶縁
膜上およびカソード電極上に金属膜を形成することで前
記カソード電極を隣接する複数の個数づつ第１の共通電
極としたことを特徴とする。
【００１０】
【実施例】以下に本発明の実施例を図１〜図３を参照し
ながら説明する。
ながら説明する。
【００１１】図１は本発明の第１実施例によるゲートタ
ーンオフサイリスタおよびその製造工程を示すもので、
同図において図４〜図５のものと同一又は相当部分には
同一符号が付されている。
ーンオフサイリスタおよびその製造工程を示すもので、
同図において図４〜図５のものと同一又は相当部分には
同一符号が付されている。
【００１２】本実施例においては、図１（Ａ）に示すよ
うに、ＧＴＯペレットに比較的厚みの薄いアルミニウム
からなるカソード電極６ａおよびゲート電極１０を形成
する。次に、図１（Ｂ）に示すように、カソード電極６
以外の部分にポリイミド等からなる絶縁層８を形成す
る。図１（Ｃ）に示すように、カソード電極スリット６
ａを数個ずつ共通電極とするために、比較的厚みの厚い
アルミニウムからなるカソード共通電極１３を形成す
る。さらに、図１（Ｄ）に示すように、不良スリットを
検出し、共通電極１３のうち不良スリットの部分の共通
電極を除去する。さらにまた、図１（Ｄ）に示すように
不良スリット部にもポリイミド等からなる絶縁層８ａを
形成する。
うに、ＧＴＯペレットに比較的厚みの薄いアルミニウム
からなるカソード電極６ａおよびゲート電極１０を形成
する。次に、図１（Ｂ）に示すように、カソード電極６
以外の部分にポリイミド等からなる絶縁層８を形成す
る。図１（Ｃ）に示すように、カソード電極スリット６
ａを数個ずつ共通電極とするために、比較的厚みの厚い
アルミニウムからなるカソード共通電極１３を形成す
る。さらに、図１（Ｄ）に示すように、不良スリットを
検出し、共通電極１３のうち不良スリットの部分の共通
電極を除去する。さらにまた、図１（Ｄ）に示すように
不良スリット部にもポリイミド等からなる絶縁層８ａを
形成する。
【００１３】このように、本実施例によれば、素子を微
細化してスリット幅を細くしていっても、複数のカソー
ド電極を共通電極化することでリペアする電極の幅を容
易に加工できる大きさに保つことができる。
細化してスリット幅を細くしていっても、複数のカソー
ド電極を共通電極化することでリペアする電極の幅を容
易に加工できる大きさに保つことができる。
【００１４】図２は本発明の第２実施例によるゲートタ
ーンオフサイリスタの一部を示す断面図であって、この
第２実施例においてはゲート電極を形成する部位に予
め、リアクティブイオンエッチングでテーパーのほとん
どないトレンチ溝１５を形成し素子で、上記第１実施例
の方法を適用したものである。
ーンオフサイリスタの一部を示す断面図であって、この
第２実施例においてはゲート電極を形成する部位に予
め、リアクティブイオンエッチングでテーパーのほとん
どないトレンチ溝１５を形成し素子で、上記第１実施例
の方法を適用したものである。
【００１５】この第２実施例によれば、カソード共通電
極１３を圧接した場合、圧接応力は主にカソード電極に
集中するようになっていて、信頼性が向上する。
極１３を圧接した場合、圧接応力は主にカソード電極に
集中するようになっていて、信頼性が向上する。
【００１６】図３は本発明の第３実施例を示すもので、
この第３実施例では、上述の第１実施例の手順で不良ス
リットをリペアした後に、さらにカソード電極を共通化
するために共通電極１４を形成する。
この第３実施例では、上述の第１実施例の手順で不良ス
リットをリペアした後に、さらにカソード電極を共通化
するために共通電極１４を形成する。
【００１７】前述の各実施例において、多層になってい
るカソード金属電極を異なる金属で形成することもあ
る。この場合、ウェハー表面に近い下層の金属を比較的
硬い金属で形成し、上層の金属を柔らかい金属で形成す
れば、より均一な電極の圧接が可能である。また、以上
の実施例では、ゲートターンオフサイリスタを例に説明
したが、同様の電極構造をもつ静電誘導サイリスタ（Ｓ
Ｉサイリスタ）にも本発明が適用できるのは明らかであ
る。
るカソード金属電極を異なる金属で形成することもあ
る。この場合、ウェハー表面に近い下層の金属を比較的
硬い金属で形成し、上層の金属を柔らかい金属で形成す
れば、より均一な電極の圧接が可能である。また、以上
の実施例では、ゲートターンオフサイリスタを例に説明
したが、同様の電極構造をもつ静電誘導サイリスタ（Ｓ
Ｉサイリスタ）にも本発明が適用できるのは明らかであ
る。
【００１８】以上の第１〜第３実施例を要約すると、以
下のような実施の態様を挙げることが出来る。
下のような実施の態様を挙げることが出来る。
【００１９】（１）Ｐ型エミッタ層と、このＰ型エミッ
タ層上のＮ型ベース層と、このＮ型ベース層上のＰ型ベ
ース層と、前記Ｐ型ベース層の表面層へ部分的に細分化
されて形成された複数のＮ型エミッタ領域と、さらに前
記Ｐ型ベース層の表面層へ前記Ｎ型エミッタ領域を囲む
ように前記Ｐ型ベース層表面にＰ型ゲート領域を有し、
前記Ｐ型エミッタ層の表面にアノード金属電極を設け、
前記複数のＮ型エミッタ領域の各々の表面にカソード金
属電極を設け、前記Ｐ型ゲートの表面にゲート金属電極
を設け、前記ゲート金属電極にゲート信号を印加して前
記アノード・カソード金属電極間の電流をターンオンま
たはターンオフするゲートターンオフサイリスタにおい
て、前記ゲート金属電極の一部を除く前記Ｐ型ゲート領
域上の面に絶縁膜を設け、前記絶縁膜上およびカソード
電極上に金属薄膜を形成することで前記カソード電極を
隣接する一定の複数の個数ずつ共通電極としたことを特
徴とする構造。
タ層上のＮ型ベース層と、このＮ型ベース層上のＰ型ベ
ース層と、前記Ｐ型ベース層の表面層へ部分的に細分化
されて形成された複数のＮ型エミッタ領域と、さらに前
記Ｐ型ベース層の表面層へ前記Ｎ型エミッタ領域を囲む
ように前記Ｐ型ベース層表面にＰ型ゲート領域を有し、
前記Ｐ型エミッタ層の表面にアノード金属電極を設け、
前記複数のＮ型エミッタ領域の各々の表面にカソード金
属電極を設け、前記Ｐ型ゲートの表面にゲート金属電極
を設け、前記ゲート金属電極にゲート信号を印加して前
記アノード・カソード金属電極間の電流をターンオンま
たはターンオフするゲートターンオフサイリスタにおい
て、前記ゲート金属電極の一部を除く前記Ｐ型ゲート領
域上の面に絶縁膜を設け、前記絶縁膜上およびカソード
電極上に金属薄膜を形成することで前記カソード電極を
隣接する一定の複数の個数ずつ共通電極としたことを特
徴とする構造。
【００２０】（２）上記１において、前記ゲート電極の
厚みに前記絶縁膜の厚みおよび共通電極化のために前記
絶縁膜上に形成される前記金属薄膜の厚みを加えた厚み
が金属薄膜分も含む前記カソード金属電極の厚みより薄
くしたことを特徴とする構造。
厚みに前記絶縁膜の厚みおよび共通電極化のために前記
絶縁膜上に形成される前記金属薄膜の厚みを加えた厚み
が金属薄膜分も含む前記カソード金属電極の厚みより薄
くしたことを特徴とする構造。
【００２１】（３）上記１において、ゲート部にあらか
じめテーパのないＲＩＥ（リアクティブイオンエッチン
グ）モードのエッチングによりトレンチ溝を形成し、溝
底面部に前記ゲート電極を形成することで、前記ゲート
電極の厚みに前記絶縁膜の厚みおよび共通電極化のため
に前記絶縁膜上に形成される前記金属薄膜の厚みを加え
た厚みが金属薄膜分も含む前記カソード金属電極の厚み
より厚い場合でも、金属薄膜分も含む前記カソード金属
電極の高さが前記絶縁膜の厚みおよび共通電極化のため
に前記絶縁膜上に形成される前記金属薄膜の高さより高
くなるようにした構造。
じめテーパのないＲＩＥ（リアクティブイオンエッチン
グ）モードのエッチングによりトレンチ溝を形成し、溝
底面部に前記ゲート電極を形成することで、前記ゲート
電極の厚みに前記絶縁膜の厚みおよび共通電極化のため
に前記絶縁膜上に形成される前記金属薄膜の厚みを加え
た厚みが金属薄膜分も含む前記カソード金属電極の厚み
より厚い場合でも、金属薄膜分も含む前記カソード金属
電極の高さが前記絶縁膜の厚みおよび共通電極化のため
に前記絶縁膜上に形成される前記金属薄膜の高さより高
くなるようにした構造。
【００２２】（４）上記（１）〜（３）において、前記
共通電極形成後に、前記カソード電極と前記ゲート電極
間に逆バイアスを印加して電圧阻止特性が不良な共通電
極部を検出した後、不良な共通電極部の共通電極および
カソード電極を除去するリベア方法。
共通電極形成後に、前記カソード電極と前記ゲート電極
間に逆バイアスを印加して電圧阻止特性が不良な共通電
極部を検出した後、不良な共通電極部の共通電極および
カソード電極を除去するリベア方法。
【００２３】（５）上記（４）において、電極を除去し
た不良な共通電極部にさらに絶縁膜を形成する方法。
た不良な共通電極部にさらに絶縁膜を形成する方法。
【００２４】（６）上記（５）において、さらに金属膜
を形成することで不良な共通電極部を除く前記カソード
電極部の全てを共通電極とすること。
を形成することで不良な共通電極部を除く前記カソード
電極部の全てを共通電極とすること。
【００２５】（７）上記（１）〜（６）において、多層
に形成されるカソード電極は、それぞれことなる金属に
よって形成されること。
に形成されるカソード電極は、それぞれことなる金属に
よって形成されること。
【００２６】（８）上記（７）において、ウェハー主面
に近い下層の電極は比較的硬い金属で形成されていて、
上層の電極は比較的軟らかい金属で形成されているこ
と。
に近い下層の電極は比較的硬い金属で形成されていて、
上層の電極は比較的軟らかい金属で形成されているこ
と。
【００２７】（９）上記（１）〜（８）は、同様の電極
構造をもつ静電誘導サイリスタに適用されること。
構造をもつ静電誘導サイリスタに適用されること。
【００２８】
【発明の効果】本発明は上述の如くであって、基本的に
は、ゲート金属電極の一部を除く前記Ｐ型ゲート領域上
の面に絶縁膜を設け、前記絶縁膜上およびカソード電極
上に金属膜を形成することで前記カソード電極を隣接す
る複数の個数ずつ第１の共通電極としたものであるか
ら、素子を微細化してスリット幅を細くしていっても、
複数のカソード電極を共通電極化することでリペアする
電極の幅を容易に加工できる大きさに保つことができ
る。また、これにより、素子面積の大きい大容量ＧＴＯ
等のカソードスリットを歩留まりを損なうことなく容易
に微細化して高性能化することができる。
は、ゲート金属電極の一部を除く前記Ｐ型ゲート領域上
の面に絶縁膜を設け、前記絶縁膜上およびカソード電極
上に金属膜を形成することで前記カソード電極を隣接す
る複数の個数ずつ第１の共通電極としたものであるか
ら、素子を微細化してスリット幅を細くしていっても、
複数のカソード電極を共通電極化することでリペアする
電極の幅を容易に加工できる大きさに保つことができ
る。また、これにより、素子面積の大きい大容量ＧＴＯ
等のカソードスリットを歩留まりを損なうことなく容易
に微細化して高性能化することができる。
【図１】本発明の第１実施例による自己消弧型半導体装
置の製造工程図。
置の製造工程図。
【図２】本発明の第２実施例による自己消弧型半導体装
置の要部を示すパターン図。
置の要部を示すパターン図。
【図３】本発明の第３実施例による自己消弧型半導体装
置の要部を示すパターン図。
置の要部を示すパターン図。
【図４】自己消弧型半導体素子であるゲートターンオフ
サイリスタの断面パターン図。
サイリスタの断面パターン図。
【図５】従来の自己消弧型半導体素子の製造工程図。
１…Ｐ型エミッタ層 ２…Ｎ型ベース層 ３…Ｐ型ベース層 ４…Ｎ型エミッタ領域 ５…アノード電極 ６…カソード電極 ８，８ａ…絶縁層 １０…金属ゲート電極 １１…絶縁薄膜 １２…Ｐ型高不純物濃度層 １３…第１のカソード共通電極 １４…第２のカソード共通電極 １５…トレンチ溝
Claims (8)
- 【請求項１】 Ｐ型エミッタ層と、前記Ｐ型エミッタ層
上のＮ型ベース層と、前記Ｎ型ベース層上のＰ型ベース
層と、前記Ｐ型ベース層の表面層へ部分的に細分化され
て形成された複数のＮ型エミッタ領域と、さらに前記Ｐ
型ベース層の表面層へ前記Ｎ型エミッタ領域を囲むよう
に前記Ｐ型ベース層表面にＰ型ゲート領域を有し、前記
Ｐ型エミッタ層の表面にアノード金属電極を設け、前記
複数のＮ型エミッタ領域の各々の表面にカソード金属電
極を設け、前記Ｐ型ゲートの表面にゲート金属電極を設
け、前記ゲート金属電極にゲート信号を印加して前記ア
ノード・カソード金属電極間の電流をターンオンまたは
ターンオフする半導体装置において、 前記ゲート金属電極の一部を除く前記Ｐ型ゲート領域上
の面に絶縁膜を設け、前記絶縁膜上およびカソード電極
上に金属膜を形成することで前記カソード電極を隣接す
る複数の個数ずつ第１の共通電極としたことを特徴とす
る自己消弧型半導体装置。 - 【請求項２】 請求項１の自己消弧型半導体装置におい
て、前記ゲート電極の厚みに前記絶縁膜の厚みおよび共
通電極化のために前記絶縁膜上に形成される前記金属膜
の厚みを加えた厚みが金属膜分も含む前記カソード金属
電極の厚みより薄くしたことを特徴とする自己消弧型半
導体装置。 - 【請求項３】 請求項１の自己消弧型半導体装置におい
て、ゲート部にレンチ溝を形成し、溝底面部に前記ゲー
ト電極を形成することで、前記ゲート電極の厚みに前記
絶縁膜の厚みおよび共通電極化のために前記絶縁膜上に
形成される前記金属膜の厚みを加えた厚みが金属膜分も
含む前記カソード金属電極の厚みより厚い場合でも、金
属膜分も含む前記カソード金属電極の厚さが前記絶縁膜
の厚みおよび共通電極化のために前記絶縁膜上に形成さ
れる前記金属膜の高さより高くなるようにしたことを特
徴とする磁気消弧型半導体装置。 - 【請求項４】 請求項１，２又は３の自己消弧型半導体
装置において、 前記第１の共通電極形成後に、不良な共通電極部を検出
した後、不良な共通電極部の共通電極およびカソード電
極を除去してなることを特徴とする自己消弧型半導体装
置。 - 【請求項５】 請求項４の自己消弧型半導体装置におい
て、電極を除去した不良な共通電極部にさらに絶縁膜を
形成してなることを特徴とする自己消弧型半導体装置。 - 【請求項６】 請求項５の自己消弧型半導体装置におい
て、前記絶縁膜と第１の共通電極上に第２の共通電極を
設けて構成したことを特徴とする自己消弧型半導体装
置。 - 【請求項７】 前記１，２，３，４，５又は６の自己消
弧型半導体装置において、多層に形成されるカソード電
極は、それぞれ異なる金属によって構成されていること
を特徴とする自己消弧型半導体装置。 - 【請求項８】 請求項７の自己消弧型半導体装置におい
て、前記多層に形成されるカソード電極のうち、ウェハ
ー主面に近い下層の電極の硬度は該電極の上層の電極の
硬度よりも大であることを特徴とする自己消弧型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13460795A JPH08330571A (ja) | 1995-06-01 | 1995-06-01 | 自己消弧型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13460795A JPH08330571A (ja) | 1995-06-01 | 1995-06-01 | 自己消弧型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330571A true JPH08330571A (ja) | 1996-12-13 |
Family
ID=15132362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13460795A Pending JPH08330571A (ja) | 1995-06-01 | 1995-06-01 | 自己消弧型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330571A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236170A (ja) * | 2004-02-23 | 2005-09-02 | Ngk Insulators Ltd | 半導体装置 |
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
| CN111293113A (zh) * | 2020-02-21 | 2020-06-16 | 电子科技大学 | 采用单层金属工艺的sgto器件及其版图结构、制造方法 |
-
1995
- 1995-06-01 JP JP13460795A patent/JPH08330571A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236170A (ja) * | 2004-02-23 | 2005-09-02 | Ngk Insulators Ltd | 半導体装置 |
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
| CN111293113A (zh) * | 2020-02-21 | 2020-06-16 | 电子科技大学 | 采用单层金属工艺的sgto器件及其版图结构、制造方法 |
| CN111293113B (zh) * | 2020-02-21 | 2023-01-10 | 电子科技大学 | 采用单层金属工艺的sgto器件及其版图结构、制造方法 |
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