JPH06224447A - 静電誘導半導体装置 - Google Patents
静電誘導半導体装置Info
- Publication number
- JPH06224447A JPH06224447A JP1075293A JP1075293A JPH06224447A JP H06224447 A JPH06224447 A JP H06224447A JP 1075293 A JP1075293 A JP 1075293A JP 1075293 A JP1075293 A JP 1075293A JP H06224447 A JPH06224447 A JP H06224447A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- trench
- cathode
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 静電誘導半導体装置において、低損失・高速
性を損なうことなくゲート引き抜き電流の低減化を実現
する。 【構成】 この発明の静電誘導半導体装置は、半導体基
板２の一側の表面部分にカソード領域３用不純物高濃度
領域が設けられ、前記カソード領域を挟むようにトレン
チ１０が設けられていて、半導体基板におけるトレンチ
の底部位置にはゲート領域用の不純物高濃度領域６が設
けられており、ゲート電極２２は、トレンチの側面に設
けられたゲート絶縁膜１２とトレンチの底のゲート領域
用の不純物高濃度領域の両方にコンタクトしていること
を特徴とする。
性を損なうことなくゲート引き抜き電流の低減化を実現
する。 【構成】 この発明の静電誘導半導体装置は、半導体基
板２の一側の表面部分にカソード領域３用不純物高濃度
領域が設けられ、前記カソード領域を挟むようにトレン
チ１０が設けられていて、半導体基板におけるトレンチ
の底部位置にはゲート領域用の不純物高濃度領域６が設
けられており、ゲート電極２２は、トレンチの側面に設
けられたゲート絶縁膜１２とトレンチの底のゲート領域
用の不純物高濃度領域の両方にコンタクトしていること
を特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は静電誘導半導体装置に
関する。
関する。
【０００２】
【従来の技術】静電誘導半導体装置として、図８に示す
ような表面ゲート型の静電誘導サイリスタがある。静電
誘導サイリスタ７１の場合、ｎ型の半導体基板７２の一
側の表面部分に、ｐ+ 型不純物高濃度領域のゲート領域
７３とｎ+ 型不純物高濃度領域のカソード領域７４とが
ゲート領域７３でカソード領域７４が挟まれるようにし
て設けられていて、半導体基板７２の裏側にはｐ+ 型不
純物高濃度領域のアノード領域７５が設けられており、
カソード領域７４とアノード領域７５の間は主電流通路
となるｎ型の高比抵抗領域７６となっている。また、ゲ
ート領域７３にはゲート電極８３が、カソード領域７４
にはカソード電極８４が、そして、アノード領域７５に
はアノード電極８５がそれぞれコンタクトするようにし
て設けられている。
ような表面ゲート型の静電誘導サイリスタがある。静電
誘導サイリスタ７１の場合、ｎ型の半導体基板７２の一
側の表面部分に、ｐ+ 型不純物高濃度領域のゲート領域
７３とｎ+ 型不純物高濃度領域のカソード領域７４とが
ゲート領域７３でカソード領域７４が挟まれるようにし
て設けられていて、半導体基板７２の裏側にはｐ+ 型不
純物高濃度領域のアノード領域７５が設けられており、
カソード領域７４とアノード領域７５の間は主電流通路
となるｎ型の高比抵抗領域７６となっている。また、ゲ
ート領域７３にはゲート電極８３が、カソード領域７４
にはカソード電極８４が、そして、アノード領域７５に
はアノード電極８５がそれぞれコンタクトするようにし
て設けられている。
【０００３】この静電誘導サイリスタ７１は低損失で高
速性に優れるパワーデバイス適性のある有用な半導体素
子のひとつと言うことが出来る。
速性に優れるパワーデバイス適性のある有用な半導体素
子のひとつと言うことが出来る。
【０００４】
【発明が解決しようとする課題】上記のように、静電誘
導サイリスタ７１は有用な素子なのであるが、ゲート駆
動回路に工夫を要するという電気的特性上の問題が利用
する上での障害となっている。静電誘導サイリスタ７１
は、ターンオフ時に大きなゲート引き抜き電流を必要と
し、ゲート駆動回路に工夫を凝らす必要があるのであ
る。
導サイリスタ７１は有用な素子なのであるが、ゲート駆
動回路に工夫を要するという電気的特性上の問題が利用
する上での障害となっている。静電誘導サイリスタ７１
は、ターンオフ時に大きなゲート引き抜き電流を必要と
し、ゲート駆動回路に工夫を凝らす必要があるのであ
る。
【０００５】この発明は、上記事情に鑑み、静電誘導半
導体装置において、低損失・高速性という特徴を損なう
ことなくゲート引き抜き電流の低減化を実現することを
課題とする。
導体装置において、低損失・高速性という特徴を損なう
ことなくゲート引き抜き電流の低減化を実現することを
課題とする。
【０００６】
【課題を解決するための手段】前記課題を解決するた
め、この発明の静電誘導半導体装置では、半導体基板の
一側の表面部分にカソード領域用の不純物高濃度領域が
設けられ、前記カソード領域を挟むようにトレンチが設
けられていて、前記半導体基板におけるトレンチの底部
位置にはゲート領域用の不純物高濃度領域が設けられて
おり、ゲート電極は、トレンチの側面に設けられたゲー
ト絶縁膜とトレンチの底の前記ゲート領域用の不純物高
濃度領域の両方にコンタクトしていることを構成上の特
徴としている。
め、この発明の静電誘導半導体装置では、半導体基板の
一側の表面部分にカソード領域用の不純物高濃度領域が
設けられ、前記カソード領域を挟むようにトレンチが設
けられていて、前記半導体基板におけるトレンチの底部
位置にはゲート領域用の不純物高濃度領域が設けられて
おり、ゲート電極は、トレンチの側面に設けられたゲー
ト絶縁膜とトレンチの底の前記ゲート領域用の不純物高
濃度領域の両方にコンタクトしていることを構成上の特
徴としている。
【０００７】この発明の静電誘導半導体装置は、サイリ
スタ構造の場合だけでなく、トランジスタ構造の場合も
ある。トランジスタ構造の場合は、普通、カソードはソ
ースと呼ばれ、アノードはドレインと呼ばれることが多
い。
スタ構造の場合だけでなく、トランジスタ構造の場合も
ある。トランジスタ構造の場合は、普通、カソードはソ
ースと呼ばれ、アノードはドレインと呼ばれることが多
い。
【０００８】
【作用】この発明の静電誘導半導体装置の場合、制御ゲ
ートはトレンチの底のｐｎ接合型ゲート構造とトレンチ
の側面のＭＯＳ型ゲート構造が併設された構成となって
いて、この結果、低損失、高速性を失わずにゲート引き
抜き電流の低減化が実現できる。
ートはトレンチの底のｐｎ接合型ゲート構造とトレンチ
の側面のＭＯＳ型ゲート構造が併設された構成となって
いて、この結果、低損失、高速性を失わずにゲート引き
抜き電流の低減化が実現できる。
【０００９】ｐｎ接合型ゲート構造は、図８の従来例の
場合が採用している方式なのであるが、ｐｎ接合型ゲー
ト構造の場合、アノード・カソード間の導通時に蓄積さ
れた担体（電子，正孔）をターンオフ時にゲート電極よ
り強制的に引き出す。蓄積された担体をｐｎ接合型ゲー
トより高速で引き抜くことが出来るのである。実際に
は、ｐｎ接合型ゲートよりの担体の高速引き抜きと半導
体基板中での担体の再結合による残留担体濃度の低減で
急速にサイリスタはターンオフされる。ただ、ｐｎ接合
型ゲートよりの担体の高速引き抜きはそのままゲート引
き抜き電流であり、これが大きいのである。
場合が採用している方式なのであるが、ｐｎ接合型ゲー
ト構造の場合、アノード・カソード間の導通時に蓄積さ
れた担体（電子，正孔）をターンオフ時にゲート電極よ
り強制的に引き出す。蓄積された担体をｐｎ接合型ゲー
トより高速で引き抜くことが出来るのである。実際に
は、ｐｎ接合型ゲートよりの担体の高速引き抜きと半導
体基板中での担体の再結合による残留担体濃度の低減で
急速にサイリスタはターンオフされる。ただ、ｐｎ接合
型ゲートよりの担体の高速引き抜きはそのままゲート引
き抜き電流であり、これが大きいのである。
【００１０】一方、ＭＯＳ型ゲート構造の場合は、ゲー
ト電流は実質的に漏れ電流程度であるから、ゲート引き
抜き電流を大きく低減させられるが、ゲートより直に担
体を引き抜くわけでないため、高速性が損なわれること
になる。ＭＯＳ型ゲート構造の場合は、ターンオフの際
は担体である電子、正孔の再結合だけによる担体濃度の
低下に待つことになり、高速性を保つことはおぼつかな
いのである。
ト電流は実質的に漏れ電流程度であるから、ゲート引き
抜き電流を大きく低減させられるが、ゲートより直に担
体を引き抜くわけでないため、高速性が損なわれること
になる。ＭＯＳ型ゲート構造の場合は、ターンオフの際
は担体である電子、正孔の再結合だけによる担体濃度の
低下に待つことになり、高速性を保つことはおぼつかな
いのである。
【００１１】この発明の場合は、ｐｎ接合型ゲート構造
とＭＯＳ型ゲート構造の両者を備え、低駆動エネルギー
方式であるＭＯＳ型ゲート構造部分でゲート引き抜き電
流の低減を図り、トレンチの底という深くて限られた領
域のｐｎ接合型ゲート構造部分でもって担体の引き抜き
をある程度は行い、高速性が失われないようにしている
のである。
とＭＯＳ型ゲート構造の両者を備え、低駆動エネルギー
方式であるＭＯＳ型ゲート構造部分でゲート引き抜き電
流の低減を図り、トレンチの底という深くて限られた領
域のｐｎ接合型ゲート構造部分でもって担体の引き抜き
をある程度は行い、高速性が失われないようにしている
のである。
【００１２】また、カソード・アノード間の主電流通路
には特に変更が加えられるわけではなく、低損失の特徴
が損なわれることもない。
には特に変更が加えられるわけではなく、低損失の特徴
が損なわれることもない。
【００１３】
【実施例】以下、この発明の静電誘導半導体装置の実施
例を、図面を参照しながら詳しく説明する。図１は実施
例にかかる静電誘導サイリスタの要部構成をあらわす。
静電誘導サイリスタ１は、図１にみるように、ｎ型シリ
コンの半導体基板２の表側（一側）の表面部分に、ｎ+
型不純物高濃度領域のカソード領域３が設けられ、半導
体基板２の裏側にはｐ+ 型不純物高濃度領域のアノード
領域４が設けられており、カソード領域３とアノード領
域４の間は主電流通路となるｎ型の高比抵抗領域５とな
っている。カソード領域３にはカソード電極２３が、ア
ノード領域４にはアノード電極２４がそれぞれコンタク
トしている。
例を、図面を参照しながら詳しく説明する。図１は実施
例にかかる静電誘導サイリスタの要部構成をあらわす。
静電誘導サイリスタ１は、図１にみるように、ｎ型シリ
コンの半導体基板２の表側（一側）の表面部分に、ｎ+
型不純物高濃度領域のカソード領域３が設けられ、半導
体基板２の裏側にはｐ+ 型不純物高濃度領域のアノード
領域４が設けられており、カソード領域３とアノード領
域４の間は主電流通路となるｎ型の高比抵抗領域５とな
っている。カソード領域３にはカソード電極２３が、ア
ノード領域４にはアノード電極２４がそれぞれコンタク
トしている。
【００１４】そして、半導体基板２の表側の表面部分に
はカソード領域３を挟むようにトレンチ１０が設けられ
ている。この半導体基板２におけるトレンチ１０の底部
位置にはゲート領域用のｐ+ 型不純物高濃度領域６が設
けられていて、トレンチ１０の側面にはゲート酸化膜
（ゲート絶縁膜）１２が設けられている。ゲート電極２
２はゲート酸化膜１２とｐ+ 型不純物高濃度領域６にそ
れそれコンタクトしている。このゲート電極２２はゲー
ト酸化膜１２に接する部分はポリシリコン膜２２ａであ
る。また、ゲート酸化膜１２は厚みが５００〜１０００
Å程度の極く薄い膜である。ゲート電極２２におけるポ
リシリコン膜２２ａはゲート酸化膜１２に対する損傷防
止性や、パターン化容易性のために用いられるが、必ず
しも必要でなく無くてもよい。
はカソード領域３を挟むようにトレンチ１０が設けられ
ている。この半導体基板２におけるトレンチ１０の底部
位置にはゲート領域用のｐ+ 型不純物高濃度領域６が設
けられていて、トレンチ１０の側面にはゲート酸化膜
（ゲート絶縁膜）１２が設けられている。ゲート電極２
２はゲート酸化膜１２とｐ+ 型不純物高濃度領域６にそ
れそれコンタクトしている。このゲート電極２２はゲー
ト酸化膜１２に接する部分はポリシリコン膜２２ａであ
る。また、ゲート酸化膜１２は厚みが５００〜１０００
Å程度の極く薄い膜である。ゲート電極２２におけるポ
リシリコン膜２２ａはゲート酸化膜１２に対する損傷防
止性や、パターン化容易性のために用いられるが、必ず
しも必要でなく無くてもよい。
【００１５】この静電誘導サイリスタ１では、トレンチ
１０の側面にはゲート酸化膜１２へのゲート電極２２の
コンタクトによりＭＯＳ型ゲート構造が備わっていて、
トレンチ１０の底にはｐ+ 型不純物高濃度領域６へのゲ
ート電極２２のコンタクトによりｐｎ接合型ゲート構造
が備わっており、ターンオフの際にゲート電極２２に負
電圧が印加されてｐ+ 型不純物高濃度領域６より担体が
強制的に引き抜かれるが、従来よりは軽減されており、
低損失、高速性の特徴を保持しつつ、ゲート引き抜き電
流の低減化が実現できていることは前述の通りである。
１０の側面にはゲート酸化膜１２へのゲート電極２２の
コンタクトによりＭＯＳ型ゲート構造が備わっていて、
トレンチ１０の底にはｐ+ 型不純物高濃度領域６へのゲ
ート電極２２のコンタクトによりｐｎ接合型ゲート構造
が備わっており、ターンオフの際にゲート電極２２に負
電圧が印加されてｐ+ 型不純物高濃度領域６より担体が
強制的に引き抜かれるが、従来よりは軽減されており、
低損失、高速性の特徴を保持しつつ、ゲート引き抜き電
流の低減化が実現できていることは前述の通りである。
【００１６】実施例の静電誘導サイリスタ１は、次のよ
うにして製造することが出来る。先ず、図２にみるよう
に、ｐ+ 型不純物高濃度領域のアノード領域４が裏面側
に設けられた半導体基板２の表面に酸化膜１５を形成し
た後、酸化膜１５のトレンチ形成域の部分を選択的に除
去し開孔してから、エッチングを行い、半導体基板２の
表側の表面部分にトレンチ１０を形成する。
うにして製造することが出来る。先ず、図２にみるよう
に、ｐ+ 型不純物高濃度領域のアノード領域４が裏面側
に設けられた半導体基板２の表面に酸化膜１５を形成し
た後、酸化膜１５のトレンチ形成域の部分を選択的に除
去し開孔してから、エッチングを行い、半導体基板２の
表側の表面部分にトレンチ１０を形成する。
【００１７】ついで、図３にみるように、半導体基板２
を酸化処理しトレンチ１０の内面全体に酸化膜を形成し
た後、トレンチ１０の底を開孔してｐ型不純物を注入・
拡散してゲート領域用のｐ+ 型不純物高濃度領域６を形
成する。そして、図４にみるように、半導体基板２の表
面の酸化膜を一旦除去した後、ゲート酸化膜１２、ポリ
シリコン膜２２ａを堆積積層し、図５にみるように、ポ
リシリコン膜２２ａをエッチングでパターン化するとと
もに、トレンチ１０間を開孔しｎ型不純物の注入・拡散
で導入しｎ+ 型不純物高濃度領域のカソード領域３をト
レンチ１０の間に形成する。
を酸化処理しトレンチ１０の内面全体に酸化膜を形成し
た後、トレンチ１０の底を開孔してｐ型不純物を注入・
拡散してゲート領域用のｐ+ 型不純物高濃度領域６を形
成する。そして、図４にみるように、半導体基板２の表
面の酸化膜を一旦除去した後、ゲート酸化膜１２、ポリ
シリコン膜２２ａを堆積積層し、図５にみるように、ポ
リシリコン膜２２ａをエッチングでパターン化するとと
もに、トレンチ１０間を開孔しｎ型不純物の注入・拡散
で導入しｎ+ 型不純物高濃度領域のカソード領域３をト
レンチ１０の間に形成する。
【００１８】引き続き、図６にみるように、電極コンタ
クトのための開孔をトレンチ１０の底およびトレンチ１
０間に形成してから、図７にみるように、アルミニウム
膜を蒸着・パターン化しゲート電極２２およびカソード
電極２３を完成した後、半導体基板２の裏面側にアノー
ド電極２４を形成すれば、静電誘導サイリスタ１が得ら
れる。
クトのための開孔をトレンチ１０の底およびトレンチ１
０間に形成してから、図７にみるように、アルミニウム
膜を蒸着・パターン化しゲート電極２２およびカソード
電極２３を完成した後、半導体基板２の裏面側にアノー
ド電極２４を形成すれば、静電誘導サイリスタ１が得ら
れる。
【００１９】この発明は上記実施例に限らない。半導体
基板２の裏面側のアノード領域４用のｐ+ 層がｎ+ 層で
ある静電誘導トランジスタが他の実施例としてあげられ
る。また、実施例において導電型のｐ，ｎが逆転した静
電誘導サイリスタが他の実施例として挙げられる。
基板２の裏面側のアノード領域４用のｐ+ 層がｎ+ 層で
ある静電誘導トランジスタが他の実施例としてあげられ
る。また、実施例において導電型のｐ，ｎが逆転した静
電誘導サイリスタが他の実施例として挙げられる。
【００２０】
【発明の効果】この発明の静電誘導半導体装置の場合、
ｐｎ接合型ゲート構造とＭＯＳ型ゲート構造の両者を備
えており、低駆動エネルギー方式であるＭＯＳ型ゲート
構造部分でゲート引き抜き電流の低減を図りゲート駆動
回路に工夫を凝らす必要がなくなっている同時に、トレ
ンチの底という深くて限られた領域のｐｎ接合型ゲート
構造部分で担体の引き抜きをある程度は行い、高速性の
損失を防止しているのに加え、カソード・アノード間の
主電流通路には特に変更が加えられるわけではなく、低
損失の特徴が損なわれることもなく、したがって、この
発明の静電誘導半導体装置は非常に有用である。
ｐｎ接合型ゲート構造とＭＯＳ型ゲート構造の両者を備
えており、低駆動エネルギー方式であるＭＯＳ型ゲート
構造部分でゲート引き抜き電流の低減を図りゲート駆動
回路に工夫を凝らす必要がなくなっている同時に、トレ
ンチの底という深くて限られた領域のｐｎ接合型ゲート
構造部分で担体の引き抜きをある程度は行い、高速性の
損失を防止しているのに加え、カソード・アノード間の
主電流通路には特に変更が加えられるわけではなく、低
損失の特徴が損なわれることもなく、したがって、この
発明の静電誘導半導体装置は非常に有用である。
【図１】実施例の静電誘導サイリスタの要部構成をあら
わす断面図。
わす断面図。
【図２】図１のサイリスタのトレンチ形成工程の断面
図。
図。
【図３】図１のサイリスタのゲート領域用の不純物高濃
度領域形成工程の断面図。
度領域形成工程の断面図。
【図４】図１のサイリスタのゲート酸化膜・ポリシリコ
ン膜形成工程の断面図。
ン膜形成工程の断面図。
【図５】図１のサイリスタのカソード領域形成工程の断
面図。
面図。
【図６】図１のサイリスタのコンタクト窓開け工程の断
面図。
面図。
【図７】図１のサイリスタの電極形成工程の断面図。
【図８】実施例の静電誘導サイリスタの要部構成をあら
わす断面図。
わす断面図。
１ 静電誘導サイリスタ ２ 半導体基板 ３ カソード領域 ４ アノード領域 ６ ゲート領域用の不純物高濃度領域 １０ トレンチ １２ ゲート酸化膜 ２２ ゲート電極 ２３ カソード電極 ２４ アノード電極
Claims (1)
- 【請求項１】 半導体基板の一側の表面部分にカソード
領域用の不純物高濃度領域が設けられ、前記カソード領
域を挟むようにトレンチが設けられていて、前記半導体
基板におけるトレンチの底部位置にはゲート領域用の不
純物高濃度領域が設けられており、ゲート電極は、トレ
ンチの側面に設けられたゲート絶縁膜とトレンチの底の
前記ゲート領域用の不純物高濃度領域の両方にコンタク
トしていることを特徴とする静電誘導半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075293A JPH06224447A (ja) | 1993-01-26 | 1993-01-26 | 静電誘導半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075293A JPH06224447A (ja) | 1993-01-26 | 1993-01-26 | 静電誘導半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224447A true JPH06224447A (ja) | 1994-08-12 |
Family
ID=11759052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075293A Pending JPH06224447A (ja) | 1993-01-26 | 1993-01-26 | 静電誘導半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236170A (ja) * | 2004-02-23 | 2005-09-02 | Ngk Insulators Ltd | 半導体装置 |
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
-
1993
- 1993-01-26 JP JP1075293A patent/JPH06224447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236170A (ja) * | 2004-02-23 | 2005-09-02 | Ngk Insulators Ltd | 半導体装置 |
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100886883B1 (ko) | 순방향 및 역방향 차단 장치 및 그 제조 방법 | |
| JP3417013B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2002026328A (ja) | 横型半導体装置 | |
| JPH06350090A (ja) | 半導体装置の製造方法 | |
| JPH0671079B2 (ja) | 双方向導通可能なモノリシック集積半導体デバイスとその製造方法 | |
| JP2810821B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002009082A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH0624244B2 (ja) | 複合半導体装置 | |
| JP2903892B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH07142718A (ja) | 非対称ｌｄｄ接合薄膜トランジスタ | |
| JPH06103745B2 (ja) | 集積回路素子 | |
| JPH05102179A (ja) | 半導体装置及びその製造方法 | |
| JPH06224447A (ja) | 静電誘導半導体装置 | |
| US6160293A (en) | Sub-quarter micron silicon-on-insulator MOS field effect transistor with deep silicide contact layers | |
| JP3057792B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2782781B2 (ja) | 半導体装置の製造方法 | |
| JP3186298B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH0475387A (ja) | Ｍｉｓ型半導体装置 | |
| JPH09172167A (ja) | 半導体装置 | |
| JP2924395B2 (ja) | 半導体装置の製造方法 | |
| JP2519541B2 (ja) | 半導体装置 | |
| JP3073056B2 (ja) | 静電誘導半導体装置 | |
| JP3127254B2 (ja) | Ｓｏｉ型半導体装置 | |
| JP3082800B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0358482A (ja) | ターンオフゲート付きサイリスタ |