JP2000294766A - 半導体制御整流素子 - Google Patents

Abstract

(57)【要約】 【課題】コンデンサ放電等の高ｄｉ／ｄｔ・高パルス電
流が流れ、かつ高耐圧が要求される機器への使用に適し
た構造とする。 【解決手段】カソード電極端部８Ａと、ＮＥ層８の接合
端部５Ａとの円弧状隅部における離間寸法ＮＥＬ２が、
直線部分の離間寸法ＮＥＬ１に比較して大きくなるよう
にし、その分ＮＥ層８の抵抗が大きくなり、ゲート信号
が作用する時間を遅らせ、該円弧状隅部ＲＣでのｄｉ／
ｄｔ破壊を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に高い臨界順電流上
昇率（ｄｉ／ｄｔ）を有する半導体制御整流素子の改良
構造に関するものである。

【０００２】

【従来の技術】一般に、半導体制御整流素子（サイリス
タ）はそのゲート電極からカソード電極へゲート電流を
流すことにより順方向阻止状態から順方向導通状態へ移
行させ、いわゆるターンオンさせることができる。

【０００３】しかし、基板シリコンの固有の抵抗によ
り、ゲート電流はゲートーカソード間の最短経路を流れ
るため、ターンオン動作はゲート近傍の微小部分より始
まり、その後、導通部は次第にある有限の速度、例えば
０．０５〜０．１２ｍｍ/μｓ位の速度でカソード全面
に広がって行く。したがってターンオン直後において
は、この微小部分の電流密度および熱損失が非常に高く
なり、ついには素子の接合面を永久破壊に至らしめる場
合がある。

【０００４】図１３は、この種のサイリスタの平面図、
図１４はそのＫ−Ｋ線に沿う断面図である。これらの図
において、サイリスタ１は、隣接する互いに反対導電型
のＰＥ層２、ＮＢ層３、ＰＢ層４及びＮＥ層５を有し、
前記ＮＥ層５は隣接するＰＢ層との接合端面が該ＰＢ層
４の表面に露出した略四角形の半導体基板６を備えてい
る。

【０００５】そして、ゲート電極７は、図１３の平面図
に示すようにＰＢ層５上のカソード電極８の隅部に対向
して配置されている。すなわち、上記カソード電極８の
１つのコーナ部を切り欠き、この切欠部分にゲート電極
７が設けられている。なお、図１４おいて、９はＰＥ層
２の主面側に設けられたアノード電極である。

【０００６】

【発明が解決しようとする課題】従来のサイリスタは、
上記のようにゲート電極７がカソード電極８の１つの隅
部のみに配置された構造となっているため、ゲート領域
とカソード領域との相対的な対向長が短い。そのため、
ゲート電流（Ｉｇ）をゲート電極７に印加しても初期点
弧面積が小さく、臨界順電流上昇率（ｄｉ／ｄｔ）が小
さい。したがって、特にコンデンサ放電制御等の高いｄ
ｉ／ｄｔ、高いパルス電流が流れる機器への使用には、
さらなる構造の改善が必要であった。

【０００７】

【発明の目的】本発明は上記のような課題を解決するた
めになされたもので、高耐圧でかつコンデンサ放電等の
高ｄｉ／ｄｔ・高パルス電流が流れる機器への使用に適
した構造を有する半導体制御整流素子を提供することを
目的とするものである。

【０００８】

【課題を解決するための手段】第１の発明の半導体制御
整流素子は、隣接する互いに反対導電型のＰＥ層、ＮＢ
層、ＰＢ層及びＮＥ層を有する略四角形の半導体基板か
らなる半導体制御整流素子において、前記ＮＥ層は、隣
接するＰＢ層との接合端面が該ＰＢ層表面に露出し、該
ＮＥ層領域の外周を取り囲むように一定の幅を保持して
主ゲート電極が形成され、前記ＮＥ層表面上に形成され
たカソード電極端部と前記ＰＢ層表面に露出したＮＥ層
の接合端部との離間寸法を、互いに対向する直線部分に
おける寸法をＮＥＬ１、互いに対向する円弧状隅部の離
間寸法をＮＥＬ２としたとき、少なくとも１つの円弧状
隅部がＮＥＬ２＞ＮＥＬ１となるように前記カソード電
極を形成したことを特徴とすることを特徴とするもので
ある。

【０００９】第２の発明の半導体制御整流素子は、隣接
する互いに反対導電型のＰＥ層、ＮＢ層、ＰＢ層及びＮ
Ｅ層を有する半導体基板からなる半導体制御整流素子に
おいて、前記半導体基板を略六角形として前記ＮＥ層上
に形成されるカソード電極の少なくとも１つの円弧状隅
部の曲率半径が、前記半導体基板を略四角形とした場合
のカソード電極の隅部の曲率半径に比較して大きくなる
ようにしたことを特徴とするものである。

【００１０】第３の発明の半導体制御整流素子は、前記
主ゲート電極の１つの円弧状隅部から連続して前記カソ
ード電極の中心部に向かって延びるゲート電極枝部を有
することを特徴とするものである。

【００１１】第４の発明の半導体制御整流素子は、前記
主ゲート電極の１つの円弧状隅部から連続して前記カソ
ード電極の中心部に向かって延びるゲート電極枝部を有
し、かつ、該ゲート電極枝部の折曲部及び先端部におい
て、前記カソード電極端部と前記ＰＢ層表面に露出した
ＮＥ層の接合端部との離間寸法を、互いに対向する直線
部分における寸法をＮＥＬ１、互いに対向する円弧状隅
部の離間寸法をＮＥＬ２としたとき、ＮＥＬ２＞ＮＥＬ
１となるように前記カソード電極を形成したことを特徴
とするものである。

【００１２】第５の発明の半導体制御整流素子は、前記
ＮＥ層表面上に形成されたカソード電極端部と前記ＰＢ
層表面に露出したＮＥ層の接合端部との離間寸法を、互
いに対向する直線部分における寸法をＮＥＬ１、互いに
対向する円弧状隅部の離間寸法をＮＥＬ２とし、さら
に、前記ＮＥ層の接合端部と前記ＰＢ層上に形成された
前記主ゲート電極端部との離間寸法を、互いに対向する
直線部分における寸法をＰＢＬ１とし、互いに対向する
円弧状隅部の離間寸法をＰＢＬ２としたとき、ＮＥＬ２
＞ＮＥＬ１及びＰＢＬ２＞ＰＢＬ１となるように前記カ
ソード電極及びゲート電極を形成したことを特徴とする
ものである。

【００１３】

【実施例】以下に本発明の実施例を、図を参照して説明
する。図１は本発明の第１の実施例を示すサイリスタの
平面図であり、図２は図１のＡ−Ａに沿う断面図、図３
は図１のＢ−Ｂ線に沿う断面図である。これらの図にお
いて、半導体制御整流素子１０は、隣接する互いに反対
導電型のＰＥ層２、ＮＢ層３、ＰＢ層４およびＮＥ層５
を有する略四角形の半導体基板６を備えている。また、
前記ＮＥ層５は、隣接するＰＢ層４との接合端面が該Ｐ
Ｂ層４の表面に露出している。

【００１４】前記ＮＥ層５と所定の間隔を保持して該Ｎ
Ｅ層５の外周全体を囲むように連続して主ゲート電極１
１が形成されている。該ゲート電極１１の１つの隅部１
１Ａは、比較的広い面積に形成されて、この隅部１１Ａ
にゲート端子１２がボンディングされている。また、カ
ソード電極８の略中央部の位置にはカソード端子１３が
ボンディングされている。さらに、ＰＥ層２の主面側に
はアノード電極９が設けられている。

【００１５】次に、上記実施例の特徴的なところを説明
する。すなわち、略四角形の半導体基板６の３つの隅部
に対して、前記ＮＥ層５の表面上に形成されたカソード
電極８の端部８Ａと前記ＰＢ層４の表面に露出したＮＥ
層８の接合端部５Ａとの離間寸法を、互いに対向する直
線部分における寸法をＮＥＬ１、互いに対向する円弧状
隅部ＲＣの離間寸法をＮＥＬ２としたとき、ＮＥＬ２＞
ＮＥＬ１となるように前記カソード電極８を形成する。
なお、上記の構成は、少なくとも１つの円弧状隅部ＲＣ
に対して有すれば、最低限本発明の効果を達成すること
ができる。

【００１６】上記のような構成によりカソード電極端部
８Ａと、ＮＥ層８の接合端部５Ａとの離間寸法が直線部
分に比較して円弧状隅部ＲＣの方が大きくなり、その分
初期導通領域がカソード電極部へ到達する時間を遅らせ
ることができ、該円弧状隅部ＲＣでのｄｉ／ｄｔ破壊を
防止することができる。

【００１７】次に、第２の実施例を説明する。図４は上
記第２の実施例を示す半導体基板６の平面図、図５は図
４におけるＧ−Ｇ線に沿う断面図、図６は図４における
Ｈ−Ｈに沿う断面図である。この実施例における半導体
制御整流素子１０は、隣接する互いに反対導電型のＰＥ
層２、ＮＢ層３、ＰＢ層４及びＮＥ層５を有する半導体
基板６からなる半導体制御整流素子１０において、前記
半導体基板１０を略六角形として前記ＮＥ層５上に形成
されるカソード電極８の少なくとも１つの円弧状隅部Ｒ
Ｃの曲率半径が、前記半導体基板６を略四角形とした場
合のカソード電極の隅部の曲率半径に比較して大きくな
るようにしたことを特徴とする。なお、上記の円弧状隅
部ＲＣは、特にゲート端子１２が設けられる位置でのゲ
ート電極１１に対向するカソード電極１３に対してその
曲率半径を大きくするのが最も効果的である。

【００１８】上記のように構成することによりカソード
電極８の少なくとも１つの円弧状隅部ＲＣの部分での電
界集中が回避できる。このため、かかる部分でのｄｉ／
ｄｔ破壊を効果的に防止することができる。

【００１９】次に、第３の実施例を図７に示す。この実
施例では、前記主ゲート電極１１の１つの円弧状隅部１
１Ａから連続して前記カソード電極８の中心部に向かっ
て延びるゲート電極枝部１１Ｂ、１１Ｃを有することを
特徴とするものである。

【００２０】また、該ゲート電極枝部１１Ｂ、１１Ｃの
折曲部１１Ｄ及び先端部１１Ｅにおいても前記カソード
電極端部８Ａと前記ＰＢ層４の表面に露出したＮＥ層５
の接合端部５Ａとの離間寸法を、互いに対向する直線部
分における寸法をＮＥＬ１、互いに対向する円弧状隅部
の離間寸法をＮＥＬ２としたとき、ＮＥＬ２＞ＮＥＬ１
となるように前記カソード電極８が形成されている。

【００２１】上記のように構成することにより主ゲート
電極１１にゲート端子１２を介してゲート電流（Ｉｇ）
を印加した場合、ゲート電極枝部１１Ｂ、１１Ｃがカソ
ード電極８の内部まで入り込み、ゲート領域とカソード
領域との相対的な対向長が長くなっているために、初期
点弧面積が大きくなり、ｄｉ／ｄｔ耐量が飛躍的に向上
する。また、ゲート電極枝部１１Ｂ、１１Ｃの円弧状隅
部１１Ｄ及びその先端部１１Ｅにおいて、ＮＥ層５の幅
ＮＥＬ２を、それ以外のＮＥ層５の幅よりも大きくした
ので、カソード電極８の微小部分までの初期導通領域の
到達時間を遅らせることができ、この点においてもｄｉ
／ｄｔ耐量が向上する効果がある。

【００２２】次に、第４の実施例を図８乃至図１２に示
す。なお、図９は図４におけるＣ−Ｃ線に沿う断面図、
図１０は図８におけるＤ−Ｄ線に沿う断面図、図１１は
図８におけるＥ−Ｅ線に沿う断面図、図１２は図８にお
けるＦ−Ｆ線に沿う断面図である。この実施例において
は、前記ＮＥ層５の表面上に形成されたカソード電極８
の端部８Ａと前記ＰＢ層４の表面に露出したＮＥ層５の
接合端部５Ａとの離間寸法を、互いに対向する直線部分
における寸法をＮＥＬ１、互いに対向する少なくとも１
つの円弧状隅部ＲＣの離間寸法をＮＥＬ２としたとき、
ＮＥＬ２＞ＮＥＬ１となるようにカソード電極８を形成
する。

【００２３】さらに、前記ＮＥ層５の接合端部５Ａと前
記ＰＢ層４上に形成された前記主ゲート電極端部１１Ｄ
との離間寸法を、互いに対向する直線部分における寸法
をＰＢＬ１とし、互いに対向する少なくとも１つの円弧
状隅部ＲＣの離間寸法をＰＢＬ２としたとき、ＰＢＬ２
＞ＰＢＬ１となるようにゲート電極１１を形成する。

【００２４】上記のよう構成することにより、ゲート信
号がカソード電極８の急峻な角度を有する部分へ作用す
る時間を他の部分に作用する時間よりも遅らせることが
でき、その結果ｄｉ／ｄｔ耐量を向上させ得る。さら
に、カソード電極８の急峻な角度を有する部分でのＮＥ
Ｌ２をそれ以外の部分のＮＥＬ１よりも大きい幅とする
ことにより両者が相俟ってさらにｄｉ／ｄｔ耐量を向上
させることができる。

【００２５】なお、上記の実施例では補助サリスタ部を
有さないものについて説明したが、勿論、補助サイリス
タ部を有する構造のもの、再生ゲート、ＦＩゲート等を
有する構造のものなど種々の構造のものにも容易に適用
することができる。特に、本発明は製造コスト等を考慮
した小面積ディバイスにおいて、高ｄｉ／ｄｔ耐量を得
る場合に、カソード領域の外周部から点弧させる構造と
して優れた特徴を有している。

【００２６】

【発明の効果】本発明は以上のように、カソード電極端
部と、ＮＥ層の接合端部との離間寸法が直線部分に比較
して円弧状隅部の方が大きくなり、その分ＮＥ層の抵抗
が大きくなり、ゲート信号がカソード電極８の急峻な角
度を有する部分へ作用する時間を他の部分に作用する時
間よりも遅らせることができ、その結果ｄｉ／ｄｔ耐量
を向上させ得る。さらに、カソード電極８の急峻な角度
を有するＰＢ層部分の寸法をそれ以外の直線部分のＰＢ
層部分の寸法よりも大きい幅とすることにより両者が相
俟ってさらにｄｉ／ｄｔ耐量を向上させることができ
る。そのため、総合的にｄｉ／ｄｔ耐量が飛躍的に向上
し、コンデンサ放電制御等の高いｄｉ／ｄｔ、高いパル
ス電流が流れ、また高耐圧が要求される機器へ高信頼性
を維持しつつ、その使用が可能となるなどの優れた効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体制御整流素子用
半導体基板の平面図である。

【図２】図１におけるＡ−Ａ線に沿う断面図である。

【図３】図１におけるＢ−Ｂ線に沿う断面図である。

【図４】本発明の他の実施例を示す半導体制御整流素子
用半導体基板の平面図である。

【図５】図４におけるＧ−Ｇ線に沿う断面図である。

【図６】図４におけるＨ−Ｈ線に沿う断面図である。

【図７】本発明のさらに他の実施例を示す半導体制御整
流素子用半導体基板の平面図である。

【図８】本発明のさらに他の実施例を示す半導体制御整
流素子用半導体基板の平面図である。

【図９】図８におけるＣ−Ｃ線に沿う断面図である。

【図１０】図８におけるＤ−Ｄ線に沿う断面図である。

【図１１】図８におけるＥ−Ｅ線に沿う断面図である。

【図１２】図８におけるＦ−Ｆ線に沿う断面図である。

【図１３】従来の半導体制御整流素子用半導体基板の平
面図である。

【図１４】図１３におけるＫ−Ｋ線に沿う断面図であ
る。

【符号の説明】

２ ＰＥ層 ３ ＮＢ層 ４ ＰＢ層 ５ ＮＥ層 ５Ａ ＮＥ層接合端部 ６ 半導体基板 ８ カソード電極 ８Ａ カソード電極端部 ９ アノード電極 １０ 半導体制御整流素子 １１ 主ゲート電極 １１Ａ ゲート電極隅部 １１Ｂ ゲート電極枝部 １１Ｃ ゲート電極枝部 １１Ｄ ゲート電極端部 １２ ゲート端子 １３ カソード端子 ＲＣ 円弧状隅部 ＮＥＬ１ カソード電極端部からＮＥ層接合端部までの
直線部分の離間寸法 ＮＥＬ２ カソード電極端部からＮＥ層接合端部までの
円弧状隅部の離間寸法 ＰＢＬ１ ＮＥ層接合端部からゲート電極端部までの直
線部分の離間寸法 ＰＢＬ２ ＮＥ層接合端部からゲート電極端部までの円
弧状隅部の離間寸法

Claims (5)

【特許請求の範囲】
1. 【請求項１】隣接する互いに反対導電型のＰＥ層、ＮＢ
   層、ＰＢ層及びＮＥ層を有する略四角形の半導体基板か
   らなる半導体制御整流素子において、 前記ＮＥ層は、隣接するＰＢ層との接合端面が該ＰＢ層
   表面に露出し、該ＮＥ層領域の外周を取り囲むように一
   定の幅を保持して主ゲート電極が形成され、前記ＮＥ層
   表面上に形成されたカソード電極端部と前記ＰＢ層表面
   に露出したＮＥ層の接合端部との離間寸法を、互いに対
   向する直線部分における寸法をＮＥＬ１、互いに対向す
   る円弧状隅部の離間寸法をＮＥＬ２としたとき、少なく
   とも１つの円弧状隅部がＮＥＬ２＞ＮＥＬ１となるよう
   に前記カソード電極を形成したことを特徴とする半導体
   制御整流素子。
2. 【請求項２】隣接する互いに反対導電型のＰＥ層、ＮＢ
   層、ＰＢ層及びＮＥ層を有する半導体基板からなる半導
   体制御整流素子において、 前記半導体基板を略六角形として前記ＮＥ層上に形成さ
   れるカソード電極の少なくとも１つの円弧状隅部の曲率
   半径が、前記半導体基板を略四角形とした場合のカソー
   ド電極の隅部の曲率半径に比較して大きくなるようにし
   たことを特徴とする半導体制御整流素子。
3. 【請求項３】前記主ゲート電極の１つの円弧状隅部から
   連続して前記カソード電極の中心部に向かって延びるゲ
   ート電極枝部を有することを特徴とする請求項1又は請
   求項２に記載の半導体制御整流素子。
4. 【請求項４】前記主ゲート電極の１つの円弧状隅部から
   連続して前記カソード電極の中心部に向かって延びるゲ
   ート電極枝部を有し、かつ、該ゲート電極枝部の折曲部
   及び先端部において、前記カソード電極端部と前記ＰＢ
   層表面に露出したＮＥ層の接合端部との離間寸法を、互
   いに対向する直線部分における寸法をＮＥＬ１、互いに
   対向する円弧状隅部の離間寸法をＮＥＬ２としたとき、
   ＮＥＬ２＞ＮＥＬ１となるように前記カソード電極を形
   成したことを特徴とする請求項１又は請求項２に記載の
   半導体制御整流素子。
5. 【請求項５】前記ＮＥ層表面上に形成されたカソード電
   極端部と前記ＰＢ層表面に露出したＮＥ層の接合端部と
   の離間寸法を、互いに対向する直線部分における寸法を
   ＮＥＬ１、互いに対向する円弧状隅部の離間寸法をＮＥ
   Ｌ２とし、さらに、前記ＮＥ層の接合端部と前記ＰＢ層
   上に形成された前記主ゲート電極端部との離間寸法を、
   互いに対向する直線部分における寸法をＰＢＬ１とし、
   互いに対向する円弧状隅部の離間寸法をＰＢＬ２とした
   とき、ＮＥＬ２＞ＮＥＬ１及びＰＢＬ２＞ＰＢＬ１とな
   るように前記カソード電極及びゲート電極を形成したこ
   とを特徴とする請求項１又は請求項２に記載の半導体制
   御整流素子。