JP2000216392A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 アバランシェ耐量やＥＳＤ耐量のような耐量
を向上させる。 【解決手段】 半導体基板１０１上に絶縁層１０２を介
してｎ型半導体層１０３を形成して成るＳＯＩ構造の基
板を有する半導体装置の断面構造において、ｎ＋型ソー
ス領域１０６と絶縁層１０２との間のウェル領域に低抵
抗ｐ型ウェル領域１１２を形成し、この部分での電圧降
下を小さくすることで、ｎ型半導体層１０３、ｐ型ウェ
ル領域１０５およびｎ＋型ソース領域１０６により形成
される寄生的なトランジスタをオンになり難くする。ま
た、低抵抗ｐ型ウェル領域１１２の形成方法について
は、例えば、ｐ型ウェル領域形成マスクを用いて、高エ
ネルギーイオン注入により、ｐ型ウェル領域１０５の底
面に低抵抗ｐ型ウェル領域１１２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチとして用
いられる低容量化が可能な半導体装置およびその製造方
法に関するものである。

【０００２】

【従来の技術】近年、スイッチ要素として高周波信号を
オン・オフする半導体スイッチのニーズが高まってい
る。このような半導体スイッチとしてはアナログスイッ
チや半導体リレーなどが知られている。これらの半導体
スイッチを高周波信号のオン・オフに用いる場合、オン
時には電流−電圧特性が線形、つまりオフセットがな
く、かつ低抵抗であること、およびオフ時には高周波遮
断特性が良い、つまり出力容量が小さいことが半導体素
子に要求される。また、この類の半導体スイッチにおい
てはある程度の高耐圧が要求され、オン・オフの切り替
えの瞬間に生じるスパイク電圧などに対する耐量も必要
である。

【０００３】この種の半導体素子としては、ＳＯＩ構造
の横型二重拡散型絶縁ゲートトランジスタ(ＬＤＭＯＳ
ＦＥＴ：Lateral Double-Diffused MOSFET)があり、こ
の断面構造を図５に示す。

【０００４】この図に示すＳＯＩ−ＬＤＭＯＳＦＥＴ５
００の構造では、単結晶シリコンよりなる支持用の半導
体基板１０１の一主表面上にシリコン酸化膜よりなる絶
縁層１０２を介してｎ型半導体層１０３を形成したＳＯ
Ｉ構造としてある。

【０００５】なお、ＳＯＩ構造の基板の製造には、単結
晶シリコン中に酸素をイオン注入して内部に絶縁層を形
成するＳＩＭＯＸ(Separation by Implanted Oxygen)
法、絶縁層１０２上に単結晶シリコンの基板を張り合わ
せる張り合わせＳＯＩ法、半導体基板１０１の表面にシ
リコン酸化膜の絶縁層１０２を形成した後に単結晶シリ
コンを成長させるＳＯＩ成長法、および陽極酸化によっ
てシリコンを部分的に多孔質化し酸化することによって
形成する方法などが知られている。ＳＯＩ成長法での単
結晶シリコンは、気相、液相、個相のいずれかで成長さ
せる。

【０００６】ＳＯＩ−ＬＤＭＯＳＦＥＴ５００は、半導
体基板１０１上に絶縁層１０２を介してｎ型半導体層１
０３を形成したＳＯＩ構造の基板を有し、半導体層１０
３の表面側にｎ＋型ドレイン領域１０４と、これと離間
してｐ型ウェル領域１０５が形成され、この中にｎ＋型
ソース領域１０６が形成される。ｐ型ウェル領域１０５
はｎ型半導体層１０３の表面から絶縁層１０２に到達す
るように形成され、かつｎ＋型ドレイン領域１０４とは
所定の耐圧を保持可能に所定距離（ドリフト距離）だけ
離間して形成される。また、ｎ＋型ソース領域１０６も
ｎ型半導体層１０３の表面（ｐ型ウェル領域１０５の表
面）に露出するように形成される。

【０００７】ｐ型ウェル領域１０５のうちで、ｎ＋型ソ
ース領域１０６とｎ＋型ドレイン領域１０４の間に位置
する部位上には、ゲート絶縁膜１０８を介してポリシリ
コンなどからなる絶縁ゲート型のゲート電極１０９が形
成される。また、ｎ＋型ドレイン領域１０４上にはドレ
イン電極１１０が形成され、ｐ型ウェル領域１０５とｎ
＋型のソース領域１０６に跨る形でソース電極１１１が
形成されている。

【０００８】このように、図５に示す従来のＳＯＩ−Ｌ
ＤＭＯＳＦＥＴは上記構造を有するように形成される。

【０００９】なお、特開平３−２８８４４２号公報に
は、ＬＤＤ型ＭＯＳトランジスタにおいて、ＬＤＤ領域
における不純物濃度の垂直方向分布が半導体基板表面近
傍で一様であるＭＯＳトランジスタが開示されている。

【００１０】

【発明が解決しようとする課題】しかしながら、図５に
示す半導体装置では、電流の集中によって故障を誘発す
るという課題がある。以下、この故障を誘発する動作に
ついて、その説明図である図６を用いて説明を行う。

【００１１】ＳＯＩ−ＬＤＭＯＳＦＥＴ５００がオフ状
態の場合に、ドレイン電極１１０とソース電極１１１と
の間にドレイン電極１１０が高電位となるような電圧Ｖ
が印加されると、ｐ型ウェル領域１０５とｎ型半導体層
１０３との接合に空乏層が形成される。

【００１２】そして、電圧Ｖが耐圧を越えると、図６に
示すように電界が最も大きくなるｐ型ウェル領域１０５
とｎ型半導体層１０３の接合近傍で、なだれ増幅的に電
子・正孔対が生成される（ブレークダウン）。これら生
成されたキャリアはポテンシャルの勾配に従って移動す
る。すなわち、正孔はｐ型ウェル領域１０５を通ってソ
ース電極１１１に移動する一方で、電子はｎ型半導体層
１０３、ｎ＋型ドレイン領域１０４を通ってドレイン電
極１１０に移動する。

【００１３】ここで、ｎ型半導体層１０３の厚みが薄い
ほど、ｎ＋型ソース領域１０６と絶縁層１０２との間の
距離が短くなり、この部分のｐ型ウェル領域１０５の断
面積が小さくなるので、この部分の抵抗Ｒが大きくな
る。そうすると、正孔がこの領域を通過してソース電極
１１１方向に移動するので、抵抗Ｒの増大に応じてその
抵抗Ｒでの電圧降下が大きくなる。

【００１４】他方、ｎ型半導体層１０３、ｐ型ウェル領
域１０５およびｎ＋型ソース領域１０６により寄生的な
ｎｐｎ型のトランジスタＴｒが形成されるが、このトラ
ンジスタＴｒのベースに接続される形になる抵抗Ｒでの
前述の電圧降下によって、トランジスタＴｒのベース・
エミッタ間が順バイアスされることになる。つまり、ｎ
型半導体層１０３の厚みが薄いほど増大する抵抗Ｒでの
電圧降下によってトランジスタＴｒがオンするのであ
る。

【００１５】この現象（バイポーラアクションと呼ぶ）
は表面構造上一部の領域で発生するため、一部領域の温
度が上昇し（ホットスポツトが生じる）、電子・正孔対
の生成が加速され、これによって流れる電流が大きくな
り、さらにこの領域の温度が上昇するというような正帰
還がかかり、ついには電流の集中によって故障を誘発し
てしまう。

【００１６】本発明は上記事由に鑑みて為されたもので
あり、その目的は、アバランシェ耐量やＥＳＤ耐量のよ
うな耐量を向上させることができる半導体装置を提供す
ることにある。

【００１７】

【課題を解決するための手段】請求項１記載の発明の半
導体装置は、半導体基板上に絶縁層を介して第一導電型
の半導体層を形成して成るＳＯＩ構造の基板を有し、前
記半導体層の上面側に形成された高濃度第一導電型のド
レイン領域と、前記ドレイン領域と離間して前記半導体
層の上面から前記絶縁層まで形成された第二導電型のウ
ェル領域と、前記ウェル領域内であって当該ウェル領域
の上面側に形成された高濃度第一導電型のソース領域
と、前記ドレイン領域と前記ソース領域との間の前記ウ
ェル領域の上方にゲート絶縁膜を介して配置されたゲー
ト電極と、前記ドレイン領域に接続されたドレイン電極
と、前記ソース領域と前記ゲート電極が敷設されていな
い前記ウェル領域とに接続されたソース電極と、前記ソ
ース領域と前記絶縁層との間の前記ウェル領域に形成さ
れた高濃度第二導電型層とにより成る断面構造を有する
ものである。

【００１８】この構造では、上記バイポーラアクション
発生原因となる電圧降下が増大し得る領域、すなわちソ
ース領域と絶縁層との間のウェル領域には、低抵抗とな
る高濃度第二導電型層が形成されているので、この部分
での電圧降下が小さくなる。この結果、半導体層、ウェ
ル領域およびソース領域により形成される寄生的なトラ
ンジスタがオンになるのを防止することが可能になる。
これにより、アバランシェ耐量やＥＳＤ耐量のような耐
量を向上させることができる。

【００１９】なお、半導体装置は、前記絶縁層がＡｌ
Ｎ、または類似のＳｉＯ₂ より低誘電率で高熱伝導度を
持つ材料により形成されるものでもよい（請求項２）。
これによれば、寄生容量の低減が可能になると同時に、
オン抵抗とドレイン電流によって半導体層内で発生する
熱が効率よく基板に逃げるので、素子の発熱および熱破
壊を抑制することが可能になる。

【００２０】また、半導体装置は、前記絶縁層を介した
前記半導体層の少なくともドリフト領域が、ＳｉＣ、ま
たは類似のＳｉより広いバンドギャップを持つ材料によ
り形成されるものでもよい（請求項３）。これによれ
ば、オン抵抗が低くなり、耐圧が高くなると同時に、半
導体層内で発生する熱が効率よく半導体基板に逃げるの
で、素子の発熱および熱破壊を抑制することが可能にな
る。

【００２１】請求項４記載の発明は、請求項１記載の半
導体装置を製造するための製造方法であって、前記ウェ
ル領域形成のためのマスクと同一のものを用いて、高エ
ネルギーイオン注入によって、前記ウェル領域内底面に
前記高濃度第二導電型層を形成する工程を有する。この
方法によれば、高濃度第二導電型層がソース領域と絶縁
層との間に形成される。

【００２２】請求項５記載の発明は、請求項１記載の半
導体装置を製造するための製造方法であって、前記半導
体基板上に前記絶縁層を介して、この絶縁層側の層が高
濃度第二導電型にされたエピタキシャル基板によりなる
層を形成し、その絶縁層側の層における前記ソース領域
直下に相当する部分以外の高濃度第二導電型をカウンタ
ードーピングによって第一導電型にする工程を有する。
この方法によれば、高濃度第二導電型層がソース領域と
絶縁層との間に形成されるとともに、半導体層がエピタ
キシャル基板によりなる層で形成される。

【００２３】請求項６記載の発明は、請求項１記載の半
導体装置を製造するための製造方法であって、前記ドレ
イン領域、ウェル領域およびソース領域を形成する前の
前記半導体層に前記高濃度第二導電型層を形成する工程
と、この工程後の半導体層を、その高濃度第二導電型層
が形成されている面で前記半導体基板上の前記絶縁層に
張り合わせる工程とを有する。この方法によれば、高濃
度第二導電型層がソース領域と絶縁層との間に形成され
る。

【００２４】

【発明の実施の形態】図１は本発明の第１実施形態に係
る半導体装置としてのＳＯＩ構造のＮチャネルＬＤＭＯ
ＳＦＥＴを示す断面図で、この図を用いて以下に第１実
施形態の説明を行う。

【００２５】本ＳＯＩ−ＬＤＭＯＳＦＥＴ１００は、半
導体基板１０１上に絶縁層１０２を介してｎ型半導体層
１０３を形成して成るＳＯＩ構造の基板を有し、ｎ型半
導体層１０３の上面（表面）側に形成されたｎ＋型ドレ
イン領域１０４と、このｎ＋型ドレイン領域１０４と離
間してｎ型半導体層１０３の上面から絶縁層１０２まで
形成されたｐ型ウェル領域１０５と、このｐ型ウェル領
域１０５内であって当該ｐ型ウェル領域１０５の上面側
に形成されたｎ＋型ソース領域１０６と、このｎ＋型ソ
ース領域１０６を挟んでｎ＋型ドレイン領域１０４と対
向するｐ型ウェル領域１０５の上面側に形成されたｐ型
ベースコンタクト領域１０７と、ｎ＋型ドレイン領域１
０４とｎ＋型ソース領域１０６との間のｐ型ウェル領域
１０５の上方にゲート絶縁膜１０８を介して配置された
ゲート電極１０９と、ｎ＋型ドレイン領域１０４に接続
されたドレイン電極１１０と、ｎ＋型ソース領域１０６
とゲート電極１０９が敷設されていないｐ型ウェル領域
１０５のｐ型ベースコンタクト領域１０７とに接続され
たソース電極１１１と、ｎ＋型ソース領域１０６と絶縁
層１０２との間のウェル領域に形成された低抵抗ｐ型ウ
ェル領域（高濃度第二導電型層）１１２とにより成る断
面構造を有している。

【００２６】また、ＳＯＩ−ＬＤＭＯＳＦＥＴ１００
は、ｎ型半導体層１０３、ｐ型ウェル領域１０５、ｎ＋
型ソース領域１０６およびｐ型ベースコンタクト領域１
０７が、ｎ＋型ドレイン領域１０４を表面的に取り囲
む、いわゆるドーナツ状の形状をしている。

【００２７】次に、このような構造を有するＳＯＩ−Ｌ
ＤＭＯＳＦＥＴ１００は、オフ状態以外では通常の二重
拡散金属酸化膜半導体装置と同様に動作するので、その
オフ状態での動作について説明する。

【００２８】ドレイン電極１１０とソース電極１１１の
間に印加される電圧が耐圧を越えると、ｐ型ウェル領域
１０５とｎ型半導体層１０３の接合近傍で、なだれ増幅
的に電子・正孔対が生成される。これら生成されたキャ
リアはポテンシャルの勾配に従って移動する。すなわ
ち、電子はｎ型半導体層１０３、ｎ＋型ドレイン領域１
０４を通ってドレイン電極１１０に移動する一方で、正
孔はｐ型ウェル領域１０５、低抵抗ｐ型ウェル領域１１
２を通ってソース電極１１１に移動する。

【００２９】ここで、上述のバイポーラアクション発生
原因となる電圧降下が増大し得る領域、すなわちｎ＋型
ソース領域１０６と絶縁層１０２との間のウェル領域に
は、低抵抗ｐ型ウェル領域１１２が形成されているの
で、この部分での電圧降下が小さくなる。この結果、ｎ
型半導体層１０３、ｐ型ウェル領域１０５およびｎ＋型
ソース領域１０６により形成される寄生的なｎｐｎ型の
トランジスタＴｒがオンになるのを防止することが可能
になる。これにより、正帰還による電流の集中、熱破壊
という故障発生を防止することができるとともに耐量を
向上させることができる。

【００３０】図２は本発明の第２実施形態に係る半導体
装置の製造方法の説明図で、この図を用いて以下に第２
実施形態の説明を行う。ただし、第２実施形態では、第
１実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴ１００の製造方
法について説明する。

【００３１】先ず、図２（ａ）に示すように、通常のＤ
ＭＯＳＦＥＴ工程において、ｐ型ウェル領域１０５を形
成する。

【００３２】この後、図２（ｂ）に示すように、ｐ型ウ
ェル領域形成マスク２１３を用いて、高エネルギーイオ
ン注入により、ｐ型ウェル領域１０５の底面に低抵抗ｐ
型ウェル領域１１２を形成する。

【００３３】この後、上記工程で作成した図２（ｂ）で
示すＳＯＩ基板に対して、通常のＤＭＯＳＦＥＴ工程に
従って半導体動作層を形成する。

【００３４】以上により、図１に示したＳＯＩ−ＬＤＭ
ＯＳＦＥＴ１００を製造することができる。また、上記
工程は、マスク枚数の増加もなく、平易な方法であり、
著しく困難な製造装置を必要としないため、ＳＯＩ−Ｌ
ＤＭＯＳＦＥＴ１００を安価に製造することができる。

【００３５】図３は本発明の第３実施形態に係る半導体
装置の製造方法の説明図で、この図を用いて以下に第３
実施形態の説明を行う。ただし、第３実施形態では、第
１実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴ１００の製造方
法について説明する。

【００３６】先ず、図３（ａ）に示すように、半導体の
動作層として高濃度ｐ型層３１４ａを持つエピタキシャ
ル基板３１４を用意して、このエピタキシャル基板３１
４を高濃度ｐ型層３１４ａの面で半導体基板１０１上の
絶縁層１０２に張り合わせ、熱処理により張り合わせ界
面の強度を上げる。

【００３７】この後、図３（ｂ）に示すように、低抵抗
ｐ型ウェル領域１１２を形成すべき領域上方のエピタキ
シャル基板３１４上面にマスク３１５を設け、この後、
高濃度ｐ型層３１４ａに高エネルギー注入によりカウン
タードーピングを行う。これにより、マスク３１５の下
方に残存した高濃度ｐ型層３１４ａが低抵抗ｐ型ウェル
領域１１２として得られる。

【００３８】この後、上記工程で作成した図３（ｃ）で
示すＳＯＩ基板に対して、通常のＤＭＯＳＦＥＴ工程に
従って半導体動作層を形成する。

【００３９】以上により、図１に示したＳＯＩ−ＬＤＭ
ＯＳＦＥＴ１００を製造することができる。また、この
ような張り合わせによるＳＯＩ基板の作成は、いずれの
工程も平易な方法であり、著しく困難な製造装置を必要
としないため、ＳＯＩ−ＬＤＭＯＳＦＥＴ１００を安価
に製造することができる。

【００４０】図４は本発明の第４実施形態に係る半導体
装置の製造方法の説明図で、この図を用いて以下に第４
実施形態の説明を行う。ただし、第４実施形態では、第
１実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴ１００の製造方
法について説明する。

【００４１】先ず、図４（ａ）に示すように、ｎ型半導
体層１０３の厚みＴ１より厚いｎ型半導体層４０３を用
意して、このｎ型半導体層４０３の一の面上における低
抵抗ｐ型ウェル領域１１２を形成すべき領域以外をマス
ク４１６で覆う。この後、マスク４１６側からｎ型半導
体層４０３に対して通常のイオン注入を行う。これによ
り、マスク４１６で覆われていないｎ型半導体層４０３
に低抵抗ｐ型ウェル領域１１２が形成される。

【００４２】この後、マスク４１６を除去してから、図
４（ｂ）に示すように、ｎ型半導体層４０３を低抵抗ｐ
型ウェル領域１１２が形成されている面で半導体基板１
０１上の絶縁層１０２に張り合わせ、熱処理により張り
合わせ界面の強度を上げる。それから、ｎ型半導体層４
０３の厚みがｎ型半導体層１０３の所定の厚みＴ１にな
るようにｎ型半導体層４０３上部を研磨する。

【００４３】この後、上記工程で作成した図４（ｃ）で
示すＳＯＩ基板に対して、通常のＤＭＯＳＦＥＴ工程に
従って半導体動作層を形成する。

【００４４】以上により、図１に示したＳＯＩ−ＬＤＭ
ＯＳＦＥＴ１００を製造することができる。また、この
ような張り合わせによるＳＯＩ基板の作成は、いずれの
工程も平易な方法であり、著しく困難な製造装置を必要
としないため、ＳＯＩ−ＬＤＭＯＳＦＥＴ１００を安価
に製造することができる。

【００４５】なお、第１〜第４実施形態では、本発明の
第一導電型および第二導電型は、それぞれ、ｎ型および
ｐ型になっているが、これに限らず、ｐ型およびｎ型で
もよいのは言うまでもない。

【００４６】また、第１〜第４実施形態では、ＳＯＩ−
ＬＤＭＯＳＦＥＴ１００は、絶縁層１０２がＡｌＮ、ま
たは類似のＳｉＯ₂ より低誘電率で高熱伝導度を持つ材
料により形成されるものでもよい。このように、埋め込
み酸化膜よりなる絶縁層１０２を、ＡｌＮ、または類似
のＳｉＯ₂ より低誘電率で高熱伝導度を持つ材料により
形成すると、寄生容量の低減が可能になると同時に、オ
ン抵抗とドレイン電流によって半導体層１０３内で発生
する熱が効率よく基板に逃げるので、素子の発熱および
熱破壊を抑制することが可能になる。

【００４７】さらに、第１〜第４実施形態では、ＳＯＩ
−ＬＤＭＯＳＦＥＴ１００は、絶縁層１０２を介した半
導体層１０３の少なくともドリフト領域が、ＳｉＣ、ま
たは類似のＳｉより広いバンドギャップを持つ材料によ
り形成されるものでもよい。このように、埋め込み酸化
膜よりなる絶縁層１０２を介した一主表面の半導体層１
０３が、Ｓｉに比べ高移動度、高熱伝導度、高電界強度
を持つＳｉＣ、または類似のＳｉより広いバンドギャッ
プを持つ材料により形成すると、オン抵抗が低くなり、
耐圧が高くなると同時に、半導体層１０３内で発生する
熱が効率よく基板に逃げるので、素子の発熱および熱破
壊を抑制することが可能になる。

【００４８】

【発明の効果】以上のことから明らかなように、請求項
１記載の発明によれば、半導体基板上に絶縁層を介して
第一導電型の半導体層を形成して成るＳＯＩ構造の基板
を有し、前記半導体層の上面側に形成された高濃度第一
導電型のドレイン領域と、前記ドレイン領域と離間して
前記半導体層の上面から前記絶縁層まで形成された第二
導電型のウェル領域と、前記ウェル領域内であって当該
ウェル領域の上面側に形成された高濃度第一導電型のソ
ース領域と、前記ドレイン領域と前記ソース領域との間
の前記ウェル領域の上方にゲート絶縁膜を介して配置さ
れたゲート電極と、前記ドレイン領域に接続されたドレ
イン電極と、前記ソース領域と前記ゲート電極が敷設さ
れていない前記ウェル領域とに接続されたソース電極
と、前記ソース領域と前記絶縁層との間の前記ウェル領
域に形成された高濃度第二導電型層とにより成る断面構
造を有するので、アバランシェ耐量やＥＳＤ耐量のよう
な耐量を向上させることができる。

【００４９】請求項２記載の発明によれば、前記絶縁層
がＡｌＮ、または類似のＳｉＯ₂ より低誘電率で高熱伝
導度を持つ材料により形成されるので、寄生容量の低減
が可能になると同時に、オン抵抗とドレイン電流によっ
て半導体層内で発生する熱が効率よく基板に逃げるの
で、素子の発熱および熱破壊を抑制することが可能にな
る。

【００５０】請求項３記載の発明によれば、前記絶縁層
を介した前記半導体層の少なくともドリフト領域が、Ｓ
ｉＣ、または類似のＳｉより広いバンドギャップを持つ
材料により形成されるので、オン抵抗が低くなり、耐圧
が高くなると同時に、半導体層内で発生する熱が効率よ
く半導体基板に逃げるので、素子の発熱および熱破壊を
抑制することが可能になる。

【００５１】請求項４記載の発明であって、請求項１記
載の半導体装置を製造するための製造方法によれば、前
記ウェル領域形成のためのマスクと同一のものを用い
て、高エネルギーイオン注入によって、前記ウェル領域
内底面に前記高濃度第二導電型層を形成する工程を有す
るので、高濃度第二導電型層をソース領域と絶縁層との
間に形成することができる。これにより、アバランシェ
耐量やＥＳＤ耐量のような耐量を向上させることができ
る半導体装置を提供することが可能になる。

【００５２】請求項５記載の発明であって、請求項１記
載の半導体装置を製造するための製造方法によれば、前
記半導体基板上に前記絶縁層を介して、この絶縁層側の
層が高濃度第二導電型にされたエピタキシャル基板によ
りなる層を形成し、その絶縁層側の層における前記ソー
ス領域直下に相当する部分以外の高濃度第二導電型をカ
ウンタードーピングによって第一導電型にする工程を有
するので、高濃度第二導電型層をソース領域と絶縁層と
の間に形成することができるとともに、半導体層をエピ
タキシャル基板によりなる層で形成することができる。
これにより、アバランシェ耐量やＥＳＤ耐量のような耐
量を向上させることができる半導体装置を提供すること
が可能になる。

【００５３】請求項６記載の発明であって、請求項１記
載の半導体装置を製造するための製造方法によれば、前
記ドレイン領域、ウェル領域およびソース領域を形成す
る前の前記半導体層に前記高濃度第二導電型層を形成す
る工程と、この工程後の半導体層を、その高濃度第二導
電型層が形成されている面で前記半導体基板上の前記絶
縁層に張り合わせる工程とを有するので、高濃度第二導
電型層をソース領域と絶縁層との間に形成することがで
きる。これにより、アバランシェ耐量やＥＳＤ耐量のよ
うな耐量を向上させることができる半導体装置を提供す
ることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体装置として
のＳＯＩ構造のＮチャネルＬＤＭＯＳＦＥＴを示す断面
図である。

【図２】本発明の第２実施形態に係る半導体装置の製造
方法の説明図である。

【図３】本発明の第３実施形態に係る半導体装置の製造
方法の説明図である。

【図４】本発明の第４実施形態に係る半導体装置の製造
方法の説明図である。

【図５】従来のＳＯＩ構造のＬＤＭＯＳＦＥＴの断面構
造を示す図である。

【図６】故障を誘発する動作説明図である。

【符号の説明】

１００ ＳＯＩ−ＬＤＭＯＳＦＥＴ １０１ 半導体基板 １０２ 絶縁層 １０３ ｎ型半導体層 １０４ ｎ＋型ドレイン領域 １０５ ｐ型ウェル領域 １０６ ｎ＋型ソース領域 １０７ ｐ型ベースコンタクト領域 １０８ ゲート絶縁膜１０８ １０９ ゲート電極 １１０ ドレイン電極 １１１ ソース電極 １１２ 低抵抗ｐ型ウェル領域

フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F110 AA02 AA13 BB12 CC02 DD12 DD22 FF02 GG01 HJ06 HJ13 HJ15 HM02 HM04 HM12 QQ17

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁層を介して第一導電
   型の半導体層を形成して成るＳＯＩ構造の基板を有し、 前記半導体層の上面側に形成された高濃度第一導電型の
   ドレイン領域と、 前記ドレイン領域と離間して前記半導体層の上面から前
   記絶縁層まで形成された第二導電型のウェル領域と、 前記ウェル領域内であって当該ウェル領域の上面側に形
   成された高濃度第一導電型のソース領域と、 前記ドレイン領域と前記ソース領域との間の前記ウェル
   領域の上方にゲート絶縁膜を介して配置されたゲート電
   極と、 前記ドレイン領域に接続されたドレイン電極と、 前記ソース領域と前記ゲート電極が敷設されていない前
   記ウェル領域とに接続されたソース電極と、 前記ソース領域と前記絶縁層との間の前記ウェル領域に
   形成された高濃度第二導電型層とにより成る断面構造を
   有する半導体装置。
2. 【請求項２】 前記絶縁層は、ＡｌＮ、または類似のＳ
   ｉＯ₂ より低誘電率で高熱伝導度を持つ材料により形成
   される請求項１記載の半導体装置。
3. 【請求項３】 前記絶縁層を介した前記半導体層の少な
   くともドリフト領域が、ＳｉＣ、または類似のＳｉより
   広いバンドギャップを持つ材料により形成される請求項
   １記載の半導体装置。
4. 【請求項４】 請求項１記載の半導体装置を製造するた
   めの製造方法であって、前記ウェル領域形成のためのマ
   スクと同一のものを用いて、高エネルギーイオン注入に
   よって、前記ウェル領域内底面に前記高濃度第二導電型
   層を形成する工程を有する半導体装置の製造方法。
5. 【請求項５】 請求項１記載の半導体装置を製造するた
   めの製造方法であって、前記半導体基板上に前記絶縁層
   を介して、この絶縁層側の層が高濃度第二導電型にされ
   たエピタキシャル基板によりなる層を形成し、その絶縁
   層側の層における前記ソース領域直下に相当する部分以
   外の高濃度第二導電型をカウンタードーピングによって
   第一導電型にする工程を有する半導体装置の製造方法。
6. 【請求項６】 請求項１記載の半導体装置を製造するた
   めの製造方法であって、前記ドレイン領域、ウェル領域
   およびソース領域を形成する前の前記半導体層に前記高
   濃度第二導電型層を形成する工程と、この工程後の半導
   体層を、その高濃度第二導電型層が形成されている面で
   前記半導体基板上の前記絶縁層に張り合わせる工程とを
   有する半導体装置の製造方法。