JP2000195280A - 記憶装置とその記憶方法 - Google Patents

Abstract

(57)【要約】 【課題】セルに書き込むデータの数が増加するに従いラ
ッチ回路が増加し、ベリファイに要する時間が長くなっ
ていた。 【解決手段】電位Ｖｂｉ’でベリファイ動作をする場
合、電位Ｖａｉ＋１でセルのデータを予備リードし、こ
の状態をラッチ回路に記憶する。次に、電位Ｖｂｉ’で
ベリファイリードする。ここで、セルの状態がＡｉ＋１
より高い場合は強制的にベリファイリード結果をローレ
ベルとする。ｎビットの情報を記憶する場合でも常に、
書き込みデータを記憶するための１つのラッチ回路と、
Ａｉ＋１より高いセルかどうか予備リードを行ない、こ
の結果を記憶するための１つのラッチ回路の合計２つの
ラッチ回路のみとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば不揮発性半
導体記憶装置に係わり、特に、多値データを記憶する記
憶装置とその記憶方法に関する。

【０００２】

【従来の技術】電気的に書き換え可能な不揮発性半導体
記憶としてのＥＥＰＲＯＭを用いたＮＡＮＤ型フラッシ
ュメモリが提案されている。このＮＡＮＤ型フラッシュ
メモリは、隣接して配置された複数のメモリセルのソー
ス、ドレインが直列接続され、この直列接続された複数
のメモリセルが１単位としてビット線に接続される。こ
のＮＡＮＤ型フラッシュメモリにおいて、ロウ方向に配
列された複数のセルの全て、又は半数のセルに対して一
括して書き込み、又は読み出し動作が行なわれる。

【０００３】近年、このＮＡＮＤ型フラッシュメモリの
１つのセルに複数のデータ（ｎビット）を書き込む多値
メモリが開発されている。この多値メモリの場合、１つ
のセルに複数のデータを書き込み、さらに１つのセルに
書き込んだ複数のデータを読み出すために、１つのセル
に対して少なくともｎ個の書き込み及び読み出し用のラ
ッチ回路が必要であった。なぜならこれらラッチ回路に
ラッチされているデータの内容に応じて、セルの閾値が
決まるからである。

【０００４】

【発明が解決しようとする課題】しかし、１つのセルに
記憶するデータの数ｎが大きくなるに従い、データラッ
チ回路の数もｎ倍となり、チップ内におけるラッチ回路
の占める面積が大きくなるという問題を有していた。

【０００５】また、セルにデータを記憶する場合、セル
の閾値が書き込んだデータに対応しているかどうかをベ
リファイする必要がある。このベリファイの回数はセル
に書き込むデータの数が増加するに従い増えるため、デ
ータの書き込み及び書き込みベリファイに要する時間が
長くなるという問題を有している。

【０００６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところはチップ内にお
けるラッチ回路が占める面積の増大を防止するととも
に、書き込みベリファイに要する時間の増大を抑えるこ
とが可能な記憶装置とその記憶方法を提供しようとする
ものである。

【０００７】

【課題を解決するための手段】本発明は、上記課題を解
決するため、状態“１”、状態“２”、…状態“ｎ”
（３≦ｎ、ｎは自然数)からなるｎ個の状態を有する記
憶素子において、外部から入力される第１の記憶論理レ
ベルのデータあるいは第２の記憶論理レベルのデータを
データ記憶回路に記憶し、前記データ記憶回路のデータ
が第１の記憶論理レベルのデータである場合、前記記憶
素子の状態“ｉ−１”を“ｉ”とし、前記データ記憶回
路のデータが第２の記憶論理レベルのデータである場
合、前記記憶素子の状態を維持し、前記記憶素子の状態
が、“ｉ”の状態に達しており、かつ前記記憶素子の状
態が“１”〜“ｉ”である場合、前記データ記憶回路の
データを第１の記憶論理レベルから第２の記憶論理レベ
ルに変え、前記記憶素子の状態が、“ｉ”の状態に達し
ておらず、かつ前記記憶素子の状態が“１”〜“ｉ”で
ある場合、前記データ記憶回路のデータを第１の記憶論
理レベルに保持し、前記記憶素子の状態が、“ｉ+１”
〜“ｎ”である場合、前記データ記憶回路のデータを保
持し、前記記憶素子の状態が“ｉ−１”から“ｉ”の状
態に遷移する際、前記記憶素子の状態は一時的にでも
“ｉ+１”から“ｎ”の状態とならないように前記記憶
素子の状態を制御する制御ステップを有することを特徴
とする記憶装置の記憶方法。

【０００８】前記制御ステップは、外部から入力される
第１のデータに応じて、前記記憶素子を状態“１”又は
状態“ｎ／２”に設定し、外部から入力される第２のデ
ータに応じて、前記記憶素子を状態“n／４”、及び状
態“３ｎ／４”に設定し、外部から入力される第3のデ
ータに応じて、前記記憶素子を状態“ｎ／８”、“３ｎ
／８”、“５ｎ／８”、“７ｎ／８”に設定し、外部か
ら入力される第kのデータに応じて、前記記憶素子を状
態“ｎ／２^k”、“３ｎ／２^k”、“５ｎ／２^k”、…
“（２^k-１）ｎ／２^k”に設定する。

【０００９】前記記憶方法において、“ｉ”(ｉ≦ｎｉ
は自然数)の状態に達しているかベリファイ動作を行な
う時、状態“ｉ”よりより十分に小さい状態でのベリフ
ァイ動作を省略する。

【００１０】前記記憶方法において、“ｉ”(ｉ≦ｎ、
ｉは自然数)の状態に達しているかベリファイ動作を行
なう時、状態“ｉ”よりより十分に大きい状態でのベリ
ファイ動作を省略する。

【００１１】前記記憶素子は、不揮発性半導体記憶素子
により構成されている。

【００１２】前記ｎ個の状態は、前記不揮発性半導体記
憶素子の閾値の違いにより区別される。

【００１３】また、本発明は、状態“１”、状態
“２”、…状態“ｎ”（３≦ｎ、ｎは自然数)からなる
ｎ個の状態を有する記憶素子と、前記記憶素子の状態を
読み出す読み出し回路と、前記読み出し回路によって読
み出された前記記憶素子の状態が“１”〜“ｉ”の場合
に、第１の読み出し論理レベルのデータを記憶し、前記
読み出し回路によって読み出された前記記憶素子の状態
が“ｉ”〜“ｎ”の場合に、第２の読み出し論理レベル
のデータを記憶する第１のデータ記憶回路と、外部から
入力される、第１の記憶論理レベルのデータあるいは第
２の記憶論理レベルのデータを記憶する第２のデータ記
憶回路と、前記第２のデータ記憶回路のデータが第１の
記憶論理レベルのデータである場合、記憶素子の状態
“ｉ−１”を“ｉ”の状態に遷移させ、前記第２のデー
タ記憶回路のデータが第２の記憶論理レベルのデータで
ある場合、前記記憶素子の状態を維持する書き込み回路
と、前記記憶素子の状態が、“ｉ”の状態に達してお
り、かつ前記第１のデータ記憶回路のデータが第１の読
み出し論理レベルである場合に、前記第２のデータ記憶
回路のデータを第１の記憶論理レベルから第２の記憶論
理レベルに変え、前記記憶素子の状態が、“ｉ”の状態
に達しておらず、かつ前記第１のデータ記憶回路のデー
タが第１の読み出し論理レベルである場合に、前記第２
のデータ記憶回路のデータを保持し、前記第１のデータ
記憶回路のデータが第２の読み出し論理レベルである場
合、前記第２のデータ記憶回路のデータを保持する、書
き込みベリファイ回路と、前記記憶素子の状態が“ｉ−
１”から“ｉ”の状態に遷移する際、前記記憶素子の状
態が一時的にでも“ｉ+１”から“ｎ”の状態にならな
いように前記記憶素子の状態を制御する書き込み状態制
御回路とを具備している。

【００１４】前記第２の記憶回路に接続され、外部より
データを取り込むための第1の転送手段と、前記第２の
記憶回路に接続され、前記記憶素子から読み出されたデ
ータを外部に転送するための第２の転送手段とをさらに
具備している。

【００１５】前記記憶素子は、不揮発性半導体記憶素子
により構成されている。

【００１６】さらに、本発明は、状態“１”、状態
“２”、…状態“ｎ”（３≦ｎ、ｎは自然数）のｎ個の
状態を有する記憶素子と、前記記憶素子より出力された
電位が第１の入力端にそれぞれ供給され、第２の入力端
に異なる電位のリファレンス電位がそれぞれ供給される
少なくとも１つの差動増幅器を有する差動増幅回路部
と、前記少なくとも１つの差動増幅器の出力信号を選択
的に取り出すロジック回路と、前記記憶素子に接続さ
れ、外部から入力される第１の記憶論理レベルのデータ
あるいは第２の記憶論理レベルのデータを記憶するデー
タ記憶回路と、前記データ記憶回路のデータが第１の記
憶論理レベルのデータである場合、前記記憶素子の状態
“ｉ−１”を“ｉ”とし、前記データ記憶回路のデータ
が第２の記憶論理レベルのデータである場合、前記記憶
素子の状態を維持し、前記記憶素子の状態が“ｉ”の状
態に達しており、かつ前記記憶素子の状態が“１”〜
“ｉ”である場合、前記データ記憶回路のデータを第１
の記憶論理レベルから第２の記憶論理レベルに変え、前
記記憶素子の状態が、“ｉ”の状態に達しておらず、か
つ前記記憶素子の状態が“１”〜“ｉ”である場合、前
記データ記憶回路のデータを第１の記憶論理レベルに保
持し、前記記憶素子の状態が“ｉ+１”〜“ｎ”である
場合、前記データ記憶回路のデータを保持し、前記記憶
素子の状態が“ｉ−１”から“ｉ”の状態に遷移する
際、前記記憶素子の状態が一時的にでも“ｉ+１”から
“ｎ”の状態にならないように前記記憶素子の状態を制
御する制御回路とを具備している。

【００１７】前記データ記憶回路に接続され、前記デー
タ記憶回路に記憶されたデータをロジック回路に転送す
る第１の転送手段と、前記データ記憶回路に接続され、
前記複数の差動増幅器及びロジック回路により検出され
たデータを前記データ記憶回路に転送する第２の転送手
段とをさらに具備している。

【００１８】前記データ記憶回路は一対の記憶素子ごと
に配置され、前記差動回路部及び前記増幅回路部及び前
記ロジック回路は複数の前記記憶素子に選択的に接続さ
れている。

【００１９】前記記憶素子は、負の閾値を有する不揮発
性半導体記憶素子により構成されている。

【００２０】さらに、本発明の記憶装置の記憶方法は、
ｎ値の状態を有する記憶素子において、外部から入力さ
れる第１の論理レベルあるいは第２の論理レベルのデー
タをデータ記憶回路に記憶し、記憶素子より読み出され
る第１の論理レベルあるいは第２の論理レベルによっ
て、データ記憶回路に記憶されている論理レベルを変更
し、この変更されたデータ記憶回路に記憶されている論
理レベルが第１の論理レベルの場合、前記記憶素子の状
態を変え、第２の論理レベルの場合、前記記憶素子の状
態を維持することを特徴とする。

【００２１】また、本発明の記憶装置の記憶読み出し方
法は、ｋビットｎ（＝２^ｋ）値の状態を有する記憶素子
において、（２^ｋ−１）／ｋ以上のうちで一番小さい整
数により、ｎ値の状態から１ビットの状態を区別するよ
うに記憶素子の状態を決めることを特徴とする。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 ＜第１の実施の形態＞先ず、本発明の第１の実施の形態
について、概略的に説明する。

【００２３】本発明は、１回の書き込み動作時に、１つ
のセルに１ビットのデータを書き込み、このセルに次の
１ビットのデータを書き込む時、外部よりデータを新た
に入れ書き込み動作を行なう。以後順次、１回の書き込
み動作につき１ビットずつ書き込みを行なう。

【００２４】従来、例えば初めに１ビットのデータをセ
ルに書き込むと、セルはデータの“１”又は“０”に応
じて２つの閾値の状態になり、次の１ビットのデータを
書き込むと、この書き込んだデータに応じて、先の２つ
の閾値の状態それぞれに対して、１ずつ新たな閾値の状
態が必要となる。このため、先の２つ閾値の状態と、書
き込み非選択である状態の３つの閾値の状態を記憶する
ため、少なくとも２つのラッチ回路が必要であった。さ
らに、次の１ビットのデータを書き込む場合、先の４つ
の状態それぞれに対して、１ずつ新たな状態が必要とな
るため、先の４つの閾値の状態と、書き込み非選択であ
る状態の合計５つの状態を記憶する必要がある。このた
め、少なくとも３つのラッチ回路が必要となる。従っ
て、１つのセルにｎビット書き込もうとするとｎ個のラ
ッチ回路が必要となる。

【００２５】本発明において、１つのセルにｎ−１ビッ
トのデータが書かれている場合、セルの閾値はＭ＝２
^{(n-1 )}値、存在する。図１に示すように、Ａ１〜Ａｍま
でｍ値の閾値のレベルがある場合、セルの閾値はこれら
レベルの内のどれかの値になっている。次の１ビットの
データを、図１に示すＢｉのように、Ａｉ、Ａｉ＋１の
間に設定し、書き込む１ビットのデータがデータ“１”
（書き込みを行なわない）の時は、セルの閾値を変化さ
せずＡｉのままとし、データ“０”（書き込みを行な
う）の時は、書き込み動作を行ないＢｉとする。このよ
うとすると、前に書かれている状態がＡ１〜Ａｍの何れ
であっても、今回書き込みを行なうデータが“１”の場
合は書き込みを行なわず、“０”の場合は、書き込みを
行なうようとすることができる。つまり、セルに書かれ
ているデータによらず書き込み動作を開始することがで
きる。

【００２６】次に、今回書き込んだ接続の閾値がＢｉの
レベルまで書き込まれたか、ベリファイ動作を行なう必
要がある。この場合、セルのゲート電位をＶｂｉ’と
し、この時、セルがオンするかオフするかを調べ、オフ
した場合、セルの閾値が電位Ｖｂｉ’より高いため書き
込み終了となる。

【００２７】しかし、初めのセルの状態がＡ１〜Ａｍの
うちどこにあるか分からないため、電位Ｖｂｉ’〜Ｖｂ
ｍ’の全ての閾値でベリファイ動作を行ない、Ａｉから
Ｂｉに書き込み動作が行なわれているセルのみ正しく書
き込まれているかどうか判断しなくてはならない。

【００２８】電位Ｖｂｉ’でベリファイ動作をする場
合、セルの閾値がＡｉ＋１より高い場合も、セルがオ
フ、つまりベリファイＯＫとなってしまう。従って、電
位Ｖａｉ＋１でセルのデータを予備リードし、この状態
をラッチ回路に記憶する。次に、電位Ｖｂｉ’でベリフ
ァイリードする。ここで、セルの状態がＡｉ＋１より高
い場合は強制的にベリファイリード結果をローレベル
（ベリファイＮＧ）とする。一方、このときセルの状態
がＡｉ未満にある場合はセルが必ずオンするためベリフ
ァイＮＧになる。従って、ビット線のレベルは、Ｂｉで
のベリファイＯＫの時のみハイレベルとなる。

【００２９】次に、書き込みデータが記憶されているラ
ッチ回路がハイレベル（書き込みを行なわない）の場合
は、ビット線を強制的にハイレベルとする。この動作に
よって、ビット線は、ベリファイＯＫもしくは初めから
ハイレベルがラッチされている（書き込みを行なわな
い）場合のみハイレベルとなる。この結果を、書き込む
データがラッチされているラッチ回路にラッチする。一
方、書き込みＮＧの場合のみローレベルとなる。

【００３０】このようにして、電位Ｖｂ１’〜Ｖｂｍ’
の全てでベリファイ動作を行なうが、ＡｉからＢｉに書
き込み動作が行われているセルで電位Ｖｂｉ’のベリフ
ァイＯＫの時のみ、データラッチ回路が書き込み非選択
（データ“１”）となり、他のベリファイ電位ではデー
タラッチ回路の内容が変わらない。

【００３１】以上の動作により、本発明の場合、ｎビッ
トの情報を記憶する場合でも常に、書き込みデータを記
憶するための１つのラッチ回路と、Ａｉ＋１より高いセ
ル（ベリファイを無視するセル）かどうか予備リードを
行ない、この結果を記憶するための１つのラッチ回路
の、合計２つのラッチ回路のみとなる。

【００３２】図２は、本発明の不揮発性半導体記憶装置
の概略構成を示すものであり、例えば８値（３ビット）
を記憶するＮＡＮＤ型フラッシュメモリの構成を示して
いる。

【００３３】メモリセルアレイ１は複数のビット線と複
数のワード線と共通ソース線を含み、例えばＥＥＰＲＯ
Ｍセルからなる電気的にデータを書き換え可能なメモリ
セルがマトリクス状に配置されている。このメモリセル
アレイ１には、ビット線を制御するためのビット制御回
路２とワード線制御回路６が接続されている。

【００３４】ビット線制御回路２は、後述するように複
数のデータ記憶回路を含み、ビット線を介してメモリセ
ルアレイ１中のメモリセルのデータを読み出したり、ビ
ット線を介してメモリセルアレイ１中のメモリセルの状
態を検出したり、ビット線を介してメモリセルアレイ１
中のメモリセルに書き込み制御電圧を印加してメモリセ
ルに書き込みを行う。ビット線制御回路２には、カラム
デコーダ３、データ入出力バッファ４が接続されてい
る。ビット線制御回路２内のデータ記憶回路はカラムデ
コーダ３によって選択され、このデータ記憶回路に読み
出されたメモリセルのデータは、前記データ入出力バッ
ファ４を介してデータ入出力端子５から外部へ出力され
る。

【００３５】また、外部からデータ入出力端子５に入力
された書き込みデータは、データ入出力バッファ４を介
して、カラムデコーダ３によって選択されたデータ記憶
回路に入力される。

【００３６】ワード線制御回路６は、メモリセルアレイ
１に接続されている。このワード線制御回路６は、メモ
リセルアレイ１中のワード線を選択し、読み出しあるい
は書き込みあるいは消去に必要な電圧を与える。

【００３７】メモリセルアレイ１、ビット線制御回路
２、カラムデコーダ３、データ入出力バッファ４、及び
ワード線制御回路６は、制御信号発生回路７ａ及び制御
電圧発生回路７ｂに接続され、この制御信号発生回路７
ａ及び制御電圧発生回路７ｂよって制御される。制御信
号発生回路７ａ及び制御電圧発生回路７ｂは、制御信号
入力端子８に接続され、外部から制御信号入力端子８を
介して入力される制御信号によって制御される。

【００３８】図３は、図２に示すメモリセルアレイ１及
びビット線制御回路２の構成を示している。ビット線制
御回路２は複数のデータ記憶回路３１０、３１１〜３１
２１１２を有している。各データ記憶回路３１０、３１
１〜３１２１１２はカラムセレクトゲート３２０、３２
１〜３２２１１２を介して前記データ入出力バッファ４
に接続されている。これらカラムセレクトゲート３２
０、３２１〜３２２１１２はカラム選択信号ＣＳＬ０、
ＣＳＬ１〜ＣＳＬ２１１２により制御される。各データ
記憶回路３１０、３１１〜３１２１１２には一対のビッ
ト線が接続される。すなわち、データ記憶回路３１０に
はビット線ＢＬ０、ＢＬ１が接続され、データ記憶回路
３１１にはビット線ＢＬ２、ＢＬ３が接続され、データ
記憶回路３１２１１２にはビット線ＢＬ４２２２、ＢＬ
４２２３が接続されている。

【００３９】メモリセルアレイ１には複数のＮＡＮＤセ
ルが配置されている。１つのＮＡＮＤセルは直列接続さ
れた例えば１６個のＥＥＰＲＯＭからなるメモリセルＭ
１、Ｍ２、Ｍ３〜Ｍ１６と、このメモリセルＭ１に接続
された選択ゲートＳ１と、メモリセルＭ１６に接続され
た選択ゲートＳ２とにより構成されている。第１の選択
ゲートＳ１はビット線ＢＬ０に接続され、第２の選択ゲ
ートＳ２はソース線ＳＲＣに接続されている。各行に配
置されたメモリセルＭ１、Ｍ２、Ｍ３〜Ｍ１６の制御ゲ
ートはワード線ＷＬ１、ＷＬ２、ＷＬ３〜ＷＬ１６に共
通接続されている。また、第１の選択ゲートＳ１はセレ
クト線ＳＧ１に共通接続され、第２の選択ゲートＳ２は
セレクト線ＳＧ２に共通接続されている。

【００４０】１ブロックは４２２３個のＮＡＮＤセルに
より構成され、このブロック単位でデータが消去され
る。１つのワード線に接続されたメモリセルは１セクタ
を構成し、このセクタ毎にデータが書き込まれ、読み出
される。また、１セクタには例えば３ページ分のデータ
が記憶される。

【００４１】図４（ａ）（ｂ）はメモリセル及び選択ト
ランジスタの断面図を示している。図４（ａ）はメモリ
セルを示している。基板４１にはメモリセルのソース、
ドレインとしてのｎ型拡散層４２が形成されている。基
板４１の上にはゲート絶縁膜４３を介して浮遊ゲート４
４が形成され、この浮遊ゲート４４の上には絶縁膜４５
を介して制御ゲート４６が形成されている。図４（ｂ）
は選択トランジスタを示している。基板４１にはソー
ス、ドレインとしてのｎ型拡散層４７が形成されてい
る。基板４１の上にはゲート絶縁膜４８を介して制御ゲ
ート４９が形成されている。

【００４２】図５は、メモリセルアレイの１つのＮＡＮ
Ｄセルの断面を示している。この例において、１つのＮ
ＡＮＤセルは、図４（ａ）に示す構成の１６個のメモリ
セルＭ１〜Ｍ１６が直列接続されて構成されている。Ｎ
ＡＮＤセルのドレイン側、ソース側には、図４（ｂ）に
示す構成の第１の選択ゲートＳ１及び第２の選択ゲート
Ｓ２が設けられている。

【００４３】図６は、図３に示すデータ記憶回路３１０
を示している。データ記憶回路は全て同一構成であるた
め、データ記憶回路３１０についてのみ説明する。

【００４４】ビット線ＢＬｉにはＮチャネルトランジス
タ６１ａの電流通路の一端が接続されている。このトラ
ンジスタ６１ａのゲートには信号ＢＬＴＲが供給されて
いる。このトランジスタ６１ａの電流通路の他端はトラ
ンジスタ６１ｂの電流通路の一端、およびトランジスタ
６１ｃの電流通路の一端に接続されている。前記トラン
ジスタ６１ｂの電流通路の他端は端子６２ａに接続され
ている。この端子６２ａには電圧ＶＢＬＡが供給されて
いる。また、前記トランジスタ６１ｂのゲートには信号
ＰＲＥＡが供給されている。前記トランジスタ６１ｃの
ゲートには信号ＢＬＳＡが供給されている。

【００４５】また、ビット線ＢＬｉ＋１にはＮチャネル
トランジスタ６１ｄの電流通路の一端が接続されてい
る。このトランジスタ６１ｄのゲートには前記信号ＢＬ
ＴＲが供給されている。このトランジスタ６１ｄの電流
通路の他端はトランジスタ６１ｅの電流通路の一端、お
よびトランジスタ６１ｆの電流通路の一端に接続されて
いる。前記トランジスタ６１ｅの電流通路の他端は端子
６２ｂに接続されている。この端子６２ｂには電圧ＶＢ
ＬＢが供給されている。また、前記トランジスタ６１ｅ
のゲートには信号ＰＲＥＢが供給されている。前記トラ
ンジスタ６１ｆのゲートには信号ＢＬＳＢが供給されて
いる。トランジスタ６１ｂ、６１ｅは信号ＰＲＥＡ、Ｐ
ＲＥＢに応じて非選択のビット線を電位ＶＢＬＡ、ＶＢ
ＬＢにプリチャージする。前記トランジスタ６１ｃ、６
１ｆは信号ＢＬＳＡ、ＢＬＳＢに応じてビット線を選択
する。

【００４６】前記トランジスタ６１ｃ、６１ｆの電流通
路の他端はトランジスタ６１ｇを介して端子６２ｃに接
続されるとともに、ノードＮＥに接続されている。前記
トランジスタ６１ｇのゲートには信号ＢＩＡＳが供給さ
れ、端子６２ｃには電圧ＶＣＣが供給されている。この
トランジスタ６１ｇはデータ読み出し時に、信号ＢＩＡ
Ｓに応じてビット線をプリチャージする。

【００４７】前記ノードＮＥにはトランジスタ６１ｈの
電流通路の一端が接続されている。このトランジスタ６
１ｈのゲートには信号ＢＬＣ１が供給され、このトラン
ジスタ６１ｈの電流通路の他端には第１のラッチ回路Ｌ
ＡＴ（Ａ）が接続されている。この第１のラッチ回路Ｌ
ＡＴ（Ａ）は２つのクロックドインバータ回路６１ｉ、
６１ｊにより構成されている。クロックドインバータ回
路６１ｉは信号ＳＥＮ１、ＳＥＮ１Ｂ（Ｂは反転信号を
示す）により制御され、クロックドインバータ回路６１
ｊは信号ＬＡＴ１、ＬＡＴ１Ｂにより制御される。この
第１のラッチ回路ＬＡＴ（Ａ）は、書き込みデータをラ
ッチする。

【００４８】また、前記ノードＮＥにはトランジスタ６
１ｋ、６１ｌが直列接続されている。トランジスタ６１
ｋのゲートは前記第１のラッチ回路ＬＡＴ（Ａ）のノー
ドＮＣに接続され、トランジスタ６１ｌのゲートには信
号ＶＲＦＹ１が供給されている。さらに、トランジスタ
６１ｌの電流通路には電圧ＶＲＥＧが供給されている。
これらトランジスタ６１ｋ、６１ｌは第１のラッチ回路
ＬＡＴ（Ａ）にラッチされたデータに応じてビット線の
電位を設定する。

【００４９】また、前記第１のラッチ回路ＬＡＴ（Ａ）
のノードＮＡは、Ｐチャネルトランジスタ６１ｍを介し
て端子６２ｄに接続されている。このトランジスタ６１
ｍのゲートには信号ＰＲＳＴＢ１が供給され、前記端子
６２ｄには電圧ＶＣＣが供給されている。このトランジ
スタ６１ｍはデータの書き込み時、又は読み出し時に第
１のラッチ回路ＬＡＴ（Ａ）のノードＮＡをハイレベル
に設定する。さらに、ノードＮＡは、キャパシタ６１ｎ
を介して接地されている。このキャパシタ６１ｎはデー
タの読み出し時に、ノードＮＡの電荷を保持する。

【００５０】さらに、前記ノードＮＡは並列接続された
トランジスタ６１ｏとクロックドインバータ回路６１ｐ
を介して、図示せぬ前記カラムセレクトゲートに接続さ
れる。トランジスタ６１ｏのゲートには、信号ＳＰＢが
供給され、クロックドインバータ回路６１ｐは信号Ｏｓ
ａｃ、Ｏｓａｃｂにより制御される。トランジスタ６１
ｏはデータの書き込み時に前記カラムセレクトゲートを
介して供給されるデータを第１のラッチ回路ＬＡＴ
（Ａ）に転送する。前記クロックドインバータ回路６１
ｐは、データの読み出し時にバッファとして動作する。

【００５１】一方、前記ノードＮＥにはトランジスタ６
１ｑの電流通路の一端が接続されている。このトランジ
スタ６１ｑのゲートには信号ＢＬＣ２が供給され、この
トランジスタ６１ｑの電流通路の他端には第２のラッチ
回路ＬＡＴ（Ｂ）が接続されている。この第２のラッチ
回路ＬＡＴ（Ｂ）は２つのクロックドインバータ回路６
１ｒ、６１ｓにより構成されている。クロックドインバ
ータ回路６１ｒは信号ＳＥＮ２、ＳＥＮ２Ｂにより制御
され、クロックドインバータ回路６１ｓは信号ＬＡＴ
２、ＬＡＴ２Ｂにより制御される。この第２のラッチ回
路ＬＡＴ（Ｂ）は、メモリセルから読み出されたデータ
をラッチする。

【００５２】また、前記ノードＮＥにはトランジスタ６
１ｔ、６１ｕが直列接続されている。トランジスタ６１
ｔのゲートは前記第２のラッチ回路ＬＡＴ（Ｂ）のノー
ドＮＤに接続され、トランジスタ６１ｕのゲートには信
号ＶＲＦＹ２が供給されている。さらに、トランジスタ
６１ｕの電流通路には電圧ＶＲＥＧが供給されている。
これらトランジスタ６１ｔ、６１ｕは第２のラッチ回路
ＬＡＴ（Ｂ）にラッチされたデータに応じてビット線の
電位を設定する。

【００５３】また、前記第２のラッチ回路ＬＡＴ（Ｂ）
のノードＮＢは、Ｐチャネルトランジスタ６１ｖを介し
て端子６２ｅに接続されている。このトランジスタ６１
ｖのゲートには信号ＰＲＳＴＢ２が供給され、前記端子
６２ｅには電圧ＶＣＣが供給されている。このトランジ
スタ６１ｖはベリファイリード時に第２のラッチ回路Ｌ
ＡＴ（Ｂ）のノードＮＢをハイレベルに設定する。さら
に、ノードＮＢは、キャパシタ６１ｗを介して接地され
ている。このキャパシタ６１ｗはベリファイリード時
に、ノードＮＢの電荷を保持する。

【００５４】上記構成において動作について説明する。

【００５５】図７、図８に示すように、メモリセルのデ
ータとメモリセルの閾値電圧の関係を定義する。図７に
おいて、メモリセルのデータ“０”〜“７”は、メモリ
セルの閾値の低いほうから高い方へと定義されている。
また、ａ〜ｇはリード動作時におけるワード線の電位を
示し、ａ’〜ｇ’はベリファイリード動作時におけるワ
ード線の電位を示している。

【００５６】このメモリは、多値メモリであるため、１
セルに３ビットのデータを記憶することができる。この
３ビットの切り替えはアドレス（第１ページ、第２ペー
ジ、第３ページ）によって行なう。図８に示すように、
例えばアドレスに第１ページを指定すると、メモリセル
のデータが“０”〜“３”であるとデータ“１”、メモ
リセルのデータが“４”〜“７”であるとデータ“０”
となる。次に、アドレスに第２ページを指定すると、メ
モリセルのデータが“０”，“１”，“４”，“５”で
あるとデータ“１”、メモリセルのデータが“２”，
“３”，“６”，“７”であるとデータ“０”となる。
さらに、アドレスに第３ページを指定すると、メモリセ
ルのデータが“０”，“２”，“４”，“６”であると
データ“１”、メモリセルのデータが“１”，“３”，
“５”，“７”であるとデータ“０”となる。

【００５７】消去動作を行なうとメモリセルのデータは
“０”となり、アドレスに第１、第２、第３ページの何
れを指定しても読み出されるデータは“１”となる。 （セル選択方法）読み出し（リード）動作、プログラム
ベリファイ動作及びプログラム動作時では、データ記憶
回路に接続されている２本のビット線（ＢＬｉ、ＢＬｉ
＋１）のうち、外部より指定されたアドレスにより１本
のビット線が選択される。さらに、外部アドレスによ
り、１本のワード線が選択され、図３に示す、１セクタ
が選択される。このセクタの切り替えはアドレスによっ
て行われる。

【００５８】消去（イレーズ）動作は、図３に示すブロ
ック単位で行う。また、データ記憶回路に接続されてい
る２本のビット線（ＢＬｉ、ＢＬｉ＋１）について同時
に行う。

【００５９】イレーズベリファイ動作は、１回の動作
で、データ記憶回路に接続されている２本のビット線
（ＢＬｉ、ＢＬｉ＋１）のうち１本のビット線（ＢＬ
ｉ）についてベリファイリード動作を行い、この結果を
図６に示す第１のラッチ回路ＬＡＴ（Ａ）に記憶する。
次に、他方のビット線（ＢＬｉ＋１）についてベリファ
イ動作を行ない、この結果と前のベリファイリードの結
果の論理和を第１のラッチ回路ＬＡＴ（Ａ）に記憶す
る。このイレーズベリファイ動作は、全ての第１のラッ
チ回路ＬＡＴ（Ａ）のノードＮＡがローレベルとなるま
で繰り返される。 （プログラム及びプログラムベリファイ） （第１ページプログラム）プログラム動作は、先ず、ア
ドレスを指定し、図３に示す１つのセクタを選択する。
このメモリは、３ページのうち、第１ページ、第２ペー
ジ、第３ページの順でしかプログラム動作できない。し
たがって、初めにアドレスで第１ページを選択する。

【００６０】次に、書き込みデータをデータ入出力バッ
ファ４、カラムセレクトゲート、図６に示すトランジス
タ６１ｏを介して、全てのデータ記憶回路内の第１のラ
ッチ回路ＬＡＴ（Ａ）に記憶する。外部よりデータ
“１”（書き込みを行なわない）が入力されると、第１
のラッチ回路ＬＡＴ（Ａ）のノードＮＡはハイレベルに
設定され、データ“０”（書き込みを行なう）が入力さ
れると、ローレベルに設定される。以後、第１のラッチ
回路ＬＡＴ（Ａ）のデータはデータ記憶回路のノードＮ
Ａの電位、第２のラッチ回路ＬＡＴ（Ｂ）のデータはデ
ータ記憶回路のノードＮＢの電位とする。

【００６１】図６に示すトランジスタ６１ｈのゲートに
信号ＢＬＣ１として電圧ＶＣＣ＋Ｖｔｈを供給すると、
第１のラッチ回路ＬＡＴ（Ａ）にデータ“１”が記憶さ
れている時、ビット線は電源電位ＶＣＣとなり、データ
“０”が記憶されている時、ビット線は接地電位ＶＳＳ
となる。また、選択されたワード線に接続され、非選択
ページ（クラスタ）の（ビット線が非選択である）セル
は書き込みが行われてはならない。このため、これらの
セルに接続されているビット線もデータ“１”が記憶さ
れている場合と同様に電源電位ＶＣＣとする。

【００６２】図９は、プログラム時の動作シーケンスを
示している。ここで、選択されているブロックのセレク
ト線ＳＧ１をＶＣＣ、選択ワード線にＶＰＧＭ（２０
Ｖ）、非選択ワード線にＶｐａｓｓ（１０Ｖ）を与える
と、ビット線がＶＳＳになっている場合、セルのチャネ
ルがＶＳＳ、ワード線がＶＰＧＭであるためセルの浮遊
ゲートに電子が注入され、書き込みが行なわれる。一
方、ビット線がＶＣＣになっている場合、第１の選択ゲ
ートＳ１がオフする。このため、セルのチャネルはＶＳ
ＳでなくＶｐａｓｓであり、カップリングでＶｐａｓｓ
／２となるためプログラムが行われない。

【００６３】データ“０”の書き込みの場合、図８に示
すように、メモリセルのデータを“４”とする。データ
“１”の書き込み時の、メモリセルのデータは“０”の
ままである。 （第１ページのベリファイ） ｛最も高い閾値を持つセルのベリファイ｝図１０、図１
３（ａ）を参照して最も高い閾値を持つセルのベリファ
イ動作について説明する。

【００６４】第１ページのベリファイは、選択されてい
るワード線にリードの時の電位ｄより少し高い電位ｄ’
を与える。以後“’”を付した電位はベリファイ電位を
示し、リードの電位より若干高い値とする。

【００６５】次に、選択されているブロック内の非選択
ワード線及びセレクト線ＳＧ１に電圧Ｖｒｅａｄを供給
するとともに、図６に示すトランジスタ６１ｇのゲート
に供給される信号ＢＩＡＳをハイレベルとし、ビット線
をプリチャージする。この後、セルのソース側のセレク
ト線ＳＧ２をハイレベルとする。閾値電圧がｄ’より高
い時は、セルがオフするためビット線はハイレベルのま
まであり、閾値電圧ｄ’に達していない場合、セルがオ
ンするためビット線はＶＳＳとなる。

【００６６】ここで、書き込みを行なう場合、図６に示
す第１のラッチ回路ＬＡＴ（Ａ）にローレベルが記憶さ
れ、書き込みを行なわない場合、第１のラッチ回路ＬＡ
Ｔ（Ａ）にハイレベルが記憶されている。このため、Ｖ
ＲＥＧをＶＣＣとし、ＶＲＦＹ１をハイレベルとする
と、書き込みを行なわない場合のみビット線がハイレベ
ルになる。この動作の後、ビット線の電位を第１のラッ
チ回路ＬＡＴ（Ａ）に読み込む。第１のラッチ回路ＬＡ
Ｔ（Ａ）にハイレベルがラッチされるのは、セルが閾値
電圧に達した場合と、書き込みを行なわない場合であ
る。また、第１のラッチ回路ＬＡＴ（Ａ）にローレベル
がラッチされる場合は、セルが閾値電圧に達しない場合
だけである。したがって、第１のラッチ回路ＬＡＴ
（Ａ）がローレベルの場合は再び書き込み動作を行な
い、全てのデータ記憶回路のデータがハイレベルになる
までこのプログラム動作とベリファイ動作を繰り返す。

【００６７】以上は２値の場合と全く同じ動作である。 （第２ページのプログラム）第２ページのプログラムも
第１ページのプログラムと同様に、次の書き込みデータ
を全てのデータ記憶回路の第１のラッチ回路ＬＡＴ
（Ａ）に記憶する。次に、所定の電圧を供給することに
より選択されているページ全てのセルについて書き込み
を行なう。

【００６８】図８に示すように、第１ページのメモリセ
ルのデータが“０”になっている（第１ページに書き込
み動作を行なわなかった）場合、このメモリセルに対し
て書き込みを行なうと、このメモリセルのデータは
“２”となる。また、書き込みを行なわない場合、この
メモリセルのデータは“０”のままである。一方、第１
ページのメモリセルのデータが“４”となっている（第
１ページに書き込み動作を行なった）場合、このメモリ
セルに対して書き込みを行なうとメモリセルのデータは
“６”となる。また、書き込みを行なわないとメモリセ
ルのデータは“４”のままである。このように、第２ペ
ージのプログラムは、メモリセルのデータが“２”に書
き込まれる場合と、“６”に書き込まれる場合がある。 （第２ページのベリファイ） ｛最も高い閾値を持つセルのベリファイ｝先ず、図１
０、図１３（ｂ）を参照してメモリセルのデータが
“６”の場合のベリファイ動作について説明する。この
ベリファイは前述した第１ページベリファイと全く同じ
である。なぜなら、電位ｆ’より高いセルはデータ
“６”のセル以外存在しないためである。第１ページの
ベリファイでは、メモリセルのデータが“４”になった
かベリファイをするためワード線に電位ｄ’を与えてい
たが、今回は、メモリセルのデータが“６”になったか
ベリファイするため、ワード線に電位ｆ’を供給してベ
リファイを行なう。第１ページのベリファイと同様の動
作をし、この結果、第１のラッチ回路ＬＡＴ（Ａ）にハ
イレベルがラッチされるのは、セルが閾値電圧に達した
場合と、書き込みを行なわない（初めから第１のラッチ
回路ＬＡＴ（Ａ）にハイレベルがラッチされている）場
合である。また、第１のラッチ回路ＬＡＴ（Ａ）にロー
レベルがラッチされる場合は、セルが閾値電圧に達しな
い場合、つまりメモリセルにデータ“６”が十分に書き
込まれていない場合と、メモリセルにデータ“２”を書
き込んでいる場合である。 ｛中間の閾値を持つセルのベリファイ｝次に、図１１、
図１３（ｃ）を参照して中間の閾値を持つセル、例えば
メモリセルのデータが“２”になる場合のベリファイ動
作について説明する。このベリファイは、ワード線に電
位ｂ’を与えてベリファイすれば良い。しかし、メモリ
セルのデータが“４”以上になっているセルも閾値電圧
が高いため、このメモリセルもオフしてベリファイＯＫ
となってしまう。このため、予めメモリセルのデータが
“4”以上になっているか調べておく必要がある。そこ
で、ワード線に電位ｄを供給してリード動作を行い、こ
の結果を図６に示すデータ記憶回路の第２のラッチ回路
ＬＡＴ（Ｂ）に記憶する。メモリセルのデータが“４”
以上である場合、第２のラッチ回路ＬＡＴ（Ｂ）にハイ
レベルが記憶される。

【００６９】次に、ワード線に電位ｂ’を供給してリー
ド動作を行なうと、このリード結果はビット線が閾値電
圧ｂ’に達しているか、メモリセルのデータが“４”以
上であるとハイレベルとなり、閾値電圧がｂ’に達して
いないか、メモリセルのデータが“０”の場合、ローレ
ベルとなる。ここで、図６に示す電位ＶＲＥＧを電位Ｖ
ＳＳ、トランジスタ６１ｕのゲートに供給される電位Ｖ
ＲＦＹ２をハイレベルとすると、第２のラッチ回路ＬＡ
Ｔ（Ｂ）がハイレベルになっている場合、トランジスタ
６１ｔがオンしてビット線がローレベルとなる。つま
り、メモリセルのデータが“４”以上である場合、ビッ
ト線がローレベルになる。

【００７０】次に、前のベリファイの操作と同様に、Ｖ
ＲＥＧをＶＣＣとし、ＶＲＦＹ１をハイレベルとする
と、第１のラッチ回路ＬＡＴ（Ａ）にハイレベルがラッ
チされている（書き込みを行なわない場合）時、ビット
線がハイレベルになる。この動作の後、ビット線の電位
を第１のラッチ回路ＬＡＴ（Ａ）に読み込む。第１のラ
ッチ回路ＬＡＴ（Ａ）にハイレベルがラッチされるの
は、データ“２”を書き込んだメモリセルが閾値電圧に
達した場合と、書き込みを行なわない場合である。ま
た、第１のラッチ回路ＬＡＴ（Ａ）にローレベルがラッ
チされる場合は、データ“２”の書き込みを行なってい
るメモリセルが閾値電圧に達しない場合と、書き込みを
行なっているメモリセルのデータが“４”以上である場
合である。

【００７１】したがって、第２ページのベリファイは、
メモリセルがデータ“２”に書き込まれる場合のベリフ
ァイと、データ“６”に書き込まれる場合のベリファイ
の２回の動作を行ない、第１のラッチ回路ＬＡＴ（Ａ）
がローレベルの場合は再び書き込み動作を行ない、全て
のデータ記憶回路のデータがハイレベルになるまでこの
プログラム動作とベリファイ動作を繰り返す。しかし、
メモリセルのデータが“６”の場合、閾値電圧が高いた
め、書き込みに時間を要する。このため、繰り返し行な
うプログラムベリファイ動作のうち、初めの数回はメモ
リセルのデータが“６”になったかどうかのベリファイ
動作を省略することができる。また、数回プログラムベ
リファイ動作を繰り返すと、閾値電圧の低いデータ
“２”の書き込みは終了しているはずである。このた
め、この後、メモリセルのデータ“２”についてのベリ
ファイ動作は省略することが可能である。

【００７２】また、第２ページのベリファイでは、デー
タ“２”を書き込むメモリセルのベリファイ動作中、メ
モリセルのデータが“４”以上になっているか調べてお
くため、ワード線にｄの電位を供給してリード動作を行
い、この結果をデータ記憶回路の第２のラッチ回路ＬＡ
Ｔ（Ｂ）に記憶したが、第２のラッチ回路ＬＡＴ（Ｂ）
はこの動作以外に使用しないため、繰り返し行なうプロ
グラムとベリファイ動作のうち初めの１回のみ行なえば
よい。 （第３ページのプログラム）第３ページのプログラムも
第１、第２ページプログラムと同様に、次の書き込みデ
ータを全てのデータ記憶回路の第１のラッチ回路ＬＡＴ
（Ａ）に記憶する。次に、ワード線に所定の電圧を供給
することにより選択されているページ全てのセルについ
て書き込みを行なう。

【００７３】図８に示すように、メモリセルのデータが
“０”である場合、書き込みを行なうとメモリセルのデ
ータが“１”となり、書き込みを行なわないとメモリセ
ルのデータは“０”のままである。メモリセルのデータ
が“２”である場合、書き込みを行なうとメモリセルの
データが“３”となり、書き込みを行なわないとメモリ
セルのデータは“２”のままである。メモリセルのデー
タが“４”である場合、書き込みを行なうとメモリセル
のデータが“５”となり、書き込みを行なわないとメモ
リセルのデータは“４”のままである。メモリセルのデ
ータが“６”である場合、書き込みを行なうとメモリセ
ルのデータが“７”となり、書き込みを行なわないとメ
モリセルのデータは“６”のままである。 （第３ページのベリファイ）第３ページのベリファイ
は、メモリセルのデータが“７”、“５”、“３”、
“１”の４通りに書き込まれるため４動作行なう。 ｛最も高い閾値を持つセルのベリファイ｝先ず、図１
０、図１４（ａ）（ｂ）を参照してメモリセルのデータ
が“７”になる場合のベリファイについて説明する。こ
のベリファイは前記第１ページのベリファイでメモリセ
ルのデータが“４”になるベリファイ、あるいは第２ペ
ージのベリファイでメモリセルのデータが“６”になる
ベリファイと全く同じである。なぜなら、ｇの電位より
高いセルはデータ“７”のセルとする以外存在しないた
めである。この場合、ワード線に電位はｇ’を供給して
ベリファイ動作を行なう。

【００７４】この動作の結果、第１のラッチ回路ＬＡＴ
（Ａ）にハイレベルがラッチされるのは、セルが閾値電
圧に達した場合と、書き込みを行なわない（初めから第
１のラッチ回路ＬＡＴ（Ａ）にハイレベルがラッチされ
ている）場合である。また、第１のラッチ回路ＬＡＴ
（Ａ）にローレベルがラッチされる場合は、セルが閾値
電圧に達しない場合、つまり、メモリセルにデータ
“７”が十分に書き込まれていない場合と、メモリセル
に“１”、“３”、“５”のデータを書き込んでいる場
合である。 ｛中間の閾値を持つセルのベリファイ｝次に、メモリセ
ルのデータが“５”になる場合のベリファイについて説
明する。このベリファイは第２ページのベリファイのメ
モリセルのデータが“２”になるベリファイと同じであ
る。

【００７５】但し、メモリセルのデータが“５”になっ
ているかどうかをベリファイするのであるため、前もっ
てメモリセルのデータを読んでおく場合、ワード線は電
位ｆとされ、次のベリファイリード時、ワード線は電位
ｅ’とされる。図１１、図１５（ａ）（ｂ）に示す。 ｛中間の閾値を持つセルのベリファイ｝次に、メモリセ
ルのデータが“３”になる場合のベリファイについて説
明する。このベリファイは第２ページのベリファイのメ
モリセルのデータが“２”になる場合のベリファイ、第
３ページのベリファイのメモリセルのデータが“５”に
なる場合のベリファイと同じである。

【００７６】但し、メモリセルのデータが“３”になっ
ているかどうかをベリファイするのであるため、前もっ
てメモリセルのデータを読んでおく場合のワード線電位
は、ｄであり、次のベリファイリード時のワード線電位
はｃ’である。この動作を図１１、図１６（ａ）（ｂ）
に示す。 ｛中間の閾値を持つセルのベリファイ｝次に、メモリセ
ルのデータが“１”になる場合のベリファイについて説
明する。このベリファイは第２ページのベリファイのメ
モリセルのデータが“２”になるベリファイ、第３ペー
ジのベリファイのメモリセルのデータ“５”、“３”に
なる場合と同じである。

【００７７】但し、メモリセルのデータが“１”になっ
ているかどうかをベリファイするのであるため、前もっ
てメモリセルのデータを読んでおく場合のワード線電位
は、ｂであり、次のベリファイリード時のワード線電位
はａ’である。この動作を図１１、図１７（ａ）（ｂ）
に示す。

【００７８】上記のようとして、第３ページのベリファ
イは、メモリセルのデータが“７”、“５”、“３”、
“１”に書き込まれる場合のベリファイ４回の動作を行
なう。この結果、第１のラッチ回路ＬＡＴ（Ａ）がロー
レベルの場合は再び書き込み動作を行ない全てのデータ
記憶回路のデータがハイレベルになるまでこのプログラ
ム動作とベリファイ動作を繰り返す。しかし、第２ペー
ジのプログラムベリファイ動作と同じように、メモリセ
ルのデータが高い閾値電圧であるほど、書き込みに要す
る時間が長い。このため、繰り返し行なうプログラムベ
リファイ動作のうち初めの数回はメモリセルのデータが
“７”、“５”、“３”を省略し、データが“１”のみ
に行なう。この後、数回メモリセルのデータ“１”と
“３”でベリファイ動作し、次に、データ“１”と
“３”と“５”でベリファイし、最後に“１”、
“３”、“５”、“７”で行なう。また、数回繰り返し
動作を行なうと、閾値電圧の低いデータが“１”のメモ
リセルは、書き込みが終了しているはずである。このた
め、この後、“３”、“５”、“７”、次に“５”、
“７”、最後に“７”のみベリファイ動作することによ
り、ベリファイ時間を短縮することも可能である。

【００７９】また、予備リードはベリファイ時毎回行な
う必要はなく、図６の第２のラッチ回路ＬＡＴ（Ｂ）に
データが残っている場合、この予備リードを省略するこ
とができる。 （リード動作） （第１ページのリード） ｛最も高い閾値を持つセルのリード｝第１ページのリー
ドは、選択されているワード線にリードの時の電位ｄを
与える。

【００８０】次に、選択されているブロック内の非選択
ワード線及びセレクト線ＳＧ１に電位Ｖｒｅａｄ（４．
５Ｖ）を供給し、図６のトランジスタ６１ｇのゲートに
供給される電位ＢＩＡＳをハイレベルとし、ビット線を
プリチャージする。この後、セルのソース側のセレクト
線ＳＧ２をハイレベルとする。閾値電圧が電位ｄより高
い時、セルがオフするためビット線はハイレベルのまま
であり、閾値電圧ｄに達していない場合セルがオンする
ため、ビット線がＶＳＳとなる。図８に示すように、メ
モリセルのデータとメモリセルの閾値電圧を定義してい
るため、メモリセルのデータが“０”、“１”、
“２”、“３”であると、ビット線の電位はローレベ
ル、メモリセルのデータが“４”、“５”、“６”、
“７”であると、ビット線の電位はハイレベルとなる。

【００８１】次に、これらビット線の電位を第１のラッ
チ回路ＬＡＴ（Ａ）に読み込むとメモリセルのデータが
“０”、“１”、“２”、“３”であるとローレベル、
メモリセルのデータが“４”、“５”、“６”、“７”
であるとハイレベルになる。しかし、第１のラッチ回路
ＬＡＴ（Ａ）に記憶されたデータを出力する時、図６に
示すクロックドインバータ回路６１ｐの信号Ｏｓａｃが
イネーブルとなる。このため、データ記憶回路から出力
されるデータは、メモリセルのデータが、“０”、
“１”、“２”、“３”であると“１”、メモリセルの
データが“４”、“５”、“６”、“７”であると
“０”となる。この動作を図１２、図１８（ａ）に示
す。

【００８２】上記リード動作は、２値の場合と同様であ
る。 （第２ページのリード）第２ページのリードで出力され
るデータが“０”の場合は、図８に示すように、メモリ
セルのデータが“２”と“３”、及び“６”と“７”と
の２つの離れた領域になっている。

【００８３】したがって、最初にメモリセルのデータが
“６”、“７”であるかを判断し、次にメモリセルのデ
ータが“２”、“３”であるかを判断する。 ｛最も高い閾値を持つセルのリード｝先ず、メモリセル
のデータが“６”、“７”にあるかを調べる。これは、
前述した第１ページのリードと同じである。なぜなら、
電位ｆより高いセルはデータ“６”が“７”のセル以外
存在しないためである。第１ページのリードでは、メモ
リセルのデータが“４”、“５”、“６”、“７”であ
るか調べるためにワード線に電位ｄを供給したが、今回
は、メモリセルのデータが“６”か“７”であるかを調
べるため電位ｆでリード動作する。

【００８４】第１ページのリードと同様に、この動作の
結果、第１のラッチ回路ＬＡＴ（Ａ）にハイレベルがラ
ッチされるのは、メモリセルのデータが“６”、“７”
の場合だけである。また、第１のラッチ回路ＬＡＴ
（Ａ）にローレベルがラッチされる場合は、メモリセル
のデータが“０”、“１”、“２”、“３”、“４”、
“５”である場合である。図１２、図１８（ｂ）に上記
動作を示す。 ｛中間の閾値を持つセルのリード｝次に、メモリセルの
データが“２”、“３”にあるかを調べるリード動作に
ついて説明する。このリードは、ワード線に電位ｂを供
給リードすれば良いが、メモリセルのデータが“４”以
上になっているセルも閾値電圧が高いため、オフしてし
まう。このため、予めメモリセルのデータが“４”以上
になっているか調べておく必要がある。そこで、ワード
線に電位ｄを供給してリード動作を行い、この結果を図
６に示す第２のラッチ回路ＬＡＴ（Ｂ）に記憶する。次
に、ワード線に電位ｂを供給してリード動作を行なう
と、ビット線はメモリセルのデータが“２”以上である
とハイレベル、メモリセルのデータが“０”又は“１”
であるとローレベルとなる。

【００８５】ここで、電位ＶＲＥＧを接地電位ＶＳＳ、
信号ＶＲＦＹ２をハイレベルとしてトランジスタ６１Ｕ
をオンさせると、第２のラッチ回路ＬＡＴ（Ｂ）がハイ
レベルになっている場合、ビット線がローレベルにな
る。つまり、メモリセルのデータが“４”以上である場
合、ビット線がローレベルになる。したがって、現時点
では、メモリセルのデータが“２”、“３”であるとき
のみハイレベルとなる。このレベルを第１のラッチ回路
ＬＡＴ（Ａ）に取り込むことが考えられる。しかし、メ
モリセルのデータが“６”、“７”であった場合、先ほ
ど読み出し第１のラッチ回路ＬＡＴ（Ａ）に記憶した内
容が無くなってしまうため、ＶＲＥＧを電源電位ＶＣＣ
とし、信号ＶＲＦＹ１をハイレベルとしてトランジスタ
６１ｌをオンとする。第１のラッチ回路ＬＡＴ（Ａ）に
ハイレベルがラッチされている（メモリセルのデータが
“６”、“７”）場合、ビット線がハイレベルとされ
る。

【００８６】この動作の後、ビット線の電位を第１のラ
ッチ回路ＬＡＴ（Ａ）に読み込む。第１のラッチ回路Ｌ
ＡＴ（Ａ）にハイレベルがラッチされるのは、メモリセ
ルのデータが“２”、“３”、“６”、“７”のときで
あり、ローレベルがラッチされるのは、メモリセルのデ
ータが“０”、“１”、“４”、“５”のときである。
第１ページのリードと同様に、第１のラッチ回路ＬＡＴ
（Ａ）に記憶されたデータを出力する時は図６に示すク
ロックドインバータ回路６１ｐの信号Ｏｓａｃがイネー
ブルとなる。このため、データ記憶回路からは、メモリ
セルのデータが“０”、“１”、“４”、“５”である
とデータ“１”が出力され、メモリセルのデータが
“２”、“３”、“６”、“７”であるとデータ“０”
が出力される。図１１、図１８（ｂ）（ｃ）に上記動作
を示す。

【００８７】また、第２ページのリードでは、メモリセ
ルのデータが“２”、“３”になる場合のリード動作
中、メモリセルのデータが“４”以上になっているか調
べておくため、ワード線に電位ｄを印加してリード動作
を行い、この結果を図６に示す第２のラッチ回路ＬＡＴ
（Ｂ）に記憶させた。しかし、第１ページのリード後に
第２ページのリードを行なう場合、第１のラッチ回路Ｌ
ＡＴ（Ａ）にはメモリセルのデータが“４”以上になっ
ている場合、ハイレベルがラッチされている。このた
め、この第１のラッチ回路ＬＡＴ（Ａ）の内容を第２の
ラッチ回路ＬＡＴ（Ｂ）に転送することにより省略する
ことも可能である。 （第３ページのリード）第３ページのリードにおいて、
出力されるデータが“０”の場合、図８に示すように、
メモリセルのデータが“１”、“３”、“５”、“７”
である。

【００８８】従って、初めにメモリセルのデータが
“７”であるかを判断し、次にメモリセルのデータが
“５”であるかを判断し、次にメモリセルのデータが
“３”であるかを判断し、最後にメモリセルのデータが
“１”であるかを判断するため、４回の動作を行なう。 ｛最も高い閾値を持つセルのリード｝先ず、メモリセル
のデータが“７”であるかを調べる。これは、前記第１
ページのリードと第２ページのリードのメモリセルのデ
ータが“６”、“７”にある場合と同様である。なぜな
ら、電位ｇより高いセルはデータ“７”のセル以外存在
しないためである。第１ページのリードでは、メモリセ
ルのデータが４”、“５”、“６”、“７”であるかを
調べるためにワード線に電位ｄを供給し、第２ページの
リードでは、メモリセルのデータが“６”、“７”にあ
るため、ワード線に電位ｆを供給していた。しかし、今
回は、メモリセルのデータが“７”にあるかを調べるた
め電位ｇでリード動作を行う。

【００８９】第１ページのリードのメモリセルのデータ
が“４”、“５”、“６”、“７”である場合である
と、第２ページのリードのメモリセルのデータが
“６”、“７”にある場合と同様に、この動作の結果、
第１のラッチ回路ＬＡＴ（Ａ）にハイレベルがラッチさ
れるのは、メモリセルのデータが“７”の場合だけであ
る。また、第１のラッチ回路ＬＡＴ（Ａ）にローレベル
がラッチされる場合は、メモリセルのデータが“０”、
“１”、“２”、“３”、“４”、“５”、“６”であ
る場合である。上記動作を図１２、図１９（ａ）に示
す。 ｛中間の閾値を持つセルのリード｝次に、メモリセルの
データが“５”になっている場合のリード動作について
説明する。このリード動作は、第２ページのリードのメ
モリセルのデータが“２”、“３”である場合と同じで
ある。

【００９０】但し、メモリセルのデータが“５”である
かどうかを判断するため、前もってメモリセルのデータ
を読んでおく場合、ワード線には、電位ｆが供給され、
次のリード時、ワード線には電位ｅが供給される。この
動作を図１９（ｂ）に示す。 ｛中間の閾値を持つセルのリード｝次に、メモリセルの
データが“３”になっている場合のリード動作について
説明する。このリード動作は、第２ページのリードのメ
モリセルのデータが“２”、“３”である場合、第３ペ
ージのリードのメモリセルのデータが“５”になってい
る場合と同じである。

【００９１】但し、メモリセルのデータが“３”である
かどうかを判断するため、前もってメモリセルのデータ
を読んでおく場合、ワード線には電位ｄが供給され、次
のリード時にはワード線に電位ｃが供給される。この動
作を図１９（ｃ）に示す。 ｛中間の閾値を持つセルのリード｝次に、メモリセルの
データが“１”になっている場合のリード動作について
説明する。このリード動作は、第２ページのリードのメ
モリセルのデータが“２”、“３”である場合、第３ペ
ージのリードのメモリセルのデータが“５”及び“３”
になっている場合と同じである。

【００９２】但し、メモリセルのデータが“１”である
かどうかを判断するため、前もってメモリセルのデータ
を読んでおく場合、ワード線には電位ｂが供給され、次
のリード時、ワード線には電位ａが供給される。この動
作を図１９（ｄ）に示す。

【００９３】以上の４つの動作により、メモリセルのデ
ータが第１のラッチ回路ＬＡＴ（Ａ）に取り込まれる。 （イレーズ及びイレーズベリファイ動作） （イレーズ）図２０はイレーズ動作を示している。イレ
ーズ動作は、先ず、アドレスを指定し、図３に点線で示
すブロックを選択する。イレーズ動作を行なうと、メモ
リセルのデータは“０”となり第１ページ、第２ペー
ジ、第３ページ何れでリードを行なってもデータ“１”
が出力される。 （イレーズベリファイ）図２１はイレーズベリファイ動
作を示している。イレーズベリファイ動作は、１回の動
作で、データ記憶回路に接続されている２本のビット線
（ＢＬｉ、ＢＬｉ＋１）のうち１本のビット線（ＢＬ
ｉ）についてリード動作を行い、この結果を図６に示す
第１のラッチ回路ＬＡＴ（Ａ）に記憶させる。このイレ
ーズベリファイ動作は、リード動作と殆ど同じである
が、ブロック全てのセルについて行なうため、選択され
ているブロック内の全てのワード線を選択状態、すなわ
ち接地電位ＶＳＳとする。セレクト線ＳＧ１に電位Ｖｒ
ｅａｄを供給し、図６に示すトランジスタ６１ｇのゲー
トに供給される信号ＢＩＡＳをハイレベルとし、ビット
線をプリチャージする。この後、セルのソース側のセレ
クト線ＳＧ２をハイレベルとする。

【００９４】消去が十分に行なわれ、セルの閾値電圧が
基準値（０Ｖ）以下であると、ビット線の電位がローレ
ベルとなり、消去が不十分、つまりセルの閾値電圧が基
準値（０Ｖ）以上であると、ビット線の電位がハイレベ
ルになる。このデータを第１のラッチ回路ＬＡＴ（Ａ）
にラッチする。消去が不十分の時第１のラッチ回路ＬＡ
Ｔ（Ａ）にはハイレベルがラッチされ、消去が十分であ
る場合、第１のラッチ回路ＬＡＴ（Ａ）にはローレベル
がラッチされる。

【００９５】次に、他方のビット線（ＢＬｉ＋１）につ
いてベリファイ動作が行われる。この結果を第１のラッ
チ回路ＬＡＴ（Ａ）に取り込むことが考えられるが、第
１のラッチ回路ＬＡＴ（Ａ）に記憶した内容が無くなっ
てしまうため、電位ＶＲＥＧを電源電位ＶＣＣとし、信
号ＶＲＦＹ１をハイレベルとしてトランジスタ６１ｌを
オンとする。第１のラッチ回路ＬＡＴ（Ａ）にハイレベ
ルがラッチされている（消去不十分）時、トランジスタ
６１ｋ、６１ｌを介してビット線がハイレベルとされ
る。この動作の後、ビット線の電位を第１のラッチ回路
ＬＡＴ（Ａ）に読み込む。第１のラッチ回路ＬＡＴ
（Ａ）にハイレベルがラッチされるのは、両方のビット
線（ＢＬｉ、ＢＬｉ＋１）の何れかが消去不十分である
時である。

【００９６】このようにして、全ての第１のラッチ回路
ＬＡＴ（Ａ）のデータがローレベルになるまでイレー
ズ、イレーズベリファイ動作が繰り返される。

【００９７】尚、本実施例では、１セルに８値の３ビッ
トを記憶するメモリとしたが、１セルに１６値４ビット
を記憶する場合は、第３ページで決めた８値の間に１ず
つ設定値を決め、全く同じプログラム動作及びプログラ
ムベリファイ動作を行なえば良い。したがって、本発明
を用いると、データ記憶回路及びこれを制御する動作を
ほとんど変更すること無く１６値以降についても行なう
ことができる。

【００９８】上記第１の実施の形態によれば、１回の書
き込みシーケンスで、１つのセルに１ビットのデータの
みが書き込まれる。ｎ−１ビットのデータが書かれてい
る場合、セルの閾値は２^{(n-1 )}値、存在する。次の１ビ
ットのデータの書き込みにより、２ⁿ 値のレベルにな
る。しかし、新たに設定するレベルをすでに存在する閾
値と閾値の間に決めると、この新たに設定した閾値に達
したかベリファイするとき、既にこの閾値より高い所に
データが書き込まれているかどうかを調べ、この結果を
取り除くことで、ここで設定した閾値でのベリファイ結
果のみを出すことができる。このため、前に書き込んだ
データの全てをラッチ回路に読み込む必要が無い。した
がって、第１の実施の形態の場合、書き込みデータを記
憶するための１つの第１のラッチ回路と、ベリファイ動
作時に所定の閾値より高い所にデータがあるかどうかを
調べた結果を記憶するための１つの第２のラッチ回路と
を有していればよい。よって、ｎの値が大きくなって
も、２つのラッチ回路のみで構成できるため、チップに
対するラッチ回路の占有面積の増大を防止できる。

【００９９】また、このラッチ回路を動かす基本シーケ
ンスは、ワード線の電位と回数のみ変更するだけでよい
ため、制御を容易化できる利点を有している。

【０１００】さらに、図６に示すデータ記憶回路におい
て、第１のラッチ回路ＬＡＴ（Ａ）のみがトランジスタ
６１ｏとクロックドインバータ回路６１ｐ、図示せぬカ
ラムセレクトゲートを介してデータ入出力バッファ４に
接続され、第２のラッチ回路ＬＡＴ（Ｂ）はデータ入出
力バッファ４に接続されない。このため、パターン面積
を縮小できる。 ＜第２の実施の形態＞上記第１の実施の形態では、第ｎ
ページ時のプログラムベリファイ動作、及びリード動作
の際、ワード線をハイレベルとしてセルのデータを読み
ラッチする動作を、２ⁿ 回行なわなくてはならない。し
たがって、ｎの値が大きくなるに従い、プログラムベリ
ファイ及びリード時間が増大する。

【０１０１】ＮＡＮＤ型セルでは、セルの閾値電圧を負
とすると、この閾値電圧に対応する電圧をビット線に出
力することができる。したがって、全てのデータに対応
する閾値電圧を負に設定し、１回の操作でビット線にメ
モリセルの閾値電圧に相当する電位を出力させ、複数の
差動アンプより同時にベリファイし、ＯＫかＮＧを判断
したり、もしくはデータが“１”か“０”かを判別す
る。このようにするとプログラムベリファイ及びリード
時間の増大を抑制できる。しかし、複数の差動アンプ及
びこれらの出力に接続されるロジック回路は大きなパタ
ーンとなる。このため、１つの差動アンプ及びロジック
回路を複数のセンスアンプに共有させ、時分割で使用す
る。以下、第２の実施の形態について説明する。

【０１０２】第２の実施の形態における不揮発性半導体
記憶装置の全体構成は図２と同様である。

【０１０３】図２２は、図２に示すメモリセルアレイ１
及びビット線制御回路２の構成を示すものであり、図３
と同一部分には同一符号を付し、異なる部分についての
み説明する。図２２において、ビット線制御回路２を構
成するデータ記憶回路２２０、２２１〜２２２１１２が
図３と異なっている。各データ記憶回路２２０、２２１
〜２２２１１２は、差動アンプとロジック回路とに接続
される。

【０１０４】すなわち、図２３に示すように、２６４個
の差動アンプ部２３１とロジック回路２３２は２６４個
のＹセレクタ２３３を介して８個のデータ記憶回路毎に
接続されている。各Ｙセレクタ２３３において、各デー
タ記憶回路と差動アンプ部２３１とロジック回路２３２
の間には一対のトランジスタが接続され、これら一対の
トランジスタは信号ＹＡ０〜ＹＡ７により制御され、各
データ記憶回路と差動アンプ部２３１とロジック回路２
３２とを接続する。

【０１０５】図２４は図２２、図２３に示すデータ記憶
回路の構成を示している。１つのデータ記憶回路は１つ
のラッチ回路を含んでいる。ビット線ＢＬｉにはＮチャ
ネルトランジスタ２４１ａの電流通路の一端が接続され
ている。このトランジスタ２４１ａのゲートには信号Ｂ
ＬＴＲが供給されている。このトランジスタ２４１ａの
電流通路の他端はトランジスタ２４１ｂの電流通路の一
端、およびトランジスタ２４１ｃの電流通路の一端に接
続されている。前記トランジスタ２４１ｂの電流通路の
他端は端子２４２ａに接続されている。この端子２４２
ａには電圧ＶＢＬＡが供給されている。また、前記トラ
ンジスタ２４１ｂのゲートには信号ＰＲＥＡが供給され
ている。前記トランジスタ２４１ｃのゲートには信号Ｂ
ＬＳＡが供給されている。

【０１０６】また、ビット線ＢＬｉ＋１にはＮチャネル
トランジスタ２４１ｄの電流通路の一端が接続されてい
る。このトランジスタ２４１ｄのゲートには前記信号Ｂ
ＬＴＲが供給されている。このトランジスタ２４１ｄの
電流通路の他端はトランジスタ２４１ｅの電流通路の一
端、およびトランジスタ２４１ｆの電流通路の一端に接
続されている。前記トランジスタ２４１ｅの電流通路の
他端は端子２４２ｂに接続されている。この端子２４２
ｂには電圧ＶＢＬＢが供給されている。また、前記トラ
ンジスタ２４１ｅのゲートには信号ＰＲＥＢが供給され
ている。前記トランジスタ２４１ｆのゲートには信号Ｂ
ＬＳＢが供給されている。トランジスタ２４１ｂ、２４
１ｅは信号ＰＲＥＡ、ＰＲＥＢに応じて非選択のビット
線を電位ＶＢＬＡ、ＶＢＬＢにプリチャージする。前記
トランジスタ２４１ｃ、２４１ｆは信号ＢＬＳＡ、ＢＬ
ＳＢに応じてビット線を選択する。

【０１０７】前記トランジスタ２４１ｃ、２４１ｆの電
流通路の他端はノードＮＥに接続されている。このノー
ドＮＥにはトランジスタ２４１ｈの電流通路の一端が接
続されている。このトランジスタ２４１ｈのゲートには
信号ＢＬＣ１が供給され、このトランジスタ２４１ｈの
電流通路の他端にはラッチ回路ＬＡＴ（Ｃ）が接続され
ている。このラッチ回路ＬＡＴ（Ｃ）は２つのクロック
ドインバータ回路２４１ｉ、２４１ｊにより構成されて
いる。クロックドインバータ回路２４１ｉは信号ＳＥＮ
１、ＳＥＮ１Ｂ（Ｂは反転信号を示す）により制御さ
れ、クロックドインバータ回路２４１ｊは信号ＬＡＴ
１、ＬＡＴ１Ｂにより制御される。このラッチ回路ＬＡ
Ｔ（Ｃ）は、書き込みデータをラッチする。

【０１０８】また、前記ラッチ回路ＬＡＴ（Ｃ）のノー
ドＮＡは、Ｐチャネルトランジスタ２４１ｍを介して端
子２４２ｄに接続されている。このトランジスタ２４１
ｍのゲートには信号ＰＲＳＴＢ１が供給され、前記端子
２４２ｄには電圧ＶＣＣが供給されている。このトラン
ジスタ２４１ｍはデータの書き込み時、又は読み出し時
にラッチ回路ＬＡＴ（Ｃ）のノードＮＡをハイレベルに
設定する。

【０１０９】さらに、前記ノードＮＡは並列接続された
トランジスタ２４１ｏとクロックドインバータ回路２４
１ｐを介して、図示せぬ前記ロジック回路２３２および
前記カラムセレクトゲートに接続される。トランジスタ
２４１ｏのゲートには、信号ＳＰＢが供給され、クロッ
クドインバータ回路２４１ｐは信号Ｏｓａｃ、Ｏｓａｃ
ｂにより制御される。トランジスタ２４１ｏはデータの
書き込み時に前記カラムセレクトゲートを介して供給さ
れるデータをラッチ回路ＬＡＴ（Ｃ）に転送する。前記
クロックドインバータ回路２４１ｐは、データの読み出
し時にバッファとして動作する。また、前記ノードＮＥ
は前記Ｙセレクタを介して図示せぬ前記差動アンプ部２
３１に接続される。

【０１１０】図２５は差動アンプ部２３１とロジック回
路２３２を示している。差動アンプ部２３１は、７個の
差動アンプＤＦＡ１〜ＤＦＡ７を有している。本実施の
形態では１つのセルに８値（３ビット）記憶しているた
め７個必要であるが、１つのセルに２ⁿ 値（ｎビット）
記憶する場合は、（２ⁿ ）−１個必要である。前記差動
アンプＤＦＡ１〜ＤＦＡ７の反転入力端には、前記デー
タ記憶回路のノードＮＥから出力された信号がそれぞれ
供給され、非反転入力端には、制御電圧発生回路２５３
から所定の電圧が供給される。

【０１１１】前記差動アンプＤＦＡ３の出力端にはイン
バータ回路２５１ａの入力端が接続されている。このイ
ンバータ回路２５１ａの出力信号、差動アンプＤＦＡ２
の出力信号、および信号ＥＮ１はノア回路２５１ｂに供
給されている。前記差動アンプＤＦＡ５の出力端にはイ
ンバータ回路２５１ｃの入力端が接続されている。この
インバータ回路２５１ｃの出力信号、差動アンプＤＦＡ
４の出力信号、および信号ＥＮ１、ＥＮ２はノア回路２
５１ｄに供給されている。前記差動アンプＤＦＡ７の出
力端にはインバータ回路２５１ｅの入力端が接続されて
いる。このインバータ回路２５１ｅの出力信号、差動ア
ンプＤＦＡ６の出力信号、および信号ＥＮ１、ＥＮ２は
ノア回路２５１ｆに供給されている。

【０１１２】前記ロジック回路２３２において、ノア回
路２５２ａには前記データ記憶回路の出力信号と信号Ｖ
ｅｒｉｆｙＢが供給されている。このノア回路２５２ａ
の出力信号、差動アンプＤＦＡ１の出力信号、およびノ
ア回路２５１ｂ、２５１ｄ、２５１ｆの出力信号は、ノ
ア回路２５２ｂに供給されている。このノア回路２５２
ｂの出力信号は、ラッチ回路ＬＡＴ（Ｄ）に供給され
る。このラッチ回路ＬＡＴ（Ｄ）はクロックドインバー
タ回路２５２ｃ、２５２ｄにより構成されている、これ
らクロックドインバータ回路２５２ｃ、２５２ｄは信号
ＰＤにより制御される。このラッチ回路ＬＡＴ（Ｄ）の
出力信号はインバータ回路２５２ｅ、クロックドインバ
ータ回路２５２ｆを介して前記Ｙセレクタ、データ記憶
回路に接続される。

【０１１３】図２６は、前記制御電圧発生回路７ｂによ
り発生される電圧と、その電圧の差動アンプＤＦＡ１〜
ＤＦＡ７への供給位置を示している。

【０１１４】図２７、図２８に示すように、メモリセル
のデータとメモリセルの閾値を定義する。全ての閾値が
負であることが分かる。ここで、メモリセルのデータ
“０”〜“７”は、メモリセルの閾値の低いほうから高
い方へと、定義されている。また、このメモリは、多値
メモリであるため、１セルに３ビットのデータを記憶す
ることができるためこの３ビットの切り替えはアドレス
（第１ページ、第２ページ、第３ページ）によって行な
う。例えば、アドレスに第１ページを指定すると、メモ
リセルのデータが“０”〜“３”であるとデータ
“１”、メモリセルのデータが“４”〜“７”であると
データ“０”となる。アドレスに第２ページを指定する
と、メモリセルのデータが“０”、“１”、“４”、
“５”であるとデータ“１”、メモリセルのデータが
“２”、“３”、“６”、“７”であるとデータ“０”
となる。アドレスに第３ページを指定すると、メモリセ
ルのデータが“０”、“２”、“４”、“６”であると
データ“１”、メモリセルのデータが“１”、“３”、
“５”、“７”であるとデータ“０”となる。

【０１１５】消去動作を行なうとメモリセルのデータは
“０”になり、アドレスに第１、第２、第３ページの何
れを指定しても読み出されるデータは“１”となる。 （セル選択方法）セル選択方法は、第１の実施の形態と
同様であり、リード動作、プログラムベリファイ動作及
びプログラム動作時では、図２２に示す、１セクタ（３
ページ）が選択される。この３ページはアドレスによっ
て切り替えられる。イレーズ動作は、図２２に示すブロ
ック単位で行われる。イレーズベリファイ動作も、初め
に、１本のビット線（ＢＬｉ）についてベリファイリー
ド動作を行い、この結果を図２４に示すラッチ回路ＬＡ
Ｔ（Ｃ）に記憶される。次に、他方のビット線（ＢＬｉ
＋１）についてベリファイ動作を行ない、この結果と前
のベリファイリードの結果の和がラッチ回路ＬＡＴ
（Ｃ）に記憶される。 （プログラム及びプログラムベリファイ） （第１ページのプログラム）図２９はプログラム動作の
シーケンスを示しており、各部の電位をこのように設定
して、プログラム動作が実行される。すなわち、第１の
実施の形態と同様に、先ず、書き込むデータを外部より
入力し、全てのデータ記憶回路のラッチ回路ＬＡＴ
（Ｃ）に記憶する。外部よりデータ“１”（書き込みを
行なわない）が入力されると、図２４に示すラッチ回路
ＬＡＴ（Ｃ）のノードＮＡがハイレベルとされ、データ
“０”（書き込みを行なう）が入力されるとノードＮＡ
がローレベルとされる。この記憶されたデータに従っ
て、選択されているページの全てのセルについて書き込
みが行なわれる。

【０１１６】データ“０”の書き込みの時は、図２８に
示すように、メモリセルのデータを“４”とする。デー
タ“１”の書き込み時、メモリセルのデータは“０”の
ままである。 （第１ページのベリファイ）図３０はプログラムベリフ
ァイ及びリードの動作を示している。選択されたブロッ
ク内の非選択ワード線及びセレクト線ＳＧ１を電位Ｖｒ
ｅａｄ７（＝Ｖｒｅａｄ＋Ｖｔｈ）、ソース線ＳＲＣを
電位Ｖｒｅａｄ、選択ワード線を接地電位ＶＳＳに設定
した後、セルのソース側のセレクト線ＳＧ２を電位Ｖｒ
ｅａｄ７とする。各部の電位をこのように設定すると、
図２８に示すように、セルの閾値電圧に応じて、ビット
線に電位が出力される。このビット線の電位はＹセレク
タ２３３を介して時分割で差動アンプ部２３１、及びロ
ジック回路２３２に供給される。

【０１１７】第１ページのベリファイは、図２５に示す
７個の差動アンプのうち、差動アンプＤＦＡ１のみが使
用される。このため、信号ＥＮ１がハイレベルとされ、
ノア回路２５１ｂ、２５１ｄ、２５１ｆの出力信号がロ
ーレベルに固定される。

【０１１８】次に、図２６、図３１、図３２に示すよう
に、差動アンプＤＦＡ１の非反転入力端に、制御電圧発
生回路２５３よりリファレンス電位として、リードの時
の電位ｄより少し低い電位ｄ’が供給される。以
後“’”はベリファイ電位を示し、リードの電位より若
干低い値とする。ここで、Ｙセレクタ２３３を介して１
つのデータ記憶回路の出力信号が差動アンプ部２３１及
びロジック回路２３２に接続される。また、ベリファイ
中であるため、ロジック回路２３２のノア回路２５２ａ
に供給される信号ＶｅｒｉｆｙＢはローレベルとされ、
データ記憶回路のラッチ回路ＬＡＴ（Ｃ）に記憶されて
いるデータがロジック回路２３２に供給される。データ
記憶回路のラッチ回路ＬＡＴ（Ｃ）にデータ“１”がラ
ッチされている（書き込みを行なわない）場合、クロッ
クドインバータ回路２４１ｐにより反転されたデータ
“０”が、図２５に示すノア回路２５２ａに供給され
る。このため、ラッチ回路ＬＡＴ（Ｄ）の出力端ＮＤに
は、差動アンプＤＦＡ１の出力信号にかかわらず、ハイ
レベルがラッチされる。

【０１１９】一方、データ記憶回路のラッチ回路ＬＡＴ
（Ｃ）にデータ“０”がラッチされている（書き込みを
行なう）場合の動作は、図３３（ａ）に示すようにな
る。

【０１２０】すなわち、ビット線に読み出された電位が
リファレンス電位ｄ’より低い時（十分に書き込まれて
いる時）は、差動アンプＤＦＡ１の出力信号はハイレベ
ルとなるので、ラッチ回路ＬＡＴ（Ｄ）の出力端ＮＤに
はハイレベルがラッチされる。

【０１２１】ビット線に読み出された電位がリファレン
ス電位ｄ’より高い時（書き込み不十分）は、差動アン
プＤＦＡ１の出力信号はローレベルとなるので、ラッチ
回路ＬＡＴ（Ｄ）の出力端はローレベルにラッチされ
る。

【０１２２】前記ラッチ回路ＬＡＴ（Ｄ）は、図２５、
図３０に示す信号ＰＤをローレベルとすることで入力信
号をラッチする。このラッチ回路ＬＡＴ（Ｄ）にラッチ
されたデータはインバータ回路２５２ｅ、クロックドイ
ンバータ回路２５２ｆを介して前記データ記憶回路へ供
給される。次に、図２４のトランジスタ２４１ｏのゲー
トに供給される信号ＳＰＢが、図３０に示すように、ハ
イレベルとされると、このトランジスタ２４１ｏを介し
てロジック回路２３２からのデータがデータ記憶回路の
ラッチ回路ＬＡＴ（Ｃ）に供給される。このため、ラッ
チ回路ＬＡＴ（Ｃ）のデータがロジック回路２３２のラ
ッチ回路ＬＡＴ（Ｄ）に記憶されているデータとされ
る。つまり、データ記憶回路のラッチ回路ＬＡＴ（Ｃ）
にデータ“１”がラッチされている（書き込みを行なわ
ない）時、ラッチ回路ＬＡＴ（Ｃ）のデータは“１”の
ままであり、ラッチ回路ＬＡＴ（Ｃ）にデータ“０”が
ラッチされている（書き込みを行なう）時で、セルの書
き込みが不十分のときはデータ“０”のまま、書き込み
が十分のときはデータが“１”に変えられる。

【０１２３】次に、Ｙセレクタ２３３を切り替え、デー
タ記憶回路の出力信号に対して上記一連の動作を順次行
なう。この時、セルのデータはビット線に読み出されて
いるため、Ｙセレクタ２３３を切り替え、差動アンプ部
２３１とロジック回路２３２を動作するだけで良い。

【０１２４】上記動作を繰り返し、全てのデータ記憶回
路のデータがハイレベルとなるまでこのプログラム動作
とベリファイ動作を繰り返す。 （第２ページのプログラム）第２ページのプログラムも
第１ページのプログラムと同様に、先ず、外部より供給
された次の書き込みデータを全てのデータ記憶回路のラ
ッチ回路ＬＡＴ（Ｃ）に記憶する。次に、このラッチ回
路ＬＡＴ（Ｃ）に記憶されたデータに応じて選択されて
いるページの全てのセルに書き込みを行なう。

【０１２５】図２８に示すように、メモリセルのデータ
が“０”になっている（第１ページに書き込み動作を行
なわなかった）場合、このセルに書き込みを行なうと、
このセルのデータは“２”となり、書き込みを行なわな
いと、このメモリセルのデータは“０”のままである。
メモリセルのデータが“４”になっている（第１ページ
に書き込み動作を行なった）場合、このセルに対して書
き込みを行なうと、このセルのデータは“６”となり、
書き込みを行なわないと、このセルのデータは“４”の
ままである。 （第２ページのベリファイ）先ず、第１ページのベリフ
ァイと同様に、ビット線に閾値電圧に応じた電位を出力
させる。図２５に示すように、第２ページのベリファイ
は、７個の差動アンプのうち、差動アンプＤＦＡ１〜Ｄ
ＦＡ３を使用する。このため、信号ＥＮ２をハイレベル
として、ノア回路２５１ｄ、２５１ｆの出力信号をロー
レベルに固定する。次に、図２６、図３１、図３２に示
すように、差動アンプＤＦＡ１〜ＤＦＡ３の非反転入力
端にリファレンス電位としてｆ’、ｄ、ｂ’を供給す
る。この後、Ｙセレクタ２３３により選択された１つの
データ記憶回路が、この差動アンプＤＦＡ１〜ＤＦＡ３
及びロジック回路２３２に接続される。また、ベリファ
イ中であるため、信号ＶｅｒｉｆｙＢはローレベルとさ
れ、データ記憶回路のラッチ回路ＬＡＴ（Ｃ）に記憶さ
れているデータもロジック回路２３２に供給される。ラ
ッチ回路ＬＡＴ（Ｃ）にデータ“１”がラッチされてい
る（書き込みを行なわない）場合、ロジック回路２３２
のラッチ回路ＬＡＴ（Ｄ）の出力端は、差動アンプＤＦ
Ａ１〜ＤＦＡ３の出力にかかわらず、ハイレベルにラッ
チされる。

【０１２６】一方、データ記憶回路のラッチ回路ＬＡＴ
（Ｃ）にデータ“０”がラッチされている（書き込みを
行なう）場合は、図３３（ｂ）に示すようになる。

【０１２７】すなわち、ビット線に読み出された電位が
リファレンス電位ｆ’より低い時（書き込み十分の時）
は、差動アンプＤＦＡ１の出力信号がハイレベルとな
る。このため、ラッチ回路ＬＡＴ（Ｄ）出力端にはハイ
レベルがラッチされる。

【０１２８】ビット線に読み出された電位がリファレン
ス電位ｄより低く、ｆ’より高い時（書き込み不十分）
は、差動アンプＤＦＡ３はハイレベルとなるが、差動ア
ンプＤＦＡ２の出力もハイレベルであるため、ラッチ回
路ＬＡＴ（Ｄ）の出力端にはローレベルがラッチされ
る。

【０１２９】ビット線に読み出された電位がリファレン
ス電位ｂ’より低くｄより高い時（書き込み十分）は、
差動アンプＤＦＡ３の出力信号はハイレベルとなるの
で、ラッチ回路ＬＡＴ（Ｄ）の出力端にはハイレベルが
ラッチされる。

【０１３０】ビット線に読み出された電位がリファレン
ス電位ｂ’より高い時（書き込み不十分）は、差動アン
プＤＦＡ１〜ＤＦＡ３の出力信号が全てローレベルであ
るので、ラッチ回路ＬＡＴ（Ｄ）の出力端にはローレベ
ルがラッチされる。

【０１３１】尚、ロジック回路２３２のラッチ回路ＬＡ
Ｔ（Ｄ）にデータをラッチした後の動作は、第１ページ
のベリファイと同様である。この結果、データ記憶回路
のラッチ回路ＬＡＴ（Ｃ）に“１”がラッチされている
（書き込みを行なわない）時は、データ“１”のままで
あり、データ記憶回路のラッチ回路ＬＡＴ（Ｃ）にデー
タ“０”がラッチされている（書き込みを行なう）時
で、書き込み不十分のときはデータ“０”のまま、書き
込み十分のときはデータ“１”に変わる。次に、Ｙセレ
クタを順次切り替えて、上記と同様の動作が行われる。

【０１３２】このようにして、全てのデータ記憶回路の
データがハイレベルになるまでこのプログラム動作とベ
リファイ動作が繰り返される。 （第３ページのプログラム）第３ページのプログラムも
第１、第２ページのプログラムと同様に、先ず、外部よ
り供給される次の書き込みデータが全てのデータ記憶回
路のラッチ回路ＬＡＴ（Ｃ）に記憶される。次に、これ
らラッチ回路ＬＡＴ（Ｃ）に記憶されたデータに従っ
て、選択されているページの全てのセルについて書き込
みが行なわれる。

【０１３３】図２８に示すように、メモリセルのデータ
が“０”になっている場合、このメモリセルに対して書
き込みを行なうとメモリセルのデータが“１”となり、
書き込みを行なわないとメモリセルのデータは“０”の
ままである。メモリセルのデータが“２”になっている
場合、このメモリセルに対して書き込みを行なうとメモ
リセルのデータが“３”となり、書き込みを行なわない
とメモリセルのデータは“２”のままである。メモリセ
ルのデータが“４”になっている場合、このメモリセル
に対して書き込みを行なうとメモリセルのデータが
“５”となり、書き込みを行なわないとメモリセルのデ
ータは“４”のままである。メモリセルのデータが
“６”になっている場合、このメモリセルに対して書き
込みを行なうとメモリセルのデータが“７”となり、書
き込みを行なわないとメモリセルのデータは“６”のま
まである。 （第３ページのベリファイ）第１、第２ページのベリフ
ァイと同様に、ビット線にメモリセルの閾値電圧に応じ
た電位を出力させる。第３ページのベリファイは、図２
５に示す全ての差動アンプＤＦＡ１〜ＤＦＡ７を使用す
る。この場合、差動アンプＤＦＡ１〜ＤＦＡ７の非反転
入力端にはリファレンス電位として、図２６、図３１、
図３２に示すｇ’、ｆ’、ｅ’、ｄ、ｃ’、ｂ、ａ’が
供給される。ここで、Ｙセレクタ２３３により選択され
た１つのデータ記憶回路が、差動アンプ部２３１及びロ
ジック回路２３２に接続される。また、ベリファイ中で
あるため、ＶｅｒｉｆｙＢはローレベルとなり、データ
記憶回路のラッチ回路ＬＡＴ（Ｃ）に記憶されているデ
ータがロジック回路２３２に供給される。データ記憶回
路のラッチ回路ＬＡＴ（Ｃ）にデータ“１”がラッチさ
れている（書き込みを行なわない）場合、前述したよう
に、ラッチ回路ＬＡＴ（Ｄ）の出力端には、差動アンプ
ＤＦＡ１〜ＤＦＡ７の出力信号にかかわらず、ハイレベ
ルがラッチされる。

【０１３４】一方、データ記憶回路のラッチ回路ＬＡＴ
（Ｃ）にデータ“０”がラッチされている（書き込みを
行なう）場合は、図３３（ｃ）に示すようになる。

【０１３５】すなわち、ビット線に読み出された電位が
リファレンス電位ｇ’より低い時（書き込み十分の
時）、差動アンプＤＦＡ１の出力信号がハイレベルとな
る。このため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはハ
イレベルがラッチされる。

【０１３６】ビット線に読み出された電位がリファレン
ス電位がｆより低く、ｇ’より高い時（書き込み不十分
の時）、差動アンプＤＦＡ３の出力信号はハイレベルと
なるが、差動アンプＤＦＡ２の出力信号もハイレベルで
あるため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはローレ
ベルがラッチされる。

【０１３７】ビット線に読み出された電位がリファレン
ス電位ｅ’より低く、ｆより高い時（書き込み十分の
時）、差動アンプＤＦＡ３の出力信号はハイレベル、差
動アンプＤＦＡ２の出力信号はローレベルとなるため、
ラッチ回路ＬＡＴ（Ｄ）の出力端にはハイレベルがラッ
チされる。

【０１３８】ビット線に読み出された電位がリファレン
ス電位ｄより低く、ｅ’より高い時（書き込み不十分の
時）、差動アンプＤＦＡ５の出力信号はハイレベルとな
るが、差動アンプＤＦＡ４の出力信号もハイレベルであ
るため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはローレベ
ルがラッチされる。

【０１３９】ビット線に読み出された電位がリファレン
ス電位ｃ’より低く、ｄより高い時（書き込み十分の
時）、差動アンプＤＦＡ５の出力信号はハイレベルとな
るため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはハイレベ
ルがラッチされる。

【０１４０】ビット線に読み出された電位がリファレン
ス電位ｂより低く、ｃ’より高い時（書き込み不十分の
時）、差動アンプＤＦＡ７の出力信号はハイレベルとな
るが、差動アンプＤＦＡ６の出力信号もハイレベルであ
るため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはローレベ
ルがラッチされる。

【０１４１】ビット線に読み出された電位がリファレン
ス電位ａ’より低く、ｂより高い時（書き込み十分の
時）、差動アンプＤＦＡ７の出力信号はハイレベルとな
るため、ラッチ回路ＬＡＴ（Ｄ）にはハイレベルがラッ
チされる。

【０１４２】ビット線に読み出された電位がリファレン
ス電位ａ’より高い時（書き込み不十分の時）、差動ア
ンプＤＦＡ１〜ＤＦＡ７の出力信号が全てローレベルで
あるため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはローレ
ベルがラッチされる。

【０１４３】尚、ロジック回路のラッチ回路ＬＴ（Ｄ）
にデータをラッチした後の動作は、第１、第２ページの
ベリファイと同様である。この結果、データ記憶回路の
ラッチ回路ＬＡＴ（Ｃ）にデータ“１”がラッチされて
いる（書き込みを行なわない）時は、データ“１”のま
まであり、ラッチ回路ＬＡＴ（Ｃ）にデータ“０”がラ
ッチされている（書き込みを行なう）時で、書き込み不
十分のときはデータ“０”のまま、書き込み十分のとき
はラッチ回路ＬＡＴ（Ｃ）のデータが“１”に変わる。
次に、Ｙセレクタ２３３を順次切り替えて、上記と同様
の動作が繰り返される。

【０１４４】このようにして、全てのデータ記憶回路の
データがハイレベルになるまでこのプログラム動作とベ
リファイ動作が繰り返される。 （リード動作） （第１ページのリード）リード動作において、先ず、プ
ログラムベリファイと同様に、ビット線にメモリセルの
閾値電圧に応じた電位を出力させる。第１ページのリー
ドは第１ページのベリファイと同様に、図２５に示す７
個の差動アンプのうち、差動アンプＤＦＡ１のみを使用
する。このため、信号ＥＮ１はハイレベルとされ、ノア
回路２５１ｂ、２５１ｄ、２５１ｆの出力信がをローレ
ベルに固定される。次に、図２６、図３１、図３２に示
すように、差動アンプＤＦＡ１の非反転入力端にリファ
レンス電位としてｄを供給する。ここで、Ｙセレクタ２
３３により選択された１つのデータ記憶回路が差動アン
プ部２３１及びロジック回路２３２に接続される。リー
ド中であるため、ＶｅｒｉｆｙＢはハイレベルとされ、
データ記憶回路のラッチ回路ＬＡＴ（Ｃ）に記憶されて
いるデータ（不定）はロジック回路２３２に供給されな
い。

【０１４５】図３４（ａ）は第１ページのリード動作を
示している。ビット線に読み出された電位がリファレン
ス電位ｄより低い時（メモリセルのデータが“４”、
“５”、“６”、“７”の時）、差動アンプＤＦＡ１の
出力信号はハイレベルとなる。このため、ラッチ回路Ｌ
ＡＴ（Ｄ）の出力端にはハイレベルがラッチされる。

【０１４６】ビット線に読み出された電位がリファレン
ス電位ｄ’より高い時（メモリセルのデータが“０”、
“１”、“２”、“３”の時）、差動アンプＤＦＡ１の
出力信号はローレベルとなる。このため、ラッチ回路Ｌ
ＡＴ（Ｄ）の出力端にはローレベルがラッチされる。

【０１４７】ラッチ回路ＬＡＴ（Ｄ）にラッチされたデ
ータはデータ記憶回路へ供給される。この時、図３０に
示すように、信号ＳＰＢがハイレベルとされ、図２４に
示すトランジスタ２４１ｏを介して、ラッチ回路ＬＡＴ
（Ｄ）からのデータがラッチ回路ＬＡＴ（Ｃ）に供給さ
れる。次に、Ｙセレクタ２３３を切り替え、上記一連の
動作を順次行なう。この時、セルのデータはビット線に
読み出されているため、Ｙセレクタ２３３によりデータ
記憶回路を切り替え、差動アンプ部２３１とロジック回
路２３２を動作するだけで良い。このようにしてＹセレ
クタ２３３を切り替えて同様の動作を行うことにより、
全てのデータ記憶回路に第１ページ時のデータが記憶さ
れる。

【０１４８】図２８に示すように、メモリセルのデータ
とメモリセルの閾値を定義しているため、ラッチ回路Ｌ
ＡＴ（Ｃ）にはメモリセルのデータが“０”、“１”、
“２”、“３”であるとローレベルが記憶され、
“４”、“５”、“６”、“７”であるとハイレベルが
記憶される。しかし、ラッチ回路ＬＡＴ（Ｃ）に記憶さ
れたデータはクロックドインバータ回路２４１ｐを介し
てデータ入出力バッファ４に出力される。このため、デ
ータ入出力バッファ４にはメモリセルのデータが
“０”、“１”、“２”、“３”であるとデータ“１”
が供給され、メモリセルのデータが“４”、“５”、
“６”、“７”であるとデータ“０”が供給される。 （第２ページのリード）第２ページのリードは第１ペー
ジのリードと同様に、先ず、ビット線にメモリセルの閾
値電圧に応じた電位を出力させる。第２ページのベリフ
ァイは、７個の差動アンプのうち、差動アンプＤＦＡ１
〜ＤＦＡ３を使用する。このため、信号ＥＮ２をハイレ
ベルとすることにより、ノア回路２５１ｂ、２５１ｄ、
２５１ｆの出力信号をローレベルに固定する。次に、図
２６、図３１、図３２に示すように、差動アンプの非反
転入力端にリファレンスとしてｆ、ｂ、ｄを供給する。
ここで、Ｙセレクタ２３３により選択された１つのデー
タ記憶回路が、差動アンプ部２３１及びロジック回路２
３２に接続される。リード中であるため、信号Ｖｅｒｉ
ｆｙＢはハイレベルとされ、ラッチ回路ＬＡＴ（Ｃ）に
記憶されたデータはロジック回路２３２に供給されな
い。

【０１４９】図３４（ｂ）は第２ページのリード動作を
示している。ビット線に読み出された電位がリファレン
ス電位ｆより低い時（メモリセルのデータが“６”、
“７”の時）、差動アンプＤＦＡ１の出力信号がハイレ
ベルとなる。このため、ロジック回路２３２のラッチ回
路ＬＡＴ（Ｄ）の出力端にはハイレベルがラッチされ
る。

【０１５０】ビット線に読み出された電位がリファレン
ス電位ｄより低く、ｆより高い時（メモリセルのデータ
が“４”、“５”の時）、差動アンプＤＦＡ３の出力信
号はハイレベルとなる。また、差動アンプＤＦＡ２の出
力信号もハイレベルであるのでラッチ回路ＬＡＴ（Ｄ）
にはローレベルがラッチされる。

【０１５１】ビット線に読み出された電位がリファレン
ス電位ｂより低く、ｄより高い時（メモリセルのデータ
が“２”、“３”の時）、差動アンプＤＦＡ３の出力信
号はハイレベルとなる。このため、ラッチ回路ＬＡＴ
（Ｄ）にはハイレベルがラッチされる。

【０１５２】ビット線に読み出された電位がリファレン
ス電位ｂより高い時（メモリセルのデータが“０”、
“１”の時）、差動アンプＤＦＡ１〜ＤＦＡ７の出力信
号が全てローレベルであるため、ラッチ回路ＬＡＴ
（Ｄ）の出力端にはローレベルがラッチされる。

【０１５３】ロジック回路２３２のラッチ回路ＬＡＴ
（Ｄ）にデータをラッチした後の動作は、第１ページの
リードと同様である。この結果、データ記憶回路のラッ
チ回路ＬＡＴ（Ｃ）には、メモリセルのデータが
“０”、“１”、“４”、“５”であると、ローレベル
が記憶され、メモリセルのデータが“２”、“３”、
“６”、“７”であるとハイレベルが記憶される。ラッ
チ回路ＬＡＴ（Ｃ）に記憶されたデータはクロックドイ
ンバータ回路２４１ｐを介してデータ入出力バッファ４
に供給される。このため、データ入出力バッファ４には
メモリセルのデータが“０”、“１”、“４”、“５”
であるとデータ“１”が供給され、メモリセルのデータ
が“２”、“３”、“６”、“７”であるとデータ
“０”が供給される。 （第３ページのリード）第３ページのリードは、第１、
第２ページのリードと同様に、先ず、ビット線にメモリ
セルの閾値電圧に応じた電位を出力させる。第３ページ
のベリファイは、７個の差動アンプ全てを使用する。各
差動アンプＤＦＡ１〜ＤＦＡ７の非反転入力端にはリフ
ァレンス電位としてｇ、ｆ、ｅ、ｄ、ｃ、ｂ、ａを供給
する。ここで、Ｙセレクタ２３３により選択された１つ
のデータ記憶回路が、差動アンプ部２３１及びロジック
回路２３２に接続される。リード中であるため、Ｖｅｒ
ｉｆｙＢはハイレベルとされ、データ記憶回路のラッチ
回路ＬＡＴ（Ｃ）に記憶されたデータ（不定）はロジッ
ク回路２３２に供給されない。

【０１５４】図３４（ｃ）は第３ページのリード動作を
示している。ビット線に読み出された電位がリファレン
ス電位ｇより低い時（メモリセルのデータが“７”の
時）、差動アンプＤＦＡ１の出力信号がハイレベルとな
る。このため、ロジック回路２３２のラッチ回路ＬＡＴ
（Ｄ）の出力端にはハイレベルがラッチされる。

【０１５５】ビット線に読み出された電位がリファレン
ス電位ｆより低く、ｇより高い時（メモリセルのデータ
が“６”の時）、差動アンプＤＦＡ３の出力信号はハイ
レベルとなるが、差動アンプＤＦＡ２の出力信号もハイ
レベルであるのでラッチ回路ＬＡＴ（Ｄ）の出力端には
ローレベルがラッチされる。

【０１５６】ビット線に読み出された電位がリファレン
ス電位ｅより低く、ｆより高い時（メモリセルのデータ
が“５”）、差動アンプＤＦＡ３の出力信号はハイレベ
ルとなるため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはハ
イレベルがラッチされる。

【０１５７】ビット線に読み出された電位がリファレン
ス電位ｄより低く、ｅより高い時（メモリセルのデータ
が“４”の時）、差動アンプＤＦＡ５の出力信号はハイ
レベルとなるが、差動アンプＤＦＡ４の出力信号もハイ
レベルであるため、ラッチ回路ＬＡＴ（Ｄ）の出力端に
はハイレベルがラッチされる。

【０１５８】ビット線に読み出された電位がリファレン
ス電位ｃより低く、ｄより高い時（メモリセルのデータ
が“３”の時）、差動アンプＤＦＡ５の出力信号はハイ
レベルとなるため、ラッチ回路ＬＡＴ（Ｄ）の出力端に
はハイレベルがラッチされる。

【０１５９】ビット線に読み出された電位がリファレン
ス電位ｂより低く、ｃより高い時（メモリセルのデータ
が“２”の時）、差動アンプＤＦＡ７の出力信号はハイ
レベルとなるが、差動アンプＤＦＡ６の出力信号もハイ
レベルであるため、ラッチ回路ＬＡＴ（Ｄ）の出力端に
はローレベルがラッチされる。

【０１６０】ビット線に読み出された電位がリファレン
ス電位ａより低く、ｂより高い時（メモリセルのデータ
が“１”の時）、差動アンプＤＦＡ７はハイレベルとな
るため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはハイレベ
ルがラッチされる。

【０１６１】ビット線に読み出された電位がリファレン
ス電位ａより高い時（メモリセルのデータが“０”の
時）、差動アンプＤＦＡ１〜ＤＦＡ７の出力信号が全て
ローレベルであるため、ラッチ回路ＬＡＴ（Ｄ）の出力
端にはローレベルがラッチされる。

【０１６２】ロジック回路のラッチ回路ＬＡＴ（Ｄ）に
データをラッチした後の動作は、第１、第２ページのリ
ードと同様である。この結果、データ記憶回路のラッチ
回路ＬＡＴ（Ｃ）には、メモリセルのデータが“０”、
“２”、“４”、“６”であるとローレベルが記憶さ
れ、メモリセルのデータが“１”、“３”、“５”、
“７”であるとハイレベルが記憶される。ラッチ回路Ｌ
ＡＴ（Ｃ）に記憶されたデータはクロックドインバータ
回路２４１ｐを介してデータ入出力バッファ４に供給さ
れる。このため、データ入出力バッファ４にはメモリセ
ルのデータが“０”、“２”、“４”、“６”であると
データ“１”が供給され、メモリセルのデータが
“１”、“３”、“５”、“７”であるとデータ“０”
が供給される。 （イレーズ及びイレーズベリファイ動作） （イレーズ）イレーズ動作は、第１の実施の形態と同様
である。先ず、アドレスを指定し、図２２に示す１つの
ブロックを選択する。

【０１６３】図３５に示すシーケンスに従ってイレーズ
動作を行なうと、メモリセルのデータは全て“０”とな
り、第１ページ、第２ページ、第３ページ何れでリード
を行なってもデータ“１”が出力される。 （イレーズベリファイ）イレーズベリファイ動作は、１
回の動作で、データ記憶回路に接続されている２本のビ
ット線（ＢＬｉ、ＢＬｉ＋１）のうち１本のビット線
（ＢＬｉ）についてリード動作を行い、この結果を図２
４に示す、データ記憶回路のラッチ回路ＬＡＴ（Ｃ）に
記憶する。このイレーズベリファイ動作は、リード動作
と殆ど同様であるが、１つのブロック内の全てのセルに
ついて行なうため、選択されているブロック内の全ての
ワード線を選択状態、すなわち、接地電位ＶＳＳとす
る。

【０１６４】次に、図３０に示すように、プログラムベ
リファイ及びリードと同様に、ビット線にメモリセルの
閾値電圧に応じた電位を出力させる。イレーズベリファ
イは第１ページのベリファイ及びリードと同様に、図２
５に示す７個の差動アンプのうち、差動アンプＤＦＡ１
のみを使用する。このため、信号ＥＮ１をハイレベルと
することにより、ノア回路２５１ｂ、２５１ｄ、２５１
ｆの出力信号をローレベルに固定する。

【０１６５】次に、図３１、図３２に示すように、差動
アンプＤＦＡ１の非反転入力端にリファレンス電位とし
てイレーズベリファイ電位（４．０Ｖ）を供給する。こ
こで、Ｙセレクタにより選択された１つのデータ記憶回
路が差動アンプ部２３１及びロジック回路２３２に接続
される。１回目のイレーズベリファイにおいて、Ｖｅｒ
ｉｆｙＢはハイレベルとされ、データ記憶回路のラッチ
回路ＬＡＴ（Ｃ）に記憶されているデータ（不定）はロ
ジック回路２３２に供給されない。

【０１６６】ビット線に読み出された電位がリファレン
ス電位より低い時（イレーズが十分に行われていない
時）、差動アンプＤＦＡ１の出力信号はハイレベルとな
るため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはハイレベ
ルがラッチされる。

【０１６７】ビット線に読み出された電位がリファレン
ス電位より高い時（イレーズが十分に行われている
時）、差動アンプＤＦＡ１の出力信号はローレベルとな
るため、ラッチ回路ＬＡＴ（Ｄ）の出力端にはローレベ
ルがラッチされる。

【０１６８】ロジック回路２３２のラッチ回路ＬＡＴ
（Ｄ）にラッチされたデータは、図２４のトランジスタ
２４１ｏを介してデータ記憶回路のラッチ回路ＬＡＴ
（Ｃ）に転送され記憶される。次に、セレクト信号ＹＡ
０〜ＹＡ７に応じてＹセレクタ２３３を切り替えて上記
一連の動作を行なう。この時、セルのデータは既にビッ
ト線に読み出されているため、Ｙセレクタ２３３を切り
替え、差動アンプ部２３１とロジック回路２３２を動作
するだけで良い。このようにしてＹセレクタ２３３を切
り替えて同じ動作を行い、全てのデータ記憶回路に第１
ページのセルのデータが記憶される。

【０１６９】図２８に示すように、メモリセルのデータ
とメモリセルの閾値電圧を定義しているため、ラッチ回
路ＬＡＴ（Ｃ）にはイレーズが十分に行なわれていると
ローレベルが記憶され、イレーズが不十分だとハイレベ
ルが記憶される。

【０１７０】上記動作の後、ビット線（ＢＬｉ＋１）に
ついて、上記と全く同じ動作を行なう。この時、ロジッ
ク回路２３２のＶｅｒｉｆｙＢをローレベルとする。こ
のようとすると、前記１回目のイレーズベリファイにお
いて、ベリファイが不良であると、ラッチ回路ＬＡＴ
（Ｃ）のノードＮＡがハイレベルとなっているため、２
回目のイレーズベリファイの結果にかかわらずラッチ回
路ＬＡＴ（Ｃ）にはハイレベルがラッチされる。つま
り、ラッチ回路ＬＡＴ（Ｃ）にハイレベルがラッチされ
るのは、ビット線（ＢＬｉ、ＢＬｉ＋１）の何れかがイ
レーズベリファイにおいて、不良である時である。した
がって、全てのラッチ回路ＬＡＴ（Ｃ）のデータがロー
レベルになるまで、イレーズ、イレーズベリファイ動作
を繰り返される。

【０１７１】上記第２の実施の形態においても、第１の
実施の形態と同様に、記憶するデータの数が増加した場
合においてもラッチ回路の増加を防止できる。しかも、
差動アンプ部２３１及びロジック回路２３２は、複数の
データ記憶回路につき１つずつ配置し、Ｙセレクタによ
り時分割で、データ記憶回路に接続している。したがっ
て、面積の大きな差動アンプ部２３１及びロジック回路
２３２の数を削減できるため、チップサイズの増大を抑
制することができる。

【０１７２】また、第１の実施の形態において、第ｎペ
ージのプログラムベリファイ及びリード動作の際、ワー
ド線をハイレベルとしてセルのデータを読みラッチする
動作を、２ⁿ 回行なわなくてはならない。しかし、第２
の実施の形態の場合、差動アンプを用いて一括してメモ
リセルの閾値電圧を判断しているため、ｎが大きくなっ
ても、差動アンプの数を増やすだけで、プログラムベリ
ファイ及びリード時間が増大することを防止できる。

【０１７３】＜第３の実施の形態＞第１の実施の形態で
は、第ｎページ時のリード動作を行なう際、（２^ｎ−
１）回ワード線のレベルを換えてリード動作を行なう必
要がある。これに対して、第３の実施の形態はリード動
作回数を低減可能としている。すなわち、第３の実施の
形態では、第（ｎ−１）ページ書き込み後、第ｎページ
書き込みを行なう場合、外部から入力されれるデータを
そのまま書き込まず、この外部より入力されるデータと
内部に既に書き込まれているデータとの間で、論理を取
った値を書き込む。このようにして記憶すると第ｎペー
ジ時のリード動作では、（２^ｎ−１）回ワード線のレベ
ルを換えてリード動作を行なう必要がなく、（２^ｎ／
２）回で読み出すことが可能となる。例えば８値の例の
場合、第３ページのリードは第１の実施の形態では７回
リード動作を行なっているが、第３の実施の形態では、
４回で読み出しが可能となる。

【０１７４】以下、第３の実施の形態について説明す
る。第３の実施の形態において、回路構成は第１の実施
の形態と全く同じである。

【０１７５】図７、図３６に示すように、メモリセルの
データとメモリセルの閾値を定義する。ここで、メモリ
セルのデータ“０”〜“７”は、メモリセルの閾値の低
いほうから高い方へと定義されている。また、本メモリ
は、多値メモリであるため、１セルに３ビットのデータ
を記憶することができる。この３ビットの切り替えはア
ドレス（第１ページ、第２ページ、第３ページ）によっ
て行なう。このように定義すると、アドレスに第１ペー
ジを指定すると、メモリセルのデータが“０”〜“３”
であると“１”データ、メモリセルのデータが“４”〜
“７”であると“０”データとなる。次にアドレスに第
２ページを指定すると、メモリセルのデータが“０”，
“１”，“６”，“７”であると“１”データ、メモリ
セルのデータが“２”〜“５”であると“０”データと
なる。したがって、第２ページでは、メモリセルのデー
タが“１”以下か、“２”以上かの判断とメモリセルの
データが“５”以下か、“６”以上かの判断の２回の動
作で判断することができる。アドレスに第３ページを指
定すると、メモリセルのデータが“０”，“３”，
“４”，“７”であると“１”データ、メモリセルのデ
ータが“１”，“２”，“５”，“６”であると“０”
データとなる。したがって、第３ページでは、メモリセ
ルのデータが“０”以下か、“１”以上かの判断、メモ
リセルのデータが“２”以下か、“３”以上かの判断、
メモリセルのデータが“４”以下か、“５”以上かの判
断、メモリセルのデータが“６”以下か、“７”以上か
の判断、の４回の動作で判断することができる。

【０１７６】消去動作を行なうとメモリセルのデータは
“０”になり、アドレスに第１、第２、第３ページの何
れを指定しても読み出されるデータは“１”となる。 （セル選択方法）リード動作、プログラムベリファイ動
作及びプログラム動作時では、図３に示すデータ記憶回
路３１０〜３１２１１２に接続されている２本のビット
線（ＢＬｉ、ＢＬｉ＋１）のうち外部より指定されたア
ドレスにより１本のビット線が選択される。さらに、外
部アドレスにより、１本のワード線が選択され、図３に
点線で示す３ページが選択される。この３ページの切り
替えはアドレスによって行われる。

【０１７７】イレーズ動作は、前述したように、ブロッ
ク単位で行う。また、データ記憶回路３１０〜３１２１
１２に接続されている２本のビット線（ＢＬi、ＢＬｉ
＋１）について同時に行う。

【０１７８】イレーズベリファイ動作は、１回の動作
で、データ記憶回路３１０〜３１２１１２に接続されて
いる２本のビット線（ＢＬｉ、ＢＬｉ＋１）のうち１本
のビット線（ＢＬｉ）について行われ、この結果は図６
のラッチ回路ＬＡＴ（Ａ）に記憶される。次に、他方の
ビット線（ＢＬｉ＋１）についてベリファイ動作が行な
われ、この結果と前のベリファイリードの結果の和がラ
ッチ回路ＬＡＴ（Ａ）に記憶される。 （プログラム及びプログラムベリファイ） （第１ページのプログラム）プログラム動作は、先ずア
ドレスを指定し、図３に示す３ページを選択する。この
メモリは、この３ページのうち、第１ページ、第２ペー
ジ、第３ページの順でしか、プログラム動作をできな
い。したがって、初めにアドレスに応じて第１ページを
選択する。

【０１７９】次に、書き込むべきデータ（読み出される
データ）を、外部より入力し全てのデータ記憶回路３１
０〜３１２１１２内のラッチ回路ＬＡＴ（Ａ）に記憶す
る。第１ページのプログラムは第１の実施の形態と全く
同じであり、ラッチ回路ＬＡＴ（Ａ）のデータが“１”
であると書き込みを行なわず、メモリセルのデータを
“０”のままとし、ラッチ回路ＬＡＴ（Ａ）のデータが
“０”であると書き込みを行ない、メモリセルのデータ
を“４”にする。 （第２ページのプログラム）第２ページのプログラムも
第１ページのプログラムと全く同様に、次に書き込むべ
きデータ（読み出されるデータ）を、外部より入力し、
全てのデータ記憶回路３１０〜３１２１１２のラッチ回
路ＬＡＴ（Ａ）に記憶する。次に、第１ページのプログ
ラムでメモリセルのデータが“０”となっている場合
で、外部より入力されたデータが“１”である場合は、
書き込みを行なわず、外部より入力されたデータが
“０”である場合、書き込みを行ないメモリセルのデー
タを“２”にする。第１ページのプログラムでメモリセ
ルのデータが“４”になっている場合で、外部より入力
されたデータが“１”である場合は、書き込みを行いメ
モリセルのデータを“６”とし、外部より入力されたデ
ータが“０”である場合、書き込みを行なわずメモリセ
ルのデータを“４”のままにしなくてはならない。しか
し、ラッチ回路ＬＡＴ（Ａ）のデータが“０”であると
書き込みが行われてしまうため、メモリセルの状態が
“４”である場合、ラッチ回路ＬＡＴ（Ａ）に記憶され
ているデータの“１”と“０”を反転させなくてはなら
ない。 （内部入力データ変換）第１ページのプログラムでメモ
リセルのデータが“０”か、メモリルのデータが“４”
になっているかを調べるため、選択されているワード線
に図７に示すリード時の電位ｄを印加してリード動作を
行い、この結果をラッチ回路ＬＡＴ（Ｂ）に記憶させ
る。ここで、ラッチ回路ＬＡＴ（Ｂ）には、メモリセル
のデータが“０”の場合ローレベルが記憶され、メモリ
セルのデータが“４”の場合、ハイレベルが記憶され
る。

【０１８０】ここで、ビット線はラッチ回路ＬＡＴ
（Ｂ）と同じデータのレベルである。図６に示す電圧Ｖ
ＲＥＧを接地電位ＶＳＳとし、信号ＶＲＦＹ１をハイレ
ベルにすると、ラッチ回路ＬＡＴ（Ａ）がハイレベルに
なっている時、ビット線のデータがローレベルになる。
次に、信号ＢＬＳＡを接地電位ＶＳＳとしてビット線か
らデータ記憶回路を切離す。電圧ＶＲＥＧを接地電位Ｖ
ＳＳ、信号ＶＲＦＹ２及び信号ＢＬＣ１をハイレベルに
すると、ラッチ回路ＬＡＴ（Ｂ）にハイレベルが記憶さ
れている場合、ラッチ回路ＬＡＴ（Ａ）のデータは強制
的にローレベルとなる。再び信号ＢＬＳＡをハイレベル
にしてビット線をデータ記憶回路に接続し、電圧ＶＲＥ
Ｇをハイレベル、信号ＶＲＦＹ１をハイレベルにする
と、ラッチ回路ＬＡＴ（Ａ）がハイレベルの時、ビット
線がハイレベルになる。ここで、ビット線のデータをラ
ッチ回路ＬＡＴ（Ａ）に取り込む。この結果、図３７に
示すように、メモリセルのデータが“０”であり、外部
より“１”データが入力された場合、ラッチ回路ＬＡＴ
（Ａ）はハイレベルとなり、外部より“０”データが入
力された場合、ラッチ回路ＬＡＴ（Ａ）はローレベルと
なる。メモリセルのデータが“４”であり、外部より
“１”データが入力された場合、ラッチ回路ＬＡＴ
（Ａ）はローレベルとなり、外部より“０”データが入
力された場合、ラッチ回路ＬＡＴ（Ａ）はハイレベルと
なり、この状態で書き込みを行なうとメモリセルにデー
タ“２”，“６”がそれぞれ書き込まれる。この後の、
プログラム及びベリファイ方法は、第１の実施の形態と
全く同じである。 （第３ページのプログラム）第３ページのプログラムも
第１ページ、第２ページのプログラムと全く同様に、次
に、書き込むべきデータ（読み出されるデータ）を、外
部より入力し、全てのデータ記憶回路３１０〜３１２１
１２のラッチ回路ＬＡＴ（Ａ）に記憶する。次に、第
１、２ページのプログラムでメモリセルのデータが
“０”になっている場合で、外部より入力されたデータ
が“１”である場合、書き込みを行なわず、外部より入
力されたデータが“０”である場合、書き込みを行ない
メモリセルのデータを“１”とする。第１、２ページの
プログラムでメモリセルのデータが“２”になっている
場合で、外部より入力されたデータが“１”である場
合、書き込みを行いメモリセルのデータを“３”にし、
外部より入力されたデータが“０”である場合、書き込
みを行なわずメモリセルのデータを“２”のままにしな
くてはならない。

【０１８１】第１及び２ページのプログラムにおいて、
モリセルのデータが“４”になっている場合で、外部よ
り入力されれたデータが“１”である場合、書き込みを
行なわない。また、外部より入力されたデータが“０”
である場合、書き込みを行ないメモリセルのデータを
“５”にする。第１及び２ページのプログラムでメモリ
セルのデータが“６”になっている場合で、外部より入
力されたデータが“１”である場合、書き込みを行いメ
モリセルのデータを“７”とし、外部より入力されたデ
ータが“０”である場合、書き込みを行なわずメモリセ
ルのデータを“６”のままにしなくてはならない。しか
し、ラッチ回路ＬＡＴ（Ａ）のデータが“０”であると
書き込みが行われてしまう。このため、メモリセルの状
態が“２”，“６”にある場合、ラッチ回路ＬＡＴ
（Ａ）に記憶されているデータの“１”と“０”を反転
させなくてはならない。 （内部入力データ変換）第１及び２ページのプログラム
でメモリセルのデータがどの状態となっているかを調べ
るため、選択されているワード線に図７に示すリード時
の電位ｆを印加してリード動作を行い。その結果をラッ
チ回路ＬＡＴ（Ｂ）に記憶する。ここで、ラッチ回路Ｌ
ＡＴ（Ｂ）には、メモリセルのデータが“０”，
“２”，“４”の場合ローレベルが記憶され、メモリセ
ルのデータが“６”の場合ハイレベルが記憶される。次
に、ワード線にリード時の電位ｄを与えリード動作を行
い、ビット線にデータを読み出す。ここで、ラッチ回路
ＬＡＴ（Ｂ）がハイレベルの場合、強制的に、ビット線
をローレベルとし、この結果をラッチ回路ＬＡＴ（Ｂ）
に記憶させる。この場合、ラッチ回路ＬＡＴ（Ｂ）に
は、メモリセルのデータが“０”，“２”，“６”の場
合ローレベルが記憶され、メモリセルのデータが“４”
の場合ハイレベルが記憶される。次に、ワード線にリー
ドの時の電位ｂを印加してリード動作を行い、ビット線
にデータを読み出す。ここで、ラッチ回路ＬＡＴ（Ｂ）
がハイレベルの場合、強制的にビット線をローレベルと
し、この結果をラッチ回路ＬＡＴ（Ｂ）に記憶させる。
この場合、ラッチ回路ＬＡＴ（Ｂ）には、メモリセルの
データが“０”，“４”の場合ローレベルが記憶され、
メモリセルのデータが“２”，“６”の場合ハイレベル
が記憶される。

【０１８２】ここで、ビット線にはラッチ回路ＬＡＴ
（Ｂ）と同じデータのレベルである。図６に示す電圧Ｖ
ＲＥＧを接地電位ＶＳＳとし、信号ＶＲＦＹ１をハイレ
ベルにすると、ラッチ回路ＬＡＴ（Ａ）がハイレベルに
なっている時、ビット線のデータがローレベルとなる。
次に、信号ＢＬＳＡを接地電位ＶＳＳとしてビット線か
らデータ記憶回路３１０〜３１２１１２を切離す。電圧
ＶＲＥＧを接地電位ＶＳＳ、信号ＶＲＦＹ２をＢＬＣ１
をハイレベルにするとラッチ回路ＬＡＴ（Ｂ）にハイレ
ベルが記憶されている場合、ラッチ回路ＬＡＴ（Ａ）の
データは強制的にローレベルとなる。再び信号ＢＬＳＡ
をハイレベルにしてビット線をデータ記憶回路３１０〜
３１２１１２に接続し、電圧ＶＲＥＧをハイレベル、信
号ＶＲＦＹ１をハイレベルにすると、ラッチ回路ＬＡＴ
（Ａ）がハイレベルの時、ビット線がハイレベルにな
る。ここで、ビット線のデータをラッチ回路ＬＡＴ
（Ａ）に取り込む。

【０１８３】この結果、図３８に示すように、メモリセ
ルのデータが“０”であり、外部より“１”データが入
力された場合、ラッチ回路ＬＡＴ（Ａ）はハイレベルと
なり、外部より“０”データが入力された場合、ラッチ
回路ＬＡＴ（Ａ）はローレベルとなる。メモリセルのデ
ータが“２”にあり、外部より“１”データが入力され
た場合、ラッチ回路ＬＡＴ（Ａ）はローレベルとなり、
外部より“０”データが入力された場合、ラッチ回路Ｌ
ＡＴ（Ａ）はハイレベルとなる。メモリセルのデータが
“４”であり、外部より“１”データが入力された場
合、ラッチ回路ＬＡＴ（Ａ）はハイレベルとなり、外部
より“０”データが入力された場合、ラッチ回路ＬＡＴ
（Ａ）はローレベルとなる。メモリセルのデータが
“６”であり、外部より“１”データが入力された場
合、ラッチ回路ＬＡＴ（Ａ）はローレベルとなり、外部
より“０”データが入力された場合、ラッチ回路ＬＡＴ
（Ａ）はハイレベルとなる。この状態で書き込みを行な
うと、メモリセルのデータが“１”，“３”，“５”，
“７”にそれぞれ書き込まれる。ラッチ回路ＬＡＴ
（Ａ）のデータが確定した後の、プログラム及びベリフ
ァイ方法は、第１の実施の形態と全く同じである。 （リード動作） （第１ページのリード）図３９（ａ）は第１ページのリ
ード動作を示している。図３６に示すように、第１ペー
ジのリードで出力されるデータが“０”の場合、メモリ
セルのデータは“４”〜“７”の範囲にあり、出力され
るデータが“１”の場合、メモリセルのデータは“０”
〜“３”の範囲に存在する。このため、第１ページのリ
ードは、選択されているワード線に、図７に示すリード
時の電位ｄを印加する。

【０１８４】次に、選択されているブロック内の非選択
ワード線及びセレクト線ＳＧ１に電位Ｖｒｅａｄ（４．
５Ｖ）を供給し、図６に示すデータ記憶回路の信号ｂｉ
ａｓをハイレベルとして、ビット線をプリチャージした
後、セルのソース側のセレクト線ＳＧ２をハイレベルに
する。閾値が図７に示す電位ｄより高い時、セルがオフ
するためビット線はハイレベルのままであり、閾値が電
位ｄに達していない場合セルがオンするため、ビット線
は接地電位ＶＳＳとなる。

【０１８５】図３９（ａ）に示すように、メモリセルの
データとメモリセルの閾値を定義しているため、ビット
線の電位は、メモリセルのデータが“０”，“１”，
“２”，“３”であるとローレベル、“４”，“５”，
“６”，“７”であるとハイレベルとなる。

【０１８６】次に、これらビット線の電位をラッチ回路
ＬＡＴ（Ａ）に読み込むと、ラッチ回路ＬＡＴ（Ａ）は
メモリセルのデータが“０”，“１”，“２”，“３”
であるとローレベル、“４”，“５”，“６”，“７”
であるとハイレベルになる。しかし、ラッチ回路ＬＡＴ
（Ａ）のデータを出力する時、図６に示すクロックドイ
ンバータ回路６１ｐの信号Ｏｓａｃ、Ｏｓａｃｂがイネ
ーブルとなるためデータ記憶回路の出力端にはメモリセ
ルのデータが“０”，“１”，“２”，“３”であると
“１”データが出力され、“４”，“５”，“６”，
“７”であると“０”データが出力される。以上は２
値、第１の実施の形態の場合と全く同じ動作である。 （第２ページのリード）図３９（ｂ）は第２ページのリ
ード動作を示している。図３６に示すように、第２ペー
ジのリードで出力されるデータが“０”の場合、メモリ
セルのデータは“２”，“３”，“４”，“５”の範囲
にあり、出力されるデータが“１”の場合、メモリセル
のデータは“０”，“１”，“６”，“７”の範囲に存
在する。

【０１８７】先ず、メモリセルのデータが“０”〜
“５”にあるか、“６”，“７”にあるかを調べる。こ
のため、ワード線の電位を図７に示すｆとして、リード
動作を実行し、この結果を、ラッチ回路ＬＡＴ（Ａ）に
記憶させる。ラッチ回路ＬＡＴ（Ａ）にハイレベルがラ
ッチされるのは、メモリセルのデータが“６”，“７”
の場合だけである。また、ラッチ回路ＬＡＴ（Ａ）にロ
ーレベルがラッチされる場合は、メモリセルのデータが
“０”，“１”，“２”，“３”，“４”，“５”の場
合である。

【０１８８】次に、メモリセルのデータが“０”〜
“３”にあるか、“４”〜“７”にあるかを調べる。こ
のため、ワード線の電位を図７に示すｃとし、リード動
作を行なう。ここで、ラッチ回路ＬＡＴ（Ａ）にハイレ
ベルがラッチされている場合、ビット線を強制的にロー
レベルにする。この結果を、ラッチ回路ＬＡＴ（Ａ）に
記憶させる。ラッチ回路ＬＡＴ（Ａ）にハイレベルがラ
ッチされるのは、メモリセルのデータが“２”〜“５”
の場合である。また、ラッチ回路ＬＡＴ（Ａ）にローレ
ベルがラッチされる場合は、メモリセルのデータが
“０”，“１”，“６”，“７”の場合である。しか
し、ラッチ回路ＬＡＴ（Ａ）のデータ出力する時、図６
に示すクロックドインバータ回路６１ｐの信号Ｏｓａ
ｃ、Ｏｓａｃｂがイネーブルとなる。このため、出力端
にはメモリセルのデータが“０”，“１”，“６”，
“７”であると“１”データが出力され、“２”〜
“５”であると“０”データが出力される。

【０１８９】上記第１の実施の形態では、第２ページの
リード時に、リード動作を３回行なっていた。これに対
して、第３の実施の形態では第２ページのリード動作が
２回で終了する。したがって、第２ページのリード動作
を高速化できる。 （第３ページのリード）図４０は第３ページのリード動
作を示している。図３６に示すように、第３ページのリ
ードで出力されるデータが“０”の場合、メモリセルの
データは“１”，“２”，“５”，“６”の範囲にあ
り、出力されるデータが“１”の場合、メモリセルのデ
ータは“０”，“３”，“４”，“７”の範囲に存在す
る。

【０１９０】先ず、メモリセルのデータが“０”〜
“６”にあるか、“７”にあるかを調べる。このため、
ワード線の電位を図７に示す電位ｇとしてリード動作を
実行し、この結果を、ラッチ回路ＬＡＴ（Ａ）に記憶さ
せる。ラッチ回路ＬＡＴ（Ａ）にハイレベルがラッチさ
れるのは、メモリセルのデータが“７”の場合だけであ
る。また、ラッチ回路ＬＡＴ（Ａ）にローレベルがラッ
チされる場合は、メモリセルのデータが“０”，
“１”，“２”，“３”，“４”，“５”，“６”であ
る場合である。

【０１９１】次に、メモリセルのデータが“０”〜
“４”にあるか、“５”〜“７”にあるかを調べる。こ
のため、ワード線の電位を図７に示す電位ｅとしてリー
ド動作を行なう。ここで、ラッチ回路ＬＡＴ（Ａ）にハ
イレベルがラッチされている場合、ビット線を強制的に
ローレベルとし、この結果をラッチ回路ＬＡＴ（Ａ）に
記憶させる。ラッチ回路ＬＡＴ（Ａ）にハイレベルがラ
ッチされるのは、メモリセルのデータが“５”，“６”
の場合である。また、ラッチ回路ＬＡＴ（Ａ）にローレ
ベルがラッチされる場合は、メモリセルのデータが
“０”〜“４”，“７”である場合である。

【０１９２】次に、メモリセルのデータが“０”〜
“２”にあるか、“３”〜“７”にあるかを調べる。こ
のため、ワード線の電位を図７に示す電位ｃとしてリー
ド動作を行なう。ここで、ラッチ回路ＬＡＴ（Ａ）にハ
イレベルがラッチされている場合、ビット線を強制的に
ローレベルとし、この結果をラッチ回路ＬＡＴ（Ａ）に
記憶させる。ラッチ回路ＬＡＴ（Ａ）にハイレベルがラ
ッチされるのは、メモリセルのデータが“３”，
“４”，“７”の場合である。また、ラッチ回路ＬＡＴ
（Ａ）にローレベルがラッチされる場合は、メモリセル
のデータが“０”〜“２”，“５”，“６”である場合
である。

【０１９３】次に、メモリセルのデータが“０”にある
か、“１”〜“７”にあるかを調べる。このため、ワー
ド線の電位を図７に示す電位ａとしてリード動作を行な
う。ここで、ラッチ回路ＬＡＴ（Ａ）にハイレベルがラ
ッチされている場合、ビット線を強制的にローレベルと
し、この結果をラッチ回路ＬＡＴ（Ａ）に記憶させる。
ラッチ回路ＬＡＴ（Ａ）にハイレベルがラッチされるの
は、メモリセルのデータが“１”，“２”，“５”，
“６”の場合である。また、ラッチ回路ＬＡＴ（Ａ）に
ローレベルがラッチされる場合は、メモリセルのデータ
が“０”，“３”，“４”，“７”である場合である。

【０１９４】ラッチ回路ＬＡＴ（Ａ）のデータ出力する
時、図６に示すクロックドインバータ回路６１ｐの信号
Ｏｓａｃ、Ｏｓａｃｂがイネーブルとなる。このため、
出力端にはメモリセルのデータが“０”，“３”，
“４”，“７”であると“１”データが出力され、
“１”，“２”，“５”，“６”であると“０”データ
が出力される。

【０１９５】上記第１の実施の形態では、第３ページの
リードにおいて、リード動作を７回行なっていた。これ
に対して、第３の実施の形態では第３ページのリード動
作が４回で終了する。このため、第３ページのリード動
作を高速化できる。 （イレーズ及びイレーズベリファイ）イレーズ及びイレ
ーズベリファイ動作は第１の実施の形態と全く同じであ
る。すなわち、消去動作を行なうとメモリセルのデータ
は“０”となり、アドレスに第１、第２、第３ページの
何れを指定しても読み出されるデータは“１”となる。

【０１９６】上記第３の実施の形態によれば、第（ｎ−
１）ページ書き込み後、第ｎページ書き込みを行なう場
合、外部から入力されれるデータをそのまま書き込ま
ず、この外部より入力されるデータと内部に既に書き込
まれているデータとの間で、論理を取った値を書き込ん
でいる。このため、第ｎページ時のリード動作では、
（２^ｎ−１）回ワード線のレベルを換えてリード動作を
行なう必要がなく、（２^ｎ／２）回で読み出すことが可
能となる。したがって、リード動作回数を低減でき、リ
ード動作を高速化できる。

【０１９７】上記第３の実施の形態では、図３６に示す
ように外部から入力される書き込みデータ、及び読み出
されるデータを定義したため、読み出し動作において、
第１ページでは１回、第２ページでは２回、第３ページ
では４回の合計７回のリード動作を行なったが、これに
限定されるものではない。

【０１９８】例えば図４１に示すように、外部から入力
される書き込みデータ及び読み出されるデータを定義し
た場合、読み出し動作において、第１ページは３回、第
２ページは２回、第３ページは３回のリード動作を行な
えばよい。この場合、３ページを読むトータルの回数
は、図３６に示す場合の７回から８回に増加してしま
う。しかし、最もアクセス時間の長い第３ページのリー
ド動作を４回から３回とすることができるため、トータ
ルのリード動作時間を短縮できる。

【０１９９】尚、第１乃至第３の実施の形態において、
１セルには８値、３ビットのデータを記憶したが、１セ
ルに１６値、４ビットのデータを記憶することも可能で
ある。この場合、第３ページで決めた８つの閾値電圧の
間に１ずつ新たな閾値電圧を決め、上述したと同様のプ
ログラム動作及びプログラムベリファイ動作を行なえば
良い。したがって、本発明は、セルに記憶するビット数
が増加した場合においても、データ記憶回路及びこれを
制御する動作を殆ど変更する必要がない利点を有してい
る。

【０２００】また、第１、第２の実施の形態は、ＮＡＮ
Ｄ型セルを用いたが、これに限定されるものではなく、
ＮＯＲ型セル、ＤＩＮＯＲ型セル等を用いることも可能
である。

【０２０１】その他、この発明は上記実施例に限定され
るものではなく、発明の要旨を変えない範囲で種々変形
実施可能なことは勿論である。

【０２０２】

【発明の効果】以上、詳述したようにこの発明によれ
ば、チップ内におけるラッチ回路が占める面積の増大を
防止するとともに、書き込みベリファイに要する時間の
増大を抑えることが可能な記憶装置とその記憶方法を提
供できる。

【図面の簡単な説明】

【図１】本発明の動作を概略的に示す図。

【図２】本発明の第１の実施の形態を示すものであり、
不揮発性半導体記憶装置の概略構成を示す構成図。

【図３】図２に示すメモリセルアレイ及びビット線制御
回路を示す回路図。

【図４】図４（ａ）（ｂ）はメモリセル及び選択トラン
ジスタを示す断面図。

【図５】ＮＡＮＤセルの一例を示す断面。

【図６】本発明の第１の実施の形態を示すものであり、
図３に示すデータ記憶回路の一例を示す回路図。

【図７】本発明の第１の実施の形態を示すものであり、
メモリセルのデータとメモリセルの閾値電圧との関係を
示す図。

【図８】メモリセルのデータとメモリセルの閾値電圧と
の関係を示す図。

【図９】プログラム時の動作を示すタイミングチャー
ト。

【図１０】最高値を有するセルのベリファイ動作を示す
タイミングチャート。

【図１１】中間の閾値を持つセルのベリファイ動作を示
すタイミングチャート。

【図１２】最高値を有するセルのリード動作を示すタイ
ミングチャート。

【図１３】図１３（ａ）は第１ページのプログラムベリ
ファイ動作を示し、図１３（ｂ）（ｃ）は第２ページの
プログラムベリファイ動作を示す図。

【図１４】図１４（ａ）（ｂ）は第３ページの最も高い
閾値を持つセルのプログラムベリファイ動作を示す図。

【図１５】図１５（ａ）（ｂ）は第３ページの中間の閾
値を持つセルのプログラムベリファイ動作を示す図。

【図１６】図１６（ａ）（ｂ）は第３ページの中間の閾
値を持つセルのプログラムベリファイ動作を示す図。

【図１７】図１７（ａ）（ｂ）は第３ページの中間の閾
値を持つセルのプログラムベリファイ動作を示す図。

【図１８】図１８（ａ）は第１ページのリード動作を示
し、図１８（ｂ）（ｃ）は第２ページのリード動作を示
す図。

【図１９】図１９（ａ）乃至（ｄ）は第３ページのリー
ド動作を示す図。

【図２０】イレーズ動作を示すタイミングチャート。

【図２１】イレーズベリファイ動作を示すタイミングチ
ャート。

【図２２】本発明の第２の実施の形態を示すものであ
り、メモリセルアレイ及びビット線制御回路の構成を示
す回路図。

【図２３】本発明の第２の実施の形態を示すものであ
り、データ記憶回路と差動アンプ部及びロジック回路を
示す構成図。

【図２４】本発明の第２の実施の形態を示すものであ
り、図２３に示すデータ記憶回路の一例を示す回路図。

【図２５】本発明の第２の実施の形態を示すものであ
り、図２３に示す差動アンプ部及びロジック回路を示す
回路図。

【図２６】差動アンプ部とリファレンス電位の関係を示
す図。

【図２７】本発明の第２の実施の形態におけるデータと
閾値電圧の関係を示す図。

【図２８】本発明の第２の実施の形態におけるデータと
閾値電圧の関係を示す図。

【図２９】プログラム動作を示すタイミングチャート。

【図３０】プログラムベリファイ及びリードの動作を示
すタイミングチャート。

【図３１】差動アンプに供給されるレファレンス電位を
示す図。

【図３２】メモリセルのデータとレファレンス電位との
関係を示す図。

【図３３】図３３（ａ）（ｂ）（ｃ）はベリファイ動作
を示す図。

【図３４】図３４（ａ）（ｂ）（ｃ）はリード動作を示
す図。

【図３５】イレーズ動作を示すタイミングチャート。

【図３６】本発明の第３の実施例を示すものであり、メ
モリセルのデータとメモリセルの閾値電圧との関係を示
す図。

【図３７】本発明の第３の実施例における第２ページの
プログラム動作を示す図。

【図３８】本発明の第３の実施例における内部入力デー
タ変換動作を示す図。

【図３９】図３９（ａ）（ｂ）はそれぞれ第１ページ、
第２ページのリード動作を示す図。

【図４０】図４０は第３ページのリード動作を示す図。

【図４１】本発明の第３の実施例を示すものであり、メ
モリセルのデータとメモリセルの閾値電圧との他の関係
を示す図。

【符号の説明】

１…メモリセルアレイ、 ２…ビット線制御回路、 ３１０、３１１〜３１２１１２…データ記憶回路、 ３…カラムデコーダ、 ４…データ入出力バッファ、 ６…ワード線制御回路、 ７ａ…制御信号発生回路、 ７ｂ…制御電圧発生回路、 ＢＬｉ、ＢＬｉ＋１…ビット線、 ＬＡＴ（Ａ）、ＬＡＴ（Ｂ）…第１、第２のラッチ回
路、 ＬＡＴ（Ｃ）、ＬＡＴ（Ｄ）…ラッチ回路、 ２３１…差動アンプ部、 ２３２…ロジック回路、 ２４１ｏ…トランジスタ、 ２４１ｐ…クロックドインバータ回路、 ２５３…制御電圧発生回路、 ＤＦＡ１〜ＤＦＡ７…差動アンプ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD00 AD04 AD05 AE05 5F001 AA01 AB08 AD53 AE02 AE03 AE08 AF20 AG40 5F083 EP02 EP23 EP32 EP76 ER21 GA01 GA09 GA30 LA04 LA05 LA07 LA10 LA12 LA16 ZA21

Claims (15)

【特許請求の範囲】
1. 【請求項１】 状態“１”、状態“２”、…状態“ｎ”
   （３≦ｎ、ｎは自然数)からなるｎ個の状態を有する記
   憶素子において、 第１の記憶論理レベルのデータあるいは第２の記憶論理
   レベルのデータをデータ記憶回路に記憶し、 前記データ記憶回路のデータが第１の記憶論理レベルの
   データである場合、前記記憶素子の状態“ｉ−１”を
   “ｉ”とし、前記データ記憶回路のデータが第２の記憶
   論理レベルのデータである場合、前記記憶素子の状態を
   維持し、 前記記憶素子の状態が、“ｉ”の状態に達しており、か
   つ前記記憶素子の状態が“１”〜“ｉ”である場合、前
   記データ記憶回路のデータを第１の記憶論理レベルから
   第２の記憶論理レベルに変え、 前記記憶素子の状態が、“ｉ”の状態に達しておらず、
   かつ前記記憶素子の状態が“１”〜“ｉ”である場合、
   前記データ記憶回路のデータを第１の記憶論理レベルに
   保持し、 前記記憶素子の状態が、“ｉ+１”〜“ｎ”である場
   合、前記データ記憶回路のデータを保持し、 前記記憶素子の状態が“ｉ−１”から“ｉ”の状態に遷
   移する際、前記記憶素子の状態は一時的にでも“ｉ+
   １”から“ｎ”の状態とならないように前記記憶素子の
   状態を制御する制御ステップを有することを特徴とする
   記憶装置の記憶方法。
2. 【請求項２】 前記制御ステップは、外部から入力され
   る第１のデータに応じて、前記記憶素子を状態“１”又
   は状態“ｎ／２”に設定し、外部から入力される第２の
   データに応じて、前記記憶素子を状態“n／４”、及び
   状態“３ｎ／４”に設定し、外部から入力される第3の
   データに応じて、前記記憶素子を状態“ｎ／８”、“３
   ｎ／８”、“５ｎ／８”、“７ｎ／８”に設定し、外部
   から入力される第kのデータに応じて、前記記憶素子を
   状態“ｎ／２^k”、“３ｎ／２^k”、“５ｎ／２^k”、…
   “（２^k-１）ｎ／２^k”に設定することを特徴とする請
   求項１記載の記憶装置の記憶方法。
3. 【請求項３】 前記記憶方法において、“ｉ”(ｉ≦ｎ
   ｉは自然数)の状態に達しているかベリファイ動作を行
   なう時、状態“ｉ”よりより十分に小さい状態でのベリ
   ファイ動作を省略することを特徴とする請求項１記載の
   記憶装置の記憶方法。
4. 【請求項４】 前記記憶方法において、“ｉ”(ｉ≦
   ｎ、ｉは自然数)の状態に達しているかベリファイ動作
   を行なう時、状態“ｉ”よりより十分に大きい状態での
   ベリファイ動作を省略することを特徴とする請求項１記
   載の記憶装置の記憶方法。
5. 【請求項５】 前記記憶素子は、不揮発性半導体記憶素
   子からなることを特徴とする請求項１記載の記憶装置の
   記憶方法。
6. 【請求項６】 前記ｎ個の状態は、前記不揮発性半導体
   記憶素子の閾値の違いにより区別されることを特徴とす
   る請求項１記載の記憶装置の記憶方法。
7. 【請求項７】 状態“１”、状態“２”、…状態“ｎ”
   （３≦ｎ、ｎは自然数)からなるｎ個の状態を有する記
   憶素子と、 前記記憶素子の状態を読み出す読み出し回路と、 前記読み出し回路によって読み出された前記記憶素子の
   状態が“１”〜“ｉ”の場合に、第１の読み出し論理レ
   ベルのデータを記憶し、前記読み出し回路によって読み
   出された前記記憶素子の状態が“ｉ”〜“ｎ”の場合
   に、第２の読み出し論理レベルのデータを記憶する第１
   のデータ記憶回路と、 第１の記憶論理レベルのデータあるいは第２の記憶論理
   レベルのデータを記憶する第２のデータ記憶回路と、 前記第２のデータ記憶回路のデータが第１の記憶論理レ
   ベルのデータである場合、記憶素子の状態“ｉ−１”を
   “ｉ”の状態に遷移させ、前記第２のデータ記憶回路の
   データが第２の記憶論理レベルのデータである場合、前
   記記憶素子の状態を維持する書き込み回路と、 前記記憶素子の状態が、“ｉ”の状態に達しており、か
   つ前記第１のデータ記憶回路のデータが第１の読み出し
   論理レベルである場合に、前記第２のデータ記憶回路の
   データを第１の記憶論理レベルから第２の記憶論理レベ
   ルに変え、 前記記憶素子の状態が、“ｉ”の状態に達しておらず、
   かつ前記第１のデータ記憶回路のデータが第１の読み出
   し論理レベルである場合に、前記第２のデータ記憶回路
   のデータを保持し、 前記第１のデータ記憶回路のデータが第２の読み出し論
   理レベルである場合、前記第２のデータ記憶回路のデー
   タを保持する、書き込みベリファイ回路と、 前記記憶素子の状態が“ｉ−１”から“ｉ”の状態に遷
   移する際、前記記憶素子の状態が一時的にでも“ｉ+
   １”から“ｎ”の状態にならないように前記記憶素子の
   状態を制御する書き込み状態制御回路とを具備すること
   を特徴とする記憶装置。
8. 【請求項８】 前記第２の記憶回路に接続され、外部よ
   りデータを取り込むための第1の転送手段と、 前記第２の記憶回路に接続され、前記記憶素子から読み
   出されたデータを外部に転送するための第２の転送手段
   とをさらに具備することを特徴とする請求項７の記憶装
   置。
9. 【請求項９】 前記記憶素子は、不揮発性半導体記憶素
   子であることを特徴とする請求項７記載の記憶装置。
10. 【請求項１０】 状態“１”、状態“２”、…状態
    “ｎ”（３≦ｎ、ｎは自然数）のｎ個の状態を有する記
    憶素子と、 前記記憶素子より出力された電位が第１の入力端にそれ
    ぞれ供給され、第２の入力端に異なる電位のリファレン
    ス電位がそれぞれ供給される少なくとも１つの差動増幅
    器を有する差動増幅回路部と、 前記少なくとも１つの差動増幅器の出力信号を選択的に
    取り出すロジック回路と、 前記記憶素子に接続され、第１の記憶論理レベルのデー
    タあるいは第２の記憶論理レベルのデータを記憶するデ
    ータ記憶回路と、 前記データ記憶回路のデータが第１の記憶論理レベルの
    データである場合、前記記憶素子の状態“ｉ−１”を
    “ｉ”とし、前記データ記憶回路のデータが第２の記憶
    論理レベルのデータである場合、前記記憶素子の状態を
    維持し、前記記憶素子の状態が“ｉ”の状態に達してお
    り、かつ前記記憶素子の状態が“１”〜“ｉ”である場
    合、前記データ記憶回路のデータを第１の記憶論理レベ
    ルから第２の記憶論理レベルに変え、前記記憶素子の状
    態が、“ｉ”の状態に達しておらず、かつ前記記憶素子
    の状態が“１”〜“ｉ”である場合、前記データ記憶回
    路のデータを第１の記憶論理レベルに保持し、前記記憶
    素子の状態が“ｉ+１”〜“ｎ”である場合、前記デー
    タ記憶回路のデータを保持し、前記記憶素子の状態が
    “ｉ−１”から“ｉ”の状態に遷移する際、前記記憶素
    子の状態が一時的にでも“ｉ+１”から“ｎ”の状態に
    ならないように前記記憶素子の状態を制御する制御回路
    とを具備することを特徴とする記憶装置。
11. 【請求項１１】 前記データ記憶回路に接続され、前記
    データ記憶回路に記憶されたデータをロジック回路に転
    送する第１の転送手段と、 前記データ記憶回路に接続され、前記複数の差動増幅器
    及びロジック回路により検出されたデータを前記データ
    記憶回路に転送する第２の転送手段とをさらに具備する
    ことを特徴とする請求項１０記載の記憶装置。
12. 【請求項１２】 前記データ記憶回路は一対の記憶素子
    ごとに配置され、前記差動回路部及び前記増幅回路部及
    び前記ロジック回路は複数の前記記憶素子に選択的に接
    続されることを特徴とする請求項１１記載の記憶装置。
13. 【請求項１３】 前記記憶素子は、負の閾値を有する不
    揮発性半導体記憶素子からなることを特徴とする請求項
    １１記載の記憶装置。
14. 【請求項１４】 ｎ値の状態を有する記憶素子におい
    て、外部から入力される第１の論理レベルあるいは第２
    の論理レベルのデータをデータ記憶回路に記憶し、記憶
    素子より読み出される第１の論理レベルあるいは第２の
    論理レベルによって、データ記憶回路に記憶されている
    論理レベルを変更し、この変更されたデータ記憶回路に
    記憶されている論理レベルが第１の論理レベルの場合、
    前記記憶素子の状態を変え、第２の論理レベルの場合、
    前記記憶素子の状態を維持することを特徴とする記憶装
    置の記憶方法。
15. 【請求項１５】 ｋビットｎ（＝２^ｋ）値の状態を有す
    る記憶素子において、（２^ｋ−１）／ｋ以上のうちで一
    番小さい整数により、ｎ値の状態から１ビットの状態を
    区別するように記憶素子の状態を決めることを特徴とす
    る記憶装置の記憶読み出し方法。