JP2000031260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000031260A JP2000031260A JP10199138A JP19913898A JP2000031260A JP 2000031260 A JP2000031260 A JP 2000031260A JP 10199138 A JP10199138 A JP 10199138A JP 19913898 A JP19913898 A JP 19913898A JP 2000031260 A JP2000031260 A JP 2000031260A
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- oxide film
- silicon nitride
- silicon
- nitride film
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Abstract
(57)【要約】
【課題】シリコン基板へトレンチ形成時に埋め込み酸化
膜のエッジ部分にへこみ（凹部）が形成されてしまう。 【解決手段】シリコン酸化膜１０７’’上に、ＣＶＤ法
によって酸化膜を形成するとトレンチエッジ部分の段差
が滑らかな形状になる。その結果、その後のＷｅｔ工程
を経ても、エッジ部分は滑らかな形状を維持しくびれ部
分をなくすことができ、ゲート酸化膜の信頼性が向上す
る。
膜のエッジ部分にへこみ（凹部）が形成されてしまう。 【解決手段】シリコン酸化膜１０７’’上に、ＣＶＤ法
によって酸化膜を形成するとトレンチエッジ部分の段差
が滑らかな形状になる。その結果、その後のＷｅｔ工程
を経ても、エッジ部分は滑らかな形状を維持しくびれ部
分をなくすことができ、ゲート酸化膜の信頼性が向上す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体基板にトレンチを形成することに
より素子分離を行う方法に関する。
法に関し、特に半導体基板にトレンチを形成することに
より素子分離を行う方法に関する。
【０００２】
【従来の技術】従来の半導体基板にトレンチを形成する
ことにより素子分離を行う方法が論文「１９９６ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ Ｄｉｇｅｓｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ」Ｐ１５８〜Ｐ１５９に示されている。これを図２を
用いて説明する。図２において、２０１はシリコン基
板、２０２はシリコン酸化膜、２０３、２０３’はシリ
コン窒化膜、２０４はレジスト、２０５は深い溝、２０
６は熱酸化膜、２０７はＣＶＤ酸化膜を示している。図
２に示す方法では、トレンチ内を埋め込んだ酸化膜のト
レンチエッジ部にへこみ部発生し、その後形成するゲー
ト酸化膜は、前記へこみ部分にも形成されていた。
ことにより素子分離を行う方法が論文「１９９６ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ Ｄｉｇｅｓｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ」Ｐ１５８〜Ｐ１５９に示されている。これを図２を
用いて説明する。図２において、２０１はシリコン基
板、２０２はシリコン酸化膜、２０３、２０３’はシリ
コン窒化膜、２０４はレジスト、２０５は深い溝、２０
６は熱酸化膜、２０７はＣＶＤ酸化膜を示している。図
２に示す方法では、トレンチ内を埋め込んだ酸化膜のト
レンチエッジ部にへこみ部発生し、その後形成するゲー
ト酸化膜は、前記へこみ部分にも形成されていた。
【０００３】
【発明が解決しようとする課題】しかし、上記従来の技
術ではトレンチを形成する際に埋め込んだ酸化膜は、そ
の後のＷｅｔ処理でトレンチのエッジ部で酸化膜のへこ
み（凹部）を生じ、その後のゲート酸化膜形成におい
て、そのエッジ部でのゲート膜信頼性低下を引き起こ
し、トランジスタ特性に悪影響を与えているという課題
があった。
術ではトレンチを形成する際に埋め込んだ酸化膜は、そ
の後のＷｅｔ処理でトレンチのエッジ部で酸化膜のへこ
み（凹部）を生じ、その後のゲート酸化膜形成におい
て、そのエッジ部でのゲート膜信頼性低下を引き起こ
し、トランジスタ特性に悪影響を与えているという課題
があった。
【０００４】そこで、本発明はかかる課題を解決するた
め、ゲート膜信頼性を確保し、トランジスタ特性に悪影
響を与えない素子分離方法を提供することを目的とす
る。
め、ゲート膜信頼性を確保し、トランジスタ特性に悪影
響を与えない素子分離方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
に第１の酸化膜を形成する工程、前記第１の酸化膜上に
シリコン窒化膜を堆積する工程、フォトリソグラフィー
法により素子分離予定領域を開口する工程、異方性エッ
チングにより開口された素子分離予定領域の前記のシリ
コン窒化膜と第１の酸化膜さらに半導体基板をエッチン
グし、半導体基板上に深い溝を形成する異方性エッチン
グ処理工程、レジストを剥離した後、露出した半導体基
板表面に熱酸化により第２の酸化膜を形成する工程、前
記深い溝に第３の酸化膜を埋め込む工程、埋め込んだ酸
化膜を平坦化する工程、シリコン窒化膜を除去する工
程、その後ＣＶＤ法により酸化膜を形成する工程、その
後Ｗｅｔ処理する工程を具備することを特徴とする。
に第１の酸化膜を形成する工程、前記第１の酸化膜上に
シリコン窒化膜を堆積する工程、フォトリソグラフィー
法により素子分離予定領域を開口する工程、異方性エッ
チングにより開口された素子分離予定領域の前記のシリ
コン窒化膜と第１の酸化膜さらに半導体基板をエッチン
グし、半導体基板上に深い溝を形成する異方性エッチン
グ処理工程、レジストを剥離した後、露出した半導体基
板表面に熱酸化により第２の酸化膜を形成する工程、前
記深い溝に第３の酸化膜を埋め込む工程、埋め込んだ酸
化膜を平坦化する工程、シリコン窒化膜を除去する工
程、その後ＣＶＤ法により酸化膜を形成する工程、その
後Ｗｅｔ処理する工程を具備することを特徴とする。
【０００６】
【作用】上記のように本発明によれば、トレンチ形成
後、エッジ部に発生するへこみ（凹部）の発生はなくな
る。 その結果、その後形成するのゲート酸化膜は、信
頼性を確保し、トランジスタ特性に与える悪影響はな
い。
後、エッジ部に発生するへこみ（凹部）の発生はなくな
る。 その結果、その後形成するのゲート酸化膜は、信
頼性を確保し、トランジスタ特性に与える悪影響はな
い。
【０００７】
【発明の実施の形態】本発明の実施の形態を添付図面の
実施例に基づき以下に詳細に説明する。図中の１０１、
２０１はシリコン基板であり、１０２、１０２’は、シ
リコン酸化膜であり、１０３、１０３’は、シリコン窒
化膜であり、１０４はレジストであり、１０５は、深い
溝であり、１０６は、熱酸化膜であり、１０７、１０
７’、１０７’’、１０７’’’、１０８は、ＣＶＤ酸
化膜である。
実施例に基づき以下に詳細に説明する。図中の１０１、
２０１はシリコン基板であり、１０２、１０２’は、シ
リコン酸化膜であり、１０３、１０３’は、シリコン窒
化膜であり、１０４はレジストであり、１０５は、深い
溝であり、１０６は、熱酸化膜であり、１０７、１０
７’、１０７’’、１０７’’’、１０８は、ＣＶＤ酸
化膜である。
【０００８】まず、図１（ａ）に示すようにシリコン基
板１０１上にドライ酸化またはウェット酸化により膜厚
１００オングストローム〜２００オングストロームの熱
酸化膜１０２を形成する。
板１０１上にドライ酸化またはウェット酸化により膜厚
１００オングストローム〜２００オングストロームの熱
酸化膜１０２を形成する。
【０００９】それから、膜厚１０００オングストローム
〜２５００オングストロームのシリコン窒化膜１０３を
ＣＶＤ法により熱酸化膜１０２上に堆積する。
〜２５００オングストロームのシリコン窒化膜１０３を
ＣＶＤ法により熱酸化膜１０２上に堆積する。
【００１０】そして、フォトリソグラフィー法により素
子分離予定領域のレジスト１０４を開口し、図１（ｂ）
に示すようにエッチングガス ＣＨＦ3、ＣＦ4、Ａｒの
混合ガスを０．２〜０．５Ｔｏｒｒの圧力下で素子分離
予定領域のシリコン窒化膜２０３を選択的に除去する。
子分離予定領域のレジスト１０４を開口し、図１（ｂ）
に示すようにエッチングガス ＣＨＦ3、ＣＦ4、Ａｒの
混合ガスを０．２〜０．５Ｔｏｒｒの圧力下で素子分離
予定領域のシリコン窒化膜２０３を選択的に除去する。
【００１１】次にレジスト１０４を剥離した後、シリコ
ン窒化膜１０３をマスクとしてエッチングガス ＣＨ
Ｆ3、ＣＦ4、Ａｒの混合ガスを０．４〜１Ｔｏｒｒの圧
力下で素子分離予定領域の熱酸化膜１０２および、シリ
コン基板１０１を３０００オングストローム〜５０００
オングストロームの深さに達する深い溝１０５を形成す
るようにエッチングする。
ン窒化膜１０３をマスクとしてエッチングガス ＣＨ
Ｆ3、ＣＦ4、Ａｒの混合ガスを０．４〜１Ｔｏｒｒの圧
力下で素子分離予定領域の熱酸化膜１０２および、シリ
コン基板１０１を３０００オングストローム〜５０００
オングストロームの深さに達する深い溝１０５を形成す
るようにエッチングする。
【００１２】ついで、図１（ｃ）に示すように９００℃
以上でドライ酸化または８００℃以上でウェット酸化に
より膜厚１００オングストローム〜２００オングストロ
ームの熱酸化膜１０６を露出したシリコン基板表面に形
成する。
以上でドライ酸化または８００℃以上でウェット酸化に
より膜厚１００オングストローム〜２００オングストロ
ームの熱酸化膜１０６を露出したシリコン基板表面に形
成する。
【００１３】それから、図１（ｄ）に示すようにＣＶＤ
法によりシリコン酸化膜１０７を溝１０５に完全に埋め
込むように堆積する。
法によりシリコン酸化膜１０７を溝１０５に完全に埋め
込むように堆積する。
【００１４】そして、図１（ｅ）に示すようにＣＭＰ法
により表面を削り取り、シリコン酸化膜１０７’とシリ
コン窒化膜１０３’がシリコン基板に対して水平となる
ように平坦化する。
により表面を削り取り、シリコン酸化膜１０７’とシリ
コン窒化膜１０３’がシリコン基板に対して水平となる
ように平坦化する。
【００１５】その後、図１（ｆ）に示すようにシリコン
窒化膜をＷｅｔエッチングで除去すると、埋め込まれた
シリコン酸化膜の突起１０７’’が発生する。その後図
１（ｇ）に示すようにＣＶＤ法によりシリコン酸化膜１
０８を形成すると、シリコン酸化膜１０７’’の突起部
は滑らかになり、図１（ｈ）に示すようにその後のＷｅ
ｔ処理を施しても滑らかなシリコン酸化膜形状１０
７’’’が維持できる。それから後は、ＬＯＣＯＳ法に
よるトランジスタの製造方法と同様にシリコン窒化膜１
０３’下の素子形成領域にトランジスタを形成してい
く。
窒化膜をＷｅｔエッチングで除去すると、埋め込まれた
シリコン酸化膜の突起１０７’’が発生する。その後図
１（ｇ）に示すようにＣＶＤ法によりシリコン酸化膜１
０８を形成すると、シリコン酸化膜１０７’’の突起部
は滑らかになり、図１（ｈ）に示すようにその後のＷｅ
ｔ処理を施しても滑らかなシリコン酸化膜形状１０
７’’’が維持できる。それから後は、ＬＯＣＯＳ法に
よるトランジスタの製造方法と同様にシリコン窒化膜１
０３’下の素子形成領域にトランジスタを形成してい
く。
【００１６】本発明によれば、素子分離領域に接する素
子形成領域のエッジ部のくびれはなくなり、滑らかな形
状になる。
子形成領域のエッジ部のくびれはなくなり、滑らかな形
状になる。
【００１７】そのため、その後のゲート膜形成におい
て、くびれ部分の膜質劣化を心配することのない、信頼
性の高いゲート酸化膜を形成することができ、トランジ
スタ特性に影響を及ぼすことがない。
て、くびれ部分の膜質劣化を心配することのない、信頼
性の高いゲート酸化膜を形成することができ、トランジ
スタ特性に影響を及ぼすことがない。
【００１８】
【発明の効果】以上のように、本発明によれば、トレン
チを形成した後のエッジ部分でのくびれ（凹部）の発生
を抑えることができ、その結果としてその後に形成する
ゲート酸化膜の信頼性を確保することができ、トランジ
スタ特性に影響を及ぼすことがないという効果を有す
る。
チを形成した後のエッジ部分でのくびれ（凹部）の発生
を抑えることができ、その結果としてその後に形成する
ゲート酸化膜の信頼性を確保することができ、トランジ
スタ特性に影響を及ぼすことがないという効果を有す
る。
【図１】本発明の半導体装置の製造方法を工程に従って
示した断面図。
示した断面図。
【図２】従来の半導体装置の製造方法を工程に従って示
した断面図。
した断面図。
１０１，２０１・・・シリコン基板 １０２，２０２・・・シリコン酸化膜 １０３，１０３’，２０３，２０３’・・・シリコン窒
化膜 １０４，２０４・・・レジスト １０５，２０５・・・深い溝 １０６，２０６・・・熱酸化膜 １０７，１０７’、１０７’’、１０７’’’、２０
７，２０７’，２０７’’、２０７’’’、１０８・・
・ＣＶＤ酸化膜
化膜 １０４，２０４・・・レジスト １０５，２０５・・・深い溝 １０６，２０６・・・熱酸化膜 １０７，１０７’、１０７’’、１０７’’’、２０
７，２０７’，２０７’’、２０７’’’、１０８・・
・ＣＶＤ酸化膜
Claims (1)
- 【請求項１】半導体基板上に第１の酸化膜を形成する工
程、前記第１の酸化膜上にシリコン窒化膜を堆積する工
程、フォトリソグラフィー法により素子分離予定領域を
開口する工程、異方性エッチングにより開口された素子
分離予定領域の前記のシリコン窒化膜と第１の酸化膜さ
らに半導体基板をエッチングし、半導体基板上に深い溝
を形成する異方性エッチング処理工程、レジストを剥離
した後、露出した半導体基板表面に熱酸化により第２の
酸化膜を形成する工程、前記深い溝に第３の酸化膜を埋
め込む工程、埋め込んだ酸化膜を平坦化する工程、シリ
コン窒化膜を除去する工程、その後ＣＶＤ法により酸化
膜を形成する工程、その後Ｗｅｔ処理する工程を具備す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10199138A JP2000031260A (ja) | 1998-07-14 | 1998-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10199138A JP2000031260A (ja) | 1998-07-14 | 1998-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031260A true JP2000031260A (ja) | 2000-01-28 |
Family
ID=16402785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10199138A Withdrawn JP2000031260A (ja) | 1998-07-14 | 1998-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1137062A1 (fr) * | 2000-03-24 | 2001-09-26 | Koninklijke Philips Electronics N.V. | Procédé de formation de zone isolante |
-
1998
- 1998-07-14 JP JP10199138A patent/JP2000031260A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1137062A1 (fr) * | 2000-03-24 | 2001-09-26 | Koninklijke Philips Electronics N.V. | Procédé de formation de zone isolante |
| FR2806834A1 (fr) * | 2000-03-24 | 2001-09-28 | St Microelectronics Sa | Procede de formation de zone isolante |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |