JP2002083865A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002083865A JP2002083865A JP2000271584A JP2000271584A JP2002083865A JP 2002083865 A JP2002083865 A JP 2002083865A JP 2000271584 A JP2000271584 A JP 2000271584A JP 2000271584 A JP2000271584 A JP 2000271584A JP 2002083865 A JP2002083865 A JP 2002083865A
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Abstract
(57)【要約】
【課題】 素子分離用トレンチのアスペクト比が高くな
っても、そのトレンチ内に埋め込まれる絶縁膜にボイド
が発生することを抑制できる半導体装置及びその製造方
法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
シリコン基板１にトレンチ１ａ，１ｂを形成する工程
と、このトレンチ内及びシリコン基板上に高密度プラズ
マ化学気相成長法によりシリコン酸化膜５を堆積する工
程、即ちシリコン酸化膜を成膜しながら該シリコン酸化
膜をＡｒイオンによってスパッタリングする工程と、シ
リコン基板上に存在するシリコン酸化膜をＣＭＰによっ
て研磨除去することにより、上記トレンチ内にシリコン
酸化膜を充填する工程と、を具備する。
っても、そのトレンチ内に埋め込まれる絶縁膜にボイド
が発生することを抑制できる半導体装置及びその製造方
法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
シリコン基板１にトレンチ１ａ，１ｂを形成する工程
と、このトレンチ内及びシリコン基板上に高密度プラズ
マ化学気相成長法によりシリコン酸化膜５を堆積する工
程、即ちシリコン酸化膜を成膜しながら該シリコン酸化
膜をＡｒイオンによってスパッタリングする工程と、シ
リコン基板上に存在するシリコン酸化膜をＣＭＰによっ
て研磨除去することにより、上記トレンチ内にシリコン
酸化膜を充填する工程と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離部を備え
た半導体装置及びその製造方法に関する。
た半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図２（ａ）〜（ｃ）は、従来の半導体装
置の製造方法を示す断面図である。まず、図２（ａ）に
示すように、シリコン基板１０１上にフォトレジスト膜
を塗布し、このフォトレジスト膜を露光、現像する。こ
れにより、シリコン基板１０１上には開口部１０３ａ，
１０３ｂを有するレジストパターン１０３が形成され
る。開口部１０３ａ，１０３ｂは、素子分離用のトレン
チを形成するためのものである。
置の製造方法を示す断面図である。まず、図２（ａ）に
示すように、シリコン基板１０１上にフォトレジスト膜
を塗布し、このフォトレジスト膜を露光、現像する。こ
れにより、シリコン基板１０１上には開口部１０３ａ，
１０３ｂを有するレジストパターン１０３が形成され
る。開口部１０３ａ，１０３ｂは、素子分離用のトレン
チを形成するためのものである。
【０００３】この後、レジストパターン１０３をマスク
としてシリコン基板１０１をエッチングすることによ
り、シリコン基板１０１には素子分離用のトレンチ１０
１ａ，１０１ｂが形成される。
としてシリコン基板１０１をエッチングすることによ
り、シリコン基板１０１には素子分離用のトレンチ１０
１ａ，１０１ｂが形成される。
【０００４】次に、図２（ｂ）に示すように、レジスト
パターン１０３を剥離した後、トレンチ１０１ａ，１０
１ｂ内及びシリコン基板１０１上にプラズマＣＶＤ（Ch
emical Vapor Deposition）法によりシリコン酸化膜１
０５を堆積する。この際のＣＶＤに用いるガス系はＳｉ
Ｈ4／Ｏ2である。
パターン１０３を剥離した後、トレンチ１０１ａ，１０
１ｂ内及びシリコン基板１０１上にプラズマＣＶＤ（Ch
emical Vapor Deposition）法によりシリコン酸化膜１
０５を堆積する。この際のＣＶＤに用いるガス系はＳｉ
Ｈ4／Ｏ2である。
【０００５】この後、図２（ｃ）に示すように、シリコ
ン酸化膜１０５をエッチバックすることにより、シリコ
ン基板のトレンチ１０１ａ，１０１ｂ内にはシリコン酸
化膜１０５が充填される。このようにしてトレンチ内に
充填されたシリコン酸化膜による素子分離部１０５ａ，
１０５ｂがシリコン基板１０１に形成される。
ン酸化膜１０５をエッチバックすることにより、シリコ
ン基板のトレンチ１０１ａ，１０１ｂ内にはシリコン酸
化膜１０５が充填される。このようにしてトレンチ内に
充填されたシリコン酸化膜による素子分離部１０５ａ，
１０５ｂがシリコン基板１０１に形成される。
【０００６】
【発明が解決しようとする課題】上述したような従来の
半導体装置の製造方法では、トレンチ内に充填するシリ
コン酸化膜１０５をステップカバレージの悪いＳｉＨ4
／Ｏ2のガス系を用いたＣＶＤ法により成膜している。
このため、素子の微細化が進むことにより素子分離用の
トレンチの幅も狭くなり、トレンチのアスペクト比が高
くなると、図２（ｂ），（ｃ）に示すように、トレンチ
内にシリコン酸化膜が十分に充填されず、埋め込まれた
シリコン酸化膜にボイド１０６が発生することがある。
このボイド１０６により十分な素子分離耐圧が得られな
くなり、素子分離部１０５ａ，１０５ｂの信頼性が低下
することになる。
半導体装置の製造方法では、トレンチ内に充填するシリ
コン酸化膜１０５をステップカバレージの悪いＳｉＨ4
／Ｏ2のガス系を用いたＣＶＤ法により成膜している。
このため、素子の微細化が進むことにより素子分離用の
トレンチの幅も狭くなり、トレンチのアスペクト比が高
くなると、図２（ｂ），（ｃ）に示すように、トレンチ
内にシリコン酸化膜が十分に充填されず、埋め込まれた
シリコン酸化膜にボイド１０６が発生することがある。
このボイド１０６により十分な素子分離耐圧が得られな
くなり、素子分離部１０５ａ，１０５ｂの信頼性が低下
することになる。
【０００７】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、素子分離用トレンチのア
スペクト比が高くなっても、そのトレンチ内に埋め込ま
れる絶縁膜にボイドが発生することを抑制できる半導体
装置及びその製造方法を提供することにある。
れたものであり、その目的は、素子分離用トレンチのア
スペクト比が高くなっても、そのトレンチ内に埋め込ま
れる絶縁膜にボイドが発生することを抑制できる半導体
装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、半導体基板
にトレンチを形成する工程と、このトレンチ内及び半導
体基板上に高密度プラズマ化学気相成長法によりシリコ
ン酸化膜を堆積する工程と、半導体基板上に存在するシ
リコン酸化膜をＣＭＰによって研磨除去することによ
り、上記トレンチ内にシリコン酸化膜を充填する工程
と、を具備することを特徴とする。
め、本発明に係る半導体装置の製造方法は、半導体基板
にトレンチを形成する工程と、このトレンチ内及び半導
体基板上に高密度プラズマ化学気相成長法によりシリコ
ン酸化膜を堆積する工程と、半導体基板上に存在するシ
リコン酸化膜をＣＭＰによって研磨除去することによ
り、上記トレンチ内にシリコン酸化膜を充填する工程
と、を具備することを特徴とする。
【０００９】本発明に係る半導体装置の製造方法は、半
導体基板にトレンチを形成する工程と、このトレンチ内
及び半導体基板上に高密度プラズマ化学気相成長法によ
りシリコン酸化膜を堆積する工程と、半導体基板上に存
在するシリコン酸化膜をエッチバックによって除去する
ことにより、上記トレンチ内にシリコン酸化膜を充填す
る工程と、を具備することを特徴とする。
導体基板にトレンチを形成する工程と、このトレンチ内
及び半導体基板上に高密度プラズマ化学気相成長法によ
りシリコン酸化膜を堆積する工程と、半導体基板上に存
在するシリコン酸化膜をエッチバックによって除去する
ことにより、上記トレンチ内にシリコン酸化膜を充填す
る工程と、を具備することを特徴とする。
【００１０】また、本発明に係る半導体装置の製造方法
において、上記シリコン酸化膜を堆積する工程は、シリ
コン酸化膜を成膜しながら該シリコン酸化膜をＡｒイオ
ンによってスパッタリングする工程であることが好まし
い。
において、上記シリコン酸化膜を堆積する工程は、シリ
コン酸化膜を成膜しながら該シリコン酸化膜をＡｒイオ
ンによってスパッタリングする工程であることが好まし
い。
【００１１】上記半導体装置の製造方法によれば、トレ
ンチ内に充填するシリコン酸化膜を、シリコン酸化膜の
成膜とシリコン酸化膜のスパッタリングを同時に行う高
密度プラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）により
成膜している。このため、素子の微細化が進むことによ
り素子分離用のトレンチの幅も狭くなり、トレンチのア
スペクト比が高くなっても、ステップカバレージ良くト
レンチ内にシリコン酸化膜を充填することができる。従
って、埋め込まれたシリコン酸化膜にボイドが発生する
ことを抑制できる。
ンチ内に充填するシリコン酸化膜を、シリコン酸化膜の
成膜とシリコン酸化膜のスパッタリングを同時に行う高
密度プラズマ化学気相成長法（ＨＤＰ−ＣＶＤ）により
成膜している。このため、素子の微細化が進むことによ
り素子分離用のトレンチの幅も狭くなり、トレンチのア
スペクト比が高くなっても、ステップカバレージ良くト
レンチ内にシリコン酸化膜を充填することができる。従
って、埋め込まれたシリコン酸化膜にボイドが発生する
ことを抑制できる。
【００１２】本発明に係る半導体装置は、半導体基板に
形成されたトレンチと、このトレンチ内に充填されたシ
リコン酸化膜からなる素子分離部と、を具備し、上記シ
リコン酸化膜が高密度プラズマ化学気相成長法により形
成されたものであることを特徴とする。
形成されたトレンチと、このトレンチ内に充填されたシ
リコン酸化膜からなる素子分離部と、を具備し、上記シ
リコン酸化膜が高密度プラズマ化学気相成長法により形
成されたものであることを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１（ａ）〜（ｄ）は、本
発明の実施の形態による半導体装置の製造方法を示す断
面図である。なお、図１（ｂ）は、トレンチ内にシリコ
ン酸化膜を充填する工程の途中の状態を示す断面図であ
る。
施の形態について説明する。図１（ａ）〜（ｄ）は、本
発明の実施の形態による半導体装置の製造方法を示す断
面図である。なお、図１（ｂ）は、トレンチ内にシリコ
ン酸化膜を充填する工程の途中の状態を示す断面図であ
る。
【００１４】まず、図１（ａ）に示すように、シリコン
基板１上にフォトレジスト膜を塗布し、このフォトレジ
スト膜を露光、現像する。これにより、シリコン基板１
上には開口部３ａ，３ｂを有するレジストパターン３が
形成される。開口部３ａ，３ｂは、素子分離用のトレン
チを形成するためのものである。この後、レジストパタ
ーン３をマスクとしてシリコン基板１をエッチングする
ことにより、シリコン基板１には素子分離用のトレンチ
１ａ，１ｂが形成される。
基板１上にフォトレジスト膜を塗布し、このフォトレジ
スト膜を露光、現像する。これにより、シリコン基板１
上には開口部３ａ，３ｂを有するレジストパターン３が
形成される。開口部３ａ，３ｂは、素子分離用のトレン
チを形成するためのものである。この後、レジストパタ
ーン３をマスクとしてシリコン基板１をエッチングする
ことにより、シリコン基板１には素子分離用のトレンチ
１ａ，１ｂが形成される。
【００１５】次に、図１（ｂ）に示すように、レジスト
パターン３を剥離した後、トレンチ１ａ，１ｂ内及びシ
リコン基板１上にＨＤＰ−ＣＶＤ（高密度プラズマ化学
気相成長法）によりシリコン酸化膜５を堆積させ、トレ
ンチ１ａ，１ｂ内にシリコン酸化膜５を埋め込む。
パターン３を剥離した後、トレンチ１ａ，１ｂ内及びシ
リコン基板１上にＨＤＰ−ＣＶＤ（高密度プラズマ化学
気相成長法）によりシリコン酸化膜５を堆積させ、トレ
ンチ１ａ，１ｂ内にシリコン酸化膜５を埋め込む。
【００１６】ここで、ＨＤＰ−ＣＶＤについて説明す
る。ＨＤＰ−ＣＶＤは、ガス系にＳｉＨ4とＯ2とＡｒを
用いて、プラズマにアシストされたＳｉＨ4とＯ2の反応
によりシリコン酸化膜５を成膜する。すなわち、ＳｉＨ
4とＯ2の反応によりシリコン酸化膜（ＳｉＯ2）５を成
膜する。この際、プラズマとシリコン基板（ウエハ）に
発生するバイアスによりＡｒイオンをシリコン基板上に
引き込み、既に成膜されているシリコン酸化膜をスパッ
タリングする。このスパッタリングは、図１（ｂ）に示
すように平坦な部分より段差の肩の部分で優先的に行わ
れる。これにより、トレンチ１ａ，１ｂの幅が狭くアス
ペクト比が大きくても、トレンチ内にボイドが発生する
ことなくシリコン酸化膜が充填される。
る。ＨＤＰ−ＣＶＤは、ガス系にＳｉＨ4とＯ2とＡｒを
用いて、プラズマにアシストされたＳｉＨ4とＯ2の反応
によりシリコン酸化膜５を成膜する。すなわち、ＳｉＨ
4とＯ2の反応によりシリコン酸化膜（ＳｉＯ2）５を成
膜する。この際、プラズマとシリコン基板（ウエハ）に
発生するバイアスによりＡｒイオンをシリコン基板上に
引き込み、既に成膜されているシリコン酸化膜をスパッ
タリングする。このスパッタリングは、図１（ｂ）に示
すように平坦な部分より段差の肩の部分で優先的に行わ
れる。これにより、トレンチ１ａ，１ｂの幅が狭くアス
ペクト比が大きくても、トレンチ内にボイドが発生する
ことなくシリコン酸化膜が充填される。
【００１７】また、ＳｉＯ2の堆積速度（Depo Rate）と
スパッタ速度（SP Rate）はそれぞれ独立に制御でき
る。ＳｉＯ2の堆積速度とスパッタ速度の比（Ｄ／Ｓ）
を小さくすると埋め込み性を増加させることができる
が、相対的にスパッタ速度が大きくなるため、トレンチ
の肩までスパッタリングを行ってしまう現象が起き易く
なる。この現象と埋め込み性能はトレードオフの関係に
ある。
スパッタ速度（SP Rate）はそれぞれ独立に制御でき
る。ＳｉＯ2の堆積速度とスパッタ速度の比（Ｄ／Ｓ）
を小さくすると埋め込み性を増加させることができる
が、相対的にスパッタ速度が大きくなるため、トレンチ
の肩までスパッタリングを行ってしまう現象が起き易く
なる。この現象と埋め込み性能はトレードオフの関係に
ある。
【００１８】このような点を考慮すると、ＨＤＰ−ＣＶ
Ｄの成膜条件は、ＲＦパワー１０００〜５０００Ｗ、Ｒ
Ｆバイアスパワー１０００〜５０００Ｗ、ガス流量がＡ
ｒガス２０〜４０ｓｃｃｍ、ＳｉＨ4ガス５０〜８０ｓ
ｃｃｍ、Ｏ2ガス１００〜１５０ｓｃｃｍ、温度が３５
０〜４５０℃、成膜速度が３００〜８００ｎｍ／ｍｉ
ｎ、圧力が１〜５Ｔｏｒｒであることが好ましい。
Ｄの成膜条件は、ＲＦパワー１０００〜５０００Ｗ、Ｒ
Ｆバイアスパワー１０００〜５０００Ｗ、ガス流量がＡ
ｒガス２０〜４０ｓｃｃｍ、ＳｉＨ4ガス５０〜８０ｓ
ｃｃｍ、Ｏ2ガス１００〜１５０ｓｃｃｍ、温度が３５
０〜４５０℃、成膜速度が３００〜８００ｎｍ／ｍｉ
ｎ、圧力が１〜５Ｔｏｒｒであることが好ましい。
【００１９】このようにシリコン酸化膜５の成膜とシリ
コン酸化膜５のスパッタリングを同時に行うことによ
り、図１（ｃ）に示すように、カバレージ良くトレンチ
１ａ，１ｂ内にシリコン酸化膜５を充填することが可能
となる。
コン酸化膜５のスパッタリングを同時に行うことによ
り、図１（ｃ）に示すように、カバレージ良くトレンチ
１ａ，１ｂ内にシリコン酸化膜５を充填することが可能
となる。
【００２０】次に、図１（ｄ）に示すように、シリコン
酸化膜５をＣＭＰ（Chemical Mechanical Polishing）
で研磨することにより、トレンチ１ａ，１ｂ内部以外の
シリコン酸化膜５を除去する。この際のＣＭＰ研磨条件
は、テーブル回転数が５０〜１００ｒｐｍ、ウエハ回転
数が３０〜６０ｒｐｍ、トップ押し付け圧力が１００〜
３００ｈＰａ、シリカ／アンモニウムのスラリー、ポリ
ウレタンの研磨クロス、研磨速度が１０００オングスト
ローム／ｍｉｎ〜３０００オングストローム／ｍｉｎを
用いることが好ましい。このようにしてトレンチ内に充
填されたシリコン酸化膜による素子分離部５ａ，５ｂが
シリコン基板１に形成される。
酸化膜５をＣＭＰ（Chemical Mechanical Polishing）
で研磨することにより、トレンチ１ａ，１ｂ内部以外の
シリコン酸化膜５を除去する。この際のＣＭＰ研磨条件
は、テーブル回転数が５０〜１００ｒｐｍ、ウエハ回転
数が３０〜６０ｒｐｍ、トップ押し付け圧力が１００〜
３００ｈＰａ、シリカ／アンモニウムのスラリー、ポリ
ウレタンの研磨クロス、研磨速度が１０００オングスト
ローム／ｍｉｎ〜３０００オングストローム／ｍｉｎを
用いることが好ましい。このようにしてトレンチ内に充
填されたシリコン酸化膜による素子分離部５ａ，５ｂが
シリコン基板１に形成される。
【００２１】上記実施の形態によれば、トレンチ１ａ，
１ｂ内に充填するシリコン酸化膜５を、シリコン酸化膜
５の成膜とシリコン酸化膜５のスパッタリングを同時に
行うＨＤＰ−ＣＶＤにより成膜している。このため、素
子の微細化が進むことにより素子分離用のトレンチの幅
も狭くなり、トレンチのアスペクト比が高くなっても、
ステップカバレージ良くトレンチ内にシリコン酸化膜を
充填することができる。従って、埋め込まれたシリコン
酸化膜にボイドが発生することを抑制できる。その結
果、十分な素子分離耐圧を得ることができ、素子分離部
５ａ，５ｂの信頼性を向上させることができる。具体的
には、幅が約０．１５μｍのトレンチ内でもシリコン酸
化膜を充填させることができ、より微細で優れた素子分
離部を形成することができる。
１ｂ内に充填するシリコン酸化膜５を、シリコン酸化膜
５の成膜とシリコン酸化膜５のスパッタリングを同時に
行うＨＤＰ−ＣＶＤにより成膜している。このため、素
子の微細化が進むことにより素子分離用のトレンチの幅
も狭くなり、トレンチのアスペクト比が高くなっても、
ステップカバレージ良くトレンチ内にシリコン酸化膜を
充填することができる。従って、埋め込まれたシリコン
酸化膜にボイドが発生することを抑制できる。その結
果、十分な素子分離耐圧を得ることができ、素子分離部
５ａ，５ｂの信頼性を向上させることができる。具体的
には、幅が約０．１５μｍのトレンチ内でもシリコン酸
化膜を充填させることができ、より微細で優れた素子分
離部を形成することができる。
【００２２】また、トレンチ１ａ，１ｂ内部以外のシリ
コン酸化膜５をＣＭＰにより研磨除去しているため、平
坦性に優れた素子分離部５ａ，５ｂを形成することがで
きる。
コン酸化膜５をＣＭＰにより研磨除去しているため、平
坦性に優れた素子分離部５ａ，５ｂを形成することがで
きる。
【００２３】次に、上記実施の形態による半導体装置の
製造方法の変形例について説明する。但し、上記実施の
形態と同一部分の説明は省略し、異なる部分についての
み説明する。
製造方法の変形例について説明する。但し、上記実施の
形態と同一部分の説明は省略し、異なる部分についての
み説明する。
【００２４】上記実施の形態におけるＣＭＰで研磨する
工程に代えて、トレンチ内部以外のシリコン酸化膜５を
エッチバックにより除去する。このエッチバックはウエ
ットでもドライでも良い。
工程に代えて、トレンチ内部以外のシリコン酸化膜５を
エッチバックにより除去する。このエッチバックはウエ
ットでもドライでも良い。
【００２５】上記変形例においても上記実施の形態と同
様の効果を得ることができる。すなわち、トレンチ１
ａ，１ｂ内に埋め込まれたシリコン酸化膜にボイドが発
生することを抑制できると共に、トレンチ１ａ，１ｂ内
部以外のシリコン酸化膜５をエッチバックにより研磨除
去しているため、平坦性に優れた素子分離部５ａ，５ｂ
を形成することができる。
様の効果を得ることができる。すなわち、トレンチ１
ａ，１ｂ内に埋め込まれたシリコン酸化膜にボイドが発
生することを抑制できると共に、トレンチ１ａ，１ｂ内
部以外のシリコン酸化膜５をエッチバックにより研磨除
去しているため、平坦性に優れた素子分離部５ａ，５ｂ
を形成することができる。
【００２６】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００２７】
【発明の効果】以上説明したように本発明によれば、ト
レンチ内に充填するシリコン酸化膜を高密度プラズマ化
学気相成長法（ＨＤＰ−ＣＶＤ）により成膜している。
したがって、素子分離用トレンチのアスペクト比が高く
なっても、そのトレンチ内に埋め込まれる絶縁膜にボイ
ドが発生することを抑制できる半導体装置及びその製造
方法を提供することができる。
レンチ内に充填するシリコン酸化膜を高密度プラズマ化
学気相成長法（ＨＤＰ−ＣＶＤ）により成膜している。
したがって、素子分離用トレンチのアスペクト比が高く
なっても、そのトレンチ内に埋め込まれる絶縁膜にボイ
ドが発生することを抑制できる半導体装置及びその製造
方法を提供することができる。
【図１】（ａ）〜（ｄ）は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
１，１０１…シリコン基板 １ａ，１ｂ、１０１ａ，１０１ｂ…トレンチ ３，１０３…レジストパターン ３ａ，３ｂ、１０３ａ，１０３ｂ…開口部 ５，１０５…シリコン酸化膜 ５ａ，５ｂ、１０５ａ，１０５ｂ…素子分離部 １０６…ボイド
Claims (4)
- 【請求項１】 半導体基板にトレンチを形成する工程
と、 このトレンチ内及び半導体基板上に高密度プラズマ化学
気相成長法によりシリコン酸化膜を堆積する工程と、 半導体基板上に存在するシリコン酸化膜をＣＭＰによっ
て研磨除去することにより、上記トレンチ内にシリコン
酸化膜を充填する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板にトレンチを形成する工程
と、 このトレンチ内及び半導体基板上に高密度プラズマ化学
気相成長法によりシリコン酸化膜を堆積する工程と、 半導体基板上に存在するシリコン酸化膜をエッチバック
によって除去することにより、上記トレンチ内にシリコ
ン酸化膜を充填する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 上記シリコン酸化膜を堆積する工程は、
シリコン酸化膜を成膜しながら該シリコン酸化膜をＡｒ
イオンによってスパッタリングする工程であることを特
徴とする請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 半導体基板に形成されたトレンチと、 このトレンチ内に充填されたシリコン酸化膜からなる素
子分離部と、 を具備し、 上記シリコン酸化膜が高密度プラズマ化学気相成長法に
より形成されたものであることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271584A JP2002083865A (ja) | 2000-09-07 | 2000-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271584A JP2002083865A (ja) | 2000-09-07 | 2000-09-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002083865A true JP2002083865A (ja) | 2002-03-22 |
Family
ID=18757847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000271584A Withdrawn JP2002083865A (ja) | 2000-09-07 | 2000-09-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002083865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004281935A (ja) * | 2003-03-18 | 2004-10-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100465601B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| JP2005259883A (ja) * | 2004-03-10 | 2005-09-22 | Seiko Epson Corp | 半導体膜の製造方法、半導体装置の製造方法、集積回路、電気光学装置、電子機器 |
-
2000
- 2000-09-07 JP JP2000271584A patent/JP2002083865A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465601B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| JP2004281935A (ja) * | 2003-03-18 | 2004-10-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2005259883A (ja) * | 2004-03-10 | 2005-09-22 | Seiko Epson Corp | 半導体膜の製造方法、半導体装置の製造方法、集積回路、電気光学装置、電子機器 |
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