ITMI951306A1 - Struttura di anello di campo di polisilicio per circuito integrato di potenza - Google Patents

Abstract

Una struttura di anello di campo di polisilicio viene usata per eliminare un qualsiasi tipo di indesiderate perdite di corrente superficiale in un chip di circuito integrato di potenza avente zone di alta tensione e bassa tensione e racchiuso in una carcassa di plastica. Tutte le regioni di diffusione di tipo P non polarizzate rispetto al potenziale di terra sono circondate da anelli polarizzati al potenziale di alimentazione, e tutte le regioni di diffusione di tipo N non polarizzate al potenziale di alimentazione sono circondate da anelli polarizzati al potenziale di terra.(Figura 2).

Description

DESCRIZIONE

a corredo di una domanda di brevetto d'invenzione dal titolo:

"STRUTTURA DI ANELLO DI CAMPO DI POLISILICIO PER CIRCUITO INTE-GRATO DI POTENZA"

FONDAMENTI DELL' INVENZIONE

Quest'invenzione si riferisce ai circuiti integrati di potenza ad alta tensione, e più specificamente si riferisce alla realizzazióne di una struttura di anello di campo di polisilicio per eliminare un qualsiasi tipo di perdite di corrente superficiale indesiderata.

I circuiti integrati di potenza sono ben noti e comunemente includono un circuito avente una o più sezioni ad alta tensione e sezioni di bassa tensione sullo stesso chip (cristallo di silicio) monolitico. Entrambe le sezioni di alta e bassa tensione possono contenere circuiti analogici/logici composti da dispositivi CMOS/ bipolari ed anche da dispositivi di potenza. Le sezioni di alta tensione sono isolate una dall'altra e dalla sezione di bassa tensione con una tecnologia adatta come isolamento a giunzione, autoisolamento, o isolamento dielettrico.

La superficie superiore del chip ha un rivestimento di passivazione adatto, per esempio di ossido di silicio (silox), nitruro di silicio o ossinitruro di silicio e viene stampato sopra/con una plastica altamente isolante.

La plastica racchiude completamente il chip ed è in contatto completo con la superficie superiore del chip. I connettori a piedini si estendono attraverso la carcassa di plastica e forniscono il collegamento elettrico al chip.

Uh circuito integrato di potenza tipico di questo tipo è il MOS Gate Driver per alta tensione, IR2112, venduto dalla Soc. International Rectifier Corporation, L'assegnataria della presente invenzione.

Tali circuiti integrati di potenza ad alta tensione incapsulati in plastica sono soggetti a due tipi di perdite di corrente superficiale indesiderate. Una è la perdita prodotta dall'inversione superficiale indotta dalle linee di segnale di polisilicio/ metallo. Questo tipo di perdite si verifica solo al di sotto delle linee di segnale ed è prevalente nei circuiti integrati a bassa tensione ed anche nei circuiti integrati di potenza. Inoltre questo tipo di perdite è permanente ed è relativamente indipendente dal tempo e dalle sollecitazioni. Per eliminare tali perdite nel passato sono state usate varie forme di tecniche di diffusione di dispositivi di blocco dei canali, che si sono dimostrati efficienti nei circuiti bipolari e di tipo CMOS.

Un secondo tipo di perdita causato dalla custodia è provocato dall'inversione superficiale prodotta da ioni mobili nella custodia di plastica. Si ritiene che, nelle condizioni di temperatura e di polarizzazione di inversione elevate, i contaminanti ionici mobili presenti nella plastica si spostino liberamente sulla superficie del chip e si accumulino su certe zone della superficie del chip, provocando l'inversione superficiale del silicio sottostante. Questo tipo di perdite può verificarsi fra le regioni di diffusioni dello stesso tipo e differenti polarizzazioni, e i suoi effetti sono più pronunciati nei circuiti integrati di potenza. Inoltre questo tipo di perdite varia con il valore e la durata della temperatura e delle sollecitazioni di polarizzazione inversa.<’>

Nel caso di circuiti integrati di potenza comprendenti solo dispositivi bipolari, varie forme di strutture di placcatura di campo sono state usate per schermare la superficie di silicio dalla inversione indesiderata. Per esempio in una struttura PNP laterale, la linea di metallo emettitore può essere estesa per schermare la base. Tuttavia questa struttura non è efficiente in un circuito CMOS in quanto il metallo di uscita (drain) non può schermare l'alimentazione (source) e né il metallo di source né il polisicone della porta (gate) possono avere una loro polarizzazione stabile.

Pertanto è richiesto un metodo efficiente per eliminare i due tipi di perdite superficiali per un circuito integrato di potenza conprendente circuiti CMOS. Senza eliminare tali perdite, specialmente quelle del secondo tipo, i circuiti integrati di potenza sono limitati alle temperature e alle condizioni di polarizzazione più basse di modo che viene ridotta la mobilità dei contaminanti ionici. La capacità di operare a 150°C e alla sua completa tensione di bloccaggio è richiesta in quanto un circuito integrato di potenza deve spesso dissipare una potenza significativa e operare in ambienti a temperatura elevata.

BREVE DESCRIZIONE DELL'INVENZIONE

In accordo con la presente invenzione, viene proposta una nuova struttura di anello di campo di polisilicio nella quale tutti i pozzetti di diffusione che possono contribuire alle perdite del campo vengono circondati da anelli di campo polarizzati ad un potenziale che bloccherà le perdite indotte del campo.

Per eliminare tutte le perdite parassite del FMOS in un circuito CMOS, per esempio, tutte le regioni di diffusioni di tipo P non collegate al potenziale di terra sono collegate ad anello con gli anelli di campo di polisilicio che sono collegati al potenziale di alimentazione. Per eliminare tutte le perdite NMOS parassite, tutte le regioni di diffusione di tipo N non collegate al potenziale di alimentazione vengono collegate ad anello con anelli di polisilicio che vengono polarizzati al potenziale di terra. Pertanto le regioni di inversione indesiderate non possono essere formate da una qualsiasi delle regioni di diffusione di tipo P o N nel circuito CMOS. Inoltre tali anelli sono disposti al di sotto di tutte le linee di segnale, come lo strato di metallo e lo strato di polisilicio di gate. Questa tecnica, inoltre, richiede una deposizione di uno strato aggiuntivo di polisilicio prima del silicio del gate, ed è particolarmente adatto a ridurre il costo in una tecnologia che impieghi un tale strato. Tali anelli di polisilicio sono distanziati dalla e isolati dalla superficie del chip, e sono distanziati dalla ed isolati dalla superficie interna della custodia di plastica che racchiude il chip.

BREVE DESCRIZIONE DEI DISEGNI

Oe figure illustrano:

- La Figura 1 è uno schema di circuito semplificato di un circuito generico che può essere implementato come un circuito integrato di potenza;

- La Figura 2 è una vista in sezione trasversale di una parte di un chip semiconduttore che contiene il circuito della Figura 1 e che incorpora la nuova invenzione per migliorare la stabilità di temperatura e di polarizzazione ed anche per ridurre le perdite di campo;

- La Figura 3 è una vista dall'alto di una disposizione di MOSFET che incorpora la nuova invenzione.

DESCRIZIONE DETTAGLIATA DELL INVENZIONE

la Figura 1 illustra schematicamente un semplice circuito avente sezioni di alta e bassa tensione che possono essere eseguite nella forma di circuito integrato di potenza. Ovviamente i circuiti integrati di potenza sono spesso estremamente complessi nelle loro sezioni di alta e bassa tensione e nell'implementazione di queste sezioni. Tuttavia i principi della presente invenzione sono dimostrati facilmente per un circuito integrato di potenza semplificato basato sul circuito della Figura 1.

Il circuito della Figura 1 contiene un circuito che opera ad alta tensione (per esempio, 600 volt), conprendente i MOSFET di canale N e di canale P da 10 a 13 complementari. Questi sono azionati da un adatto circuito di controllo a bassa tensione (per esempio, 15 volt) comprendente i MOSFET da 15 a 18 di canale N e P complementari. Il circuito di bassa tensione contenente i MOSFET da 15 a 18 è collegato con il circuito di alta tensione contenente i MOSFET da 10 a 13 tramite il circuito di regolazione del livello 14. Gli elettrodi di source dei MOSFET 11 e 13 sono collegati ad una source di alta tensione VB che può essere a 615 volt mentre gli elettrodi di source dei MOSFET 10 e 12 hanno una tensione VS che può essere di 600 volt. Gli elettrodi di source dei MOSFET 16 e 18 sono collegati ad una source di bassa tensione a 15V mentre le source dei MOSFET 15 e 17 sono collegate a terra. Il circuito della Figura 1 può, per esempio, essere il controllore del MOSFET del lato di alta tensione di un circuito a ponte che richiede un ingresso di gate di alta tensione collegato a terra. Tali dispositivi sono conpletamente descrìtti nel foglio dati No. PD-6.026 in data giugno 1993 per il controllore di gate MOSFET/IGBT di potenza IR2112, pubblicato dall'assegnataria della presente invenzione.

Quando si implementa il circuito della Figura .1 in un chip comune, i circuiti di alta e bassa tensione sono isolati lateralmente uno dall'altro. La Figura 2 illustra una parte di tale chip in sezione trasversale. Pertanto nella Figura 2 un chip di silicio 20 comprende un substrato 21 P(-) che ha uno strato epitassiale 22 di silicio N(-) depositato sulla sua superficie. La regione N(-) 22 è separata in regioni di alta tensione e bassa tensione tramite i dispersori P+ 30, 31 e 32. Pertanto i dispersori 30 e 31 definiscono una regione 40 di dispositivi di alta tensione nello strato epitassiale 22, separata dalla regione di bassa tensione 41. Le regioni 40 e 41 possono avere una qualsiasi topologia desiderata. Inoltre una qualsiasi tecnica di isolamento desiderata può essere usata fra le regioni 40 e 41.

La circuiteria di alta tensione dei MOSFET da 10 a 13 della Figura 1 è illustrata come realizzata entro la regione di alta tensione 40. Le regioni di contatto P+ 62 e 63, che sono diffuse nello strato 22, rappresentano una qualsiasi delle source e drain dei MOSFET di canale P 11 e 13 della Figura 1. La regione di tipo P 64 è diffusa nello strato 22 per formare la regione di dispersore di tipo P. Le regioni di contatto N+ 60 e 61, che sono diffuse nella regione di tipo P 64, rappresentano una qualsiasi delle source e drain dei MOSFET 10 e 12 di canale N della Figura 1.

La circuiteria di controllo di bassa tensione dei MOSFET da 15 a 18 della Figura 1 è illustrata schematicamente cerne realizzata entro la superficie 41. La regione di contatto N+ 24 viene diffusa nella regione 41 e riceve un elettrodo che è mantenuto all'alimentazione di bassa tensione. La regione di controllo della bassa tensione 24 conterrebbe anche regioni di diffusione identiche alle regioni di diffusione da 60 a 64 della regione di alta tensione 40. Tuttavia tutte le regioni di diffusione N+ e P+ nella regione di controllo di bassa tensione 24 riceveranno elettrodi che sono fra 15V e 0V e questi rappresenteranno le source e drain dei MOSFET da 15 a 18 della Figura 1.

Le regioni di contatto fH- 26 e 27 sono diffuse nello strato 22 e ricevono gli elettrodi metallici che possono essere a potenziali fra 615V e OV. I dispersori P+ 30, 31 e 32 ricevono gli elettrodi che sono al potenziale zero o di terra. Le regioni di completamento 50 e 51 P(-) possono circondare la regione di alta tensione 40 per realizzare l'isolamento rispetto alla regione di bassa tensione 41.

Come è di uso convenzionale, tutti i dispositivi entro le superiici di silicio sono rivestite da un dielettrico, per esempio uno strato di biossido di silicio per bassa temperatura (silox) 80 che può avere uno spessore di circa 1,5 micrometri. I contatti con tutti gli elettrodi superficiali penetrano nello strato dielettrico 80 e sono collegati ad adatti piedini esterni, non illustrati.

Il dispositivo della Figura 2 è anche incluso convenzionalmente in una carcassa di plastica 81 che si sovrappone ed è in contatto con la superficie superiore del chip completo come illustrato schematicamente nella Figura 2. I materiali plastici usati per la carcassa possono essere di un qualsiasi materiale isolante adatto cerne quelli venduti con i inarchi commerciali Nitto MP-150SG, Nitto ME*-180, e Hysol MG15-F.

E' stato trovato che la struttura descritta per questo punto è sottoposta alla corrente di perdita di carpo superficiale provocata dagli ioni mobili nella custodia di plastica ed anche nelle linee di segnale. La Figura 2 illustra gli ioni mobili nella custodia di plastica che si sono accumulati sull'interfaccia fra 10 strato 80 e la carcassa 81 durante il tempo a causa della temperatura elevata e della tensione elevata applicate al chip. Questi ioni mobili possono provocare l'inversione delle superiici nelle regioni 40 e 46 come illustrato nella Figura 2. Queste perdite sono anche illustrate nella Figura 1 come perdite fra le regioni di diffusione di source e drain dello stesso tipo. Poiché la perdita di carpo provocata dalle linee di segnale non varia con 11 tempo, la perdita di campo provocata dagli ioni mobili nella custodia di plastica aumenterà con il tempo per tutto il tempo in cui il chip viene azionato ad alta tensione e ad alta temperatura. Le perdite di campo citate per ultime, pertanto, aumentano più rapidamente se il chip viene azionato a tensione più elevata e/o temperatura più elevata, e rendono il chip instabile alla variazione della temperatura.

In accordo con l'invenzione, il percorso delle perdite di campo fra le regioni di diffusione 60 e 61 viene interrotto depositando un anello di polisilicio 71 che riceve un elettrodo 71a collegato al potenziale più basso nella regione di diffusione 40. Similarmente il percorso delle perdite del campo fra le regioni di diffusione 62 e 63 viene interrotto depositando un anello di polisilicio 79 che riceve un elettrodo 70a collegato al potenziale massimo della regione 40.

La stessa struttura di anello di polisilicio può essere implementata nella regione 24 di controllo della bassa tensione, la sola differenza al contrario essendo che tutti gli anelli verrebbero collegati a 15V e 0V.

Gli anelli di polisilicio 70 e 71, infatti, schermano la superficie di silicio, disposta sotto ciascun anello, dagli ioni mobili nella custodia di plastica, in tal modo evitando l'inversione delle superfici. Gli anelli di polisilicio 70 e 71 possono essere distanziati di circa 1,2/mial di sopra della superficie del chip 20 e possono avere una larghezza di 3,5/un e un'altezza di 0,5 um.

Gli anelli di polisilicio 70 e 71 illustrati nella Figura 2 sono semplici rappresentazioni schematiche. In una implementazione attuale gli anelli circonderebbero completamente ciascuna regione di diffusione per evitare le perdite di campo in tutte le direzioni. La Figura 3 illustra una topologia tipica per l'invenzione, ed illustra la protezione di un singolo MOSFET.

Pertanto le regioni di diffusione distanziate 120 e 121 e la linea di polisilicio di gate 124 assieme formano sia un MOSFET a canale N o a canale P, in relazione al fatto che le regioni di diffusione 120 e 121 siano di tipo N o P, in un substrato 125 di tipo opposto. La source e il drain del MOSFET sono collegate agli elettrodi metallici 122 e 123 rispettivamente tramite aperture di contatto 110 e 111. Un anello di polisilicio 130/ distanziato sopra il substrato 125 (nel modo degli anelli 70 e 71 della Figura 2) circonda la completa estensione delle regioni di diffusione 120 e 121.

Una struttura senza l'anello di polisilicio 130 è sottoposta ai due tipi di perdite di campo precedentemente descritte.

Una perdita di carpo indotta dalle linee di segnale perderebbe correnti tramite le linee di segnale 124, 122 e 123 verso una qualsiasi altra regione di diffusione dello stesso tipo collegata con una differente polarizzazione. Le perdite di carpo indotte dagli ioni mobili nella custodia di plastica farebbero perdere corrente tramite tutte le superfici che circondando le regioni 121 e .122 eccettuate le regioni sotto le linee di segnale 122, 123, e 124. Tali perdite possono anche verificarsi fra una qualsiasi altra regione di diffusione dello stesso tipo collegata con una differente polarizzazione.

Aggiungendo la struttura ad anello di campo di polisilicio 130 che è depositata sotto le linee 122, 123 e 124 e polarizzata opporturiamente, entrambi i tipi di perdite di campo vengono eliminati fra le regioni 120 e 121 e una qualsiasi altra regione di diffusione. La nuova struttura di anello di campo descritta sopra può essere usata per dispositivi diversi dai MOSFET, come i transistori bipolari, i resistori, i capacitori, i diodi, ecc..

Sebbene la presente invenzione sia stata descritta in relazione alle sue particolari forme di realizzazione, molte altre varianti e modifiche e altri utilizzi diverranno evidenti alle persone esperte della tecnica. Pertanto è preferito che la presente invenzione non sia limitata alla specifica realizzazione illustrata.

Claims (2)

1. RIVENDICAZIONI 1. Un chip di circuito integrato CMOS comprendente un substrato di silicio di un tipo di conduttività ed avente una superficie di ricezione della giunzione; un dispersore di diffusione dell'altro tipo di conduttività nella detta superficie di ricezione della giunzione; almeno la prima é la seconda regione di diffusione distanziate del detto primo tipo di conduttività formate nel detto dispersore e estendentisi dalla detta superficie di ricezione della giunzione; almeno la terza e quarta regione di diffusione distanziate del detto altro tipo di conduttività formate nella detta superficie di ricezione della giunzione; le dette prima e seconda regione di diffusione essendo incluse nella struttura del primo e secondo transistore MOS del detto altro tipo di conduttività; la detta terza e quarta regione di diffusione essendo incluse nella struttura del terzo e quarto transistore MOS del detto primo tipo di conduttività; il detto primo, secondo, terzo e quarto transistore essendo collegati per definire un circuito CMOS avente un terminale di ingresso di alimentazione e un terminale di potenziale di terra; la detta superficie di ricezione della giunzione del detto substrato avente un rivestimento di isolamento sulla sua superficie; ed una carcassa di chip di materiale plastico avendo ioni contaminanti interni in contatto con il detto rivestimento di isolamento; il perfezionamento che include una pluralità di anelli di polisilicio incorporati nel detto rivestintento di isolamento e che almeno parzialmente circondano le rispettive regioni di diffusione delle dette prima, seconda, terza e quarta regione di diffusione; i detti anelli che circondano la detta prima e seconda regione di diffusione essendo collegati ad uno dei detti terminale di alimentazione o terminale di potenziale di terra per arrestare l'inversione della superficie di silicio sotto i detti anelli a causa degli ioni contaminanti nella detta carcassa di plastica; la detta terza e quarta regione di diffusione essendo collegate all'altro terminale dei detti terminale di alimentazione o terminale di potenziale di terra.
2. 2. Un chip di circuito integrato comprendente: - un substrato di silicio di un primo tipo di conduttività; - un substrato di silicio di un secondo tipo di conduttività avente almeno una sezione di alta tensione e almeno una sezione di bassa tensione; - almeno un elemento di isolamento per isolare almeno una sezione di alta tensione e almeno una sezione di bassa tensione; - uno strato di passivazione disposto su una superficie superiore del substrato di silicio; - una carcassa di materiale plastico disposta su una superficie superiore dello strato di passivazione per racchiudere una superficie superiore del chip; - una pluralità di connettori a piedini che si estendono attraverso la carcassa di plastica per realizzare il collegamento elettrico con il chip; - almeno un anello di polisilicio che circonda almeno un elemento di isolamento per evitare le perdite di carpo della superficie degli ioni contaminanti contenuti entro la carcassa di plastica nel substrato di silicio.