FR2722611A1 - Structure d'anneau de champ en polysilicium pour circuit integre de puissance - Google Patents
Structure d'anneau de champ en polysilicium pour circuit integre de puissance Download PDFInfo
- Publication number
- FR2722611A1 FR2722611A1 FR9507772A FR9507772A FR2722611A1 FR 2722611 A1 FR2722611 A1 FR 2722611A1 FR 9507772 A FR9507772 A FR 9507772A FR 9507772 A FR9507772 A FR 9507772A FR 2722611 A1 FR2722611 A1 FR 2722611A1
- Authority
- FR
- France
- Prior art keywords
- type
- conductivity
- rings
- chip
- plastic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 3
- 230000004927 fusion Effects 0.000 claims 1
- 239000002184 metal Substances 0.000 description 7
- 230000010287 polarization Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 210000000941 bile Anatomy 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- -1 oxy- Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Structure d'anneau de champ en polysilicium pour supprimer tout type de fuite de courant de surface indésirable dans une puce de circuit intégré (20) ayant des sections de haute tension (40) et de basse tension (41) et entourée d'une enveloppe en matière plastique (81). Toutes les diffusions de type P non polarisées au potentiel de terre sont entourées par des anneaux (70) polarisés au potentiel d'alimentation, et toutes les diffusions de type N non polarisées au potentiel d'alimentation sont entourées par des anneaux (71) polarisés au potentiel de terre.
Description
STRUCTURE D'ANNEAU DE CHAMP EN POLYSILICIUM POUR
CIRCUIT INTEGRE DE PUISSANCE
La présente invention concerne des circuits intégrés de puissance à haute tension et elle concerne
plus particulièrement l'utilisation d'une structure an-
nulaire de champ en polysilicium pour éliminer tout type
de fuite indésirable de courant de surface.
Les circuits intégrés de puissance sont bien
connus et ils consistent généralement en un circuit com-
portant une ou plusieurs sections de haute tension et
sections de basse tension sur la même puce monolithique.
Les sections de haute tension et de basse tension peu-
vent contenir des circuits analogiques/logiquescomposés de dispositifs CMOS/bipolaires ainsi que des dispositifs
de puissance. Les sections de haute tension sont iso-
lées les unes des autres et de la section de basse ten-
sion par une technologie appropriée, par exemple isola-
tion de jonction, auto-isolation ou isolation diélectrique.
La surface supérieure de la puce comporte un
revêtement de passivation approprié, par exemple en oxy-
de de silicium (silox), nitrure de silicium ou oxynitrure de silicium, et elle est revêtue par moulage d'une matière plastique très isolante. La matière plastique entoure complètement la puce et elle est en contact total avec
la surface supérieure de la puce. Des connecteurs à bro-
ches traversent l'enveloppe en matière plastique et as-
surent une connexion électrique avec la puce. Un circuit intégré de puissance représentatif de ce type est le circuit "High voltage MOS Gate Driver, IR2112" vendu par
International Rectifier Corporation, qui est la demande-
resse de la présente invention.
De tels circuits intégrés de puissance à haute tension à enveloppe de matière plastique sont sujets à
deux types de fuites indésirables de courant de surface.
L'un est la fuite par inversion de surface,induite par les lignes de signal en polysilicium-métal. Ce type de fuite se produit seulement sous les lignes de signal et il est prédominant dans les circuits intégrés à basse tension ainsi que dans les circuits intégrés de puissance. De
plus, ce type de fuite est permanent et il est relati-
vement indépendant du temps et des contraintes. Afin d'é-
liminer cette fuite, on a utilisé dans le passé diverses techniques de diffusion pour arrêt de canal, qui se sont avérées efficaces à la fois dans les circuits bipolaires
et les circuits CMOS.
Un deuxième type de fuite,due à l'entourage,
résulte de l'inversion de surface induite par des ions mo-
biles dans l'enveloppe de matière plastique. On pense
que, dans des conditions de température élevée et de po-
larisation inverse, les contaminants ioniques mobiles pré-
sents dans la matière plastique se déplacent librement sur la surface de la puce et s'accumulent sur certaines régions de la surface de la puce, ce qui provoque une inversion de surface du silicium sous-jacent. Ce type de fuite peut se produire entre des diffusions de même type
et de polarisation différente, et ses effets sont plus pro-
noncés dans des circuits intégrés de puissance. De plus, ce type de fuite varie avec la grandeur et la durée des contraintes à la fois de température et de polarisation inverse. Dans le cas des circuits intégrés de puissance constitués seulement de dispositifs bipolaires, on a utilisé diverses formes de structures de revêtement de
champ pour protéger la surface du silicium contre une in-
version indésirable. Par exemple, dans une structure
PNP latérale, on peut prolonger la ligne de métal de l'é-
metteur pour protéger la base. Toutefois, cette structure n'est pas efficace dans un circuit CMOS, car le métal de drain ne peut pas protéger la source, et ni le métal de la source ni le polysilicium de la grille ne peuvent
être fixés dans leur polarité.
Par conséquent, on a besoin d'une méthode ef-
ficace pour l'élimination des deux types de fuite de sur-
face pour un circuit intégré de puissance constitué de
circuits CMOS, Sans élimination de ces fuites, en parti-
culier celles du deuxième type, les circuits intégrés de puissance sont limités à des conditions de température et de polarisation inférieures de sorte que la mobilité des contaminants ioniques soit réduite. La possibilité de fonctionnement à 150 C et à la tension de blocage totale est nécessaire, puisqu'un circuit intégré de
puissance doit souvent dissiper une puissance importan-
te et fonctionner dans une ambiance à température éle-
vée.
Conformément à la présente invention, on ob-
tient une nouvelle structure annulaire de champ en poly-
silicium dans laquelle tous les puits de diffusion qui peuvent contribuer à une fuite de champ sont entourés par des anneaux de champ polarisés à un potentiel qui
bloquera la fuite induite par le champ.
Afin d'éliminer toutes les fuites de PMOS parasites dans un circuit de type CMOS, par exemple,
toutes les diffusions de type P non référencées au poten-
tiel de terre sont entourées avec des anneaux de champ
en polysilicium qui sont connectés au potentiel d'alimen-
tation. Afin d'éliminer toutes les fuites de NMOS para-
sites, toutes les diffusions de type N non référencées
au potentiel d'alimentation sont entourées avec des an-
neaux de polysilicium qui sont polarisés au potentiel de terre. Ainsi, des régions d'inversion non désirées ne
peuvent pas être formées par une quelconque des diffu-
sions P ou N dans le circuit CMOS. En outre, ces anneaux sont placés sous toutes les lignes de signal, telles que
la couche de métal et la couche de polysilicium de grille.
Par conséquent, cette technique nécessite une couche de polysilicium supplémentaire déposée avant le silicium de grille, et elle est particulièrement économique dans une technologie qui emploie une telle couche. Ces anneaux de polysilicium sont espacés et isolés de la surface de la
puce, et ils sont espacés et isolés de la surface intérieu-
re de l'enveloppe en matière plastique entourant la puce.
L'invention sera mieux comprise à la lumière
de la description ci-après de son mode de réalisation
préféré, non limitatif, avec référence aux dessins an-
nexés dans lesquels: la figure 1 est un schéma d'un circuit simplifié
qui peut être mis en oeuvre comme circuit intégré de puis-
sance; la figure 2 est une vue en coupe d'une portion d'une puce semiconductrice qui contient le circuit de la figure 1 et qui utilise la nouvelle invention pour améliorer la stabilité de température et de polarisation ainsi que pour réduire la fuite de champ; et
la figure 3 est une vue de dessus d'une im-
plantation de MOSFET qui utilise la présente invention.
On décrit maintenant l'invention de façon plus
détaillée. La figure 1 représente schématiquement un cir-
cuit simple comprenant des sections de haute tension et
de basse tension qui peut être réalisé sous forme de cir-
cuit intégré de puissance. Les circuits intégrés de puis-
sance sont évidemment souvent très complexes, à la fois dans leurs sections de haute tension et de basse tension et dans la réalisation de ces sections. Toutefois, les
principes de la présente invention sont facilement illus-
trés pour un circuit intégré de puissance simplifié basé
sur le circuit de la figure 1.
Le circuit de la figure 1 contient un circuit
fonctionnant à haute tension (par exemple 600 volts)cons-
titué de transistors à effet de champ MOSFET à canal N
et à canal P 10 à 13. Ces transistors sont commandés à par-
tir d'un circuit de commande à basse tension appropriée (par exemple 15 volts) constitué de MOSFET à canaux N et P complémentaires 15 à 18. Le circuit à basse tension contenant les MOSFET 15 à 18 est connecté au circuit à
haute tension contenant les MOSFET 10 à 13 par l'inter-
médiaire d'un circuit de changement de niveau 14.
Les électrodes de source des MOSFET 11 et 13 sont connectées à une source de haute tension VB qui peut être à 615 volts, tandis que les électrodes de source des MOSFET 10 et 12 sont à une tension VS qui peut être à 600 volts. Les électrodes de source des MOSFET 16 et 18 sont connectées à une source de basse tension à 15 volts,
tandis que les sources des MOSFET 15 et 17 sont connec-
tées à la terre. Le circuit de la figure 1 peut, par exem-
ple, être le circuit de commande du MOSFET du côté haut d'un circuit de pont qui nécessite une entrée de grille
à haute tension par rapport à la terre. De tels disposi-
tifs sont décrits en détail dans le document NO PD-6 026 de Juin 1993 pour le dispositif "IR2112 Power MOSFET/IGBT Gate Driver", publié par la demanderesse de la présente invention. Lorsque le circuit de la figure 1 est réalisé dans une puce commune, les circuits à haute tension et
à basse tension sont latéralement isolés l'un de l'au-
tre. La figure 2 représente une portion d'une telle puce, en coupe. Ainsi, sur la figure 2, une puce de silicium est constituée d'un substrat P 21 qui a une couche
épitaxiale 22 de silicium N formée sur ledit substrat.
La région N 22 est séparée en une région de haute ten-
sion et une région de basse tension par des tranchées ?+ 30,31 et 32. Ainsi, les tranchées 30 et 31 définissent
une région de dispositif à haute tension 40 dans la cou-
che épitaxiale 22, séparée d'une région à basse tension 31. Les régions 40 et 41 peuvent avoir toute topologie
désirée. En outre,on peut utiliser toute technique d'iso-
lation désirée entre les régions 40 et 41.
Le circuit à haute tension des MOSFET 10 à 13 de la figure 1 est représenté comme formé à l'intérieur de la région à haute tension 40. Les régions de contact P
62 et 63, qui sont diffusées dans la couche 22, représen-
tent une quelconque des régions de source et de drain des MOSFET à canal P 11 et 13 de la figure 1. Une région P 64 estdiffusée dans la couche 22 pour former la région de puits de type P. Les régions de contact N+ 60 et 61,
qui sont diffusées dans la région de type P 64, représen-
tent une quelconque des régions de source et de drain
des MOSFET à canal N 10 et 12 de la figure 1.
Le circuit de commande à basse tension des
MOSFET 15 à 18 de la figure 1 est représenté schémati-
quement comme formé dans la région 41. Une région de con-
tact N+ 25 est diffusée dans la région 41 et elle reçoit une électrode qui est au potentiel d'alimentation à basse tension. La région de commande à basse tension 24 contient également des diffusions identiques aux diffusions 60 à 64 de la région à haute tension 40. Toutefois, toutes les diffusions N+ et P+ dans la région de commande à basse tension 24 reçoivent des électrodes qui sont entre 15V et 0V et elles représentent les sources et les drains des
MOSFET 15 à 18 de la figure 1.
Des régions N+ 26 et 27 sont diffusées dans la couche 22 et elles reçoivent des électrodes métalliques qui peuvent être à des potentiels compris entre 615 V et
0V. Les tranchées P+ 30, 31 et 32 reçoivent des électro-
des qui sont à un potentiel nul ou de terre. Des régions
de surface P 50 et 51 peuvent encercler la région à hau-
te tension 40 pour assurer son isolation par rapport à la
région à basse tension 41.
De façon usuelle, tous les dispositifs à l'inté-
rieur des surfaces de silicium sont revêtus par un diélec-
trique, par exemple une couche 80 de dioxyde de silicium à basse température (silox) qui peut avoir une épaisseur de 1,5 4m environ.Des contacts aboutissant à toutes les
électrodes de la surface traversent la couche diélectri-
que 80 et sont reliés à des broches extérieures appro-
priées, non représentées.
Le dispositif de la figure 2 est également lo-
gé de façon usuelle dans une enveloppe en matière plasti-
que 81 qui recouvre la surface supérieure de la puce ter-
minée et est en contact avec cette surface, comme repré-
senté schématiquement sur la figure 2. La matière plasti-
que utilisée pour l'enveloppe peut être toute matière isolante appropriée, par exemple celles qui sont vendues sous les désignations de Nitto MP-150SG, Nitto MP-180
et Hysol MG15-F.
On a constaté que la structure décrite jusque là est sujette à un courant de fuite de champ de surface engendré par les ions mobiles dans l'enveloppe en matière plastique et les lignes de signal. La figure 2 illustre les ions mobiles dans l'enveloppe en matière plastique qui se sont accumulés progressivement à l'interface entre la couche 80 et l'enveloppe 81 du fait de la température élevée et de la haute tension appliquées à la puce. Ces ions mobiles peuvent provoquer une inversion de surface dans les régions 40 et 64, comme représenté sur la figure
2. Ces fuites sont également indiquées sur la figure 1 com-
me des fuites parmi les diffusions de source et de drain du même type. Tandis que la fuite de champ provoquée par
les lignes de signal ne varie pas dans le temps, la fui-
te de champ provoquée par les ions mobiles dans l'envelop-
pe en matière plastique augmente dans le temps, aussi longtemps que la puce fonctionne sous une haute tension
et à une température élevée. Par conséquent, cette der-
nière fuite de champ augmente plus rapidement si la puce fonctionne à une plus haute tension et/ou une température
plus élevée, et elle rend la puce instable en temperatu-
re. Conformément à l'invention, le chemin de fuite de champ entre les diffusions 60 et 61 est interrompu par dépôt d'un anneau depolysilicium 71 qui reçoit une élec- trode 71a connectée au potentiel le plus faible dans la région 40. De même, le chemin de fuite de champ entre les diffusions 62 et 63 est interrompu par dépôt d'un anneau
de polysilicium 70 qui reçoit une électrode 70a connec-
tée au potentiel le plus élevé dans la région 40. La même structure d'anneau depolysilicium peut être prévue dans la
région de commande à basse tension 24, la seule différen-
ce étant que tous les anneaux sont connectés à 15 V et
0 V au lieu de la haute tension.
Les anneaux de polysilicium 70 et 71 ont pour
effet de protéger ou blinder la surface de silicium au-
dessous de chaque anneau et de l'isoler des ions mobiles dans l'enveloppe en matière plastique, ce qui empêche l'inversion de surface. Les anneaux de polysilicium 70
et 71 peuvent être à une distance de 1,2 wm environ au-
dessus de la surface de la puce 20 et ils peuvent avoir
une largeur de 3,5 4m et une hauteur de 0,5 Wm.
Les anneaux de polysilicium 70 et 71 repré-
sentés sur la figure 2 sont simplement des repésentations schématiques. Dans une réalisation effective, les anneaux entoureraient complètement chaque région de diffusion,
afin d'empêcher la fuite de champ dans toutes les direc-
tions. La figure 3 représente une topologie typique pour l'invention et elle illustre la protection d'un MOSFET unique. Ainsi, des régions de diffusion espacées 120 et
121 et la ligne de polysilicium de grille 124 consti-
tuent ensemble un MOSFET à canal N ou à canal P, selon que les diffusions 120 et 121 sont de type N ou P, dans un substrat 125 de type opposé. La source et le drain du MOSFET sont connectés à des électrodes métalliques 122 et 123 respectivement, à travers des trous de contact 110 et 111. Un anneau de polysilicium 130, espacé au-dessus du substrat 125 (à la manière des anneaux 70 et 71 de la
figure 2), entoure la totalité des diffusions 120 et 121.
Une structure ne comportant pas l'anneau de polysilicium 130 est sujette aux deux types de fuite de champ décrits plus haut. Une fuite de champ induite par les lignes de signal provoquerait une fuite de courant par l'intermédiaire des lignes de signal 124,122 et 123
vers une autre diffusion de même type connectée à une po-
larisation différente. La fuite de champ induite par les
ions mobiles dans l'enveloppe en matière plastique provo-
querait une fuite de courant par l'intermédiaire de tou-
tes les surfaces entourant les régions 120 et 121, à l'ex-
ception des régions sous les lignes de signal 122, 123 et 124. Une telle fuite peut également se produire entre d'autres régions de diffusion du même type connectées à
une polarisation différente.
Par adjonction de la structure d'anneau de champ en polysiiicium 130 qui est déposée sous les lignes
122, 123 et 124 et polarisée de façon appropriée, on éli-
mine les deux types de fuite de champ entre les régions
et 121 et toutes les autres régions de diffusion.
La nouvelle structure d'anneau de champ décri-
te ci-dessus peut être utilisée pour des dispositifs au-
tres que des MOSFET, par exemple des transistors bipolai-
res, des résistances, des condensateurs, des diodes, etc. Bien que la présente invention ait été décrite avec référence à ses modes particuliers de réalisation,de nombreuses autres variations et modifications et d'autres applications apparaîtront aux hommes de l'art. Il est donc entendu que la présente invention n'est pas limitée par
la présente description particulière mais seulement par
les revendications annexées.
Claims (2)
1.- Puce de circuit intégré CMOS(20),compre-
nant un substrat en silicium d'un premier type de con-
ductivité qui présente une surface de réception de jonc- tions; un puits de diffusion (64) de l'autre type de
conductivité dans ladite surface de réception de jonc-
tions; au moins une première et une deuxième diffusions
espacées (60,61) dudit premier type de conductivité, for-
més dans ledit puits et s'étendant à partir de ladite
surface de réception de jonctions; au moins une troisiè-
me et quatrième diffusions espacées(62,63)dudit autre
type de conductivité, formées dans ladite surface de ré-
ception de jonctions; lesdites première et deuxième dif-
fusions étant incluses dans la structure d'un premier et d'un deuxième transistors MOS (10,12) dudit autre type
de conductivité; lesdites troisième et quatrième diffu-
sions étant incluses dans la structure d'un troisième et d'un quatrième transistors MOS (11,13) dudit premier
type de conductivité; lesdits premier, deuxième, troi-
sième et quatrième transistors étant connectés de ma-
nière à définir un circuit CMOS ayant une borne d'entrée d'alimentation et une borne de potentiel de terre; la
dite surface de réception de jonctions dudit substrat com-
portant un revêtement isolant (80); et une enveloppe
de puce en matière plastique (81) contenant des ions con-
taminants inhérents, en contact avec ledit revêtement isolant;
caractérisée en ce qu'elle comprend une pluralité d'an-
neaux en polysilicium (70,71) noyés dans ledit revête-
ment isolant (80) et entourant au moins partiellement des diffusions respectives parmi lesdites première, deuxième, troisième et quatrième diffusions (60-63);lesdits anneaux qui entourent lesdites première et deuxième diffusions étant connectés à une desdites bornes d'alimentation ou 1l de potentiel de terre, afin d'arrêter l'inversion de la surface de silicium, au-dessous desdits anneaux, due aux ions contaminants contenus dans ladite enveloppe en matière plastique (81); et lesdits anneaux entourant lesdites troisième et quatrième diffusions étant connectés à l'autre desdites bornes d'alimentation ou de potentiel
de terre.
2.- Puce de circuit intégré comprenant un
substrat en silicium (20) d'un premier type de conducti-
vité; une couche de silicium (22) d'un deuxième type de conductivité, ayant au moins une section haute tension (40) et au moins une section basse tension (41); au moins un élément d'isolation (31) pour séparer ladite au moins une section haute tension et ladite au moins une section basse tension; une couche de passivation
(80) formée sur une surface supérieure du substrat en sili-
cium; une enveloppe en matière plastique (81) prévue sur une surface supérieure de la couche de passivation pour recouvrir une surface supérieure de la puce; et une
pluralité de broches de connexion traversant l'envelop-
pe en matière plastique pour effectuer la connexion élec-
trique de la puce; caractérisée en ce qu'au moins un anneau de polysilicium entoure ledit au moins un élément d'isolation (31) pour
empêcher une fuite de champ de surface, due aux ions con-
taminants contenus dans l'enveloppe en matière plastique,
vers le substrat en silicium.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US27401294A | 1994-07-12 | 1994-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2722611A1 true FR2722611A1 (fr) | 1996-01-19 |
| FR2722611B1 FR2722611B1 (fr) | 2000-01-07 |
Family
ID=23046399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9507772A Expired - Fee Related FR2722611B1 (fr) | 1994-07-12 | 1995-06-28 | Structure d'anneau de champ en polysilicium pour circuit integre de puissance |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5686754A (fr) |
| JP (1) | JP2954854B2 (fr) |
| DE (1) | DE19517975B4 (fr) |
| FR (1) | FR2722611B1 (fr) |
| GB (1) | GB2291257B (fr) |
| IT (1) | IT1275763B1 (fr) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2295990A1 (fr) | 1997-07-11 | 1999-01-21 | Telefonaktiebolaget Lm Ericsson | Procede pour la fabrication de composants de circuit integre a usage en hautes frequences |
| FR2768555B1 (fr) * | 1997-09-12 | 2001-11-23 | Commissariat Energie Atomique | Structure microelectronique comportant une partie de basse tension munie d'une protection contre une partie de haute tension et procede d'obtention de cette protection |
| EP0977264B1 (fr) * | 1998-07-31 | 2006-04-26 | Freescale Semiconductor, Inc. | Structure semiconductrice pour circuit d'attaque avec décalage de niveau |
| JP2002134692A (ja) * | 2000-10-20 | 2002-05-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US6798073B2 (en) * | 2001-12-13 | 2004-09-28 | Megic Corporation | Chip structure and process for forming the same |
| US7071527B2 (en) * | 2002-04-25 | 2006-07-04 | Sanken Electric Co., Ltd. | Semiconductor element and manufacturing method thereof |
| CN100337323C (zh) * | 2002-12-31 | 2007-09-12 | 上海贝岭股份有限公司 | 高压集成电路制造工艺 |
| US6836022B2 (en) * | 2003-02-13 | 2004-12-28 | Medtronic, Inc. | High voltage flip-chip component package and method for forming the same |
| US8598659B2 (en) * | 2005-10-26 | 2013-12-03 | Hewlett-Packard Development Company, L.P. | Single finger gate transistor |
| US8618627B2 (en) | 2010-06-24 | 2013-12-31 | Fairchild Semiconductor Corporation | Shielded level shift transistor |
| JP2012023143A (ja) * | 2010-07-13 | 2012-02-02 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
| US9818742B2 (en) | 2012-05-11 | 2017-11-14 | Polar Semiconductor, Llc | Semiconductor device isolation using an aligned diffusion and polysilicon field plate |
| JP6123516B2 (ja) * | 2013-06-28 | 2017-05-10 | 株式会社ソシオネクスト | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4290077A (en) * | 1979-05-30 | 1981-09-15 | Xerox Corporation | High voltage MOSFET with inter-device isolation structure |
| US5164803A (en) * | 1988-12-24 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Cmos semiconductor device with an element isolating field shield |
| EP0514060A2 (fr) * | 1991-05-06 | 1992-11-19 | SILICONIX Incorporated | Structure de transistor DMOS et méthode |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5218070B2 (fr) * | 1972-10-04 | 1977-05-19 | ||
| US4240093A (en) * | 1976-12-10 | 1980-12-16 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
| US5187552A (en) * | 1979-03-28 | 1993-02-16 | Hendrickson Thomas E | Shielded field-effect transistor devices |
| GB2080616A (en) * | 1980-07-21 | 1982-02-03 | Siliconix Inc | Power semiconductor devices |
| US4561170A (en) * | 1984-07-02 | 1985-12-31 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
| JPS6151961A (ja) * | 1984-08-22 | 1986-03-14 | Sanyo Electric Co Ltd | 相補型ｍｏｓ半導体装置 |
| US4900693A (en) * | 1987-12-21 | 1990-02-13 | United Technologies | Process for making polysilicon field plate with improved suppression of parasitic transistors |
| US4937756A (en) * | 1988-01-15 | 1990-06-26 | Industrial Technology Research Institute | Gated isolated structure |
| US5223735A (en) * | 1988-09-30 | 1993-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device in which circuit functions can be remedied or changed and the method for producing the same |
| JPH02139963A (ja) * | 1988-11-21 | 1990-05-29 | Olympus Optical Co Ltd | Ｃｍｏｓデバイス |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
-
1995
- 1995-05-16 DE DE19517975A patent/DE19517975B4/de not_active Expired - Fee Related
- 1995-05-17 GB GB9509964A patent/GB2291257B/en not_active Expired - Fee Related
- 1995-06-16 IT IT95MI001306A patent/IT1275763B1/it active IP Right Grant
- 1995-06-28 FR FR9507772A patent/FR2722611B1/fr not_active Expired - Fee Related
- 1995-07-06 JP JP7170709A patent/JP2954854B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-10 US US08/660,716 patent/US5686754A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4290077A (en) * | 1979-05-30 | 1981-09-15 | Xerox Corporation | High voltage MOSFET with inter-device isolation structure |
| US5164803A (en) * | 1988-12-24 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Cmos semiconductor device with an element isolating field shield |
| EP0514060A2 (fr) * | 1991-05-06 | 1992-11-19 | SILICONIX Incorporated | Structure de transistor DMOS et méthode |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2291257A (en) | 1996-01-17 |
| FR2722611B1 (fr) | 2000-01-07 |
| JP2954854B2 (ja) | 1999-09-27 |
| ITMI951306A1 (it) | 1996-12-16 |
| DE19517975B4 (de) | 2007-02-08 |
| ITMI951306A0 (it) | 1995-06-16 |
| GB9509964D0 (en) | 1995-07-12 |
| JPH0846059A (ja) | 1996-02-16 |
| DE19517975A1 (de) | 1996-01-18 |
| US5686754A (en) | 1997-11-11 |
| GB2291257B (en) | 1999-02-17 |
| IT1275763B1 (it) | 1997-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI695454B (zh) | 具有背對背場效應電晶體的雙向開關元件及其製造方法 | |
| FR2722611A1 (fr) | Structure d'anneau de champ en polysilicium pour circuit integre de puissance | |
| FR2744835A1 (fr) | Circuit integre de puissance haute tension avec fonctionnement a decalage de niveau et sans traversee metallique | |
| FR2484707A1 (fr) | Transistor lateral a effet de cham | |
| FR2636778A1 (fr) | Transistor mos composite et application a une diode roue libre | |
| FR2812972A1 (fr) | Dispositif a semiconducteur consistant en un thyristor pour la protection contre les decharges electrostatiques | |
| FR2738079A1 (fr) | Dispositif a semiconducteurs, a tranchee, et procede de fabrication | |
| FR2812970A1 (fr) | Transistor a effet de champ de type metal-oxyde-semiconducteur a sillicium sur isolant et son procede de fabrication | |
| FR2698486A1 (fr) | Structure de protection contre les surtensions directes pour composant semiconducteur vertical. | |
| FR2723260A1 (fr) | Thyristor a trois bornes avec caracteristiques commandees par une seule gachette mos | |
| FR2773265A1 (fr) | Circuit de protection d'interface d'abonnes | |
| FR2461360A1 (fr) | Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede | |
| FR2717308A1 (fr) | Dispositif de protection contre des surtensions dans des circuits intégrés. | |
| FR2531812A1 (fr) | Dispositif a circuits integres a semiconducteurs du type " bi-cmos-ic " et son procede de fabrication | |
| US20070075367A1 (en) | SOI semiconductor component with increased dielectric strength | |
| FR2613131A1 (fr) | Circuit integre protege contre des surtensions | |
| FR2723259A1 (fr) | Thyristor a commande par mos ayant des caracteristiques de saturation de courant | |
| FR2742933A1 (fr) | Composant statique et monolithique limiteur de courant et disjoncteur | |
| FR2496342A1 (fr) | Dispositif semi-conducteur du type metal-oxyde-semi-conducteur et son procede de fabrication | |
| FR2458907A1 (fr) | Transistor a effet de champ a tension de seuil ajustable | |
| EP0185426B1 (fr) | Circuit intégré comprenant un dispositif de protection contre les décharges électrostatiques | |
| FR2596202A1 (fr) | Structure de transistor npn equivalent a tension de claquage plus elevee que la tension de claquage intrinseque des transistors npn | |
| US6051474A (en) | Negative biasing of isolation trench fill to attract mobile positive ions away from bipolar device regions | |
| WO2000038243A1 (fr) | Structure peripherique pour dispositif monolithique de puissance | |
| EP0881681B1 (fr) | Composant de protection d'un transitor MOS intégré contre des gradients de tension |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |