ES2256903T3 - Unidad de disco y dispositivo de mando de motor rotativo para unidad de disco grabable. - Google Patents
Unidad de disco y dispositivo de mando de motor rotativo para unidad de disco grabable.Info
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Abstract
UN APARATO DE CONTROL DEL MOTOR GIRATORIO PARA UNA UNIDAD DE DISCO OPTICO GIRABLE ESTA CONSTRUIDO PARA INCLUIR UN CIRCUITO DE CONTROL DE SINCRONIZACION DE ROTACION POR DATOS QUE CONTROLA LA ROTACION DE UN MOTOR GIRATORIO EN SINCRONISMO CON UNA SEÑAL DE DATOS GRABADOS, UN CIRCUITO DE CONTROL DE ROTACION DE SINCRONIZACION ZIGZAG DE UN SURCO GUIA DE UN DISCO, UN CIRCUITO DE SINCRONIZACION DE FASE QUE SINCRONIZA UNA FASE DE LA SEÑAL DE DATOS Y UN CIRCUITO DE DETECCION SINCRONO QUE DETECTA UN ESTADO SINCRONIZADO DEL CIRCUITO DE SINCRONIZACION DE FASE Y QUE EMITE UNA SEÑAL DE BLOQUEO, DONDE EL CIRCUITO DE CONTROL DE SINCRONIZACION DE ROTACION ACCIONA EL MOTOR GIRATORIO CUANDO SE OBTIENE LA SEÑAL DE BLOQUEO Y EL CIRCUITO DE CONTROL DE ROTACION DE SINCRONIZACION ZIGZAG ACCIONA EL MOTOR GIRATORIO CUANDO NO SE OBTIENE LA SEÑAL DE BLOQUEO.
Description
Unidad de disco y dispositivo de mando de motor
rotativo para unidad de disco grabable.
En general, la presente invención se refiere a
unidades de disco óptico (a las que en lo sucesivo se hará
referencia como unidades de disco óptico grabable) para accionar
discos ópticos grabables y a aparatos de control de motores
giratorios y, más en particular, a una unidad de disco óptico
grabable y a un circuito de control, así como a un LSI para un
aparato de control del motor giratorio de la unidad de disco óptico
grabable.
Los discos ópticos se usan como dispositivos para
grabar una gran cantidad de información.
Se dará una descripción general del disco óptico
y de una estructura de accionamiento.
Los CD-R y los
CD-E normales son CD's (discos compactos)
escribibles (grabables). El CD-R
(CD-Grabable) es un CD en el que sólo se puede
escribir una vez (al que también se denomina CD-de
una escritura). Por otro lado, el CD-E
(CD-Borrable) es un CD en el que se puede escribir
varias veces (al que también se hace referencia como
CD-RW o CD-Reescribible).
Estos discos ópticos, tales como el
CD-R y el CD-E se usan con una
unidad de disco que se muestra en la Fig. 1 cuando se graba y
reproduce información.
La Fig. 1 es un diagrama de bloques funcionales
que muestra un ejemplo de una estructura importante de una unidad
de disco óptico. La Fig. 1 muestra un disco óptico 1, un motor de
husillo 2, un sensor óptico 3, un accionador del motor 4, un
amplificador de lectura 5, un medio de servo 6, un decodificador de
CD 7, un decodificador de ATIP 8, un controlador láser 9, un
codificador de CD 10, un codificador de CD-ROM 11,
una RAM intermedia 12, un gestor de memoria intermedia 13, un
decodificador de CD-ROM 14, una interfaz de
ATAPI/SCSI 15, un convertidor de digital a analógico (D/A) 16, una
ROM 17, una unidad central de procesamiento (CPU) 18, una RAM 19,
un haz de láser LB y una señal de salida de audio Audio.
Las flechas de la Fig. 1 indican las direcciones
en las que principalmente fluyen los datos. Además, a fin de
simplificar el dibujo, sólo se indica una línea de señal
representativa por medio de una línea en negrita y se añade a la
CPU 18 que controla diversas partes de la Fig. 1 y se omite la
ilustración de las conexiones a las diversas par-
tes.
tes.
La construcción y el funcionamiento de la unidad
de disco óptico son como sigue.
El motor de husillo 2 acciona y hace girar el
disco óptico 1. El accionador del motor 4 y el medio de servo 6
controlan el motor de husillo 2, de manera que la velocidad lineal
es constante. Dicha velocidad lineal se puede modificar por
etapas.
El sensor óptico 3 lleva incluido un láser
semiconductor, un sistema óptico, un servo de foco, un servo de
pista, un elemento receptor de luz y un detector de posición, que
no se muestran, e irradia el haz de láser LB en el disco óptico 1.
Dicho sensor óptico 3 se puede mover en una dirección de arrastre
por medio de un motor de búsqueda.
A partir de señales obtenidas por el servo de
foco, el servo de pista, el motor de búsqueda, el elemento receptor
de luz y el detector de posición, el accionador del motor 4 y el
medio de servo 6 llevan a cabo un control, de manera que un punto
del haz de láser LB se coloca en una posición objetivo del disco
óptico 1.
En un modo de lectura, el amplificador de lectura
5 amplifica una señal reproducida, obtenida del sensor óptico 3, y
la introduce en el decodificador de CD 7 después de haberla
convertido en binaria. Los datos binarios introducidos se demodulan
en el decodificador de CD 7 según una EFM (modulación de ocho a
catorce).
La EFM modula los datos grabados en unidades de 8
bits y, según la EFM, 8 bits se convierten en 14 bits y se obtiene
un total de 17 bits sumando 3 bits de sincronización. En este caso,
los bits de sincronización se suman de manera que, por término
medio, la cantidad de "1"s y la cantidad de "0"s es
igual.
Esto se denomina "eliminación del componente
D.C." y se elimina un efecto de desviación de nivel de la señal
reproducida cortando el componente D.C. de la señal
reproducida.
Los datos demodulados se someten a un
procedimiento de desentrelazado y a un procedimiento de corrección
de errores. Posteriormente, los datos se introducen en el
decodificador de CD-ROM 14 a fin de aumentar la
fiabilidad de los datos y se lleva a cabo un procedimiento de
corrección de errores.
El gestor de memoria intermedia 13 almacena,
temporalmente, en la RAM intermedia 12, los datos sometidos a los
dos procedimientos de corrección de errores. Una vez completados
los datos almacenados como datos de sector, se transfieren, en una
operación, a un ordenador central, que no se muestra, a través de
la interfaz de ATAPI/SCSI 15. En el caso de datos musicales, la
salida de datos del decodificador de CD 7 se introduce en el
convertidor D/A 16 y se obtiene como una señal analógica de salida
de audio Audio.
En un modo de escritura, el gestor de memoria
intermedia 13 almacena, temporalmente, en la RAM intermedia 12, los
datos obtenidos del ordenador central a través de la interfaz de
ATAPI/SCSI 15. Se inicia la operación de escritura en un estado en
el que se almacena cierta cantidad de datos en la RAM intermedia 12
y, en este caso, es necesario colocar primero el punto de haz de
láser en un punto de inicio de escritura. Este punto de inicio de
escritura se obtiene por medio de una señal oscilante que se graba
previamente en el disco óptico 1 mediante el zigzag de la pista.
En la señal oscilante se incluye la información
de tiempo absoluto, denominada ATIP, y dicha información de tiempo
absoluto se obtiene por medio del decodificador de ATIP 8. Además,
una señal de sincronización que genera el decodificador de ATIP 8
se introduce en el decodificador de CD 10, posibilitando de ese
modo escribir los datos en una posición exacta del disco óptico
1.
Los datos almacenados en la RAM intermedia 12 se
someten a un procedimiento de adición de un código de corrección de
errores y a un procedimiento de entrelazado en el codificador de
CD-ROM 11 y en el codificador de CD 10, y se graban
en el disco óptico 1 a través del controlador de láser 9 y del
sensor óptico 3.
La EFM de datos acciona el láser como un flujo de
bits a una velocidad de bits de canal de 4,3218 Mbps (velocidad
normal). En este caso, los datos de grabación forman una trama de
EFM en unidades de 588 bits de canal. Un reloj de canal hace
referencia a un reloj que tiene una frecuencia de los bits de
canal.
La construcción normal y el funcionamiento de la
unidad de disco óptico que se muestra en la Fig. 1 son según se han
descrito anteriormente.
Un surco de guía en espiral está formado en el MD
(mini disco), en el CD-R (CD grabable: disco
compacto que se puede escribir una vez) y en el CD-E
(CD borrable: disco compacto que se puede borrar y escribir una
pluralidad de veces). Dicho surco de guía hace un zigzag en una
dirección radial del disco en una cantidad sumamente pequeña (por
ejemplo, del orden de 0,03 \mum) a una frecuencia espacial
constante (por ejemplo, 17,00 ciclos/m: 1 período por 59 \mum),
de manera que se puede controlar el giro a una CLV (velocidad lineal
constante).
Cuando la unidad acciona el motor giratorio a fin
de que la frecuencia de señales en zigzag sea constante (por
ejemplo, 22,05 kHz), el disco se puede girar a una velocidad lineal
constante (por ejemplo, 1,3 m/s).
Por lo tanto, los surcos de guía hacen un zigzag
y se conoce una unidad de disco que controla el giro del disco
detectando la frecuencia de señales en zigzag (por ejemplo, gracias
a la solicitud de patente japonesa, abierta a consulta por el
público, Nº 6-338066).
Además, se modula la frecuencia (FM) de la
información de dirección y se transmite simultáneamente a la
frecuencia de señales en zigzag.
Por ejemplo, la información "1" se modula a
23,05 kHz y la información "0" se modula a 20,05 kHz.
Dado que la cantidad de información "1" y la
cantidad de información "0", por término medio, es igual, se
ajusta realmente el control de CLV de manera que una frecuencia
media de la señal en zigzag es de 22,05 kHz.
La información de dirección se denomina ATIP
(tiempo absoluto del surco pregrabado). Además, la señal en zigzag
se denomina señal oscilante. Dicha señal oscilante es una señal
portadora del ATIP.
Asimismo, se conoce (por ejemplo, gracias a la
solicitud de patente japonesa, abierta a consulta por el público,
Nº 5-225580) un aparato que obtiene una señal de
dirección de un componente de modulación de onda portadora que lleva
a cabo un control de CLV controlando el giro, de manera que la onda
portadora del surco en zigzag es constante.
En el mercado existe un LSI de 1 circuito
integrado que se usa en la unidad de disco óptico, tal como, por
ejemplo, la unidad de CD-R (por ejemplo, el LC89590
fabricado por Sanyo Electric Company Limited, Japón y los materiales
relacionados con la explicación y la aplicación del mismo).
Por lo tanto, se conocen como técnicas
convencionales, tanto un circuito que lleva a cabo el control de
CLV en sincronismo con la señal oscilante como un circuito que
lleva a cabo el control de CLV en sincronismo con la señal de
sincronización de dirección (ATIPSYNC) del ATIP.
No obstante, según estas técnicas convencionales,
no hay descripción de la relación de un circuito de control de giro
que se use cuando se reproducen señales de un disco de
reproducción, ni de un circuito de control de giro que se use
cuando se hace girar un disco de grabación.
Además, las técnicas convencionales no enseñan un
control de giro en una zona de datos del disco de grabación que
está parcialmente grabada.
Como se ha descrito anteriormente, en virtud de
la técnica anterior, se conocen como técnicas convencionales, tanto
un circuito que lleva a cabo el control de CLV en sincronismo con
la señal oscilante como un circuito que lleva a cabo el control de
CLV en sincronismo con la señal de sincronización de dirección
(ATIPSYNC) del ATIP.
No obstante, en algunos casos, en la zona del
disco de grabación grabada con los datos, no se puede detectar, de
un modo exacto, la señal oscilante debido a que los datos grabados
distorsionan la señal oscilante. Por este motivo, existe un
problema porque el control de giro se desestabiliza fácilmente
cuando se lleva a cabo continuamente el control de giro usando la
señal oscilante.
A fin de mejorar una relación señal/ruido (S/N)
de la señal oscilante, la señal oscilante se debe detectar, en
general, a través de un filtro de paso de banda (BPF) de banda
estrecha. Sin embargo, cuando aún no se ha alcanzado la velocidad
lineal objetivo, tal como cuando se realiza un acceso y se inicia el
giro, la señal oscilante está en un estado desplazado del paso de
banda del filtro de paso de banda y no se puede detectar de manera
exacta la señal oscilante.
Por consiguiente, existe un problema porque, en
esos casos, se desestabiliza fácilmente el control de giro.
Además, también se conoce como ajustar un modo
para controlar el giro en sincronismo con la señal de
sincronización de dirección (ATIPSYNC) (el LC89590 descrito
anteriormente fabricado por Sanyo Electric Company Limited, Japón y
los materiales relacionados con la explicación y la aplicación del
mismo).
Este modo se añade porque debido a un
deslizamiento de bits o similar, según el control de giro que use
la señal oscilante, la señal oscilante no se puede sincronizar
totalmente a la información de dirección.
Sin embargo, dado que la señal de sincronización
de dirección (ATIPSYNC) tiene una frecuencia baja de 75 Hz, el
control de giro no se puede realizar en la banda alta, por lo que
existe un inconveniente ya que es difícil conseguir un control
preciso.
Además, según el control de giro que se ha
descrito anteriormente, en general, se debe usar una instrucción de
la CPU (microordenador) o de un circuito externo para conmutar el
modo entre un modo de control del disco de reproducción, un modo de
control de una señal oscilante, un modo de control de una señal de
sincronización de dirección (ATIPSYNC) y similares. Por
consiguiente, existen varios problemas porque resulta difícil
llevar a cabo la programación y porque el coste del sistema aumenta
debido a la necesidad del circuito externo.
El documento
EP-A-0344994, que constituye la base
del preámbulo de la reivindicación 1, describe un aparato de
control de motores giratorios que conmuta entre un control del
motor giratorio en función de una señal oscilante y un control en
función de las señales de datos.
Por consiguiente, es un objetivo general de la
presente invención proporcionar un aparato de control del motor
giratorio de una unidad de disco óptico grabable novedoso y útil,
en el que se eliminan los problemas que se han descrito
anteriormente.
Otro objetivo y más específico de la presente
invención es desarrollar un aparato de control del motor giratorio
de un disco óptico, que siempre pueda llevar a cabo un control de
giro estable y preciso, conmutando de manera eficaz y automática el
modo entre diversos modos.
Además, otro objetivo de la presente invención es
proporcionar un aparato de control del motor giratorio con un coste
reducido y una carga de programas reducida.
El objetivo de la presente invención se consigue
mediante un aparato de control del motor giratorio de una unidad de
disco óptico grabable según se define en la reivindicación 1.
Según el aparato de control del motor giratorio
de la presente invención, durante el acceso al disco grabable, el
disco se puede controlar siempre de manera estable.
El aparato de control del motor giratorio puede
además estar provisto de un comparador de frecuencias que compara
la frecuencia de la señal de FG y una frecuencia objetivo del
circuito de control de giro de FG, de un comparador de fases que
compara una fase de una señal en zigzag y una fase de una señal de
referencia del circuito de control de giro de sincronización de
zigzag y de un acumulador que acumula un resultado de comparación
de uno de los dos comparadores, en el que el circuito de control de
giro de FG acciona el motor giratorio en función de una salida del
comparador de frecuencias y de un producto obtenido acumulando el
resultado de comparación a la salida del comparador de frecuencias,
el circuito de control de giro de sincronización de zigzag acciona
el motor giratorio en función de una salida del comparador de fases
y de un producto obtenido acumulando el resultado de comparación a
la salida del comparador de fases. En este caso, se puede usar un
filtro de bucle común entre dos modos de control, reduciendo de ese
modo el coste del circuito. Además, dado que se pueden conseguir
los valores acumulados, el control se estabiliza en el momento de
conmutar el modo.
El aparato de control del motor giratorio puede
además estar provisto de un circuito de sincronización de fase que
sincroniza a una fase de la señal de datos y de un circuito de
detección sincrónica que detecta un estado sincronizado del
circuito de sincronización de fase y que emite una señal de
enganche, en el que el circuito de control de giro de sincronización
de datos acciona el motor giratorio cuando se obtiene la señal de
enganche, accionando el circuito de control de giro de FG el motor
giratorio cuando no se obtiene señal de enganche y cuando la
frecuencia de la señal de FG está fuera del intervalo
predeterminado, y el circuito de control de giro de sincronización
de zigzag acciona el motor giratorio cuando no se obtiene ninguna
señal de enganche y cuando la frecuencia de las señales de FG está
en el intervalo predeterminado. En este caso, el modo se conmuta
automáticamente y siempre se ajusta un control estable incluso en
el caso de un disco en el que coexisten una parte grabada y una
parte sin grabar. Por consiguiente, se reduce la carga de la CPU y
es posible un giro a gran velocidad.
El aparato de control del motor giratorio puede
además estar provisto de un medio de ajuste del modo de arranque
para ajustar un modo de arranque en el que el motor giratorio se
acelera a una potencia predeterminada, en el que el circuito de
control de giro de FG controla el motor giratorio cuando el modo de
arranque acelera el motor giratorio desde un estado de parada y
cuando un impulso de señal de FG alcanza una velocidad de giro
predeterminada. En este caso, se puede realizar una puesta en
marcha estable sin aumentar la carga de la CPU.
El aparato de control del motor giratorio puede
además estar provisto de un medio de ajuste del modo de frenado
para ajustar un modo de frenado en el que el motor giratorio se
acciona en una dirección inversa a una potencia predeterminada, en
el que el accionamiento del motor giratorio se detiene cuando el
modo de frenado ralentiza el motor giratorio desde un estado de giro
y cuando se detecta un giro inverso del motor giratorio. En este
caso, en caso de que la CPU controle la ralentización, se puede
eliminar el inconveniente del aumento de carga de la CPU y el motor
se puede detener de manera estable.
El aparato de control del motor giratorio puede
además estar provisto de un medio de salida de señal de frenado por
cortocircuito para generar una señal de frenado que cortocircuita
las bobinas del motor giratorio, en el que la señal de frenado por
cortocircuito sólo se emite cuando la frecuencia de la señal de FG
tiene un intervalo predeterminado superior al valor objetivo. En
este caso, se puede realizar un control de ralentización con un
consumo de potencia reducido, sin aumentar la carga de la CPU.
Otros objetivos y características adicionales de
la presente invención resultarán evidentes gracias a la siguiente
descripción detallada cuando se lea junto con los dibujos
adjuntos.
La Fig. 1 es un diagrama de bloques funcionales
que muestra un ejemplo de una construcción de una parte importante
de una unidad de disco óptico.
La Fig. 2 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un aparato de control del motor giratorio de un
disco óptico según la presente invención.
La Fig. 3 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un LSI de 1 circuito integrado en el que están
integradas las funciones correspondientes a una unidad de
accionamiento del disco CD-R.
La Fig. 4 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción del LSI de
1 circuito integrado en el que están integradas las funciones de la
unidad de accionamiento del disco CD-R.
La Fig. 5 es un diagrama que muestra las señales
de interconexión a un aparato de control del motor giratorio que se
muestra en la Fig. 3.
La Fig. 6 es un diagrama que muestra una forma de
realización de un registro de señal TON y un registro de señal
DPLMSK.
La Fig. 7 es un diagrama que muestra una forma de
realización de un registro de señal SVMODE.
La Fig. 8 es un diagrama que muestra una forma de
realización de un registro de señal KICDAT.
La Fig. 9 es un diagrama que muestra una forma de
realización de un registro de señal FGMTH y de un registro de
señal FGMTL.
La Fig 10 es un diagrama que muestra un ajuste de
un modo manual respecto a un modo servo de un motor de husillo.
La Fig. 11 es un diagrama que muestra un ajuste
de un modo automático respecto a un modo servo del motor de
husillo.
\newpage
La Fig. 12 es un diagrama de tiempos para
explicar la operación en un modo FG/DEC/WBL cuando hay datos
grabados.
La Fig. 13 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un circuito del modo WBL.
La Fig. 14 es un diagrama de tiempos para
explicar la operación en un modo automático FG/DEC.
La Fig. 15 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un circuito del modo FG.
La Fig. 16 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un circuito de interconexión de un codificador
de CD.
La Fig. 17 es un diagrama de tiempos para
explicar la operación en un modo FG/WBL cuando no hay datos
grabados, respecto al aparato de control del motor giratorio de la
presente invención.
La Fig. 18 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un circuito de corrección de ganancia del modo
FG.
La Fig. 19 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un circuito de corrección de ganancia del modo
WBL.
La Fig. 20 es un diagrama que muestra una
característica de ganancia de bucle en el modo WBL.
La Fig. 21 es un diagrama de tiempos para
explicar la operación en un modo FG/DEC/WBL cuando no hay datos
grabados.
La Fig. 22 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un circuito del modo AX.
La Fig. 23 es un diagrama de bloques funcionales
que muestra otra forma de realización de la construcción de una
parte importante de un circuito del modo AX.
La Fig. 24 es un diagrama de tiempos para
explicar la operación en un modo FG/WBL al inicio de un
procedimiento de escritura y
La Fig. 25 es un diagrama de tiempos para
explicar la operación en el modo FG/WBL al final del procedimiento
de escritura.
En primer lugar, se dará una descripción de un
LSI de 1 circuito integrado que aloja un aparato de control del
motor giratorio de una unidad de disco óptico grabable según la
presente invención, es decir, un LSI de 1 circuito integrado que
tiene funciones correspondientes a una unidad de accionamiento de un
disco óptico grabable, concretamente, un disco
CD-R, integradas en el mismo.
Las Figs. 3 y 4 son diagramas de bloques
funcionales que muestran estructuras importantes de un LSI de 1
circuito integrado que tiene las funciones correspondientes a la
unidad de accionamiento del disco CD-R integradas en
el mismo. En las Figs. 3 y 4, se usan los mismos nombres que en la
Fig. 1, y las interfaces están indicadas con los mismos números de
referencia que en la Fig. 1 con un sufijo "a". Las Figs. 3 y 4
muestran un aparato de control del motor giratorio 20, un generador
de reloj 21, un sintetizador de reloj 22, un codificador de CIRC
23, un operador de códigos secundarios 24, un procesador de
sectores 25, una interfaz de CD-DA 26a, una interfaz
de RAM 27a, y una interfaz de DRAM 28a.
El LSI de 1 circuito integrado, que tiene las
funciones correspondientes a la unidad de accionamiento del disco
CD-R que se muestra en las Figs. 3 y 4, tiene
principalmente, sin incluir los bloques funcionales de la unidad de
disco óptico que se muestra en la Fig. 1, los bloques relacionados
con la función de codificación de EFM y con la función de
codificación /decodificación del CD-ROM y el bloque
relacionado con el aparato de control del motor giratorio 20 que
controla el accionamiento del accionador del motor 4, en forma del
LSI.
La construcción general y los principios básicos
de funcionamiento de los bloques que forman la unidad de
accionamiento del disco CD-R son similares a los
bloques de la unidad de disco óptico convencional. Sin embargo, como
se describirá a continuación en la presente memoria descriptiva,
junto con ejemplos ilustrativos y formas de realización, la
presente invención se caracteriza por el aparato de control del
motor giratorio 20 que controla el accionamiento del accionador del
motor 4.
Se dará una descripción general del LSI de 1
circuito integrado que incluye el aparato de control del motor
giratorio.
En las Figs. 3 y 4, una interfaz de códigos
secundarios 24a, una interfaz de CD- DA 26a, un codificador de CD
10, un gestor de memoria intermedia 13, un procesador de sectores
25, una interfaz de DRAM 28a, una interfaz de ATAPI 15a y una
interfaz del controlador de sistema 18a forman un circuito de
procesamiento de datos de lectura/escritura.
La interfaz del controlador de sistema 18a
incluye un grupo de registros que se usan para escribir una
instrucción desde la CPU 18, que se muestra en la Fig. 1, respecto
al LSI de 1 circuito integrado y para leer un estado interno del LSI
de 1 circuito integrado.
El aparato de control del motor giratorio está
integrado en el aparato de control del motor giratorio 20 que se
muestra en la parte inferior de la Fig. 3.
En la Fig. 5 se muestran en detalle las
asignaciones de PIN (señales de interconexión correspondientes al
control del motor) relacionadas con el aparato de control del motor
giratorio 20.
La Fig. 5 es un diagrama que muestra las señales
de interconexión en el aparato de control del motor giratorio 20
que se muestra en la Fig. 3.
Una señal de detección de retorno REVDET indica
que el motor ha iniciado un giro inverso.
Una señal de enchange del PLL del DSP DPLOCK
indica un estado de enganche de un PLL del CD-DSP
(circuito de procesamiento de señal digital del CD).
Un FG en una señal FGIN tiene una frecuencia
proporcional a la velocidad de giro del motor.
Una señal de ENCENCIDO del servo de seguimiento
TON indica que un haz de luz está haciendo un seguimiento de una
pista del disco.
Una señal de PWM del motor MPWM está representada
por una señal positiva de PWM del motor MPWMP y por una señal
negativa de PWM del motor MPWMN del mismo.
Una señal de ENCENDIDO del control del motor del
DSP DMCON conmuta un servo del LSI de 1 circuito integrado del
CD-DSP que se muestra en las Figs. 3 y 4.
Una señal de ENCENDIDO del motor MON indica el
ENCENDIDO del accionador del motor.
Se usa una señal de frenado por cortocircuito
SBRK para cortocircuitar las bobinas del motor y para frenar el
motor.
Más adelante se dará una descripción de la
instrucción, relacionada con el aparato de control del motor
giratorio 20 y con los registros de estado, junto con las Figs. 6 a
9. Se proporciona una serie de registros de 8 bits que son
necesarios (por ejemplo, 13 en total).
En particular, un registro de control de servo,
que se describirá junto con el ejemplo ilustrativo, tiene
direcciones de 0x80 a 0x84 (0x indica una representación
hexadecimal).
La Fig. 6 es un diagrama que muestra un registro
de señal TON y un registro de señal DPLMSK.
En primer lugar, el registro de señal TON
almacena la señal TON en un bit 7 de una dirección 0x80.
Dicho bit 7 se ajusta a "1" cuando el servo
de seguimiento está ENCENDIDO, y dicho bit 7 se ajusta a "0"
cuando el servo de seguimiento está APAGADO.
Por ejemplo, se lleva a cabo una conmutación
automática por medio de un modo automático de FG/DEC o FD/WBL, que
se describirá más adelante, en función del estado de
ENCENDIDO/APAGADO del servo de seguimiento.
Además, el estado de ENCENDIDO del servo de
seguimiento inicia una búsqueda forzada de la decodificación del
ATIP y se inicializa un tiempo del codificador de CD en el momento
en que se detecta la sincronización.
A continuación, el registro de señal DPLMSK
almacena la señal DPLMSK en un bit 2 de la dirección 0x80.
Dicha señal DPLMSK es un bit de ajuste,
independientemente de si se incluye o no la señal DPLOCK en las
condiciones de valoración de conmutación para valorar la
conmutación en el momento del modo automático.
Cuando dicho bit 2 se ajusta a "1", la señal
DPLOCK no se incluye en las condiciones de valoración de
conmutación para valorar la conmutación en el momento del modo
automático, es válido un modo automático (modo FG/DEC o modo
FC/WBL/DEC), que incluye el modo DEC, y la señal TON sólo se incluye
en las condiciones de valoración de conmutación.
Por otro lado, cuando el bit 2 se ajusta a
"0", la señal DPLOCK se incluye en las condiciones de
valoración de conmutación.
La Fig. 7 es un diagrama que muestra un registro
de señal de modo servo SVMODE, en el que (A) muestra un modo servo,
(B) muestra un modo manual y (C) muestra un modo automático del
husillo.
Dicho registro de señal de modo servo SVMODE
almacena la señal SVMODE en los bits 7 a 4 en una dirección
0x81.
En la Fig. 7(B) se muestran los detalles
correspondientes al modo manual y en la Fig. 7(C) se
muestran los detalles correspondientes al modo automático.
En el caso del modo automático, se pueden ajustar
8 modos, como se muestra en la Fig. 7(C) y como se muestra,
en este caso concreto, se ajustan 6 modos.
Cuando el contenido ajustado en los bits 7 a 4
del registro de señal SVMODE es "1000", se realiza una
conmutación automática del modo de arranque al modo FG.
Por otro lado, cuando el contenido ajustado en
los bits 7 a 4 del registro de señal SVMODE es "1001", se
realiza una conmutación automática del modo de frenado al modo de
parada.
En otros casos se realiza una conmutación
automática a otros modos, no obstante más adelante se dará una
descripción de cada uno de ellos junto con los ejemplos
ilustrativos y las formas de realización.
La Fig. 8 es un diagrama que muestra un registro
de señal de datos de arranque KICDAT.
El registro de señal de datos de arranque KICDAT
almacena una señal de datos de arranque KICDAT en los bits 7 a 0 en
una dirección 0x82.
Dicho registro de señal de datos de arranque
KICDAT se usa para ajustar unos datos de arranque en el momento del
modo de arranque y en el momento del modo de frenado.
La Fig. 9 es un diagrama que muestra un registro
de señal FGMTH y un registro de señal FGMTL. En la Fig. 9, (A)
muestra el registro de señal FGMTH y (B) muestra el registro de
señal FGMTL.
La Fig. 9(A) muestra un caso en el que el
registro de señal FGMTH está ajustado en los bits 4 a 0.
La Fig. 9(B) muestra un caso en el que el
registro de señal FGMTL está ajustado en los bits 7 a 0.
Más adelante se dará una descripción más
detallada del registro de señal FGMTH y del registro de señal FGMTL
junto con los ejemplos ilustrativos y las formas de
realización.
Como se muestra en las Figs. 6 a 9, las
instrucciones relacionadas con el aparato de control del motor
giratorio 20, provisto en el LSI de 1 circuito integrado que se
muestra en la Fig. 3, se pueden ajustar en los bits 7 a 0 de los
registros de estado.
A continuación, se dará una descripción general
de las funciones y de una construcción del hardware del aparato de
control del motor giratorio de una unidad de disco óptico.
La Fig. 2 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante del aparato de control del motor giratorio de una
unidad de disco óptico. En la Fig. 2, se usan los mismos nombres
que en las Figs. 3 y 4. La Fig. 2 muestra un circuito de control
del motor 31, un LSI del CD-DSP 32, un PLL del
decodificador 32a, un controlador de frecuencias 32b, una parte de
enganche de sincronización de EFM 32c, un controlador de CLV 32d,
un accionador del motor 33, un filtro 34, un conmutador 35, un
conmutador intermedio 36, un condensador C y resistencias R y
R1.
EL LSI del CD-DSP 32, que se
muestra en la parte superior izquierda de la Fig. 2, está provisto
de la función de introducir la EFM de datos desde el disco y de
decodificar los datos cuando reproduce información de una parte
grabada de un CD de reproducción o de un CD grabable. Respecto a la
función del LSI del CD-DSP 32, en lo sucesivo se
hará referencia al LSI del CD-DSP 32 simplemente
como CD- DSP 32.
Dicho CD-DSP 32 también tiene una
función de control de CLV para mantener constante la velocidad
lineal del disco.
Dicha función de control de CLV se realiza
comparando las fases y las frecuencias de una salida de reloj desde
un circuito del PLL (PLL del decodificador), que sincroniza la fase
a una señal de datos reproducidos EFM y a una señal de frecuencia
de referencia, y accionando el motor giratorio en función de un
resultado de comparación.
Alternativamente, el motor giratorio se puede
accionar de manera que un período de un modelo de sincronización
específico, incluido en la señal de datos reproducidos EFM,
coincide con un período de una frecuencia de referencia.
Además, el motor giratorio se puede accionar de
manera que un intervalo máximo de inversión de la señal de datos
reproducidos EFM coincide con el período de la frecuencia de
referencia utilizando el hecho de que el intervalo máximo de
inversión de la señal de datos reproducidos EFM tiene un período
determinado (11T: aproximadamente, 2,5 \mus a una velocidad
normal).
Es decir, es suficiente siempre que el motor
giratorio se controle en sincronismo con la señal de datos grabada
en el disco.
El CD-DSP 32 que se ha descrito
anteriormente ya está en el mercado y se puede conseguir
fácilmente.
En la Fig. 2, se emite una salida de
accionamiento del motor giratorio del CD-DSP 32
desde el controlador de CLV 32d, que forma un "bloque de CLV",
y se introduce en el accionador del motor 33.
El conmutador intermedio 36, la resistencia R y
el condensador C se proporcionan como se muestra. Por lo general,
la resistencia R y el condensador C se proporcionan porque la
salida del CD-DSP 32 es una señal digital PWM
(modulada por ancho de impulsos). Es decir, la señal digital PWM
emitida desde el CD-DSP 32 se convierte en una
señal analógica por medio de un filtro de paso bajo que está
formado por la resistencia R y por el condensador C.
El estado ENCENDIDO/APAGADO del conmutador
intermedio 36 se controla con una señal DMCON (ENCENDIDO del
control del motor del decodificador) del circuito de control del
motor 31.
Cuando el conmutador intermedio 36 está
ENCENDIDO, una salida de CLV del CD-DSP 32 acciona
el accionador del motor 33. Por otro lado, una salida de control del
motor MPWM acciona el accionador del motor 33 cuando el conmutador
intermedio 36 está APAGADO.
En este caso, cuando el conmutador intermedio 36
está ENCENDIDO, la salida de control del motor MPWM adopta un
estado de alta impedancia a fin de no chocar con la salida de
control del CD-DSP 32.
Una señal DPLOCK (enganche del PLL del
codificador), que indica que el PLL sincronizado a la señal de
datos EFM está enganchado, se emite desde el CD-DSP
32 y se introduce en el circuito de control del motor 31.
El circuito de control del motor 31 conmuta el
modo de control del motor en función de la señal DPLOCK.
Por ejemplo, la señal DPLOCK está diseñada para
que sea activada cuando el modelo de sincronización incluido en la
EFM de datos se puede detectar continuamente.
Se usa una señal SBRK para cortocircuitar las
bobinas del motor y para frenar el motor. Dicha señal SBRK se
introduce en el accionador del motor 33.
Una señal FGIN tiene una frecuencia proporcional
a la velocidad de giro del motor y, por lo general, se emite desde
el accionador del motor 33.
Una señal REVDET indica que el giro del motor
está invertido y dicha señal REVDET, por lo general, también se
emite desde el accionador del motor 33.
En general, se usa un motor trifásico sin
escobillas para el motor giratorio de la unidad de disco de
CD-ROM o de CD-R.
En el motor trifásico sin escobillas, las bobinas
accionadoras se proporcionan en tres fases y se genera un par
giratorio suministrando sucesivamente corrientes trifásicas a
dichas bobinas.
Un elemento Hall o similar detecta el ángulo de
giro del motor a fin de llevar a cabo la conmutación de las
corrientes. Gracias al elemento Hall o similar se obtiene una señal
que tiene una frecuencia proporcional a la velocidad de giro del
motor.
Dicha señal obtenida gracias al elemento Hall o
similar se denomina una señal de FG (generador de frecuencia). La
señal de FG que se introduce se denomina una señal de FGIN. Por lo
general, se usa como la señal de FGIN una señal que se obtiene
dando forma a la forma de onda de la señal de FG con un controlador
IC.
Cuando todos los extremos de las bobinas
trifásicas del motor (cortocircuitadas) están conectados, el motor
se detiene y esto se denomina frenado por cortocircuito.
Además, por lo general, se proporcionan dos o
tres elementos Hall o similares, y la dirección de giro del motor
se detecta a partir de una relación de fases de las salidas de los
elementos Hall o similares.
La señal REVDET utiliza esta relación de
fases.
Otras señales no están relacionadas directamente
con el aparato de control del motor giratorio de la presente
invención y, por lo tanto, se omitirá una descripción de las
mismas.
La construcción y las funciones generales del
aparato de control del motor giratorio 31 de una unidad de disco
óptico, que se muestra en la Fig. 2, son como se ha descrito
anteriormente.
A continuación, se dará una descripción de los
modos de control que se pueden ajustar en el aparato de control del
motor giratorio 31.
El ajuste del modo servo del motor de husillo se
realiza con el registro de señal SVMODE que se muestra en la Fig.
7(A) que se ha descrito anteriormente. Es decir, dicho
registro de señal de modo servo SVMODE almacena la señal SVMODE en
los bits 7 a 4 en la dirección 0x81.
La Fig. 10 es un diagrama que muestra el ajuste
del modo manual respecto al modo servo del motor de husillo.
Como se muestra en la Fig. 10, se pueden ajustar
8 tipos de modos manuales. En un modo de parada (STOP) del motor,
la señal DMCON tiene un nivel bajo (conmutador APAGADO), la señal
MPWM tiene un estado de alta impedancia (Z) y el motor no está
accionado.
En un modo de aceleración de arranque (KICK), el
motor se acelera a una potencia predeterminada. En este caso, la
potencia predeterminada se puede especificar con un registro 0x82
(registro KICDAT que se muestra en la Fig. 8).
En un modo de frenado (BRAKE), el motor se
ralentiza a una potencia predeterminada. En este caso, la potencia
predeterminada también se puede especificar con el registro 0x82
(registro KICDAT que se muestra en la Fig. 8).
En un modo FG, se lleva a cabo un control de CAV
(velocidad angular constante) que usa una entrada de impulsos de la
señal de FGIN y se emite una señal de salida de control del motor
MPWM en función de una diferencia entre el período de la señal de
FGIN y un período objetivo, a fin de controlar el período de la
señal de FGIN para que coincida con el período objetivo.
En un modo WBL, el motor giratorio se gira en
sincronismo con una señal oscilante que es una señal en zigzag del
surco de guía del disco CD-R.
En un modo AX, el motor giratorio se gira en
sincronismo de fases con una señal de sincronización (ATIPSYNC) que
tiene incluido un período constante de una señal de STIP (señal de
información de dirección) con modulación de frecuencia de la señal
oscilante.
En un modo DEC, el motor giratorio se gira con el
control de CLV (control para mantener constante la velocidad lineal
del disco) del CD-DSP 32 que se ha descrito
anteriormente.
En un modo HOLD, se lleva a cabo una retención de
valor previo, sin embargo se omitirá una descripción dado que este
modo no está directamente relacionado con el aparato de control del
motor giratorio de la presente invención.
El contenido del modo manual en el modo servo del
motor de husillo es como se ha descrito anteriormente.
La Fig. 11 es un diagrama que muestra el ajuste
del modo automático respecto al modo servo del motor de
husillo.
En un modo KICK a FG, se realiza una conmutación
automática del modo de aceleración de arranque (KICK) al modo
FG.
En un modo BRAKE a STOP, se realiza una
conmutación automática del modo de frenado (BRAKE) al modo de
parada (STOP).
En un modo FG/DEC, se realiza una conmutación
automática entre los modos FG/DEC y la conmutación de los modos
FG/DEC se realiza en función de condiciones predeterminadas.
En un modo FG/WBL, se realiza una conmutación
automática entre los modos FG/WBL y la conmutación de los modos
FG/WBL se realiza en función de condiciones predeterminadas.
En un modo FG/WBL/DEC, se realiza una conmutación
automática entre los modos FG/WBL/DEC.
En el modo WBL/AX, se realiza una conmutación
automática entre los modos WBL/AX y la conmutación de los modos
WBL/AX se realiza en función de condiciones predeterminadas.
Dichos modos servo se pueden ajustar manualmente
desde la CPU a fin de controlar el giro del motor en los modos
respectivos. Sin embargo, el presente aparato se caracteriza además
porque la conmutación de estos modos se puede ajustar en el modo
automático, a fin de simplificar la programación y de mejorar la
estabilidad de la operación de control.
Primer ejemplo
ilustrativo
El primer ejemplo ilustrativo se caracteriza por
la operación relacionada con la conmutación automática entre el
modo DEC y el modo WBL, de entre los modos FG/DEC/WBL, que se
muestran en la Fig. 11 que se ha descrito anteriormente (con más
exactitud, todos los modos que se muestran en la Fig. 11 son modos
automáticos, sin embargo, a efectos prácticos, se hará referencia a
los mismos simplemente como modos).
En el modo DEC, el control del motor se lleva a
cabo mediante la función del CD- DSP 32. En dicho modo DEC, la señal
MPWM y sus señales positiva y negativa MPWMP y MPWMN, es decir, la
señal de salida de control del motor, adopta un estado de alta
impedancia cuando el bit 5 del registro de control de servo que se
muestra en la Fig. 6 se ajusta a "1" y la salida del filtro de
bucle se transforma en la señal PWM con un valor constante cuando
el bit 5 del registro de control de servo se ajusta a "0".
Una señal de control de conmutación de conexión
DMCOM respecto al accionador del motor adopta un nivel alto.
En el modo WBL, un resultado, obtenido añadiendo
una señal de comparación de velocidad de la señal oscilante y una
señal de sincronización de trama de EFM del codificador EEFS y una
señal de comparación de fases, se emite como la señal PWM.
En primer lugar, se dará una descripción de la
operación en el modo FG/DEC/WBL cuando existen datos grabados.
La Fig. 12 es un diagrama de tiempos para
explicar la operación en el modo FG/DEC/WBL cuando existen datos
grabados, respecto al aparato de control del motor giratorio. En la
Fig. 12, se usan los mismos nombres que en la Fig. 2.
En este caso, la operación de conmutación de modo
automático se lleva a cabo de manera que el modo se conmuta al modo
DEC cuando la señal DPLOCK está activada y el modo se conmuta al
modo WBL cuando la señal DPLOCK está desactivada.
Es decir, cuando el PLL del decodificador del
CD-DSP 32 está en un estado enganchado se consigue
una sincronización de datos estable y el motor giratorio se
controla en función de los datos grabados.
Por otro lado, cuando el PLL del decodificador
del CD-DSP 32 no está enganchado, el motor
giratorio se controla en función de la señal oscilante.
Una operación de este tipo es eficaz cuando se
controla el giro del disco CD-R o
CD-RW (CD-Reescribible) en el que
coexisten una parte grabada y una parte sin grabar.
En la parte grabada, la relación S/N es mala
debido a que los datos distorsionan la señal oscilante y resulta
difícil detectar de manera estable la señal oscilante.
Por consiguiente, cuando el control de giro sigue
usando la señal oscilante, el giro es inestable debido al
ruido.
Este primer ejemplo ilustrativo se centra en el
hecho de que el giro se puede controlar de un modo más estable en
dicha parte llevando a cabo el control en función de los datos
grabados (EFM) y controla el motor giratorio en función de los
datos grabados cuando el PLL del decodificador del
CD-DSP 32 está en el estado enganchado.
Sin embargo en la parte sin grabar, no existen
datos (EFM) y por lo tanto es imposible controlar el giro en
función de los datos (EFM).
Por este motivo, en dicha parte, el giro se debe
controlar en función de la señal oscilante.
Se dará una descripción de la construcción de un
circuito del modo WBL.
La Fig. 13 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante del circuito del modo WBL. En la Fig. 13, se usan
los mismos nombres que en la Fig. 2. La Fig. 13 muestra un circuito
de eliminación de rebotes 41, un PLL oscilante 42, un detector de
diferencia de velocidad 43, un detector de diferencia de fase 44,
un circuito de salida de PWM 45, amplificadores 46 y 47 y un
circuito sumador 48.
Como se muestra en la Fig. 13, en el circuito del
modo WBL, el detector de diferencia de velocidad 43 compara una
entrada de señal oscilante WBLIN y una señal de sincronización de
trama de EFM del codificador EEFS, a fin de obtener una señal de
comparación de velocidad. Además, el detector de diferencia de fase
44 compara la entrada de señal oscilante WBLIN y la señal de
sincronización de trama de EFM del codificador EEFS, a fin de
obtener una señal de comparación de fase.
El circuito sumador 48 suma la señal de
comparación de velocidad y la señal de comparación de fase y un
resultado de la suma se introduce en el circuito de salida de PWM
45, a fin de generar las señales MPWM, MPWMP y MPWMN.
Por consiguiente, en el modo WBL, se puede girar
el motor giratorio en sincronismo con la señal oscilante que es la
señal en zigzag del surco de guía del disco
CD-R.
A fin de que la CPU lleve a cabo la operación de
conmutación que se ha mencionado anteriormente, es necesario
supervisar la señal DPLOCK con bastante frecuencia, aumentando de
ese modo la carga de la CPU y dificultando el giro del motor
giratorio a gran velocidad.
Por consiguiente, resulta difícil aumentar la
velocidad de grabación y de reproducción de la unidad de
accionamiento.
Por otro lado, en este primer ejemplo ilustrativo
el modo de control se conmuta automáticamente sin que la CPU tenga
que llevar acabo la supervisión y se puede aumentar la velocidad de
grabación y de reproducción de la unidad de accionamiento.
En este modo, es además aconsejable que el modo
se conmute primero al modo DEC cuando tanto la señal TON, que
indica que el haz de luz está realizando un seguimiento de la pista
del disco, como la señal DPLOCK están activadas y ha transcurrido
un tiempo predeterminado (por ejemplo, 256 tramas de EFM).
La trama de EFM hace referencia a 1 unidad de los
datos del disco y es de, aproximadamente, 136 \mus en el caso de
la velocidad normal del CD.
Contando el tiempo de las tramas, el ajuste de
tiempo se acorta automáticamente cuando la velocidad se controla a
una velocidad que es 2, 4 u 8 veces la velocidad normal (1
velocidad), a fin de adaptarla a una gran velocidad de grabación y
de reproducción.
Además, incluyendo la señal TON en las
condiciones, se garantiza un estado de seguimiento de pista. Por
consiguiente, se puede evitar el inconveniente de que el control de
giro, que está sincronizado con los datos, resulte inestable debido
a una reproducción de datos anómala en un estado transitorio en el
que no se realiza un seguimiento de la pista, tal como cuando se
realiza un acceso.
En el diagrama de tiempos que se muestra en la
Fig. 12, el modo se conmuta automáticamente al modo DEC cuando los
períodos de nivel alto de la señal TON y de la señal DPLOCK siguen
por encima de un valor fijo de un registro de ganancia de servo (no
se muestra), además de la operación en el modo FG/WBL que se
describirá más adelante junto con la Fig. 14.
Por lo tanto, en este primer ejemplo ilustrativo,
de entre los modos FG/DEC/WBL, la conmutación automática se
controla entre el modo DEC y el modo WBL.
A fin de controlar dicha conmutación automática,
se proporciona un circuito de control de giro de sincronización de
datos que controla el giro de un motor giratorio en sincronismo con
una señal de datos grabada, un circuito de control de giro de
sincronización de zigzag que controla el giro del motor giratorio
en sincronismo con un zigzag de un surco de guía de un disco, un
circuito de sincronización de fase que sincroniza a una fase de la
señal de datos y un circuito de detección sincrónica que detecta un
estado sincronizado del circuito de sincronización de fase y emite
una señal de enganche. Además, el circuito de control de giro de
sincronización de datos acciona el motor giratorio cuando se
obtiene la señal de enganche y el circuito de control de giro de
sincronización de zigzag acciona el motor giratorio cuando no se
obtiene ninguna señal de enganche.
Por lo tanto, el modo se conmuta automáticamente
entre el modo de control de giro de sincronización de zigzag y el
modo de control de giro de sincronización de datos, sin poner una
carga en la CPU que forma el controlador, y se pue-
de obtener un modo de control estable incluso cuando coexisten en el disco una parte grabada y una parte sin grabar.
de obtener un modo de control estable incluso cuando coexisten en el disco una parte grabada y una parte sin grabar.
Además, dado que no hay carga en la CPU se puede
reducir el tamaño de códigos del software interno y reducir el
coste, y además, se puede realizar fácilmente un giro a gran
velocidad.
Más adelante, junto con la tercera forma de
realización, se describirá en detalle la operación correspondiente
a un caso en el que un modo de control de FG está combinado además
con las condiciones que se han descrito anteriormente.
Segundo ejemplo
ilustrativo
El segundo ejemplo ilustrativo está relacionado
con los ejemplos ilustrativos tercero y cuarto que se describirán
más adelante.
En el primer ejemplo ilustrativo que se ha
descrito anteriormente, de entre los modos FG/DEC/WBL, la
conmutación automática se controla entre el modo DEC y el modo
WBL.
En este segundo ejemplo ilustrativo, la señal
DPLOCK, que se ha descrito anteriormente junto con la primera forma
de realización, se incluye en las condiciones para conmutar el modo
al modo DEC entre los modos FG/DEC.
Se dará una descripción de la operación en el
modo automático FG/DEC.
La Fig. 14 es un diagrama de tiempos para
explicar la operación en el modo automático FG/DEC, respecto al
aparato de control del motor giratorio. En la Fig. 14, se usan los
mismos nombres que en la Fig. 2.
La Fig. 14 muestra la operación en un momento de
un salto de pista.
Cuando el servo de seguimiento está ENCENDIDO, se
realiza una conmutación automática entre el modo FG y el modo DEC
en función de una señal de entrada, que indica el estado
sincronizado de la EFM de datos, obtenida a partir de la señal TON
y de la señal DPLOCK.
Como se muestra en la Fig. 14, cuando la señal
DPLOCK está activada, el modo se ajusta al modo DEC y el
CD-DSP 32 lleva a cabo el control, si bien el modo
se ajusta al modo FG cuando la señal DPLOCK está desactivada.
Cuando la señal DPLOCK está activada, el PLL del
decodificador del CD-DSP 32 está enganchado, y el
control de CLV se puede llevar a cabo en sincronismo con la EFM de
datos.
Por otro lado, cuando la señal DPLOCK está
desactivada, la señal EFM de datos es anómala o la velocidad lineal
no está en un intervalo de arrastre del PLL debido a un acceso o
similar.
Por lo tanto, en este caso, se lleva a cabo un
control de FG en el modo FG.
Se dará una descripción de la construcción de un
circuito del modo FG y de un circuito de interconexión del
codificador de CD.
La Fig. 15 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante del circuito del modo FG. En la Fig. 15 se usan
los mismos nombres que en la Fig. 2. La Fig. 15 muestra un circuito
de eliminación de rebotes 51, un detector de períodos 52, un
circuito de generación de impulsos de aceleración total 53, un
circuito de salida de PWM 54 y un circuito de conmutación de
impulsos 55.
El circuito del modo FG que se muestra en la Fig.
15 detecta, por medio del detector de períodos 52, una diferencia
entre el período de la señal de FGIN y un período objetivo.
En este caso se cuentan los impulsos de
sincronización de trama de EFM del codificador EEFS.
El circuito de generación de impulsos de
aceleración total 53 genera los impulsos obtenidos multiplicando
una ganancia a la diferencia entre el período objetivo y el período
detectado.
El circuito de salida de PWM 54 emite los
impulsos de PWM en función de un resultado de operación de los
datos de filtro de bucle.
Los impulsos emitidos desde el circuito de
generación de impulsos de aceleración total 53 se emiten desde una
terminal de salida durante un período de tiempo en el que el
circuito de generación de impulsos de aceleración total 53 genera
los impulsos y los impulsos de PWM emitidos desde el circuito de
salida de PWM 54 se emiten desde la terminal de salida durante un
período de tiempo en el que el circuito de generación de impulsos
de aceleración total 53 no genera ningún impulso.
La Fig. 16 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de un parte
importante del circuito de interconexión del codificador de CD. En
la Fig. 16 se usan los mismos nombres que en la Fig. 2. La Fig. 16
muestra un contador 61, un divisor de frecuencia de 1/N y un
registro de recuento de EFS del decodificador de servo 63.
El circuito de interconexión del codificador de
CD que se muestra en la Fig. 16 tiene una función de detección de
la velocidad lineal del disco. Ajustando los valores de manera que
la sincronización de tramas de EFM (DEFS) del codificador de CD y
de la señal de FG en un registro FG de decodificación de servo (no
se muestra) es de 1 impulso/1 giro, a partir del registro de
recuento de EFS del decodificador de servo 63 se puede leer el
valor de la cantidad de sincronización de tramas de EFM (DEFS)/1
giro.
La velocidad lineal del disco se puede calcular
en función de dicho valor leído.
Por consiguiente, este segundo ejemplo
ilustrativo está provisto de un circuito de control de giro de
sincronización de datos que controla el giro de un motor giratorio
en sincronismo con una señal de datos grabados, de un circuito de
sincronización de fase que sincroniza a una fase de la señal de
datos, de un circuito de detección sincrónica que detecta un estado
sincronizado del circuito de sincronización de fase y emite una
señal de enganche, de un medio de generación de frecuencia para
emitir una señal de FG que tiene una frecuencia proporcional a una
velocidad de giro del motor giratorio y de un circuito de control
de giro de FG que controla el motor a una velocidad de giro
predeterminada en función de la señal de FG. El circuito de control
de giro de sincronización de datos acciona el motor giratorio
cuando se obtiene la señal de enganche y el circuito de control de
giro de FG acciona el motor giratorio cuando no se obtiene ninguna
señal de enganche.
Por lo tanto, cuando no se puede conseguir la
sincronización de datos en el estado transitorio, tal como cuando
se realiza un acceso a una velocidad variable, se selecciona
automáticamente el modo de control FG. Por otro lado, cuando se
consigue la sincronización de datos, se selecciona el modo de
control de giro de sincronización de datos. Este segundo ejemplo
ilustrativo puede obtener efectos similares a los que se pueden
obtener en el primer ejemplo ilustrativo que se ha descrito
anteriormente.
Tercer ejemplo
ilustrativo
El tercer ejemplo ilustrativo está relacionado
con el cuarto ejemplo ilustrativo que se describirá más
adelante.
En el segundo ejemplo ilustrativo que se ha
descrito anteriormente, la conmutación automática se controla entre
el modo DEC y el modo WBL, de entre los modos FG/DEC/WBL, que se
han descrito anteriormente junto con la primera forma de
realización, y la señal DPLOCK se incluye en las condiciones para
conmutar el modo al modo DEC entre los modos FG/DEC.
En este tercer ejemplo ilustrativo, la
conmutación automática se controla entre el modo DEC y el modo WBL
de entre los modos FG/DEC/WBL, que se han descrito anteriormente
junto con el primer ejemplo ilustrativo, y la señal TON, que se ha
descrito anteriormente junto con la primera forma de realización, se
incluye en las condiciones para conmutar el modo al modo DEC entre
los modos FG/DEC.
El haz de luz está en el estado de seguimiento de
pista cuando la señal TON está activada y, por consiguiente, en
este estado, la EFM de datos se puede obtener de un modo
estable.
Ajustando la señal DPLMSK del registro 0x80 que
se muestra en la Fig. 6 a "1", se puede excluir la señal
DPLOCK de las condiciones para conmutar al modo DEC.
Además, en las condiciones para conmutar al modo
DEC se incluye la señal TON, en lugar de la señal DPLOCK, por el
siguiente motivo.
Cuando se realiza un salto de pista, tal como
cuando se realiza un acceso, la EFM de datos se obtiene sólo
durante un período de tiempo determinado en caso de que el haz de
luz caiga en la pista y, en este caso, se enganchará el PLL.
Sin embargo en este estado, el haz de luz no está
realizando un seguimiento de la pista y este estado no durará mucho
tiempo.
En tal caso, se puede prever que la operación
será más estable si se sigue con el control de FG.
Por consiguiente, este tercer ejemplo ilustrativo
está provisto de un circuito de control de giro de sincronización
de datos que controla el giro de un motor giratorio en sincronismo
con una señal de datos grabados, de un medio de generación de
frecuencia para emitir una señal de FG que tiene una frecuencia
proporcional a una velocidad de giro del motor giratorio y de un
circuito de control de giro de FG que controla el motor a una
velocidad de giro predeterminada en función de la señal de FG. El
circuito de control de giro de sincronización de datos acciona el
motor giratorio cuando un haz de luz de una unidad de disco óptico
está en un estado de seguimiento en el que se realiza un
seguimiento de la pista del disco y si no el circuito de control de
giro de FG acciona el motor giratorio.
Por consiguiente, incluso durante el acceso, una
vez obtenidos los datos estables se puede conmutar automáticamente
al control de giro de sincronización de datos y, asimismo, se
pueden obtener efectos similares a los que se pueden obtener en el
primer ejemplo ilustrativo que se ha descrito anteriormente.
Cuarto ejemplo
ilustrativo
El cuarto ejemplo ilustrativo está relacionado
con el tercer ejemplo ilustrativo que se ha descrito
anteriormente.
En el tercer ejemplo ilustrativo que se ha
descrito anteriormente, se incluye la señal TON, que se ha descrito
anteriormente junto con el primer ejemplo ilustrativo, en las
condiciones para conmutar el modo al modo DEC.
En este cuarto ejemplo ilustrativo, la señal
DPLOCK y la señal TON se incluyen en las condiciones para conmutar
el modo al modo DEC.
Ajustando de este modo las condiciones para
conmutar automáticamente el modo, se puede conmutar al modo DEC una
vez que se ha obtenido de manera total y estable la señal de datos
grabados (EFM). Por este motivo, se puede estabilizar aún más la
operación en comparación con el tercer ejemplo ilustrativo que se ha
descrito anteriormente.
Primera forma de
realización
La primera forma de realización está relacionada
con la segunda y la tercera formas de realización que se
describirán más adelante.
En el primer ejemplo ilustrativo, que se ha
descrito anteriormente, la conmutación automática se realiza entre
los modos DEC/WBL de entre los modos FG/DEC/WBL. Además, del
segundo al cuarto ejemplos ilustrativos, que se han descrito
anteriormente, la conmutación automática se realiza entre los modos
FG/DEC de entre los modos FG/DEC/WBL.
En esta primera forma de realización, la
conmutación automática se realiza entre los modos FG/WBL.
La operación en el modo automático FG/WBL se ha
descrito anteriormente en relación con la Fig. 14.
A continuación, se dará una descripción de la
operación en el modo FG/WBL cuando no hay datos grabados.
La Fig. 17 es un diagrama de tiempos para
explicar la operación en el modo FG/WBL cuando no hay datos
grabados, respecto al aparato de control del motor giratorio. En la
Fig. 17, se usan los mismos nombres que en la Fig. 2.
La Fig. 17 muestra un caso en el que la
conmutación automática se realiza entre el modo FG y el modo WBL en
función de la señal TON, que indica el estado ENCENCIDO del servo
de seguimiento, y de una señal FGLOCK, que indica que la velocidad
de giro detectada en el sistema servo de FG está dentro del \pm30%
de la velocidad de giro objetivo.
En el modo FG/WBL, se realiza una conmutación
entre el control de giro que usa la señal FG y el control de giro
que usa la señal oscilante.
Por ejemplo, las condiciones para conmutar el
modo al modo WBL incluyen la velocidad de giro que está dentro del
\pm30% de la velocidad de giro objetivo en el momento del control
de FG.
Como se ha descrito anteriormente, por lo
general, la señal oscilante se detecta a través de un filtro de
paso de banda de banda estrecha (BPF) a fin de mejorar la relación
S/N. Por consiguiente, las condiciones para conmutar el modo al modo
WBL se ajustan como se ha descrito anteriormente, puesto que la
frecuencia de la señal oscilante se desviará mucho del paso de
banda del filtro de paso de banda si la velocidad de giro se desvía
mucho de la velocidad de giro objetivo y no se podría detectar la
señal oscilante.
Por lo tanto, en esta primera forma de
realización, el modo se conmuta al modo WBL una vez que se ha
llevado a cabo el control de FG y la velocidad de giro está en un
intervalo predeterminado (por ejemplo, \pm30%) de la velocidad de
giro objetivo.
No obstante, a fin de que la CPU lleve a cabo la
operación de conmutación que se ha descrito anteriormente, es
necesario medir el período de FG y valorar con frecuencia si el
período está o no en un intervalo predeterminado, aumentando de ese
modo la carga de la CPU y dificultando el giro del motor giratorio
a una gran velocidad.
Por consiguiente, resulta difícil aumentar la
velocidad de grabación y de reproducción de la unidad de
accionamiento.
Por otro lado, en esta primera forma de
realización el modo de control se conmuta automáticamente, sin que
la CPU tenga que llevar a cabo la supervisión, y se puede aumentar
la velocidad de grabación y de reproducción de la unidad de
accionamiento.
Por consiguiente, esta primera forma de
realización está provista de un circuito de control de giro de
sincronización de zigzag que controla un giro de un motor giratorio
en sincronismo con un zigzag de un surco de guía de un disco, de un
medio de generación de frecuencia para emitir una señal de FG que
tiene una frecuencia proporcional a la velocidad de giro del motor
giratorio y de un circuito de control de giro de FG que controla el
motor a una velocidad de giro predeterminada en función de la señal
de FG. El circuito de control de giro de FG acciona el motor
giratorio cuando la frecuencia de la señal de FG está fuera de un
intervalo predeterminado, y el circuito de control de giro de
sincronización
de zigzag acciona el motor giratorio cuando la frecuencia de la señal de FG está en el intervalo predeterminado.
de zigzag acciona el motor giratorio cuando la frecuencia de la señal de FG está en el intervalo predeterminado.
Por lo tanto, siempre se puede llevar a cabo de
manera estable el control de giro cuando se accede al disco
grabable y asimismo se pueden obtener efectos similares a los que
se pueden obtener en el primer ejemplo ilustrativo que se ha
descrito anteriormente.
Segunda forma de
realización
La segunda forma de realización está relacionada
con la primera forma de realización que se ha descrito
anteriormente.
En el primer ejemplo ilustrativo que se ha
descrito anteriormente, la conmutación automática se realiza entre
los modos DEC/WBL de entre los modos FG/DEC/WBL. Además, del
segundo al cuatro ejemplos ilustrativos, que se han descrito
anteriormente, la conmutación automática se realiza entre los modos
FG/DEC de entre los modos FG/DEC/WBL. Además, en la primera forma de
realización que se ha descrito anteriormente, la conmutación
automática se realiza entre los modos FG/WBL.
En esta segunda forma de realización, se usa un
filtro de bucle común entre el modo FG y el modo WBL de la primera
forma de realización que se ha descrito anteriormente.
La Fig. 18 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un circuito de corrección de ganancia del modo
FG. En la Fig. 18, se usan los mismos nombres que en la Fig. 2. La
Fig. 18 muestra un detector de períodos 71, una parte de ajuste de
primera ganancia 72, un generador de impulsos 73, una parte de
ajuste de segunda ganancia 74, un filtro de bucle 75, una parte de
corrección de ganancia 76, una parte de ajuste de ganancia total 77,
un circuito recortador 78, un modulador de PWM (modulador de
anchura de impulsos) 79 y un circuito sumador 80. KF, KFL, KL, K1 y
K2 indican ganancias que están ajustadas.
Las ganancias que se muestran en la Fig. 18, que
incluyen la ganancia ajustada KF respecto a la parte de ajuste de
primera ganancia 72 y la ganancia ajustada KFL respecto a la parte
de ajuste de segunda ganancia 74, se ajustan realizando un ajuste
respecto a un primer registro de ganancia de servo (no se
muestra).
Las ganancias, tales como la ganancia ajustada KL
respecto a la parte de corrección de ganancia 76 y las ganancias
ajustadas K1 y K2 respecto a la parte de ajuste de ganancia total
77, se ajustan respectivamente realizando un ajuste respecto a un
segundo registro de ganancia de servo (no se muestra) y a un tercer
registro de ganancia de servo (no se muestra).
El sistema de modo FG y el sistema de modo WBL
usan en común una parte acumuladora (filtro de bucle) rodeada por
una línea de puntos en la Fig. 18 y los datos acumulados obtenidos
durante el procedimiento de acumulación también se consiguen entre
los dos modos.
Como se muestra en la Fig. 18, en el modo FG, se
obtiene una diferencia entre el período de FGIN y el período
objetivo.
Una salida de control del motor MPWM se emite en
función de un resultado que se obtiene acumulando la diferencia y
multiplicando una ganancia a la diferencia acumulada.
Acumulando la diferencia de los períodos
(diferencia de frecuencia), se puede aumentar la ganancia de baja
frecuencia del bucle de control de giro y se puede conseguir un
control de gran precisión.
A veces se hace referencia a dicha parte
acumuladora como un filtro de bucle. La Fig. 19 es un diagrama de
bloques funcionales que muestra una forma de realización de la
construcción de una parte importante de un circuito de corrección
de ganancia del modo WBL. En la Fig. 19, se usan los mismos nombres
que en las Figs. 2 y 18. La Fig. 19 muestra un detector de
diferencia de velocidad 81, una parte de corrección de segunda
ganancia 82, un circuito recortador 83, un detector de diferencia
de fase 84, una parte de corrección de tercera ganancia 85, un
circuito recortador 86 y circuitos sumadores 87 y 88. N y Kp
indican ganancias que están ajustadas.
Como se muestra en la Fig. 19, en el modo WBL, la
ganancia ajustada N respecto a la parte de corrección de segunda
ganancia 82 y la ganancia ajustada Kp respecto a la parte de
corrección de tercera ganancia 85 se ajustan, respectivamente,
realizando un ajuste respecto al segundo registro de ganancia de
servo (no se muestra) y al tercer registro de ganancia de servo (no
se muestra).
En este modo WBL, también se usa el filtro de
bucle que se muestra en la Fig. 18.
En el modo WBL, la frecuencia (velocidad de giro)
y la fase de la señal oscilante (WBLIN) se comparan con las de un
impulso de referencia (ESFS: sincronización de tramas de EFM del
codificador).
Por lo general, un oscilador de referencias
genera el impulso de referencia ESFS.
La diferencia de velocidad y la diferencia de
fase obtenidas mediante la comparación se multiplican,
respectivamente, por una ganancia y se suman.
En la parte acumuladora (filtro de bucle), se
acumula el resultado de la suma del sistema de diferencia de
velocidad y del sistema de diferencia de fase.
Se suma la salida acumulada y el resultado
original de la suma y posteriormente se multiplican por una
ganancia, a fin de emitir la salida de control del motor MPWM.
Una ganancia de bucle característica de dicho
modo WBL es como se muestra en la Fig. 20.
La Fig. 20 es un diagrama que muestra una forma
de realización de la ganancia de bucle característica del modo
WBL.
La Fig. 20 muestra un diagrama de Bode.
Como se muestra en la Fig. 20, según esta
característica, el sistema de diferencia de fase amplifica la zona
de baja frecuencia del sistema de diferencia de velocidad y el
sistema de filtro de bucle amplifica la zona de baja
frecuen-
cia.
cia.
La característica de control de la zona de baja
frecuencia se mejora con dicho filtro de bucle.
Por lo tanto, en la segunda forma de realización
el filtro de bucle de acumulación se usa en común entre el modo FG
y el modo WBL. Debido a esto, se simplifica la construcción del
circuito y se puede obtener una característica de control de gran
precisión en cualquiera de los modos.
Además, el control no se distorsiona cuando se
conmuta el modo dado que se consiguen los valores acumulados,
posibilitando de ese modo conmutar el modo suavemente.
Por lo tanto, en el aparato de control del motor
giratorio que se ha descrito anteriormente junto con la primera
forma de realización, esta segunda forma de realización está
provista de un comparador de frecuencia que compara la frecuencia
de la señal de FG y una frecuencia objetivo del circuito de control
de giro de FG, de un comparador de fases que compara una fase de una
señal en zigzag y una fase de una señal de referencia del circuito
de control de giro de sincronización de zigzag y de un acumulador
que acumula un resultado de comparación de uno de los dos
comparadores. El circuito de control de giro de FG acciona el motor
giratorio en función de una salida del comparador de frecuencia y
de un producto obtenido acumulando el resultado de comparación a la
salida del comparador de frecuencia y el circuito de control de
giro de sincronización de zigzag acciona el motor giratorio en
función de una salida del comparador de fases y de un producto
obtenido acumulando el resultado de comparación de la salida del
comparador de fases.
Por consiguiente, se puede usar en común el
filtro de bucle entre los dos modos de control y, además de reducir
el coste del circuito, se puede estabilizar el control en el
momento de conmutar el modo dado que se consiguen los valores
acumulados.
Tercera forma de
realización
La tercera forma de realización está relacionada
con la primera forma de realización que se ha descrito
anteriormente.
Esta tercera forma de realización se caracteriza
porque, además del modo FG/WBL, que se ha descrito anteriormente
junto con la primera forma de realización, el modo también se puede
conmutar al modo DEC.
La operación en el modo FG/DEC/WBL, cuando hay
datos grabados, se ha descrito anteriormente junto con la Fig.
12.
A continuación, se dará una descripción de la
operación en el modo FG/DEC/WBL cuando no hay datos grabados.
La Fig. 21 es un diagrama de tiempos para
explicar la operación en el modo FG/DEC/WBL, cuando no hay datos
grabados, respecto al aparato de control del motor giratorio de la
presente invención. En la Fig. 21 se usan los mismos nombres que en
el Fig. 2.
Como se muestra en la Fig. 21 y en la Fig. 12,
que se han descrito anteriormente, el modo se conmuta al modo DEC
cuando la señal DPLOCK está activada, se conmuta al modo WBL cuando
la señal DPLOCK está desactivada y la señal de FG está en el
intervalo predeterminado (por ejemplo, \pm30%) del período
objetivo y se conmuta al modo FG cuando la señal DPLOCK está
desactivada y la señal de FG está fuera del intervalo
predeterminado (por ejemplo, \pm30%) del período objetivo.
Mediante una conmutación automática del modo, de
este tipo, siempre se selecciona y ajusta automáticamente un
control estable, incluso en el caso del disco en el que coexisten
la parte grabada y la parte sin grabar, y se reduce la carga de la
CPU.
Por lo tanto, se puede realizar un giro a gran
velocidad.
Quinto ejemplo
ilustrativo
El quinto ejemplo ilustrativo está relacionado
con los ejemplos ilustrativos del segundo al cuarto y con las
formas de realización que se han descrito anteriormente y con los
ejemplos ilustrativos sexto y séptimo que se describirán más
adelante.
Este quinto ejemplo ilustrativo se caracteriza
porque el modo de aceleración de arranque primero se ajusta a una
etapa inicial de la aceleración, el motor giratorio se acelera a
una potencia predeterminada y el modo se conmuta del modo de
aceleración de arranque al modo FG en un momento en el que se
obtienen varios impulsos de FG (por ejemplo, 2).
El ajuste de este modo de conmutación automático
de (modo automático KICK a FG) para conmutar del modo de
aceleración de arranque al modo FG se ha descrito anteriormente
junto con la Fig. 11.
En primer lugar, se ajusta el modo de aceleración
de arranque en la etapa inicial de la aceleración dado que, si se
ajusta el modo FG desde el principio, no se puede medir el período
FG y no se puede conseguir la aceleración mientras no se obtenga
ningún impulso de FG.
Cuando la CPU va a llevar a cabo la operación que
se ha descrito anteriormente, es necesario que el software
supervise si hay o no un impulso de FG entrante. En este caso, la
carga de la CPU aumenta y resulta difícil conseguir un giro a gran
velocidad.
Por lo tanto, en el aparato de control del motor
giratorio que se ha descrito anteriormente junto con los ejemplos
ilustrativos, segundo a cuarto, y con las formas de realización,
este quinto ejemplo ilustrativo está provisto de un medio de ajuste
del modo de arranque para ajustar un modo de arranque en el que el
motor giratorio se acelera a una potencia predeterminada y el
circuito de control de giro de FG controla el motor giratorio
cuando el modo de arranque acelera el motor giratorio desde un
estado de parada y un impulso de señal de FG alcanza una velocidad
de giro predeterminada.
Por consiguiente, además de los efectos que se
pueden obtener en los ejemplos ilustrativos, segundo a cuarto, y en
las formas de realización que se han descrito anteriormente, se
puede iniciar el giro de manera estable sin aumentar la carga de la
CPU.
Sexto ejemplo
ilustrativo
El sexto ejemplo ilustrativo está relacionado con
los ejemplos ilustrativos, segundo a quinto, y con las formas de
realización que se han descrito anteriormente y con el séptimo
ejemplo ilustrativo que se describirá más adelante.
Este sexto ejemplo ilustrativo se caracteriza por
el control correspondiente a un caso en el que el motor se
ralentiza desde un estado en el que el motor está girando. Es
decir, se ajusta un modo de frenado en el estado en el que el motor
giratorio está girando y el motor se ralentiza a una potencia
predeterminada. Se introduce una señal REVDET y, cuando se detecta
un giro inverso, el modo se conmuta automáticamente a un modo de
parada desde el motor de frenado.
El ajuste de este modo de conmutación automática
(modo automático de BRAKE a STOP) para conmutar del modo de frenado
al modo de parada se ha descrito anteriormente junto con la Fig.
11.
Según este sexto ejemplo ilustrativo, el modo de
frenado se ajusta en el estado en el que el motor giratorio está
girando y el motor se ralentiza a una potencia predeterminada.
Además, se introduce la señal REVDET y, cuando se detecta el giro
inverso, el modo se conmuta automáticamente al modo de parada.
Debido a esto, además de los efectos que se pueden obtener en los
ejemplos ilustrativos del segundo al quinto y en las formas de
realización que se han descrito anteriormente, se puede eliminar el
inconveniente de que la carga de la CPU sea grande y el motor se
puede detener de un modo estable.
Séptimo ejemplo
ilustrativo
El séptimo ejemplo ilustrativo está relacionado
con los ejemplos ilustrativos, segundo a sexto, y con las formas de
realización que se han descrito anteriormente.
Este séptimo ejemplo ilustrativo se caracteriza
porque, a fin de ralentizar el motor, se emite una señal de frenado
por cortocircuito cuando la frecuencia de la señal de FG tiene un
intervalo predeterminado superior al valor objetivo.
Cuando se ralentiza el motor en el modo de
parada, tras conmutar del modo FG, del modo FG/WBL, del modo FG/DEC
y del modo de frenado, que se han descrito anteriormente, la salida
de control del motor MPWM para girar el motor en la dirección
inversa se introduce en el accionador del motor y fluye al motor una
corriente para girar el motor en la dirección inversa.
No obstante, en general, cuando el motor gira se
genera una fuerza contraelectromotriz en la dirección inversa y
proporcional a la velocidad de giro. Por este motivo, cuando la
corriente para girar el motor en la dirección inversa fluye al
motor, esta corriente se añade a una corriente que genera la fuerza
contraelectromotriz. Por consiguiente, fluye al motor una corriente
intensa para girar el motor en la dirección inversa.
Por consiguiente, el consumo de potencia es mayor
y el calor, que generan las bobinas del motor y el accionador del
motor, es mayor.
De manera convencional, un procedimiento de
control normalmente utilizado aplica el frenado del motor
cortocircuitando los extremos de las bobinas del motor.
No obstante, el control de ralentización no sólo
es necesario cuando simplemente se detiene el motor, sino que
también es necesario para el giro de CLV cuando se realiza un
acceso al disco moviendo el cabezal óptico en la dirección
periférica exterior del disco.
Este séptimo ejemplo ilustrativo puede aplicar el
frenado por cortocircuito cuando realiza la ralentización en varias
situaciones.
Cuando se ralentiza durante un acceso, el frenado
por cortocircuito se libera en el momento en el que se aproxima a
la velocidad de giro objetivo una vez aplicado el frenado por
cortocircuito, porque se ajusta la velocidad de giro objetivo del
control de FG.
Por lo tanto, en el aparato de control del motor
giratorio que se ha descrito anteriormente junto con los ejemplos
ilustrativos, segundo a sexto, y las formas de realización que se
han descrito anteriormente, este séptimo ejemplo ilustrativo está
provisto de un medio de salida de señal de frenado por
cortocircuito para generar una señal de frenado que cortocircuita
las bobinas del motor giratorio y la señal de frenado por
cortocircuito se emite sólo cuando la frecuencia de la señal de FG
tiene un intervalo predeterminado superior a un valor objetivo.
Por consiguiente, además de los efectos que se
pueden obtener en los ejemplos ilustrativos, segundo a sexto, y en
las formas de realización que se han descrito anteriormente, se
puede realizar un control de ralentización con un consumo de
potencia reducido, sin aumentar la carga de la CPU.
Octavo ejemplo
ilustrativo
El octavo ejemplo ilustrativo está relacionado
con el noveno y el décimo ejemplos ilustrativos que se describirán
más adelante.
En los ejemplos ilustrativos y en las formas de
realización que se han descrito anteriormente, el modo se conmuta
entre los modos FG/DEC/WBL.
Este ejemplo ilustrativo está relacionado con el
modo WBL y con un modo AX.
En el modo AX, se realiza una comparación de fase
de una señal de sincronización de ATIP ASYNC que se obtiene
decodificando la señal ATIP y una señal de referencia ESFS (75 Hz a
una velocidad normal) y se acciona el motor giratorio en función
del resultado de comparación.
La señal de sincronización de ATIP ASYNC se
inserta en el surco en zigzag del disco modulando la frecuencia de
la señal oscilante. A velocidad normal, la señal de sincronización
de ATIP ASYNC tiene una frecuencia de 75Hz.
Por lo tanto, en el modo AX, el control de giro
se lleva a cabo en un estado en el que la señal de sincronización
de ATIP ASYNC y la señal de referencia ESFS están sincronizadas en
fase.
Si la señal de referencia ESFS se ajusta a una
señal de tiempos de referencia de los datos de escritura, se puede
llevar a cabo un procedimiento de escritura, de tal manera que los
datos de escritura y la posición del disco coinciden
perfectamente.
La Fig. 22 es un diagrama de bloques funcionales
que muestra una forma de realización de la construcción de una
parte importante de un circuito del modo AX. En la Fig. 22, se usan
los mismos nombres que en la Fig. 2. La Fig. 22 muestra un
comparador de fases (PD) 91, una unidad de corrección de fase (DCO)
92, un conmutador 93 y un circuito de sistema de modo WBL 94.
La Fig. 23 es un diagrama de bloques funcionales
que muestra otra forma de realización de la parte importante del
circuito del modo AX. En la Fig. 23, se usan los mismos nombres que
en la Fig. 22. La Fig. 23 muestra un amplificador 95, un divisor de
frecuencia de 1/3 96 y un comparador de fases (PD) 97.
En el modo WBL, se usa la señal de sincronización
de trama de EFM del codificador EEFS como un reloj de referencia.
Por otro lado, en el modo AX, la fase del reloj de referencia se
modifica en función de una diferencia de fase entre la señal de
sincronización de código secundario del codificador ESFS y la señal
de sincronización de STIP detectada ASYNC.
Por medio de un demodulador de FSK y de un
circuito de detección de sincronización de ATIP se introduce un
retardo desde la señal de sincronización de ATIP del disco a la
señal de sincronización de ATIP detectada y, del mismo modo, se
puede ajustar un valor de retardo.
La Fig. 24 es un diagrama de tiempos para
explicar la operación en el modo FG/WBL al inicio del procedimiento
de escritura. En la Fig. 24 se usan los mismos nombres que en la
Fig. 22.
La Fig. 25 es un diagrama de tiempos para
explicar la operación en el modo FG/WBL al final del procedimiento
de escritura. En la Fig. 25 se usan los mismos nombres que en la
Fig. 22.
En este octavo ejemplo ilustrativo, la
conmutación entre los modos WBL/AX se realiza de manera que el modo
se ajusta al modo WBL hasta una posición ligeramente anterior (por
ejemplo, 1 sector antes) a una posición (dirección) en la que se
inicia el procedimiento de escritura, y el modo se conmuta a un modo
AX cuando se alcanza la posición ligeramente anterior a la posición
en la que se inicia el procedimiento de escritura.
Dado que el modo WBL permite un control a gran
velocidad debido a la alta frecuencia (22 kHz) de la señal
oscilante, la conmutación entre los modos WBL/AX se realiza como se
ha descrito anteriormente y el ajuste se puede conseguir
rápidamente. Por consiguiente, en el modo WBL, primero se sincroniza
totalmente la velocidad de giro a la señal oscilante.
Por lo tanto, el modo se conmuta al modo AX justo
antes del inicio del procedimiento de escritura y a partir de ese
momento se inicia el procedimiento de escritura.
Cuando la CPU tiene que llevar a cabo la
conmutación entre el modo WBL y el modo AX, que se ha descrito
anteriormente, la CPU debe supervisar con frecuencia la presente
dirección y valorar si la dirección es o no un número predeterminado
anterior a la dirección en la que se inicia el procedimiento de
escritura. En este caso, aumenta la carga de la CPU y hay un límite
para aumentar la velocidad de giro. Sin embargo, este octavo
ejemplo ilustrativo puede eliminar estos inconvenientes.
Es decir, el control a gran velocidad por medio
del control de giro de sincronización de zigzag es posible hasta
que se inicia la grabación y la sincronización de dirección se
puede conseguir durante la grabación. Por consiguiente, además de
poder obtener efectos similares a los que se pueden obtener en el
primer ejemplo ilustrativo que se ha descrito anteriormente, la
grabación se puede controlar de un modo preciso.
Noveno ejemplo
ilustrativo
El noveno ejemplo ilustrativo está relacionado
con el octavo ejemplo ilustrativo que se ha descrito
anteriormente.
El octavo ejemplo ilustrativo que se ha descrito
anteriormente está relacionado con la conmutación entre los modos
WBL/AX.
Este noveno ejemplo ilustrativo está relacionado
con la mejora del modo AX propiamente dicho.
Este noveno ejemplo ilustrativo se caracteriza
porque se realiza una comparación de fase entre la señal de
sincronización de ATIP ASYNC y la señal de referencia ESFS (75 Hz a
velocidad normal). Se proporciona un oscilador de frecuencia
variable modificado de frecuencia en función del resultado de
comparación y se usa una salida de dicho oscilador de frecuencia
variable como una señal de referencia del sistema de modo WBL.
El oscilador de frecuencia variable que se usa en
este caso es un circuito digital. Por lo tanto, esta forma de
realización hace referencia al oscilador de frecuencia variable
como un DCO (oscilador controlado digitalmente).
La frecuencia de la salida de señal de referencia
del DCO varía en función de un resultado de comparación de fase
entre la señal de sincronización de ATIP ASYNC y la señal de
referencia ESFS. Por consiguiente, se puede llevar a cabo un
control de giro de sincronización en fase de la señal de
sincronización de ATIP ASYNC y de la señal de referencia ESFS.
Cuando el modo se conmuta al modo WBL, se usa una
señal de referencia EEFS del sistema de modo WBL (señal de
sincronización de tramas de EFM del codificador: 7,35 kHz a
velocidad normal) como la señal de referencia del sistema de modo
WBL en lugar de la salida del DCO.
Dicha conmutación del modo se puede realizar con
una única conmutación.
Por lo tanto, según este noveno ejemplo
ilustrativo, se puede realizar el modo AX usando el sistema de modo
WBL en común para los modos WBL/AX.
Además, incluso durante el modo AX, el sistema de
modo WBL se sincroniza a la señal oscilante y se cierra,
permitiendo de ese modo un control en la zona de alta
frecuencia.
Décimo ejemplo
ilustrativo
El décimo ejemplo ilustrativo está relacionado
con el octavo ejemplo ilustrativo que se ha descrito
anteriormente.
Este décimo ejemplo ilustrativo se caracteriza
porque una vez finalizada la grabación en el modo WBL/AX, el modo
se conmuta automáticamente al modo WBL.
En el octavo ejemplo ilustrativo que se ha
descrito anteriormente, el modo AX sólo es necesario durante la
grabación. Por este motivo, dado que se prefiere conmutar el modo
rápidamente al modo WBL una vez finalizada la grabación, el modo se
conmuta automáticamente al modo WBL.
Por lo tanto, conmutando el modo automáticamente
al modo WBL una vez finalizada la grabación, se puede reanudar el
modo WBL sin cargar la CPU.
Undécimo ejemplo
ilustrativo
El undécimo ejemplo ilustrativo está relacionado
con los ejemplos ilustrativos y con las formas de realización que
se han descrito anteriormente.
En los ejemplos ilustrativos y en las formas de
realización que se han descrito anteriormente, la carga de la CPU
se reduce realizando una transición a un modo automático en
relación con la operación de conmutación automática entre los modos
FG/DEC/WBL/AX.
Según los ejemplos ilustrativos y las formas de
realización, se puede reducir el tamaño de códigos del software que
está instalado (en realidad denominado software interno puesto que
está instalado en la ROM) y se puede reducir el coste usando una
ROM que tenga una capacidad de memoria reducida.
Este undécimo ejemplo ilustrativo distribuye la
operación descrita anteriormente en el LSI de la unidad de
accionamiento.
Por lo general, el circuito para controlar el
giro en sincronismo con los datos grabados, el PLL que consigue un
sincronismo de fase con los datos grabados y el circuito para
emitir el estado de enganche del PLL (señal DPLOCK) están
incorporados en el CD-DSP.
Normalmente, en las unidades de
CD-ROM se usa un circuito integrado del LSI de un
CD-DSP de este tipo y dicho circuito integrado del
LSI es económico dado que los circuitos integrados de este tipo se
fabrican en enormes cantidades.
Otros circuitos, tales como los circuitos de los
modos automáticos FG, WBL y AX están incorporados en un circuito
integrado del LSI exclusivamente para el CD-R.
Utilizando una construcción de este tipo, el
control propiamente dicho del modo DEC se puede confiar al
CD-DSP y no es necesario que las funciones
relacionadas con el control de modo DEC estén incorporadas en el
circuito integrado del LSI del CD-R. Por
consiguiente, se puede reducir el coste del circuito integrado del
LSI de control del CD-R.
Por lo tanto, se puede obtener una unidad de
CD-R económica.
Claims (7)
1. Un aparato de control del motor giratorio (20)
para una unidad de disco óptico grabable, un circuito de control de
giro de sincronización de zigzag (41, 42, 43, 45, 47, 48) que
controla un giro de un motor giratorio (2) en sincronismo con un
zigzag de un surco de guía de un disco (1),
caracterizado por:
medios de generación de frecuencia para emitir
una señal de FG que tiene una frecuencia proporcional a una
velocidad de giro del motor giratorio (2) y
un circuito de control de giro de FG (51 a 55)
que controla el motor a una velocidad de giro predeterminada en
función de la señal de FG, accionando dicho circuito de control de
giro de FG (51 a 55) el motor giratorio (2) cuando la frecuencia de
la señal de FG está fuera de un intervalo predeterminado y
accionando dicho circuito de control de giro de sincronización de
zigzag (41, 42, 43, 45, 47, 48) el motor giratorio (2) cuando la
frecuencia de la señal de FG está en el intervalo
predeterminado.
2. El aparato de control del motor giratorio
según la reivindicación 1, caracterizado además por:
un comparador de frecuencias que compara la
frecuencia de la señal de FG y una frecuencia objetivo del circuito
de control de giro de FG,
un comparador de fases que compara una fase de
una señal en zigzag y una fase de una señal de referencia del
circuito de control de giro de sincronización de zigzag y
un acumulador que acumula un resultado de
comparación de uno de los dos comparadores,
accionando dicho circuito de control de giro de
FG el motor giratorio en función de una salida del comparador de
frecuencias y de un producto obtenido acumulando el resultado de
comparación a la salida del comparador de frecuencias, accionando
dicho circuito de control de giro de sincronización de zigzag el
motor giratorio en función de una salida del comparador de fases y
de un producto obtenido acumulando el resultado de comparación a la
salida del comparador de fases.
3. El aparato de control del motor giratorio
según la reivindicación 1, caracterizado además por:
un circuito de sincronización de fase que
sincroniza a una fase de la señal de datos y
un circuito de detección sincrónica que detecta
un estado sincronizado del circuito de sincronización de fase y
emite una señal de enganche,
accionando dicho circuito de control de giro de
sincronización de datos el motor giratorio cuando se obtiene la
señal de enganche, accionando dicho circuito de control de giro de
FG el motor giratorio cuando no se obtiene ninguna señal de
enganche y cuando la frecuencia de la señal de FG está fuera del
intervalo predeterminado, y accionando dicho circuito de control de
giro de sincronización de zigzag el motor giratorio cuando no se
obtiene ninguna señal de enganche y cuando la frecuencia de las
señales de FG está en el intervalo predeterminado.
4. El aparato de control del motor giratorio
según una cualquiera de las reivindicación 1 a 3,
caracterizado además por:
un medio de ajuste del modo de arranque para
ajustar un modo de arranque en el que el motor giratorio se acelera
a una potencia predeterminada,
controlando dicho circuito de control de giro de
FG el motor giratorio cuando el modo de arranque acelera el motor
giratorio desde un estado parado y cuando un impulso de señal de FG
alcanza una velocidad de giro predetermina-
da.
da.
5. El aparato de control del motor giratorio
según una cualquiera de las reivindicaciones 1 a 4,
caracterizado además por:
medios de ajuste del modo de frenado para ajustar
un modo de frenado en el que el motor giratorio se acciona en una
dirección inversa a una potencia predeterminada,
parándose el accionamiento del motor giratorio
cuando el modo de frenado ralentiza el motor giratorio desde un
estado de giro y cuando se detecta un giro inverso del motor
giratorio.
\newpage
6. El aparato de control del motor giratorio
según una cualquiera de las reivindicaciones 1 a 5,
caracterizado además por:
medios de salida de señal de frenado por
cortocircuito para generar una señal de frenado que cortocircuita
las bobinas del motor giratorio, emitiéndose dicha señal de frenado
por cortocircuito sólo cuando la frecuencia de la señal de FG tiene
un intervalo predeterminado superior al valor objetivo.
7. Una unidad de disco óptico grabable provista
del aparato de control del motor giratorio (20) según una
cualquiera de las reivindicaciones 1 a 6.
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|---|---|---|---|
| JP11350397 | 1997-04-15 | ||
| JP9-113503 | 1997-04-15 | ||
| JP9-172774 | 1997-06-16 | ||
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|---|---|
| ES2256903T3 true ES2256903T3 (es) | 2006-07-16 |
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ID=26452457
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|---|---|---|---|
| ES98106738T Expired - Lifetime ES2256903T3 (es) | 1997-04-15 | 1998-04-14 | Unidad de disco y dispositivo de mando de motor rotativo para unidad de disco grabable. |
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| JP (1) | JP3410330B2 (es) |
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| ES (1) | ES2256903T3 (es) |
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