EP1565949A2 - Halbleiterspeichereinrichtung sowie verfahren zu deren herstellung - Google Patents

Halbleiterspeichereinrichtung sowie verfahren zu deren herstellung

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EP1565949A2
EP1565949A2 EP03788820A EP03788820A EP1565949A2 EP 1565949 A2 EP1565949 A2 EP 1565949A2 EP 03788820 A EP03788820 A EP 03788820A EP 03788820 A EP03788820 A EP 03788820A EP 1565949 A2 EP1565949 A2 EP 1565949A2
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EP
European Patent Office
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electrode
semiconductor memory
memory device
cavity
access
Prior art date
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Withdrawn
Application number
EP03788820A
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English (en)
French (fr)
Inventor
Thomas Mikolajick
Wolfgang Werner
Helmut Klose
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
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Withdrawn legal-status Critical Current

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    • H10N70/8828—Tellurides, e.g. GeSbTe

Definitions

  • the present invention relates to a semiconductor memory device and a method for its production.
  • non-volatile memories are known in which the storage medium changes from a low-resistance, possibly crystalline, state to a high-resistance, possibly amorphous, state during a phase transition.
  • a material is used as the storage medium that has two stable phases, namely a high-resistance amorphous and a low-resistance crystalline phase. The material can be reversibly switched back and forth in relation to these two phases by means of electrical pulses.
  • chalcogenides have hitherto usually been used for this purpose, in principle any material is suitable as a storage medium for these non-volatile memories which allows reversible switching between a high-resistance and a low-resistance state.
  • the problem with known semiconductor memory technologies based on a phase change memory effect is that a certain amount of heat has to be supplied to the respective memory cell or the respective memory element in order to initiate and carry out the phase change. It must be prevented that the amount of heat supplied also influences neighboring cells or elements and changes their information status.
  • the invention is based on the object of specifying a semiconductor memory device based on a phase change memory effect and a method for its production, by means of which semiconductor memory devices having a phase change memory effect can be implemented with a particularly high integration density and nevertheless high functional reliability.
  • the object is achieved according to the invention by a semiconductor memory device according to the characterizing features of claim 1. Furthermore, the object is achieved by a method for producing a semiconductor memory device in accordance with the characterizing feature of claim 11.
  • the semiconductor memory device has at least one memory element with a phase change memory effect and is characterized in that a cavity arrangement with at least one cavity in spatial proximity to the respective memory element is provided for the at least one memory element in a semiconductor substrate such that the thermal coupling of the respective memory element is reduced to the environment of the memory cell by reducing the thermal conductivity between the memory element and the environment.
  • the respective cavity avoids the provision of a material which has a certain residual thermal conductivity.
  • the cavity whether evacuated or gas-filled, always has a lower thermal conductivity than a correspondingly designed material area, so that the thermal coupling between the memory cell and its surroundings, namely the semiconductor substrate or a neighboring element, is reduced.
  • a particularly advantageous embodiment of the semiconductor memory device according to the invention results if a first or lower access electrode device, a second or upper access electrode device and an at least partially formed storage medium with phase-dependent ohmic resistance with the access electrodes for the memory element in the semiconductor substrate.
  • the devices contacted is provided.
  • At least one of the access electrode devices, preferably the first or lower access electrode device, is provided and designed as an excitation electrode or heating electrode for locally heating the contacted storage medium and thus for initiating a corresponding phase conversion process or a corresponding phase conversion.
  • At least part of the cavity arrangement in particular at least one cavity, is provided in close proximity to the excitation electrode and / or in close proximity to the storage medium for thermal insulation from the surroundings.
  • the element which carries most of the heat and is therefore most likely to have a high temperature namely the electrode which is designed to heat the storage medium and thus to excite the phase change process, becomes thermal from the environment by providing the cavity insulated so that heat transfer to the environment and in particular to adjacent storage elements that are not selected is at least reduced.
  • a cavity of the cavity arrangement to be assigned to the excitation electrode and for the associated cavity to directly adjoin at least a part of the excitation electrode.
  • the associated cavity surrounds at least part of the excitation electrode.
  • the excitation electrode is designed as a connection region or plug region or as part thereof to a source / drain region of an intended and assigned selection transistor, in particular a lateral selection transistor. This results in a particularly compact design of the semiconductor memory device according to the invention, because an additional contact, connection or plug between the source / drain region of the selection transistor and the respective first, lower or bottom electrode is not necessary when forming the respective memory element.
  • the excitation electrode is formed in a recess or a trench structure or a trench, specifically in the semiconductor substrate on which the semiconductor memory device is based.
  • the storage medium is designed as a material area of the excitation electrode, in particular in an upper area of the trench structure.
  • This embodiment is also particularly space-saving, because the storage medium with phase conversion memory effect is also designed and provided in the connection area or plug area serving as the excitation electrode toward the source / drain area of the selection transistor. This is achieved in particular by filling an upper part of the underlying trench structure.
  • a plurality of memory elements can and will be provided in the semiconductor memory device according to the invention. It is advantageous here if a common memory area with a phase change memory effect is formed for the plurality of memory elements. Alternatively, individual storage areas can also be formed for the plurality of storage elements. However, it is particularly advantageous if two memory elements, which are formed adjacent to each other in the semiconductor substrate, share a memory area.
  • the cavity arrangement and in particular the respective cavity or the respective cavities are at least partially formed laterally between the plurality of storage elements.
  • the respective cavity arrangement or the respective cavity is then used jointly by a plurality of memory cells. Sharing cavity and
  • Storage medium can also be combined with one another in order to achieve a particularly compact embodiment of the semiconductor memory device according to the invention.
  • Another aspect of the present invention is to provide a method for producing a semiconductor memory device having at least one memory element with a phase change memory effect.
  • the manufacturing method according to the invention is characterized in that a cavity arrangement with at least one cavity in spatial proximity to the respective memory element is provided for the at least one memory element in a semiconductor substrate such that the thermal coupling of the respective memory element to the environment of the memory element by reducing the thermal Conductivity between the memory element and the environment is reduced.
  • provision is made for a contact with the first or lower access electrode device, a second or upper access electrode device and an at least partially formed storage medium with phase-dependent ohmic resistance for the at least one memory element in the semiconductor substrate in contact with the access electrode devices it is provided that at least one of the access electrode devices, preferably the first or lower access electrode device, is provided and designed as an excitation electrode for locally heating the contacted storage medium and thus for initiating a corresponding phase conversion process or a corresponding phase conversion, and that at least part of the cavity arrangement and in particular at least a cavity in the spatial vicinity of the excitation electrode and / or the storage medium for thermal n Isolation from the environment is provided.
  • a cavity of the cavity arrangement is in each case assigned to the excitation electrode in an advantageous manner, such that the assigned cavity is directly adjacent to at least a part of the excitation electrode.
  • the associated cavity is designed to surround at least part of the excitation electrode.
  • the excitation electrode is designed as a connection region or plug region or as part thereof to form a source / drain region of an intended and assigned connection transistor, in particular a lateral selection transistor.
  • the excitation electrode is formed in a recess or in a trench structure in the semiconductor substrate.
  • the storage medium itself can be designed as a material area of the excitation electrode, in particular in an upper area of the respective trench structure.
  • a plurality and in particular two storage elements are provided and if the plurality of storage elements are formed with a common storage area.
  • the cavity arrangement and in particular the respective cavities at least partially laterally between the plurality of memory elements or memory cells are formed.
  • a common further or second access electrode device is formed for the plurality of memory cells or memory elements.
  • individual additional or second access electrode devices for the plurality of memory elements or memory cells are also conceivable.
  • the cavity arrangement and in particular the respective cavities are lined with a thin layer of SiO 2 or BPSG.
  • phase change memories For future non-volatile memories, a number of concepts such as ferroelectric memories, magnetoresistive memories, but also phase change memories are discussed.
  • phase change memories With phase change memories, the information is presented as a crystalline or amorphous state of a glass-like material.
  • the phase change takes place in that the material is heated by a suitable electrical pulse.
  • Chalcogenides Ge x Sb y _ Te z , InSbTe, AglnSbTe and the like are used as preferred materials.
  • the most frequently discussed material Ge 2 Sb 2 Te 5 requires, for example, about 310 ° C for crystallization and about 600 ° C for melting and thus for the transfer of the material from the crystalline to the amorphous phase.
  • One problem is that even if the material is heated to 600 ° C, an adjacent cell must not become so hot that it changes its state. This problem limits the scalability and integration density of phase change memories today.
  • the limit of the scalability and integration density of phase change memories occurs due to the influence of a neighboring bit when erasing with minimum structure sizes of approximately 70 nm. With the minimum structure sizes of 180 nm or 130 nm currently under discussion, conventional integration paths could still be followed. Insulation materials with a far lower thermal conductivity than the previously used silicon dioxide are currently being discussed for the 70nm generation and beyond.
  • Silicon dioxide has a thermal conductivity of 0.014 W / cm K.
  • the preferred material class for phase change materials is 0.003 - 0.18W / cm K.
  • the currently preferred material composition Ge 2 Sb 2 Te 5 is 0.0046 W / cm K, so that in this case a large part of the heat is dissipated via the insulation material.
  • An improvement would result, for example, from the use of polyimide with a thermal conductivity of 0.0016 W / cm K. However, this cannot be easily integrated into a CMOS process flow at the required point.
  • the invention solves this problem in that the individual cells are separated from one another by cavities. As a result, the thermal conductivity between the cells becomes minimal.
  • One inventive idea is to separate the individual cells indirectly or directly from the surroundings or from one another by means of cavities, both structurally and by means of a suitable process control.
  • a suitable sacrificial layer is removed around the heating element. This means that the heater or the excitation electrode is thermally isolated from the environment.
  • the actively switched area is additionally isolated from the surroundings by being introduced into the opening for the heating electrode.
  • the heating elements are encapsulated in etch stop layers, and then the insulation material between the structures is removed. Again, it is possible to integrate the phase change material itself into the recess for the heating element.
  • An additional embodiment of the first variant provides that the sacrificial layer or the spacer is applied again and structured lithographically in such a way that they protrude significantly beyond the contact hole. In this way, before the metallization is applied, an opening can be etched up to the sacrificial layer and this can be selectively removed from the surroundings by wet chemical means. As a result, the structure is isolated downwards in the immediate vicinity.
  • a further variant based on all of the structures mentioned hitherto, consists in between the cavity and the heating electrode material or heating electrode material and chalcogen. nide another very thin layer (for example: 5-10 nm; for example: Si0 2 ) by the known spacer technique. This prevents the same from being attacked by the etching during the etching of the sacrificial layer and the heating electrode material.
  • 1-15 show a schematic and sectional side view of intermediate states which are achieved in one embodiment of the production method according to the invention.
  • Figs. 16-32 show in schematic and sectioned side views intermediate states that in another
  • Embodiment of the manufacturing method according to the invention can be achieved.
  • 33-35 show a schematic and sectioned side view of three further embodiments of the semiconductor memory device according to the invention. Structurally or functionally similar or the same elements or material areas are referred to below with the same reference numerals, without a detailed discussion of their properties being repeated each time the description or the figures appear.
  • FIG. 1 shows a schematic and sectional side view of a semiconductor substrate 20 with a first material region 21 and a second material region 22, the latter having electrically insulating properties.
  • a CMOS structure is formed in this semiconductor material region 20, which has, for example, selection transistors T1 and T2, which in turn have first source / drain regions SD11 or SD21, second source / drain regions SD12 or SD22 and gate regions Gl and G2.
  • trenches or trench structures 32 are formed in a standard manner above the adjacent source / drain regions SD12 and SD21 of the first and second selection transistors T1 and T2. These can also be called contact holes.
  • spacers 32f are formed in the trench structures 32, so that wall regions of the trench structure 32 are covered, but at least some of the bottom regions of the trench structures 32 remain free. As a result, the free diameter of the trench structure 32 is narrowed.
  • These spacers 32f are produced by conformal deposition of a material region, for example a dielectric or an insulation material - here in the form of a sacrificial layer which can be etched selectively with respect to the electrode material which will be deposited later - and closing etching back the 'laterally extending material portions, so that only the vertical areas of material in the form of the spacers 32f remain in the grave structure 32nd
  • a layer 24 of a suitable electrode material is deposited.
  • the lateral region of the material layer 24 is removed by means of CMP with a stop at the level of the first, lower or bottom electrodes 14-1, 14-2.
  • the spacer material 32f is selectively removed from the trench structures 32, so that only the first, lower or bottom electrodes 14-1 and 14-2 remain in the trench structures 32 in a columnar manner.
  • a material layer 25 is then deposited, the material of which has a very poor edge coverage.
  • the trench structures 32 with the first electrodes 14-1 and 14-2 located therein are not completely filled in, in such a way that cavities H1 and H2 remain which form the so-called cavity structure H in the sense of the invention.
  • the cavities Hl, H2 can be closed by deposition and subsequent flowing of a BPSG layer.
  • This variant has the advantage that the inner walls of the cavities Hl, H2 are then lined with BPSG.
  • CMP with stop at the top level of the first access electrode devices 14-1 and 14-2 removes planarized under the lateral portion of the material layer 25, so that only plug elements 15-1 and 15-2 are left remain above the cavities Hl and H2.
  • a layer 26 of phase change material is then deposited, as shown in the state of FIG. 9.
  • an embodiment of the semiconductor memory device according to the invention is completed by first structuring the phase conversion material 26 and using a second or upper one
  • Access electrode device 18 is covered.
  • so-called contacting or plug areas P1 and P2 are formed to the outer source / drain areas SD11 and SD22.
  • the entire structure is embedded in an insulation region 23 and covered with a metallization layer W for contacting the plug regions P1 and P2.
  • the storage elements E are formed by the two access electrode devices 14 and 18, here the lower electrodes 14 forming the excitation or heating electrode, and the area 16 of the phase change material provided between them.
  • the memory cells 10 can then be seen with the aid of the access transistors T1, T2 for the respective memory element E.
  • Another variant of the manufacturing method according to the invention is based on the structure shown in FIG. 5 and, in the transition to the intermediate state shown in FIG. 11, carries out an etching back process on the first or lower one Access electrode devices 14-1 and 14-2 to obtain reduced first or lower access electrode devices 14-1 'and 14-2'.
  • the phase change material is then deposited in the form of a layer 26.
  • planarization is then carried out using a CMP method, so that the lateral layer regions of the layer 26 are removed from the surface of the substrate region 22.
  • the spacer elements 32f are then selectively etched out, as a result of which the cavities H1 and H2, which are the first or lower access electrode devices 14-1 'and 14-2' and the storage media 16-1 and 16-2 quasi surround and form the cavity arrangement H in the sense of the invention.
  • the counter electrode is formed in the form of the second or upper access electrode device 18, which is a common access electrode for the two memory elements E shown.
  • FIG. 16 Another variant of the manufacturing method according to the invention begins with an arrangement which corresponds to the arrangement corresponds to FIG. 1 and which is shown again in FIG. 16.
  • a comparatively wide recess or trench structure 32 is then formed and subsequently with a thin etching stop layer 32f, e.g. B. made of silicon nitride or the like.
  • the etching stop layer 32f is then etched back, so that lateral regions are removed therefrom and only the spacers 32f remain on the side walls of the trench structure 32.
  • a suitable electrode material is then deposited in the form of a layer 26.
  • the layer 26 of the electrode material is then also etched back, so that, in addition to the spacers 32f, the columns of the first or lower ones
  • Access electrode devices 14-1 and 14-2 remain.
  • a further etching stop layer is then optionally deposited and etched back, so that inner spacer elements 32f are formed in each case, which further narrow the trench structure 32.
  • the remaining trench structure 32 is then covered with an insulation layer 22z, for. B. made of oxide or BPSG, if necessary, using a planarization process using CMP. 22, the insulation layers 22 and 22z are then etched back to reduced or reduced insulation layers 22 ', so that the first or lower access electrode devices 14-1 and 14-2 as well as the etching stop layers in the form of the spacers 32f from the surface of the protrude reduced insulation layer 22 '.
  • an insulation layer 22z for. B. made of oxide or BPSG, if necessary, using a planarization process using CMP. 22
  • the insulation layers 22 and 22z are then etched back to reduced or reduced insulation layers 22 ', so that the first or lower access electrode devices 14-1 and 14-2 as well as the etching stop layers in the form of the spacers 32f from the surface of the protrude reduced insulation layer 22 '.
  • a further etching stop layer 27 is then formed, for example B. of silicon nitride or the like, which covers and embeds the first or lower access electrode devices 14-1 and 14-2 and the spacers 32f.
  • planarization is then carried out by means of CMP, specifically with a stop at the level of the first or lower access electrode devices 14-1 and 14-2.
  • the etching stop layer 27 is then opened between two cells, as is indicated by the recess 42 in FIG. 25 in the section of the line B-B 'of FIG. 26, namely the top view.
  • the insulation material of the region 22z is first removed selectively to the etching stop layer through the opening hole 42 by etching, as a result of which a cavity H between the two lower or first access electrode devices 14-1 and 14-2 arises.
  • An insulation layer with poor edge coverage is then deposited in order to close the opening hole 42 and thus the cavity H by means of a plug 42p.
  • the cavities Hl, H2 can be closed by deposition and subsequent flowing of a BPSG layer. This variant has the advantage that the inner walls of the cavities Hl, H2 are then lined with BPSG.
  • a layer 26 of the phase change material is then deposited again.
  • the 28 then follows the structuring of the storage material 16 from the material layer 26 of the phase change material, the covering and structuring with the common second or upper access electrode device 18, the embedding in an insulation area 23, the formation of the plugs Pl and P2 for contacting the outer source / drain regions SD11 and SD22, the selection transistors T1 and T2, and connecting the plug regions P1 and P2 by means of a metallization region W.
  • etching back of the formed first or lower access electrode devices 14-1 and 14-2 is carried out in order to reduce or reduce first or lower access electrode devices 14-1 'and 14 -2 'as shown in Fig. 29.
  • phase change material is then in turn deposited and removed by means of a CMP process, so that only material areas 16-1 and 16-2 individually for the first or lower access electrode devices 14-1 and 14-2 within the etched-back areas of these electrodes 14-1 and 14-2 remain.
  • the common second or upper access electrode device 18 is then formed.
  • the usual completion takes place by embedding in an insulation region 23, forming the plug regions P1 and P2 for connecting the outer source / drain regions SD11 and SD22 of the adjacent selection transistors T1, T2 and also contacting or connecting the plug areas P1 and P2 by means of a metallization layer W.
  • the memory cells 10 are essentially defined by the access or selection transistors T1 and T2.
  • the cells 10 are initially essentially thermally insulated from one another by the cavity H formed.
  • a thermal insulator 40 is also provided between the phase conversion material 16 and the second or upper access electrode device 18, which is made of BPSG or polyimide, for example.
  • the second or upper access electrode device 18 is drawn around the phase change material 16.
  • thermo insulator 40 between the phase change material 16 and the second or upper access electrode device 18 provided, but contacting of the second or upper access electrode device 18 with the phase change material 16 is realized in the middle through a contact hole.
  • access takes place at the edges of the layer structure made of storage medium 16 or phase change material 16, thermal insulator 40 and second or upper access electrode device 18.
  • the first semiconductor material substrate region 21 of the semiconductor substrate 20 can consist of p-silicon, for example. Accordingly, the source / drain regions SD11, SD12, SD21, SD22 can then consist of n + silicon.
  • the conductivity types or line types can also be exchanged.
  • the gates Gl and G2 can be made of polysilicon, polycide, salicide or of a suitable material. Silicon dioxide, silicon oxynitride, BPSG or the like can be used as insulation materials, in particular for regions 22 and 23. Etching stop materials for the spacers 32f can be formed, for example, from silicon nitride, aluminum oxide or the like.
  • the material for the first or lower access electrode devices 14, 14-1, 14-2, 14-1 ', 14-2' may be used: tantalum nitride, tantalum silicon nitride, titanium nitride, Titanium aluminum nitride, titanium silicon nitride, carbon, molybdenum, tungsten, titanium tungsten and the like.
  • the material of the counter electrode, that is to say the second or upper access electrode devices 18, can be aluminum, copper, tungsten, silicide or the like.
  • the plugs Pl and P2 can consist of tungsten, polysilicon, copper or aluminum.
  • the metallizations for the conductor tracks W can, for example, consist of aluminum and copper.
  • the thermal insulator 40 may be made of, for example, BPSG, polyimide, or the like.

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Abstract

Es werden eine Halbleiterspeichereinrichtung (1) mit Phasenumwandlungsspeichereffekt sowie ein Verfahren zu deren Herstellung vorgeschlagen, bei welchem für ein Speicherelement (E) in einem Halbleitersubstrat (20) jeweils eine Hohlraumanordnung (H) mit mindestens einem Hohlraum (H1, H2) in räumlicher Nähe zum jeweiligen Speicherelement (E) derart vorgesehen wird, dass die thermische Kopplung des jeweiligen Speicherelements (E) zur Umgebung des Speicherelement (E) durch Reduktion der thermischen Leitfähigkeit zwischen Speicherelement (E) und der Umgebung vermindert ausgebildet wird.

Description

Beschreibung
Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung
Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung sowie ein Verfahren zu deren Herstellung.
Bei der Fortentwicklung moderner Halbleiterspeichertechnolo- gien werden neuartige Speicherkonzepte eingeführt. Diese betreffen insbesondere nichtflüchtige Speicher. Dabei werden die in den jeweiligen Speicherzellen oder Speicherelementen vorzusehenden Speichermedien im Hinblick auf ihre physikalischen Eigenschaften bei Phasenumwandlungen ausgewählt und eingesetzt. So sind zum Beispiel nichtflüchtige Speicher bekannt, bei welchen das Speichermedium bei einer Phasenumwandlung von einem niederohmigen, ggf. kristallinen, Zustand in einen hochohmigen, ggf. amorphen, Zustand übergeht. Bei diesem Konzept wird also ein Material als Speichermedium verwendet, welches zwei stabile Phasen, nämlich eine hochoh- mige amorphe und eine niederohmige kristalline, besitzt. Durch elektrische Pulse kann das Material in Bezug auf diese beiden Phasen reversibel hin und her geschaltet werden. Die entsprechenden Widerstandsänderungen beim Phasenübergang zwischen der amorphen und der kristallinen Phase werden dabei zur Informationsspeicherung verwendet. Obwohl üblicherweise bisher dafür so genannte Chalcogenide verwendet werden, ist im Prinzip jedes Material als Speichermedium bei diesen nichtflüchtigen Speichern geeignet, welches ein re- versibles Umschalten zwischen einem hochohmigen und einem niederohmigen Zustand erlaubt. Problematisch bei bekannten Halbleiterspeichertechnologien auf der Grundlage eines Phasenumwandlungsspeichereffekts ist, dass zur Initiierung und Durchführung der Phasenumwandlung jeweils eine bestimmte Wärmemenge der jeweiligen Spei- eherzelle oder dem jeweiligen Speicherelement zugeführt werden muss. Dabei uss verhindert werden, dass die zugeführte Wärmemenge auch Nachbarzellen oder -elemente beeinflusst und deren Informationszustand ändert. Dies wird bisher dadurch realisiert, dass ein bestimmter Mindestabstand benachbarter Speicherzellen oder -elemente in einer Halbleiterspeichereinrichtung mit Phasenumwandlungsspeichereffekt eingehalten wird. Die Einhaltung eines derartigen Mindestab- stands zwischen zwei benachbarten Speicherzellen oder Speicherelementen läuft aber dem Bestreben zuwider, eine mög- liehst hohe Integrationsdichte für Halbleiterspeichereinrichtungen bereitzustellen.
Die Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichereinrichtung auf der Grundlage eines Phasenumwand- lungsspeichereffekts sowie ein Verfahren zu deren Herstellung anzugeben, mit welchen Halbleiterspeichereinrichtungen mit Phasenumwandlungsspeichereffekt mit besonders hoher Integrationsdichte und gleichwohl hoher Funktionszuverlässigkeit realisiert werden können.
Die Aufgabe wird erfindungsgemäß durch eine Halbleiterspeichereinrichtung gemäß den kennzeichnenden Merkmalen des Anspruchs 1 gelöst. Ferner wird die Aufgabe durch ein Verfahren zum Herstellen einer Halbleiterspeichereinrichtung gemäß dem kennzeichnenden Merkmal des Anspruchs 11 gelöst.
Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleiterspeichereinrichtung sowie des erfindungsgemäßen Verfah- rens zum Herstellen einer Halbleiterspeichereinrichtung sind jeweils Gegenstand der abhängigen Unteransprüche.
Die erfindungsgemäße Halbleiterspeichereinrichtung weist mindestens ein Speicherelement mit Phasenumwandlungsspei- chereffekt auf und ist dadurch gekennzeichnet, dass für das mindestens eine Speicherelement in einem Halbleitersubstrat jeweils eine Hohlraumanordnung mit mindestens einem Hohlraum in räumlicher Nähe zum jeweiligen Speicherelement derart vorgesehen ist, dass die thermische Kopplung des jeweiligen Speicherelements zur Umgebung der Speicherzelle durch Reduktion der thermischen Leitfähigkeit zwischen Speicherelement und Umgebung vermindert ausgebildet ist.
Es ist somit eine grundlegende Idee der vorliegenden Erfindung, eine Hohlraumanordnung mit mindestens einem Hohlraum im Halbleitersubstrat, in welchem das Speicherelement ausgebildet ist, vorzusehen. Der jeweilige Hohlraum vermeidet das Vorsehen eines Materials, welches eine bestimmte Restwärme- leitfähigkeit besitzt. Der Hohlraum, ob evakuiert oder gasgefüllt, besitzt auf jeden Fall immer eine geringere Wärmeleitfähigkeit als ein entsprechend ausgebildeter materieller Bereich, so dass die thermische Kopplung zwischen der Spei- cherzelle und seiner Umgebung, nämlich dem Halbleitersub- strat oder eines Nachbarelements, reduziert ist.
Eine besonders vorteilhafte Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung ergibt sich, wenn für das Speicherelement im Halbleitersubstrat jeweils eine erste oder untere Zugriffselektrodeneinrichtung, eine zweite oder obere Zugriffselektrodeneinrichtung sowie ein zumindest teilweise dazwischen ausgebildetes Speichermedium mit phasenabhängigem ohmschen Widerstand mit den Zugriffselektro- deneinrichtungen kontaktiert vorgesehen ist. Mindestens eine der Zugriffselektrodeneinrichtungen, vorzugsweise die erste oder untere Zugriffselektrodeneinrichtung, ist als Anregungselektrode oder Heizelektrode zum lokalen Erhitzen des kontaktierten Speichermediums und damit zum Initiieren eines entsprechenden Phasenumwandlungsvorgangs oder einer entsprechenden Phasenumwandlung vorgesehen und ausgebildet.
Zumindest ein Teil der Hohlraumanordnung, insbesondere min- destens ein Hohlraum, ist in räumlicher Nähe zur Anregungselektrode und/oder in räumlicher Nähe des Speichermediums zur thermischen Isolierung von der Umgebung vorgesehen. Dadurch wird insbesondere dasjenige Element, welches den größten Teil der Wärme trägt und somit am ehesten eine hohe Tem- peratur aufweist, nämlich diejenige Elektrode, welche zur Erwärmung des Speichermediums und somit zur Anregung des Phasenumwandlungsvorgangs ausgebildet ist, von der Umgebung durch Vorsehen des Hohlraums thermisch isoliert, so dass ein Wärmeübertrag auf die Umgebung und insbesondere auf benach- barte Speicherelemente, die nicht ausgewählt sind, zumindest reduziert wird.
Bei einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung ist es vorgesehen, dass der Anregungselektrode jeweils ein Hohlraum der Hohlraumanordnung zugeordnet ist und dass der zugeordnete Hohlraum zumindest an einen Teil der Anregungselektrode direkt angrenzt.
Besonders bevorzugt wird dabei, dass der zugeordnete Hohl- räum zumindest einen Teil der Anregungselektrode umgibt.
Dann nämlich ist die thermische Isolation gegenüber der Umgebung und gegenüber benachbarten Speicherelementen besonders wirksam. Bei einer anderen alternativen Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung ist es vorgesehen, dass die Anregungselektrode als Verbindungsbereich oder Plugbereich oder als Teil davon zu einem Source/Drainbereich eines vorgesehenen und zugeordneten Auswahltransistόrs, insbesondere eines lateralen Auswahltransistors, ausgebildet ist. Dadurch ergibt sich eine besonders kompakte Bauweise der erfindungsgemäßen Halbleiterspeichereinrichtung, weil beim Ausbilden des jeweiligen Speicherelements ein zusätzlicher Kontakt, Anschluss oder Plug zwischen dem Source/Drainbereich des Auswahltransistors und der jeweiligen ersten, unteren oder Bottomelektrode nicht notwendig ist.
Bei einer anderen alternativen Ausführungsform der erfin- dungsgemäßen Halbleiterspeichereinrichtung ist es vorgesehen, dass die Anregungselektrode in einer Ausnehmung oder einer Grabenstruktur oder einem Graben ausgebildet ist, und zwar im Halbleitersubstrat, welches der Halbleiterspeicher- einrichtung zugrunde liegt.
Bei einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung ist es vorgesehen, dass das Speichermedium als materieller Bereich der An- regungselektrode ausgebildet ist, insbesondere in einem oberen Bereich der Grabenstruktur. Auch diese Ausführungsform ist besonders platzsparend, weil quasi in den als Anregungselektrode dienenden Anschlussbereich oder Plugbereich zum Source/Drainbereich des Auswahltransistors hin gleichzeitig auch das Speichermedium mit Phasenumwandlungsspeichereffekt ausgebildet und vorgesehen ist. Dies ist insbesondere durch Füllung eines oberen Teils der jeweils zugrunde liegenden Grabenstruktur realisiert. Bei der erfindungsgemäßen Halbleiterspeichereinrichtung kann und wird in der Regel eine Mehrzahl von Speicherelementen vorgesehen sein. Dabei ist es vorteilhaft, wenn für die Mehrzahl Speicherelemente ein gemeinsamer Speicherbereich mit Phasenumwandlungsspeichereffekt ausgebildet ist. Alternativ können auch individuelle Speicherbereiche für die Mehrzahl Speicherelemente ausgebildet sein. Besonders vorteilhaft ist es aber, wenn jeweils zwei Speicherelemente, die benachbart zueinander im Halbleitersubstrat ausgebildet sind, einen Speicherbereich gemeinsam nutzen.
Bei der gemeinsamen Nutzung eines Speicherbereichs durch eine Mehrzahl Speicherelemente ist es vorgesehen, dass die Hohlraumanordnung und insbesondere der jeweilige Hohlraum o- der die jeweiligen Hohlräume zumindest zum Teil lateral zwischen der Mehrzahl Speicherelemente ausgebildet sind. Dabei wird dann also die jeweilige Hohlraumanordnung oder der jeweilige Hohlraum durch eine Mehrzahl von Speicherzellen ge- meinsam benutzt. Die gemeinsame Nutzung von Hohlraum und
Speichermedium kann auch miteinander kombiniert werden, um eine besonders kompakte Ausgestaltung der erfindungsgemäßen Halbleiterspeichereinrichtung zu erreichen.
Ferner ist es von Vorteil und steigert weiterhin die Integrationsdichte der erfindungsgemäßen Halbleiterspeichereinrichtung, wenn für eine Mehrzahl von Speicherelementen eine gemeinsame weitere oder zweite Zugriffselektrodeneinrichtung vorgesehen ist. Bei bestimmten Anwendungen kann es jedoch auch vorteilhaft sein, für die Mehrzahl Speicherelemente individuelle weitere oder zweite Zugriffselektrodeneinrichtungen auszubilden oder vorzusehen. Ein weiterer Aspekt der vorliegenden Erfindung ist das Schaffen eines Verfahrens zum Herstellen einer Halbleiterspeichereinrichtung mit mindestens einem Speicherelement mit Phasenumwandlungsspeichereffekt . Das erfindungsgemäße Her- stellungsverfahren ist dadurch gekennzeichnet, dass für das mindestens eine Speicherelement in einem Halbleitersubstrat jeweils eine Hohlraumanordnung mit mindestens einem Hohlraum in räumlicher Nähe zum jeweiligen Speicherelement derart vorgesehen wird, dass die thermische Kopplung des jeweiligen Speicherelements zur Umgebung des Speicherelements durch Reduktion der thermischen Leitfähigkeit zwischen Speicherelement und Umgebung vermindert ausgebildet wird.
Bei einer besonders bevorzugten Ausführungsform des erfin- dungsgemäßen Verfahrens ist es vorgesehen, dass für das mindestens eine Speicherelement im Halbleitersubstrat jeweils eine erste oder untere Zugriffselektrodeneinrichtung, eine zweite oder obere Zugriffselektrodeneinrichtung sowie ein zumindest teilweise dazwischen ausgebildetes Speichermedium mit phasenabhängigem ohmschen Widerstand mit den Zugriffselektrodeneinrichtungen kontaktiert vorgesehen wird, dass mindestens eine der Zugriffselektrodeneinrichtungen, vorzugsweise die erste oder untere Zugriffselektrodeneinrichtung, als Anregungselektrode zum lokalen Erhitzen des kon- taktierten Speichermediums und damit zum Initiieren eines entsprechenden Phasenumwandlungsvorgangs oder einer entsprechenden Phasenumwandlung vorgesehen und ausgebildet wird und dass zumindest ein Teil der Hohlraumanordnung und insbesondere mindestens ein Hohlraum in räumlicher Nähe der Anre- gungselektrode und/oder des Speichermediums zur thermischen Isolierung von der Umgebung vorgesehen wird. Dabei wird insbesondere in vorteilhafter Weise der Anregungselektrode jeweils ein Hohlraum der Hohlraumanordnung zugeordnet, derart, dass der zugeordnete Hohlraum zumindest an einem Teil der Anregungselektrode direkt angrenzt.
Dabei ist es von besonderem Vorteil, wenn der zugeordnete Hohlraum zumindest einen Teil der Anregungselektrode umgebend ausgebildet wird.
Bei einer alternativen Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Anregungselektrode als Verbindungsbereich oder Plugbereich oder als Teil davon zu einem Source/Drainbereich eines vorgesehenen und zugeordneten Anschlusstransistors ausgebildet wird, insbesondere eines lateralen Auswahltransistors.
Gemäß einer weiteren vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Anregungselektrode in einer Ausnehmung oder in einer Graben- Struktur im Halbleitersubstrat ausgebildet wird.
Das Speichermedium selbst kann als materieller Bereich der Anregungselektrode ausgebildet werden, insbesondere in einem oberen Bereich der jeweiligen Grabenstruktur.
Besonders vorteilhaft ist es, wenn eine Mehrzahl und insbesondere zwei Speicherelemente vorgesehen werden und wenn die Mehrzahl Speicherelemente mit einem gemeinsamen Speicherbereich ausgebildet werden. Alternativ ist es auch möglich, für die Mehrzahl Speicherelemente jeweils individuelle Speicherbereiche oder Speichermedien auszubilden. Besonders vorteilhaft ist es, wenn die Hohlraumanordnung und insbesondere die jeweiligen Hohlräume zumindest zum Teil lateral zwischen der Mehrzahl Speicherelemente oder Speicherzellen ausgebildet werden. Des Weiteren ist es von Vorteil, wenn für die Mehrzahl Speicherzellen oder Speicherelemente eine gemeinsame weitere oder zweite Zugriffselektrodeneinrichtung ausge- bildet wird. Alternativ sind auch individuelle weitere oder zweite Zugriffselektrodeneinrichtungen für die Mehrzahl von Speicherelementen oder Speicherzellen denkbar.
Bei einer besonders vorteilhaften Ausführungsform des erfin- dungsgemäßen Verfahrens ist es vorgesehen, dass die Hohlraumanordnung und insbesondere die jeweiligen Hohlräume innen mit einer dünnen Schicht aus Si02 oder BPSG ausgekleidet werden.
Nachfolgend werden diese und weitere Aspekte der vorliegenden Erfindung weiter erläutert:
Für künftige nichtflüchtige Speicher wird eine Reihe von Konzepten wie ferroelektrische Speicher, magnetoresistive Speicher, aber auch Phasenumwandlungsspeicher diskutiert.
Bei Phasenumwandlungsspeichern wird die Information als kristalliner oder amorpher Zustand eines glasartigen Materials dargestellt. Die Phasenumwandlung erfolgt dabei, indem das Material durch einen geeigneten elektrischen Impuls erhitzt wird. Als bevorzugte Materialien werden Chalcogenide GexSby_ Tez, InSbTe, AglnSbTe und dergleichen verwendet. Bei dem am häufigsten diskutierten Material Ge2Sb2Te5 sind z.B. ca. 310 °C zur Kristallisation und etwa 600 °C zum Schmelzen und damit zur Überführung des Materials in aus der kristallinen in die amorphe Phase nötig. Ein Problem besteht darin, dass selbst bei einer Erhitzung des Materials auf 600 °C eine benachbarte Zelle nicht so heiß werden darf, dass sie ihren Zustand ändert. Dieses Problem limitiert heute die Skalierbarkeit und Integrationsdichte von Phasenumwandlungsspeichern.
Nach derzeitigen Abschätzungen tritt die Grenze der Skalierbarkeit und Integrationsdichte von Phasenumwandlungsspeichern durch die Beeinflussung eines Nachbarbits beim Löschen bei minimalen Strukturgrößen von etwa 70 nm auf. Bei den derzeit diskutierten minimalen Strukturgrößen von 180 nm bzw. 130nm könnten noch konventionelle Integrationswege be- schritten werden. Für die 70nm Generation und danach werden derzeit Isolationsmaterialien mit einer weitaus geringeren thermischen Leitfähigkeit als das bisher verwendete Silici- umdioxid diskutiert.
Siliciumdioxid hat eine thermische Leitfähigkeit von 0.014 W/cm K. Im Vergleich dazu liegt die bevorzugte Materialklas- se für Phasenumwandlungsmaterialien bei 0.003 - 0.18W/cm K. Die derzeit bevorzugte Materialzusammensetzung Ge2Sb2Te5 liegt bei 0.0046 W/cm K, so dass in diesem Fall ein großer Teil der Wärme über das Isolationsmaterial abgeführt wird. Eine Verbesserung würde sich beispielsweise durch Verwendung von Polyimid mit einer thermischen Leitfähigkeit von 0.0016 W/cm K ergeben. Dies lässt sich aber nicht ohne Weiteres an der benötigten Stelle in einen CMOS Prozessablauf integrieren.
Die Erfindung löst dieses Problem, indem die einzelnen Zellen durch Hohlräume voneinander getrennt werden. Dies führt dazu, dass die thermische Leitfähigkeit zwischen den Zellen minimal wird. Eine erfinderische Idee liegt darin, die einzelnen Zellen mittelbar oder unmittelbar durch Hohlräume von der Umgebung beziehungsweise voneinander zu trennen, und zwar sowohl strukturell als auch durch eine geeignete Prozessführung.
Unten sind mehrere Ausführungsformen der Erfindung skizziert. Bei einer Variante wird um das Heizelement herum eine geeignete Opferschicht entfernt. Dies führt dazu, dass der Heizer oder die Anregungselektrode von der Umgebung thermisch isoliert wird.
Bei einer anderen Variante wird zusätzlich der aktiv geschaltete Bereich von der Umgebung dadurch isoliert, dass er in die Öffnung für die Heizelektrode mit eingebracht wird. In einer weiteren Variante werden die Heizelemente in Ätzstoppschichten eingekapselt, und anschließend wird das Isolationsmaterial zwischen den Strukturen entfernt. Auch hier ist es wieder möglich, das Phasenumwandlungsmaterial selbst in die Ausnehmung für das Heizelement zu integrieren.
Eine zusätzliche Ausführungsform der ersten Variante sieht vor, dass die Opferschicht oder der Spacer nochmals aufgebracht und lithographisch so strukturiert wird, dass diese deutlich über das Kontaktloch hinaus stehen. So kann vor dem Aufbringen der Metallisierung eine Öffnung bis zur Opferschicht geätzt und diese selektiv zur Umgebung nasschemisch entfernt werden. Dies führt dazu, dass die Struktur auch in der unmittelbaren Umgebung nach unten isoliert ist.
Eine weitere Variante, bezogen auf alle bisher genannten Strukturen, besteht darin, zwischen Hohlraum und dem Heizelektrodenmaterial bzw. Heizelektrodenmaterial und Chalcoge- nide eine weitere sehr dünne Schicht (z.B.: 5-10 nm; z.B.: Si02) durch die bekannte Spacertechnik aufzubringen. Damit wird vermieden, dass beim Ätzen der Opferschicht und dem Heizelektrodenmaterial dasselbe von der Ätzung angegriffen wird.
Weitere Erweiterungen zur Reduktion der thermischen Kopplung bestehen in der Verwendung eines SOI-Substrates (Wärmestrom über das Silicium wird unterbunden) und darin, dass zwischen Chalcogenid und oberer Elektrode eine zusätzliche thermische Isolation eingebracht wird und der Kontakt nur am Rand, z. B. durch Spacer oder Überlapp, oder an einzelnen Stellen durch Kontakte hergestellt wird.
Weitere Erläuterungen zur vorliegenden Erfindung erfolgen unter Bezugnahme auf bevorzugte Ausführungsform anhand der beigefügten Figuren:
Fig. 1-15 zeigen in schematischer und geschnittener Seiten- ansieht Zwischenzustände, die bei einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreicht werden.
Fig. 16-32 zeigen in schematischer und geschnittener Seiten- ansieht Zwischenzustände, die bei einer anderen
Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreicht werden.
Fig. 33-35 zeigen in schematischer und geschnittener Seiten- ansieht drei weitere Ausführungsformen der erfindungsgemäßen Halbleiterspeichereinrichtung. Nachfolgend werden strukturell oder funktioneil ähnliche o- der gleiche Elemente oder Materialbereiche mit denselben Bezugszeichen bezeichnet, ohne dass bei jedem Auftreten in der Beschreibung oder in den Figuren eine detaillierte Erörte- rung ihrer Eigenschaften wiederholt wird.
Fig. 1 zeigt in schematischer und geschnittener Seitenansicht ein Halbleitersubstrat 20, mit einem ersten Materialbereich 21 und einem zweiten Materialbereich 22, wobei letz- terer elektrisch isolierende Eigenschaften aufweist. In diesem Halbleitermaterialbereich 20 ist eine CMOS-Struktur ausgebildet, welche zum Beispiel Auswahltransistoren Tl und T2 aufweist, die ihrerseits erste Source/Drainbereiche SDll bzw. SD21, zweite Source/Drainbereiche SD12 bzw. SD22 sowie Gatebereiche Gl und G2 aufweisen.
Im Übergang zum Zwischenzustand der Fig. 2 werden oberhalb der benachbarten Source/Drainbereiche SD12 und SD21 der ersten und zweiten Auswahltransistoren Tl und T2 Trenches oder Grabenstrukturen 32 in standardmäßiger Art und Weise ausgebildet. Diese können auch als Kontaktlöcher bezeichnet werden.
Im Übergang zum Zwischenzustand der Fig. 3 werden Spacer 32f in den Grabenstrukturen 32 ausgebildet, so dass Wandbereiche der Grabenstruktur 32 bedeckt sind, aber zumindest ein Teil der Bodenbereiche der Grabenstrukturen 32 frei bleibt. Dadurch wird der frei Durchmesser der Grabenstruktur 32 eingeengt. Die Herstellung dieser Spacer 32f geschieht durch kon- formes Abscheiden eines Materialbereichs, zum Beispiel eines Dielektrikums oder eines Isolationsmaterials - hier nämlich in Form einer Opferschicht, die selektiv zum Elektrodenmaterial, welches später abgeschieden wird, ätzbar ist - und an- schließendes Rückätzen der' sich lateral erstreckenden Materialbereiche, so dass nur die senkrechten Materialbereiche in Form der Spacer 32f in der Grabenstruktur 32 zurückbleiben.
Im Übergang zum Zwischenzustand der Fig. 4 wird eine Schicht 24 eines geeigneten Elektrodenmaterials abgeschieden.
Im Übergang zum Zustand der Fig. 5 wird mittels CMP mit Stopp auf dem Niveau der ersten, unteren oder Bottomelektroden 14-1, 14-2 der laterale Bereich der Materialschicht 24 abgetragen.
Im Übergang zum Zustand der Fig. 6 wird das Spacermaterial 32f selektiv aus den Grabenstrukturen 32 entfernt, so dass ausschließlich die ersten, unteren oder Bottomelektroden 14-1 und 14-2 säulenartig in den Grabenstrukturen 32 verbleiben.
Im Übergang zum Zustand der Fig. 7 wird dann eine Materialschicht 25 abgeschieden, deren Material eine sehr schlechte Kantenbedeckung aufweist. Dies führt dazu, dass die Grabenstrukturen 32 mit den darin befindlichen ersten Elektroden 14-1 und 14-2 nicht vollständig aufgefüllt werden, und zwar derart, dass Hohlräume Hl und H2 verbleiben, die die sog. Hohlraumstruktur H im Sinne der Erfindung bilden.
Alternativ kann das Verschließen der Hohlräume Hl, H2 durch Abscheidung und nachfolgendes Verfließen einer BPSG-Schicht erfolgen. Diese Variante hat den Vorzug, dass die Innenwände der Holräume Hl, H2 dann mit BPSG ausgekleidet sind. Im Übergang zum Zustand der Fig. 8 wird durch CMP mit Stopp auf dem obersten Niveau der ersten Zugriffselektrodeneinrichtungen 14-1 und 14-2 planarisiert unter lateralem Anteil der Materialschicht 25 abgetragen, so dass nur noch Stopfen- elemente 15-1 und 15-2 oberhalb der Hohlräume Hl und H2 verbleiben.
Dann wird eine Schicht 26 eines Materials mit Phasenumwandlungscharakter abgeschieden, wie das mit dem Zustand der Fig. 9 dargestellt ist.
Im Übergang zum Zustand der Fig. 10 wird eine Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung dadurch fertiggestellt, dass zunächst das Phasenumwandlungsma- terial 26 strukturiert und mit einer zweiten oder oberen
Zugriffselektrodeneinrichtung 18 abgedeckt wird. Zusätzlich werden sog. Kontaktierungs- oder Plugbereiche Pl und P2 zu den äußeren Source/Drainbereichen SD11 bzw. SD22 ausgebildet. Die gesamte Struktur wird in einen Isolationsbereich 23 eingebettet und mit einer Metallisierungsschicht W zur Kon- taktierung der Plugbereiche Pl und P2 abgedeckt. Die Speicherelemente E werden gebildet von den beiden Zugriffselektrodeneinrichtungen 14 und 18, wobei hier die untere E- lektroden 14 die Anregungs- oder Heizelektrode bildet, und dem dazwischen vorgesehenen Bereich 16 des Phasenumwandlungsmaterials. Die Speicherzellen 10 sind dann unter Hinzuziehung der Zugriffstransistoren Tl, T2 zum jeweiligen Speicherelement E zu sehen.
Eine andere Variante des erfindungsgemäßen Herstellungsverfahrens geht von der in Fig. 5 dargestellten Struktur aus und führt im Übergang zu dem in Fig. 11 gezeigten Zwischenzustand einen Rückätzprozess an den ersten oder unteren Zugriffselektrodeneinrichtungen 14-1 und 14-2 aus, um reduzierte erste oder untere Zugriffselektrodeneinrichtungen 14-1' und 14-2' zu erhalten. Im Übergang zur Struktur in Fig. 12 wird dann das Phasenumwandlungsmaterial in Form ei- ner Schicht 26 abgeschieden.
Im Übergang zu dem in Fig. 13 gezeigten Zwischenzustand wird dann mit einem CMP-Verfahren planarisiert, so dass die lateralen Schichtbereiche der Schicht 26 von der Oberfläche des Substratbereichs 22 entfernt werden. Dadurch entstehen im Bereich der Grabenstruktur 32 Bereiche des Speichermediums 16, nämlich die Bereiche 16-1 und 16-2, quasi als geometrische Fortsetzung der ersten oder unteren Zugriffselektrodeneinrichtungen 14-1' und 14-2'.
Im Übergang zum Zustand der Fig. 14 werden dann die Spacer- elemente 32f selektiv herausgeätzt, wodurch die Hohlräume Hl und H2, welche die ersten oder unteren Zugriffselektrodeneinrichtungen 14-1' und 14-2' sowie die Speichermedien 16-1 und 16-2 quasi umgeben und die Hohlraumanordnung H im Sinne der Erfindung bilden. Zusätzlich wird die Gegenelektrode in Form der zweiten oder oberen Zugriffselektrodeneinrichtung 18 gebildet, welche eine gemeinsame Zugriffselektrode für die beiden dargestellten Speicherelemente E ist.
Im Übergang zum Zustand der Fig. 15 findet dann wiederum eine Einbettung in einen Isolations- oder Dielektrikumsbereich 23, die Ausbildung kontaktierender Plugbereiche Pl und P2 sowie eine Abdeckung mit einer Metallisierungsschicht W statt.
Eine andere Variante des erfindungsgemäßen Herstellungsverfahrens beginnt mit einer Anordnung, welche der Anordnung der Fig. 1 entspricht und welche in Fig. 16 noch einmal dargestellt ist.
Im Übergang zum Zustand der Fig. 17 wird nun anstelle des Ausbildens schmaler Grabenstrukturen zwischen den Gates Gl und G2 benachbarter Auswahltransistoren Tl und T2 eine vergleichsweise breite Ausnehmung oder Grabenstruktur 32 ausgebildet und nachfolgend mit einer dünnen Ätzstoppschicht 32f, z. B. aus Siliciumnitrid oder dergleichen, ausgekleidet.
Im Übergang zum Zustand der Fig. 18 wird dann die Ätzstoppschicht 32f rückgeätzt, so dass laterale Bereiche davon abgetragen werden und nur noch die Spacer 32f an den Seitenwänden der Grabenstruktur 32 verbleiben. Zusätzlich wird dann ein geeignetes Elektrodenmaterial in Form einer Schicht 26 abgeschieden.
Im Übergang zum Zustand der Fig. 19 wird dann die Schicht 26 des Elektrodenmaterials ebenfalls rückgeätzt, so dass neben den Spacern 32f noch die Säulen der ersten oder unteren
Zugriffselektrodeneinrichtungen 14-1 und 14-2 bestehen bleiben.
Im Übergang zum Zustand der Fig. 20 wird dann optional eine weitere Ätzstoppschicht abgeschieden und rückgeätzt, so dass jeweils innere Spacerelemente 32f ausgebildet werden, die die Grabenstruktur 32 weiter verengen.
Im Übergang zum Zustand der Fig. 21 wird dann die verblei- bende Grabenstruktur 32 mit einer Isolationsschicht 22z, z. B. aus Oxid oder BPSG, aufgefüllt, ggf. unter Einsatz eines Planarisierungsverfahrens mittels CMP. Im Übergang zum Zustand der Fig. 22 werden dann die Isolationsschichten 22 und 22z rückgeätzt zu reduzierten oder verminderten Isolationsschichten 22', so dass die ersten oder unteren Zugriffselektrodeneinrichtungen 14-1 und 14-2 sowie die Ätzstoppschichten in Form der Spacer 32f aus der Oberfläche der verminderten Isolationsschicht 22' herausragen.
Im Übergang zum Zustand der Fig. 23 wird dann eine weitere Ätzstoppschicht 27 ausgebildet, z. B. aus Siliciumnitrid o- der dergleichen, welche die ersten oder unteren Zugriffselektrodeneinrichtungen 14-1 und 14-2 sowie die Spacer 32f abdeckt und einbettet.
Im Übergang zum Zustand der Fig. 24 wird dann planarisiert mittels CMP, und zwar mit Stopp auf dem Niveau der ersten o- der unteren Zugriffselektrodeneinrichtungen 14-1 und 14-2.
Dann wird zwischen zwei Zellen die Ätzstoppschicht 27 geöffnet, wie das in Fig. 25 im Schnitt der Linie B-B' der Fig. 26, nämlich der Draufsicht, durch die Ausnehmung 42 angedeutet ist.
Im Übergang zum Zustand der Fig. 25 bis 27 wird nun zunächst das Isolationsmaterials des Bereichs 22z durch das Öffnungs- loch 42 hindurch selektiv zur Ätzstoppschicht durch Ätzen entfernt, wodurch ein Hohlraum H zwischen den beiden unteren oder ersten Zugriffselektrodeneinrichtungen 14-1 und 14-2 entsteht. Nachfolgend wird dann eine Isolationsschicht mit schlechter Kantenbedeckung abgeschieden, um mittels eines Stopfens 42p das Öffnungsloch 42 und mithin den Hohlraum H zu verschließen. Alternativ kann das Verschließen der Hohlräume Hl, H2 durch Abscheidung und nachfolgendes Verfließen einer BPSG-Schicht erfolgen. Diese Variante hat den Vorzug, dass die Innenwände der Holräume Hl, H2 dann mit BPSG ausgekleidet sind.
Im Übergang zum Zustand der Fig. 27 wird dann wiederum eine Schicht 26 des Phasenumwandlungsmaterials abgeschieden.
Es folgt dann im Übergang zum Zustand der Fig. 28 das Struk- turieren des Speichermaterials 16 aus der Materialschicht 26 des Phasenumwandlungsmaterials, das Abdecken und Strukturieren mit der gemeinsamen zweiten oder oberen Zugriffselektrodeneinrichtung 18, das Einbetten in einen Isolationsbereich 23, das Ausbilden der Plugs Pl und P2 zur Kontaktierung der äußeren Source/Drainbereiche SDll und SD22, der Auswahltransistoren Tl und T2 sowie ein Anschließen der Plugbereiche Pl und P2 mittels eines Metallisierungsbereichs W.
Bei einer alternativen Ausführungsform wird, ausgehend vom Zwischenzustand der Fig. 24 mit bereits ausgebildetem Hohlraum H, ein Rückätzen der ausgebildeten ersten oder unteren Zugriffselektrodeneinrichtungen 14-1 und 14-2 durchgeführt, um reduzierte oder verminderte erste oder untere Zugriffselektrodeneinrichtungen 14-1' und 14-2' zu erhalten, wie das in Fig. 29 dargestellt ist.
Im Übergang zum Zustand der Fig. 30 wird dann wiederum das Phasenumwandlungsmaterial abgeschieden und mittels eines CMP-Verfahrens entfernt, so dass ausschließlich Materialbe- reiche 16-1 und 16-2 individuell für die ersten oder unteren Zugriffselektrodeneinrichtungen 14-1 und 14-2 innerhalb der rückgeätzten Bereiche dieser Elektroden 14-1 und 14-2 verbleiben. Im Übergang zum Zustand der Fig. 31 wird dann die gemeinsame zweite oder obere Zugriffselektrodeneinrichtung 18 ausgebildet.
Es folgt dann im Übergang zum Zustand der Fig. 32 die übliche Fertigstellung mittels Einbettung in einen Isolationsbereich 23, Ausbilden der Plugbereiche Pl und P2 zum Anschließen der äußeren Source/Drainbereiche SD11 und SD22 der be- nachbarten Auswahltransistoren Tl, T2 sowie das Kontaktieren oder Anschließen der Plugbereiche Pl und P2 mittels einer Metallisierungsschicht W.
Ausgehend von der Anordnung, welche in Fig. 32 dargestellt ist, gibt es noch weitere zusätzliche Möglichkeiten, die thermische Isolation benachbarter Speicherelemente E oder Speicherzellen 10 zu verbessern. Dabei ist zunächst einmal festzuhalten, dass die Speicherzellen 10 im Wesentlichen durch die Zugriffs- oder Auswahltransistoren Tl und T2 defi- niert sind. Die Zellen 10 werden zunächst im Wesentlichen von dem ausgebildeten Hohlraum H thermisch voneinander isoliert.
Bei der Ausführungsform der Fig. 33 ist zwischen dem Phasen- Umwandlungsmaterial 16 und der zweiten oder oberen Zugriffselektrodeneinrichtung 18 noch ein thermischer Isolator 40 vorgesehen, der zum Beispiel aus BPSG oder Polyimid besteht. Die zweite oder obere Zugriffselektrodeneinrichtung 18 ist dazu um das Phasenumwandlungsmaterial 16 herum gezogen.
Bei der Ausführungsform der Fig. 34 ist ebenfalls zwischen dem Phasenumwandlungsmaterial 16 und der zweiten oder oberen Zugriffselektrodeneinrichtung 18 ein thermischer Isolator 40 vorgesehen, wobei aber eine Kontaktierung der zweiten oder oberen Zugriffselektrodeneinrichtung 18 mit dem Phasenumwandlungsmaterial 16 in der Mitte durch ein Kontaktloch realisiert wird.
Bei der Ausführungsform der Fig. 35 findet dagegen an den Rändern der Schichtstruktur aus Speichermedium 16 oder Phasenumwandlungsmaterial 16, thermischem Isolator 40 und zweiter oder oberer Zugriffselektrodeneinrichtung 18 ein Zugriff statt.
Sämtliche zuvor beschriebenen Strukturen können mit den nachfolgend aufgelisteten Materialkombinationen ausgebildet sein. Der erste Halbleitermaterialsubstratbereich 21 des Halbleitersubstrats 20 kann zum Beispiel aus p-Silicium bestehen. Entsprechend können dann die Source/Drainbereiche SD11, SD12, SD21, SD22 aus n+-Silicium bestehen. Die Leitfähigkeitstypen oder Leitungstypen können auch ausgetauscht sein. Die Gates Gl und G2 können aus Polysilicium, Polycid, Salicid oder aus einem geeigneten Material gefertigt sein. Als Isolationsmaterialien, insbesondere für die Bereiche 22 und 23 kommen zum Beispiel in Frage Siliciumdioxid, Siliciu- moxinitrid, BPSG oder dergleichen. Ätzstoppmaterialien für die Spacer 32f können zum Beispiel gebildet sein aus Silici- umnitrid, Aluminiumoxid oder dergleichen. Das Material für die ersten oder unteren Zugriffselektrodeneinrichtungen 14, 14-1, 14-2, 14-1', 14-2', also für die Anregungselektrode, die auch als Heizelektrode bezeichnet werden kann, kommen in Frage Tantalnitrid, Tantalsiliciumnitrid, Titannitrid, Ti- tanaluminiumnitrid, Titansiliciumnitrid, Kohlenstoff, Molybdän, Wolfram, Titan-Wolfram und dergleichen. Das Material der Gegenelektrode, also der zweiten oder oberen Zugriffselektrodeneinrichtungen 18 kann sein Aluminium, Kupfer, Wolfram, Silicid oder dergleichen.
Die Plugs Pl und P2 können bestehen aus Wolfram, Polysilici- um, Kupfer oder Aluminium. Die Metallisierungen für die Leiterbahnen W können zum Beispiel bestehen aus Aluminium und Kupfer. Der thermische Isolator 40 kann zum Beispiel bestehen aus BPSG, Polyimid oder dergleichen.
Bezugszeichenliste
1 erfindungsgemäße Halbleiterspeichereinrichtung 10 Speicherzelle
14 erste Zugriffselektrodeneinrichtung, untere Zugriffselektrodeneinrichtung, Bottomelektrode, Heizelektrode 14-1 erste Zugriffselektrodeneinrichtung, untere Zugriffselektrodeneinrichtung, Bottomelektrode, Heizelektrode 14-1' erste Zugriffselektrodeneinrichtung, untere Zugriffselektrodeneinrichtung, Bottomelektrode, Heizelektrode 14-2 erste Zugriffselektrodeneinrichtung, untere Zugriffselektrodeneinrichtung, Bottomelektrode, Heizelektrode 14-2' erste Zugriffselektrodeneinrichtung, untere Zugriffs- elektrodeneinrichtung, Bottomelektrode, Heizelektrode 16 Speichermedium, Phasenumwandlungsmaterial 16-1 Speichermedium, Phasenumwandlungsmaterial 16-2 Speichermedium, Phasenumwandlungsmaterial 18 Gegenelektrode, zweite Zugriffselektrodeneinrichtung, obere Zugriffselektrodeneinrichtung, Topelektrode
20 Halbleitersubstrat
21 erster Substratbereich, erster Materialbereich
22 zweiter Substratbereich, zweiter Materialbereich, Isolationsbereich 22z Isolationsbereich
22' reduzierter oder zurückgezogener Isolationsbereich
23 Isolationsbereich
24 Material für die erste Zugriffselektrodeneinrichtung 14
25 Materialbereich für Phasenumwandlungsmaterial oder Speichermedium
26 Materialbereich für das Speichermedium 16
27 Ätzstoppschicht
32 Ausnehmung, Graben, Trench, Grabenstruktur 32f Ätzstoppschicht, Spacer
40 thermischer Isolator
42 Kontaktloch
42p Stopfen
A Anregungselektrode, Heizelektrode
E Speicherelement
Gl Gate
G2 Gate SDll Source/Drainbereich
SD12 Source/Drainbereich
SD21 Source/Drainbereich
SD22 Source/Drainbereich

Claims

Patentansprüche
1. Halbleiterspeichereinrichtung
- mit mindestens einem Speicherelement (E) in einem Halbleitersubstrat (20) mit Phasenumwandlungsspeicher- effekt, bei welcher die thermische Kopplung des jeweiligen Speicherelements (E) zur Umgebung des Speicherelements (E) durch Reduktion der thermischen Leitfähigkeit zwi- sehen Speicherelement (E) und Umgebung vermindert ausgebildet ist, d a d u r c h g e k e n n z e i c h n e t, dass für das mindestens eine Speicherelement (E) im Halbleitersubstrat (20) jeweils eine Hohlraumanordnung (H) mit mindestens einem Hohlraum (Hl, H2) in räumlicher Nähe zum jeweiligen Speicherelement (E) vorgesehen ist.
2. Halbleiterspeichereinrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, - dass für das mindestens eine Speicherelement (E) im
Halbleitersubstrat (20) jeweils eine erste oder untere Zugriffselektrodeneinrichtung (14), eine zweite oder obere Zugriffselektrodeneinrichtung (18) sowie ein zumindest teilweise dazwischen ausgebildetes Speicherme- dium (16) mit phasenabhängigem ohmschen Widerstand mit den Zugriffselektroden (14, 18) kontaktiert vorgesehen ist,
- dass mindestens eine der Zugriffselektrodeneinrichtungen (14, 18), vorzugsweise die erste oder untere Zugriffselektrodeneinrichtung (14) als Anregungselektrode oder Heizelektrode (A) zum lokalen Erhitzen des kontaktierten Speichermediums (16) und damit zum Initiieren einer entsprechenden Phasenumwandlung vorgesehen und ausgebildet ist und dass zumindest ein Hohlraum (Hl, H2) in räumlicher Nähe der Anregungselektrode (A) der jeweiligen Zugriffselektrodeneinrichtung (14, 18) und/oder des Speichermediums (16) zur thermischen Isolierung von der Umge- bung vorgesehen ist.
3. Halbleiterspeichereinrichtung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, dass der Anregungselektrode (A) ein Hohlraum (Hl, H2) der Hohlraumanordnung (H) zugeordnet ist und dass der zugeordnete Hohlraum (Hl, H2) zumindest an einen Teil der Anregungselektrode (A) direkt angrenzt.
4. Halbleiterspeichereinrichtung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, dass der zugeordnete Hohlraum (Hl, H2) zumindest einen Teil der Anregungselektrode (A) umgibt.
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass die Anregungselektrode (A) als Verbindungsbereich oder Plugbereich oder als Teil davon zu einem Source/ Drainbereich (SD12, SD21) eines vorgesehenen und zugeord- neten Auswahltransistors (Tl, T2) , insbesondere eines lateralen Auswahltransistors (Tl, T2) ausgebildet ist.
6. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass die Anregungselektrode (A) in einer Ausnehmung (22) oder einer Grabenstruktur (22) im Halbleitersubstrat (20) ausgebildet ist.
7. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 6, d a d u r c h g e k e n n z e i c h n e t, dass das Speichermedium (16) als materieller Bereich der Anregungselektrode (A) ausgebildet ist, insbesondere in einem oberen Bereich der Grabenstruktur (22) .
8. Halbleiterspeichereinrichtung nach einem der vorangehen- den Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass eine Mehrzahl und insbesondere zwei Speicherelemente (E) vorgesehen sind und dass für die Mehrzahl Speicherelemente (E) ein gemein- sa er Speicherbereich (16) oder individuelle Speicherbereiche (16-1, 16-2) vorgesehen sind.
9. Halbleiterspeichereinrichtung nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t, dass die Hohlraumanordnung (H) und insbesondere die jeweiligen Hohlräume (Hl, H2) zumindest zum Teil lateral zwischen der Mehrzahl Speicherelemente (E) ausgebildet ist.
10. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 oder 9, d a d u r c h g e k e n n z e i c h n e t, dass für die Mehrzahl Speicherelemente (E) eine gemeinsame zweite Zugriffselektrodeneinrichtung (18) oder indivi- duelle zweite Zugriffselektrodeneinrichtungen (18) vorgesehen sind.
11. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung mit mindestens einem Speicherelement (E) mit Phasenum- wandlungsspeicheretfekt, - bei welchem die thermische Kopplung des jeweiligen
Speicherelements (E) zur Umgebung des Speicherelements (E) durch Reduktion der thermischen Leitfähigkeit zwischen Speicherelement (E) und Umgebung vermindert ausgebildet wird, d a d u r c h g e k e n n z e i c h n e t, dass für das mindestens eine Speicherelement (E) im Halbleitersubstrat (20) jeweils eine Hohlraumanordnung (H) mit mindestens einem Hohlraum (Hl, H2) in räumlicher Nähe zum jeweiligen Speicherelement (E) vorgesehen wird.
12. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, dass für das mindestens eine Speicherelement (E) im Halbleitersubstrat (20) jeweils eine erste oder untere Zugriffselektrodeneinrichtung (14) , eine zweite oder obere Zugriffselektrodeneinrichtung (18) sowie ein zumindest teilweise dazwischen ausgebildetes Speichermedium (16) mit phasenabhängigem ohmschen Widerstand mit den Zugriffselektroden (14, 18) kontaktiert vorgesehen wird, dass mindestens eine der Zugriffselektrodeneinrichtungen (14, 18), vorzugsweise die erste oder untere Zugriffselektrodeneinrichtung (14) als Anregungselek- trode oder Heizelektrode (A) zum lokalen Erhitzen des kontaktierten Speichermediums (16) und damit zum Initiieren einer entsprechenden Phasenumwandlung vorgesehen und ausgebildet wird, und dass zumindest ein Hohlraum (Hl, H2) in räumlicher Nähe der Anregungselektrode (A) der jeweiligen Zugriffselektrodeneinrichtung (14, 18) und/oder des Speichermediums (16) zur thermischen Isolierung von der Umge- bung vorgesehen wird.
13. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach Anspruch 11 oder 12, d a d u r c h g e k e n n z e i c h n e t, - dass der Anregungselektrode (A) ein Hohlraum (Hl, H2) der Hohlraumanordnung (H) zugeordnet wird, und dass der zugeordnete Hohlraum (Hl, H2) zumindest an einen Teil der Anregungselektrode (A) direkt angrenzt.
14. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t, dass der zugeordnete Hohlraum (Hl, H2) zumindest einen Teil der Anregungselektrode (A) umgebend ausgebildet wird.
15. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach einem der Ansprüche 12 bis 14, d a d u r c h g e k e n n z e i c h n e t, dass die Anregungselektrode (A) als Verbindungsbereich o- der Plugbereich oder als Teil davon zu einem Source/ Drainbereich (SD12, SD21) eines vorgesehenen und zugeordneten Auswahltransistors (Tl, T2) , insbesondere eines lateralen Auswahltransistors (Tl, T2) ausgebildet wird.
16. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach einem der Ansprüche 12 bis 15, d a d u r c h g e k e n n z e i c h n e t, dass die Anregungselektrode (A) in einer Ausnehmung (22) oder einer Grabenstruktur (22) im Halbleitersubstrat (20) ausgebildet wird.
17. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach einem der Ansprüche 12 bis 16, d a d u r c h g e k e n n z e i c h n e t, dass das Speichermedium (16) als materieller Bereich der Anregungselektrode (A) ausgebildet wird, insbesondere in einem oberen Bereich der Grabenstruktur (22) .
18. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 17, d a d u r c h g e k e n n z e i c h n e t, - dass eine Mehrzahl und insbesondere zwei Speicherelemente (E) vorgesehen wird und dass für die Mehrzahl Speicherelemente (E) ein gemeinsamer Speicherbereich (16) oder individuelle Speicherbereiche (16-1, 16-2) vorgesehen werden.
19. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach Anspruch 18, d a d u r c h g e k e n n z e i c h n e t, dass die Hohlraumanordnung (H) und insbesondere die je- weiligen Hohlräume (Hl, H2) zumindest zum Teil lateral zwischen der Mehrzahl Speicherelemente (E) ausgebildet wird.
20. Verfahren zum Herstellen einer Halbleiterspeichereinrich- tung nach einem der Ansprüche 18 oder 19, d a d u r c h g e k e n n z e i c h n e t, dass für die Mehrzahl Speicherelemente (E) eine gemeinsame zweite Zugriffselektrodeneinrichtung (18) oder indivi- duelle zweite Zugriff s'elektrodeneinrichtungen (18) vorgesehen werden.
21. Verfahren zum Herstellen einer Halbleiterspeichereinrichtung nach einem der Ansprüche 11 oder 20, d a d u r c h g e k e n n z e i c h n e t, dass die Hohlraumanordnung (H) und insbesondere die jeweiligen Hohlräume (Hl, H2) innen mit einer dünnen Schicht aus Si02 oder BPSG ausgekleidet werden.
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