EP1556892A1 - Verfahren zur herstellung einer transistorstruktur - Google Patents

Verfahren zur herstellung einer transistorstruktur

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Publication number
EP1556892A1
EP1556892A1 EP03775086A EP03775086A EP1556892A1 EP 1556892 A1 EP1556892 A1 EP 1556892A1 EP 03775086 A EP03775086 A EP 03775086A EP 03775086 A EP03775086 A EP 03775086A EP 1556892 A1 EP1556892 A1 EP 1556892A1
Authority
EP
European Patent Office
Prior art keywords
collector
zone
bipolar transistor
buried layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03775086A
Other languages
English (en)
French (fr)
Inventor
Josef BÖCK
Rudolf Lachner
Thomas Meister
Herbert Schäfer
Martin Seck
Reinhard Stengl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1556892A1 publication Critical patent/EP1556892A1/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/641—Combinations of only vertical BJTs
    • H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices

Definitions

  • the present invention relates to a method for producing a transistor structure consisting of at least a first and a second bipolar transistor with different collector widths. Such a method is known for example from DE 100 44 838 C2.
  • the collector is usually terminated by a highly doped buried layer.
  • the buried layer is produced in that the substrate undergoes an ion implantation at the desired location.
  • a low-doped epitaxy layer is then applied and the trays for the base, emitter and collector are created.
  • HV transistors high-voltage transistors
  • HF transistors high-frequency transistors
  • the dimensioning of the collector width also determines the properties of a bipolar transistor.
  • the area of the epitaxial layer that is located between the trough of the base located in the epitaxial layer and the buried layer is referred to as the collector width.
  • RF transistors that are to be optimized for high frequencies must have a small collector width
  • HV transistors that are optimized for high breakdown voltages must have a large collector width.
  • DE 100 44 838 C2 describes a semiconductor component and a method for its production, in which bipolar components are realized with different collector widths.
  • an additional substance is introduced into a buried layer of a bipolar component which influences the diffusion of a dopant of the buried layer and thus the collector width of this bipolar component.
  • this method does not result in a sharp transition between the differently doped buried layers and collectors.
  • the collector width can therefore not be set exactly and with a sharp profile, but shows a "smeared" profile with a flat gradient.
  • the object of the present invention is accordingly to provide an optimized method for producing a transistor structure, in which the formation of collector regions with different collector widths is made possible, the collector regions having a sharp boundary to the buried layers.
  • the object is achieved by a method of the type mentioned at the outset, in which at least one first
  • Collector area with a first collector width Cl on a first buried layer and a second collector area with a second collector width C2 are generated on a second buried layer, wherein for the generation of the second collector width C2 a first collector zone with a first thickness C3 on the second buried layer and a second collector zone with a second thickness C4 is generated on the first collector zone and at least one insulation region is generated which separates at least the collector regions from one another.
  • the collector width of the two bipolar transistors of the transistor structure is different and the collector regions have a sharp or abrupt transition with a steep gradient to the neighboring regions, such as the buried layers.
  • the collector width C1 of the first bipolar transistor preferably corresponds to the first thickness C3 of the second collector region.
  • the collector width C2 of the second bipolar transistor is made up of the thicknesses C3 and C4 of the collector zones of the second
  • the invention is based on the knowledge that a sharp boundary or an abrupt transition from the lightly doped collector to the heavily doped buried layer prevents holding a transistor significantly improved, since an abrupt profile with a steep gradient with a constant sheet resistance has smaller marginal capacitances than a profile with a flat gradient.
  • the method according to the invention also improves the high-current behavior of the transistor, since there is no unnecessary dopant in the part of the collector flooded with charge carriers, and instead the passage of the buried layer is reduced.
  • the method of the type mentioned at the outset is further developed in such a way that at least a first zone of a first buried layer of a first conductivity type of the first bipolar transistor and a first zone of a second buried layer of a first or a second conductivity type of the second bipolar transistor are introduced into the semiconductor substrate , a first epitaxial layer is generated, which covers the entire area at least the first zone of the buried layers, at least a second zone of the first conductivity type is generated within the first epitaxial layer, the second zone adjoining the first zone of the first buried layer, one second epitaxial layer is generated, which covers at least the entire surface at least the first epitaxial layer and the second zone of the first buried layer, at least one insulation region is generated which separates at least the collector regions from one another t, wherein the second zone of the first buried layer adjoins the first collector region and the first zone of the second buried layer adjoins the second collector region.
  • the thickness of the first buried layer being composed of a first zone which is introduced into the semiconductor substrate and a second zone which is introduced into the first epitaxial layer.
  • the second buried layer and the first zone of the first buried layer are preferably of the same thickness.
  • the thicknesses of the first and two The buried layers therefore differ by the thickness of the second zone of the second buried layer. Since the collector width, as mentioned at the beginning, depends on the thickness of the epitaxial layer, minus the buried layer extending into the epitaxial layer, the collector widths Cl and C2 can be varied in a simple manner and yet, unlike in the designs known to date, there is a sharp transition between the highly doped buried layers and the low doped collector regions.
  • the inventors propose to further develop the method of the type mentioned at the outset in such a way that at least a first zone of a first buried layer of a first conductivity type of the first bipolar transistor and a second buried layer of a first or a second conductivity type of the second bipolar transistor into the semiconductor substrate are introduced, at least a first collector zone of the first bipolar transistor and a first collector zone of the second bipolar transistor are generated, the first collector zone of the first bipolar transistor adjoining the first zone and the first collector zone of the second bipolar transistor adjoining the second buried layer, the first collector zone being the first Conductivity type is formed, a second collector zone on the first collector zone of the second bipolar transistor and a second collector zone on the first collector zone of the first bipolar transistor are generated and m at least one insulation area is generated which at least separates the collector zones from one another.
  • the third collector zone is deposited epitaxially.
  • the collector zone is grown with as few crystal defects as possible, which is very important for the functional properties of a bipolar transistor.
  • the isolation area which at least separates the collector areas from one another, is separated from one another using shallow trench isolation technology (STI technology).
  • STI technology shallow trench isolation technology
  • CVD Chemical Vapor Deposition
  • the two laterally adjacent, highly doped buried layers of two bipolar transistors are preferably electrically isolated from one another.
  • This isolation area can be designed, for example, as a filling trench (complete trench) or as a deep trench (deep trench).
  • a filling trench is a trench, for example between components of a chip, in which the silicon is etched or interrupted up to the buried layers, so that current paths between the components are completely interrupted.
  • a filling trench can separate larger transistor areas from one another, as also described in an article by S. Maeda, "Impact of 0.18 ⁇ m SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrate on Embedded RF / Analog Applications ", 2000 Symp. On VLSI Technology - Digest of Technical Papers (CAT.No. 00CH37104), pages 154 to 155.
  • a deep trench is described, for example, in the article "An SOI-Based High Performance Self-Aligned Bipolar Technology Featuring 20 ps Gate Delay and a 8.6 fJ Power Delay Product" by E. Bertagnolli et al. , 1993, Symp. On VLSI-Technologie, Digest of Technical Papers (CAT.No. 93CH3303-5), pages 63 to 64.
  • the deep trench In contrast to the filling trench is the deep
  • the deep trench is used for dielectric component isolation.
  • FIGS. 1 a to 1d show a schematic cross-sectional view of a first method according to the invention for producing a transistor structure according to the invention with two collector regions of different collector width by means of selective epitaxy,
  • FIGS. 2a to 2e in a schematic cross-sectional view a second method according to the invention for producing a transistor structure with two collector regions with different collector widths by means of epitaxy over the entire surface
  • the first method according to the invention described below with reference to FIGS. 1a to 1d for producing a transistor structure according to the invention with two collector regions of different collector widths is carried out by means of selective epitaxy.
  • the, for example, n + -doped, buried layers 5.1 and 5.2 have already been introduced into the semiconductor substrate 1 and have been isolated from one another by insulation regions 4, here implemented as deep trenches 4.
  • the semiconductor substrate 1 consists, for. B. from single-crystal silicon, which is p-doped.
  • a first auxiliary layer 6 and a second auxiliary layer 7 are provided, which separate the insulation region 4 from the semiconductor substrate 1 and the buried layers 5.1 and 5.2.
  • the second auxiliary layer 7 borders on the insulation region 4 and the first auxiliary layer 6 on the second auxiliary layer 7 as well as on the semiconductor substrate 1 and the buried layers 5.1 and 5.2.
  • the second auxiliary layer 7 preferably consists of a material that is resistant to oxidation and can be etched selectively to oxide, such as silicon nitride Si 3 4. This enables side wall defects to be avoided, that is to say crystal defects that occur at the interface between a dielectric material and silicon epitaxial growth of silicon arise.
  • the two ⁇ te auxiliary layer 7 may be formed of polysilicon.
  • the thickness of this second auxiliary layer 7 is in the range between 3 nm to 60 nm.
  • the first auxiliary layer 6 preferably consists of a material which can be etched selectively to the layer 7 and which avoids large mechanical stresses on the semiconductor substrate 1, such as an oxide. Furthermore, the auxiliary layer 6 can protect the sensitive silicon surface of the buried layers 5.1 and 5.2 from oxidation up to the epitaxy.
  • the openings 12 are etched up to the second auxiliary layer 7 in an STI oxide layer 13, which preferably covers the entire area of the semiconductor substrate 1 with the auxiliary layers 6 and 7 located thereon.
  • the etching can be carried out by anisotropic dry etching, which selectively stops on silicon nitride, and thus on the second auxiliary layer 7.
  • a first collector region 2.1 with a thickness C1 and a collector zone 2.2.1 with a thickness C3 are then epitaxially deposited, the first collector region
  • the col Lector zone 2.2.1 is provided for the second collector region of a second bipolar transistor.
  • the thicknesses Cl and C3 of the collector area 2.1 and the collector zone 2.2.1 are approximately the same and are preferably between 50 nm and 300 nm.
  • This collector zone 2.2.2 preferably has a thickness C4 which is between 100 nm and 200 nm.
  • the collector width C2 of the second collector range 2.2 which is composed of the collector zones 2.2.1 and 2.2.2, is thus in the range between 150 nm and 500 nm.
  • the second collector region 2.2 terminates at approximately the same height with the surface of the STI oxide layer 13.
  • the collector width C1 of the first collector region 2.1 and the collector width C2 of the second collector region 2.2 are typically in a ratio to one another which is between 0.05 and 0.9. Typical values are 100 nm for the collector width Cl and 250 nm for the collector width C2.
  • the different collector widths Cl and C2 of the two collector regions 2.1 and 2.2 on the same semiconductor substrate 1 ensure that both the properties of an RF transistor and an HV transistor are optimized.
  • the method according to the invention for producing a transistor structure for two bipolar transistors using selective epitaxy which is described with reference to FIGS. 1a to 1d, is particularly simple.
  • the various collector areas are deposited in successive epitaxial steps with the required thickness in the STI oxide layer 13, the already completed collector area 2.1 being covered by a masking layer 8 in order to prevent further epitaxial cutting.
  • the areas required for epitaxial deposition in the STI oxide layer 13 are therefore only for the corresponding one
  • collector areas 2.x with different collector widths and sharp transitions to the highly doped ones With the help of epitaxy over the entire area, it is possible to bury collector areas 2.x with different collector widths and sharp transitions to the highly doped ones
  • the collector regions 2.x are planar at the same level with the surface of the STI oxide layer 13, the thicknesses D1 and D2 of the buried layers 5.1 and 5.2 being varied.
  • This planar closure is particularly advantageous because planar surfaces are required for subsequent photo steps (not described here) with structure sizes smaller than 0.35 ⁇ m.
  • a first zone 5.1.1 of a first buried layer and a further first zone 5.2.1 of one are covered over the entire surface of the semiconductor substrate 1 second buried layer has already been implanted, an epitaxial layer 9 with a thickness El is deposited.
  • the first zones 5.1.1 and 5.2.1 are preferably n + -doped.
  • a second zone 5.1.2 of the buried layer 5.1 and a second zone 5.2.2 of the buried layer 5.2 are then introduced into the epitaxial layer 9 in FIG. 2b, these second zones 5.x.2 also being n + -doped.
  • the second zone 5.1.2 extends approximately over the area of the first zone 5.1.1, the second zone 5.2.2 of the buried layer 5.2, however, only over a partial area of the first zone 5.2.1 of the buried layer 5.2.
  • a second epitaxial layer 10 is deposited over the entire area over the epitaxial layer 9 and the second zones 5.x.2 of the buried layers 5.1 and 5.2 in a thickness E2.
  • this second epitaxial layer 10 can result from a single or a plurality of depositions in succession.
  • the thickness E2 of this epitaxial layer 10 allows the collector width C1 of a first collector region to be determined, the collector width C1 corresponding to the thickness E2 of the epitaxial layer 10.
  • the collector width C2 of the second collector region corresponds to the sum of the thicknesses El of the epitaxial layer 9 and the thickness E2 of the epitaxial layer 10.
  • the buried layers 5.1 and 5.2 are isolated from one another in FIG. 2d by means of insulation regions 4, in the present example designed as deep trenches.
  • the STI oxide layer 13 is then etched into the epitaxial layer 10 according to FIG. 2d and preferably filled with STI oxide, areas for the collector connection region 11 and the first and second collector regions 2.1 and 2.2 being left free. Then the collector connection areas 11 are connected via the second 5.2.2 and 5.1.2 are etched to enable the collector to be electrically connected.
  • the first collector area 2.1 thus has a first collector width C1, the second collector area a larger collector width C2.
  • Both collector areas 2.1 and 2.2 are planar with the surface of the STI oxide layer 13 and both have sharp transitions between the heavily doped areas of the buried layers 5.x and the less doped collector areas 2.x. This gives the transistor structure defined and precisely determinable properties.
  • FIGS. 3a to 3c Another method according to the invention for producing a transistor structure according to the invention with two collector regions of different collector widths is described in more detail with reference to FIGS. 3a to 3c.
  • FIG. 3a a structure is made available analogously to FIG. 1b, with a, preferably p-doped, semiconductor substrate 1, a first zone 5.1.1 implanted in the semiconductor substrate 1, a first buried layer and an implanted second buried layer 5.2, with a thickness D2, insulation areas 4, a first auxiliary layer 6 and a second auxiliary layer 7, an STI oxide layer 13 and the collector zones 2.1.1 and 2.2.1.
  • the auxiliary layers 6 and 7 are undercut in FIG. 3a under the STI oxide layer 13, so that the collector zones 2.1.1 and 2.2.1 have a step-like profile in cross section.
  • the STI oxide layer 13 shows an overhang over part of the collector zones 2.1.1 and 2.2.1.
  • the thickness C3 of these collector zones 2.1.1 and 2.2.1 can vary between 5 nm and 300 nm.
  • the collector zone 2.1.1 is doped, as shown by the arrows 15 in FIG. 3b, in such a way that they bury the same doping as the first zone 5.1.1 of the first Layer 5.1 has. This is preferably an n + doping.
  • This newly formed second zone 5.1.2 and the first zone 5.1.1 now form the buried layer 5.1 with a thickness D1.
  • a first collector region 2.1 is epitaxially deposited on the first buried layer 5.1 with a collector width C1 and on the collector zone 2.2.1 a further collector zone 2.2.2 with a thickness C4.
  • the second collector area 2.2 now forms from the two collector zones 2.2.1 and 2.2.2 and has a collector width C2, which represents the sum of the thicknesses C3 and C4. Both collector regions 2.1 and 2.2 are planar with the surface of the STI oxide layer 13.
  • the transistor structure of FIG. 3c is suitable for use in bipolar transistors.
  • an insulating layer 3 is produced between the semiconductor substrate 1 and the buried layers 5.1 and 5.2.
  • the generation of the collector regions 2.1 and 2.2 with different collector widths C1 and C2 and sharp transitions between the collector regions and the buried layers can correspond to the method according to the invention from FIGS. 3a to 3c.
  • the methods according to the invention which are explained on the basis of FIGS.
  • the first buried layer 5.1 and the second buried layer 5.2 are preferably designed as the same conductivity type. This configuration enables two similar transistor structures to be formed next to one another, that is to say, for example, two npn transistors or two pnp transistors.
  • the first buried layer 5.1 and the second buried layer 5.2 are designed as different conductivity types. This makes it possible to form an npn transistor next to a pnp transistor on the same semiconductor substrate 1.
  • the collector regions are formed with a dopant gradient, the concentration of the dopant varying in the horizontal direction.
  • This development makes it possible, for example, to design an increased dopant concentration in the middle collector area.
  • This development in particular with a small thickness of the collector area, reduces the base collector space charge zone and thus reduces the collector transit time.
  • This development is particularly advantageous in the case of very small transistor structures in which the emitter region is arranged centrally above the collector region.
  • filling trenches can also be used as insulation regions 4 instead of the deep trenches.
  • the methods according to the invention enable the production of transistor structures with a first collector region 2.1, with a first collector mode C1, and a second collector region 2.2, with a larger collector width C2, on the same semiconductor substrate 1. with all transitions between differently doped areas have a sharp interface.
  • the first collector region 2.1 is suitable for a high-frequency transistor with high cut-off frequencies f ⁇
  • the second collector region 2.2 is suitable for a high-voltage transistor with increased breakdown voltages.

Landscapes

  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Transistorstruktur, bestehend aus mindestens einem ersten und einem zweiten Bipolartransistor mit unterschiedlichen Kollektorweiten. Die Erfindung zeichnet sich dadurch aus, dass alle Übergänge zwischen unterschiedlich dotierten Bereichen eine scharfe Grenzfläche aufweisen. Hierbei ist beispielsweise ein erster Kollektorbereich 2.1 für einen Hochfrequenztransistor mit hohen Grenzfrequenzen fT, ein zweiter Kollektorbereich 2.2 für einen Hochvolttransistor mit erhöhten Durchbruchspannungen geeignet.

Description

Beschreibung
Verfahren zur Herstellung einer Transistorstruktur
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Transistorstruktur, bestehend aus mindestens einem ersten und einem zweiten Bipolartransistor mit unterschiedlichen Kollektorweiten. Solch ein Verfahren ist beispielsweise aus der DE 100 44 838 C2 bekannt.
Bei Bipolartransistoren wird üblicherweise der Kollektor durch eine hochdotierte vergrabene Schicht (Buried Layer) abgeschlossen. Die vergrabene Schicht wird dadurch erzeugt, dass das Substrat eine Ionen-Implantation an der gewünschten Stelle erfährt. Im Anschluss wird eine niedrig dotierte Epi- taxieschicht aufgebracht und die Wannen für Basis, Emitter und Kollektor erzeugt. Eine mögliche Prozessfolge ist beispielsweise in dem Lehrbuch „Technologie hochintegrierter Schaltungen" von D. Widmann, H. Mader, H. Friedrich, Springer Verlag, 2. Auflage, Tabelle 8.13 , S. 326-334 beschrieben.
Für integrierte Hochfrequenzschaltungen im GHz-Bereich ist es günstig, sowohl Hochvolt-Transistoren (HV-Transistor) mit einer hohen Durchbruchspannung als auch Hochfrequenz- Transistoren (HF-Transistors) mit einer kurzen Kollektortransitzeit und somit hoher Grenzfrequenz Ft zu integrieren. Aufgrund der bisher bekannten Herstellungsverfahren muss bei der Integration von Bipolartransistoren mit unterschiedlichen Grenzfrequenzen und Bipolartransistoren mit unterschiedlichen Durchbruchspannungen in Hochf equenzschaltungen ein Kompro- miss bezüglich der Eigenschaften gefunden werden. Hierdurch kann die Leistung solch einer Hochfrequenzschaltung nicht optimal ausgenutzt werden.
Bislang wurde solch eine Integration z. B. durch eine unterschiedlich hohe Dotierstoffkonzentration des Kollektorbereichs realisiert. Je geringer die Dotierung, desto höher ist die Kollektor-Basis-Durchbruchspannung. Die Kollektortransitzeit wird hierdurch jedoch größer und somit Grenzfrequenz Ft niedriger. Je höher die Dotierung, desto kürzer die Kollektortransitzeit aber desto kleiner die Kollektor-Basis- Durchbruchspannung des Transistors.
Aus M. Racanelli et. al . "Ultra High Speed SiGe NPN for Advanced BiCMOS Technology", 2001 IEEE ist es bekannt, die Dotierung eines Kollektorbereichs eines Transistors so zu ska- lieren, dass die Dotierstoffkonzentration innerhalb des Kollektorbereichs einen Gradienten aufweist. Diese Lösung ermöglicht zwar eine Erhöhung der Durchbruchspannung von HF- Transistoren, stellt jedoch immer noch einen Kompromiss dar.
Neben der Dotierstoffkonzentration bestimmt auch die Dimensionierung der Kollektorweite die Eigenschaften eines Bipolartransistors. Als Kollektorweite wird derjenige Bereich der Epitaxieschicht bezeichnet, der zwischen der in der Epitaxieschicht gelegenen Wanne der Basis und der vergrabenen Schicht gelegen ist. HF-Transistoren, die auf hohe Gren frequenzen optimiert werden sollen, müssen eine kleine Kollektorweite, HV-Transistoren, die auf hohe Durchbruchspannungen hin optimiert sind, eine große Kollektorweite aufweisen.
Die DE 100 44 838 C2 beschreibt ein Halbleiterbauelement sowie ein Verfahren zu dessen Herstellung, bei dem bipolare Bauelemente mit unterschiedlichen Kollektorweiten realisiert werden. Hierbei wird in eine vergrabene Schicht eines bipolaren Bauelementes ein zusätzlicher Stoff eingebracht, der die Diffusion eines Dotierstoffes der vergrabenen Schicht und somit die Kollektorweite dieses bipolaren Bauelementes beein- flusst. Allerdings ergibt sich durch dieses Verfahren kein scharfer Übergang zwischen den unterschiedlich dotierten vergrabenen Schichten und Kollektoren. Die Kollektorweite lässt sich somit nicht exakt und mit scharfem Profil einstellen, sondern zeigt ein „verschmiertes" Profil mit flachem Gradienten. Aufgabe der vorliegenden Erfindung ist demnach, ein optimiertes Verfahren zur Herstellung einer Transistorstruktur anzugeben, bei dem die Ausbildung von Kollektorbereichen mit unterschiedlichen Kollektorweiten ermöglicht werden, wobei die Kollektorbereiche eine scharfe Grenze zu den vergrabenen Schichten aufweisen.
Erfindungsgemäß wird die Aufgabe durch ein Verfahren der ein- gangs genannten Art gelöst, bei dem mindestens ein erster
Kollektorbereich mit einer ersten Kollektorweite Cl auf einer ersten vergrabenen Schicht und ein zweiter Kollektorbereich mit einer zweiten Kollektorweite C2 auf einer zweiten vergrabenen Schicht erzeugt werden, wobei für die Erzeugung der zweiten Kollektorweite C2 eine erste Kollektorzone mit einer ersten Dicke C3 auf der zweiten vergrabenen Schicht und eine zweite Kollektorzone mit einer zweiten Dicke C4 auf der ersten Kollektorzone erzeugt werden und mindestens ein Isolationsbereich erzeugt wird, der zumindest die Kollektorbereiche voneinander trennt.
Hierdurch wird erreicht, dass die Kollektorweite der beiden Bipolartransistoren der Transistorstruktur unterschiedlich ist, und die Kollektorbereiche einen scharfen bzw. abrupten Übergang mit steilem Gradienten zu den benachbarten Bereichen, wie den vergrabenen Schichten, aufweisen. Die Kollektorweite Cl des ersten Bipolartransistors entspricht vorzugsweise der ersten Dicke C3 des zweiten Kollektorbereiches. Die Kollektorweite C2 des zweiten Bipolartransistors setzt sich aus den Dicken C3 sowie C4 der Kollektorzonen des zweiten
Kollektorbereiches zusammen. Je dicker demnach die zweite Dicke C4 ist, desto größer ist auch der Unterschied der Kollektorweiten beider Bipolartransistoren.
Der Erfindung liegt die Erkenntnis zugrunde, dass eine scharfe Grenze bzw. ein abrupter Übergang von dem niedrigdotierten Kollektor zu der hochdotierten vergrabenen Schicht das Ver- halten eines Transistors wesentlich verbessert, da ein abruptes Profil mit steilem Gradienten bei einem gleichbleibenden Schichtwiderstand kleinere Randkapazitäten besitzt als ein Profil mit flachem Gradienten. Ebenso wird durch das erfin- dungsgemäße Verfahren das Hochstromverhalten des Transistors verbessert, da sich in dem mit Ladungsträgern überschwemmten Teil des Kollektors kein unnötiger Dotierstoff befindet und dafür der Durchläse der vergrabenen Schicht erniedrigt ist.
Erfindungsgemäß wird das Verfahren der eingangs genannten Art dahingehend weiterentwickelt, dass mindestens eine erste Zone einer ersten vergrabenen Schicht von einem ersten Leitfähigkeitstyp des ersten Bipolartransistors und eine erste Zone einer zweiten vergrabenen Schicht von einem ersten oder einem zweiten Leitfähigkeitstyp des zweiten Bipolartransistors in das Halbleitersubstrat eingebracht werden, eine erste epitaktische Schicht erzeugt wird, die ganzflächig zumindest die erste Zone der vergrabenen Schichten bedeckt, zumindest eine zweite Zone von dem ersten Leitfähigkeitstyp innerhalb der ersten epitaktischen Schicht erzeugt wird, wobei die zweite Zone an die erste Zone der ersten vergrabenen Schicht angrenzt, eine zweite epitaktische Schicht erzeugt wird, die ganzflächig zumindest die erste epitaktische Schicht und die zweite Zone der ersten vergrabenen Schicht bedeckt, mindes- tens ein Isolationsbereich erzeugt wird, der zumindest die Kollektorbereiche voneinander trennt, wobei die zweite Zone der ersten vergrabenen Schicht an den ersten Kollektorbereich und die erste Zone der zweiten vergrabenen Schicht an den zweiten Kollektorbereich angrenzen.
Hierdurch werden vergrabene Schichten mit unterschiedlichen Dicken erzeugt, wobei sich die Dicke der ersten vergrabenen Schicht aus einer ersten Zone, die in das Halbleitersubstrat, und einer zweiten Zone, die in die erste epitaktische Schicht eingebracht ist, zusammensetzt. Die zweite vergrabene Schicht und die erste Zone der ersten vergrabenen Schicht sind hierbei vorzugsweise gleich dick. Die Dicken der ersten und zwei- ten vergrabenen Schichten unterscheiden sich also um die Dicke der zweiten Zone der zweiten vergrabenen Schicht . Da die Kollektorweite, wie eingangs erwähnt, von der Dicke der Epitaxieschicht, abzüglich der in die Epitaxieschicht reichenden vergrabenen Schicht abhängt, können die Kollektorweiten Cl und C2 auf einfache Weise variiert werden und haben doch, anders als bei bislang bekannten Ausführungen, einen scharfen Übergang zwischen den hochdotierten vergrabenen Schichten und den niedrig dotierten Kollektorbereichen.
Darüber hinaus schlagen die Erfinder vor, das Verfahren der eingangs genannten Art derart weiterzuentwickeln, dass mindestens eine erste Zone einer ersten vergrabenen Schicht von einem ersten Leitfähigkeitstyp des ersten Bipolartransistors und eine zweite vergrabene Schicht von einem ersten oder einem zweiten Leitfähigkeitstyp des zweiten Bipolartransistors in das Halbleitersubstrat eingebracht werden, mindestens eine erste Kollektorzone des ersten Bipolartransistors und eine erste Kollektorzone des zweiten Bipolartransistors erzeugt werden, wobei die erste Kollektorzone des ersten Bipolartransistors an die erste Zone und die erste Kollektorzone des zweiten Bipolartransistors an die zweite vergrabene Schicht angrenzt, die erste Kollektorzone als erster Leitfähigkeitstyp ausgebildet wird, eine zweite Kollektorzone auf der ers- ten Kollektorzone des zweiten Bipolartransistors und eine zweite Kollektorzone auf der ersten Kollektorzone des ersten Bipolartransistors erzeugt werden und mindestens ein Isolationsbereich erzeugt wird, der zumindest die Kollektorzonen voneinander trennt .
Auch hierdurch wird auf einfache Weise erreicht, dass Kollektorbereiche hergestellt werden, die sowohl unterschiedliche Dicken als auch scharfe Profile mit steilem Gradienten zu den benachbarten vergrabenen Schichten aufweisen und somit eine Transistorstruktur ausgebildet wird, die sowohl die Eigenschaften eines HV-Transistors als auch die eines HF- Transistors beinhaltet. Eine Weiterbildung der erfindungsgemäßen Verfahren sieht vor, dass die dritte Kollektorzone abgeschieden wird.
In einer bevorzugten Weiterbildung der erfindungsgemäßen Verfahren wird die dritte Kollektorzone epitaktisch abgeschieden. Hierdurch wird die Kollektorzone mit möglichst wenig Kristalldefekten aufgewachsen, was für die Funktionseigenschaften eines Bipolartransistors sehr wichtig ist.
Eine andere Ausgestaltung sieht vor, dass eine Isolierschicht (SOI-Schicht, SOI = Silicon On Insulator = Silizium auf Isolator) zwischen den vergrabenen Schichten und dem Halbleitersubstrat vorgesehen ist. Hierdurch werden die Kollektorberei- ehe vom Substrat elektrisch isoliert und kapazitiv entkoppelt, ohne dass eine zusätzliche Isolation notwendig ist.
Typischerweise wird der Isolationsbereich, der zumindest die Kollektorbereiche voneinander trennt, mit Hilfe von Shallow- Trench-Isolationstechnik (STI -Technik) voneinander getrennt.
Der Isolationsbereich kann mit einem elektrisch isolierenden Material, wie beispielsweise einem CVD-Oxid (CVD = Chemical Vapour Deposition) gefüllt sein. Vorzugsweise werden hierdurch die zwei lateral benachbarten hochdotierterten vergra- benen Schichten zweier Bipolartransistoren elektrisch voneinander isoliert. Dieser Isolationsbereich kann beispielsweise als Füll Trench (vollständiger Graben) oder als Deep Trench (tiefer Graben) ausgeführt sein.
Ein Füll Trench ist ein Graben, beispielsweise zwischen Bauelementen eines Chips, bei dem das Silizium bis zu den vergrabenen Schichten geätzt oder unterbrochen ist, so dass Strompfade zwischen den Bauelementen vollständig unterbrochen sind. Ein Füll Trench kann größere Transistorbereiche vonein- ander trennen, wie es auch in einem Artikel von S. Maeda, "Impact of 0,18 μm SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrat on Embedded RF/Analog Applications", 2000 Symp . on VLSI Technology - Digest of Technical Papers (CAT.No. 00CH37104) , Seite 154 bis 155 beschrieben ist.
Ein Deep Trench wird beispielsweise in dem Artikel "An SOI- Based High Performance Self-Aligned Bipolar Technology Featu- ring 20 ps Gate-Delay and a 8.6 fJ Power Delay Product" von E. Bertagnolli et al . , 1993, Symp. on VLSI-Technologie, Digest of Technical Papers (CAT.No. 93CH3303-5) , Seite 63 bis 64 beschrieben. Im Gegensatz zum Füll Trench ist der Deep
Trench nicht breit genug, um darüber passive Bauelementen in ihren vollen Abmessungen integrieren zu können. Vielmehr dient der Deep Trench zur dielektrischen Bauelementeisolation.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen im Detail erläutert. Es zeigen
Figuren la bis ld in schematischer Querschnittsansicht ein erstes erfindungsgemäßes Verfahren zur Erzeugung einer erfindungsgemäßen Transistorstruktur mit zwei Kollektorbereichen unterschiedlicher Kollektorweite mittels selek- tiver Epitaxie,
Figuren 2a bis 2e in schematischer Querschnittsansicht ein zweites erfindungsgemäßes Verfahren zur Erzeugung einer Transistorstruktur mit zwei Kollektorbereichen unterschiedlicher Kollektorweite mittels ganzflächiger Epitaxie,
Figuren 3a bis 3c in schematischer Querschnittsansicht ein drittes erfindungsgemäßes Verfahren zur Erzeugung einer Transistorstruktur mit zwei Kollektorbereichen unterschiedlicher Kollektorweite, Figur 4 in schematischer Querschnittsansicht eine alternative Ausgestaltung zur Erzeugung einer Transistorstruktur mit zwei Kollektorbereichen unterschiedlicher Kollektorweite mit SOI-Struktur.
Das anhand der Figuren la bis ld im folgenden beschriebene erste erfindungsgemäße Verfahren zur Erzeugung einer erfindungsgemäßen Transistorstruktur mit zwei Kollektorbereichen unterschiedlicher Kollektorweite erfolgt mittels selektiver Epitaxie.
In der Figur la sind bereits die, beispielsweise n+- dotierten, vergrabenen Schichten 5.1 und 5.2 in das Halbleitersubstrat 1 eingebracht und durch Isolationsbereiche 4, hier als Tiefe Trenche 4 realisiert, voneinander isoliert worden. Das Halbleitersubstrat 1 besteht z. B. aus einkristallinem Silizium, das p-dotiert ist.
Weiterhin sind eine erste Hilfsschicht 6 und eine zweite Hilfsschicht 7 vorgesehen, die den Isolationsbereich 4 von dem Halbleitersubstrat 1 und den vergrabenen Schichten 5.1 und 5.2 trennen. Hierbei grenzt die zweite Hilfsschicht 7 an den Isolationsbereich 4 an und die erste Hilfsschicht 6 an die zweite Hilfsschicht 7 sowie an das Halbleitersubstrat 1 und die vergrabenen Schichten 5.1 und 5.2.
Die zweite Hilfsschicht 7 besteht vorzugsweise aus einem Material, das beständig gegen Oxidation und selektiv zu Oxid ätzbar ist, wie beispielsweise Siliziumnitrid Si3 4. Hier- durch können Seitenwanddefekte vermieden werden, also Kristallfehler, die an der Grenzfläche zwischen einem dielektrischen Material und Silizium beim epitaktischen Aufwachsen des Siliziums entstehen. In einer anderen Variante kann die zwei¬ te Hilfsschicht 7 aus Polysilizium gebildet werden. Die Dicke dieser zweiten Hilfsschicht 7 liegt im Bereich zwischen 3 nm bis 60 nm. Ein Vorteil dieser dünnen Nitridauskleidung besteht darin, dass sie die Wand des, beispielsweise mit CVD- Oxid gefüllten, Isolationsbereiches 4 vor Oxidationen schützt und so Defektbildungen verhindert .
Die erste Hilfsschicht 6 besteht vorzugsweise aus einem Mate- rial, welches selektiv zur Schicht 7 ätzbar ist und große mechanische Spannungen auf dem Halbleitersubstrat 1 vermeidet, wie beispielsweise einem Oxid. Weiterhin kann die Hilfsschicht 6 bis zur Epitaxie die empfindliche Silizium- Oberfläche der vergrabenen Schichten 5.1 und 5.2 vor Oxidati- on schützen.
Die Öffnungen 12 werden bis zu der zweiten Hilfsschicht 7 in eine STI-Oxidschicht 13 geätzt, die vorzugsweise ganzflächig das Halbleitersubstrat 1 mit den darauf befindlichen Hilfs- schichten 6 und 7 bedeckt. Wie aus der EP 0 600 276 Bl bekannt ist, kann die Ätzung durch anisotropes Trockenätzen erfolgen, das selektiv auf Siliziumnitrid, und damit auf der zweiten Hilfsschicht 7, stoppt.
Im anschließenden Verfahrensschritt gemäß der Figur lb erfolgt eine laterale Unterätzung 14 der Hilfsschichten 6 und 7. Die Unterätzung 14 wird genauer in der EP 0 600 276 Bl beschrieben. Da sich Seitenwanddefekte, ausgehend von den Grenzflächen zwischen den Hilfsschichten 6 und 7 und der O- berflache der vergrabenen Schichten 5.1 und 5.2, bilden und unter einem Winkel von etwa 52°entlang von
(111) -Kristallflächen, also beispielsweise entlang der Seitenwand der STI-Oxidschicht, hochwachsen, kann dieses Wachstum der Seitenwanddefekte durch den Überhang, der von den Un- terätzungen 14 der STI-Oxidschicht 13 gebildeten wird, unterbrochen werden.
Im Anschluss wird ein erster Kollektorbereich 2.1 mit einer Dicke Cl sowie eine Kollektorzone 2.2.1 mit einer Dicke C3 epitaktisch abgeschieden, wobei der erste Kollektorbereich
2.1 an die erste vergrabene Schicht 5.1 und die Kollektorzone 2.2.1 an die zweite vergrabene Schicht 5.2 angrenzt. Die Kol- lektorzone 2.2.1 ist hierbei für den zweiten Kollektorbereich eines zweiten Bipolartransistors vorgesehen. Die Dicken Cl und C3 des Kollektorbereiches 2.1 und der Kollektorzone 2.2.1 sind annähernd gleich und liegen vorzugsweise zwischen 50 nm und 300 nm.
Nach Abdeckung des ersten Kollektorbereiches 2.1 mit einer maskierenden Schicht 8 wird in der Figur lc auf der Kollek¬ torzone 2.2.1 eine weitere Kollektorzone 2.2.2 epitaktisch aufgebracht. Diese Kollektorzone 2.2.2 hat vorzugsweise eine Dicke C4, die zwischen 100 nm und 200 nm beträgt. Damit liegt die Kollektorweite C2 des zweiten Kollektorbereiehes 2.2, der sich aus den Kollektorzonen 2.2.1 und 2.2.2 zusammensetzt, im Bereich zwischen 150 nm und 500 nm.
Im vorliegenden Beispiel schließt der zweite Kollektorbereich 2.2 auf annähernd gleicher Höhe mit der Oberfläche der STI- Oxidschicht 13 ab.
Typischerweise stehen die Kollektorweite Cl des ersten Kollektorbereiches 2.1 und die Kollektorweite C2 des zweiten Kollektorbereiches 2.2 zueinander in einem Verhältnis, das zwischen 0,05 und 0,9 liegt. Typische Werte liegen bei 100 nm für die Kollektorweite Cl, sowie 250 nm für die Kollektorwei- te C2. Durch die unterschiedlichen Kollektorweiten Cl und C2 der zwei Kollektorbereiche 2.1 und 2.2 auf demselben Halbleitersubstrat 1 wird erreicht, dass sowohl die Eigenschaften eines HF-Transistors als auch eines HV-Transistors optimiert werden.
Sollen noch größere Unterschiede zwischen den Kollektorweiten des ersten und zweiten Kollektorbereiches 2.1 und 2.2 erzielt werden, so wird im Verfahrensschritt der Figur lb die Kollek¬ torweite Cl und die Dicke C3 relativ gering gehalten und im darauf folgenden Verfahrensschritt der Figur lc die Abschei¬ dung der Kollektorzone 2.2.2 mit einer zweiten Dicke C4 ent¬ sprechend häufig wiederholt. In der Transistorstruktur der Figur ld wurde die maskierende Schicht über dem Kollektorbereich 2.1 entfernt und Kollektoranschlussbereiche 11 eingefügt. Nach Auffüllung mit bei- spielsweise Wolfram, können die Kollektoren zur Oberfläche elektrisch herausgeführt werden, wodurch die Integration der Transistorstruktur in einen integrierten Schaltkreis ermöglicht wird.
Das anhand der Figuren la bis ld beschriebene erfindungsgemäße Verfahren zur Herstellung einer Transistorstruktur für zwei Bipolartransistoren mit Hilfe der selektiven Epitaxie ist besonders einfach. Es werden die verschiedenen Kollektorbereiche in jeweils aufeinanderfolgenden Epitaxieschritten mit der benötigten Dicke in der STI-Oxidschicht 13 abgeschieden, wobei der schon fertig gestellte Kollektorbereich 2.1 durch eine maskierende Schicht 8 abgedeckt wird, um eine weitere epitaktische Abschneidung zu verhindern. Die für eine epitaktische Abscheidung benötigten Bereiche in der STI- Oxidschicht 13 werden also jeweils nur für den entsprechenden
Epitaxieschritt geöffnet.
Auch mit Hilfe von ganzflächiger Epitaxie ist es möglich, Kollektorbereiche 2.x mit unterschiedlichen Kollektorweiten und scharfen Übergängen zu den hochdotierten vergrabenen
Schichten zu realisieren, wie anhand der Figuren 2a bis 2e nachfolgend erläutert. Hierbei schließen die Kollektorbereiche 2.x nach oben planar auf gleicher Höhe mit der Oberfläche der STI-Oxidschicht 13 ab, wobei die Dicken Dl und D2 der vergrabenen Schichten 5.1 und 5.2 variiert werden. Dieser planare Abschluss ist besonders vorteilhaft, da für anschließende Fotoschritte (hier nicht beschrieben) , mit Strukturgrößen kleiner als 0.35 μm, planare Oberflächen benötigt werden.
Gemäß der Figur 2a wird über die ganze Fläche des Halbleitersubstrats 1, in das eine erste Zone 5.1.1 einer ersten vergrabenen Schicht und eine weitere erste Zone 5.2.1 einer zweiten vergrabenen Schicht bereits implantiert wurden, eine epitaktische Schicht 9 mit einer Dicke El abgeschieden. Die ersten Zonen 5.1.1 und 5.2.1 sind vorzugsweise n+-dotiert.
Im Anschluss wird in Figur 2b in die epitaktische Schicht 9 eine zweite Zone 5.1.2 der vergrabenen Schicht 5.1 und eine zweite Zone 5.2.2 der vergrabenen Schicht 5.2 eingebracht, wobei auch diese zweiten Zonen 5.x.2 n+-dotiert sind. Die zweite Zone 5.1.2 erstreckt sich hierbei annähernd über die Fläche der ersten Zone 5.1.1, die zweite Zone 5.2.2 der vergrabenen Schicht 5.2 dagegen lediglich über einen Teilbereich der ersten Zone 5.2.1 der vergrabenen Schicht 5.2.
Im darauffolgenden Schritt des erfindungsgemäßen Verfahrens in der Figur 2c wird eine zweite epitaktische Schicht 10 ganzflächig über die epitaktische Schicht 9, sowie die zweiten Zonen 5.x.2 der vergrabenen Schichten 5.1 und 5.2 in einer Dicke E2 abgeschieden. Hierbei kann diese zweite epitaktische Schicht 10 aus einer einzigen oder mehreren Abschei- düngen hintereinander resultieren. Durch die Dicke E2 dieser epitaktischen Schicht 10 kann die Kollektorweite Cl eines ersten Kollektorbereiches festgelegt werden, wobei die Kollektorweite Cl der Dicke E2 der epitaktischen Schicht 10 entspricht. Die Kollektorweite C2 des zweiten Kollektorbereiches entspricht dagegen der Summe der Dicken El der epitaktischen Schicht 9 sowie der Dicke E2 der epitaktischen Schicht 10.
Die vergrabenen Schichten 5.1 und 5.2 werden in der Figur 2d über Isolationsbereiche 4, im vorliegenden Beispiel als tiefe Gräben ausgeführt, voneinander isoliert.
Anschließend wird in der Figur 2e die STI-Oxidschicht 13 in die epitaktische Schicht 10 gemäß der Figur 2d geätzt und vorzugsweise mit STI -Oxid aufgefüllt, wobei Bereiche für den Kollektoranschlussbereich 11 sowie den ersten und zweiten Kollektorbereich 2.1 und 2.2 frei gelassen werden. Danach werden die Kollektoranschlussbereiche 11 über den zweiten Zo- nen 5.2.2 und 5.1.2 geätzt, um hierdurch eine elektrische An- bindung des Kollektors zu ermöglichen.
Der erste Kollektorbereich 2.1 hat somit eine erste Kollek- torweite Cl , der zweite Kollektorbereich eine größere Kollektorweite C2. Beide Kollektorbereiche 2.1 und 2.2 schließen planar mit der Oberfläche der STI-Oxidschicht 13 ab und besitzen beide scharfe Übergänge zwischen den stark dotierten Bereichen der vergrabenen Schichten 5.x und den geringer do- tierten Kollektorbereichen 2.x. Hierdurch erhält die Transistorstruktur definierte und exakt bestimmbare Eigenschaften.
Ein weiteres erfindungsgemäßes Verfahren zur Herstellung einer erfindungsgemäßen Transistorstruktur mit zwei Kollektor- bereichen unterschiedlicher Kollektorweite wird anhand der Figuren 3a bis 3c näher beschrieben.
In der Figur 3a wird analog zu der Figur lb eine Struktur zur Verfügung gestellt, mit einem, vorzugsweise p-dotierten, Halbleitersubstrat 1, einer in das Halbleitersubstrat 1 implantierten ersten Zone 5.1.1 einer ersten vergrabenen Schicht und einer implantierten zweiten vergrabenen Schicht 5.2, mit einer Dicke D2, Isolationsbereichen 4, einer ersten Hilfsschicht 6 und einer zweiten Hilfsschicht 7, einer STI- Oxidschicht 13 und den Kollektorzonen 2.1.1 und 2.2.1.
Wie in der Figur lb sind in der Figur 3a die Hilfsschichten 6 und 7 unter die STI-Oxidschicht 13 unterätzt, so dass die Kollektorzonen 2.1.1 und 2.2.1 im Querschnitt einen stufen- förmigen Verlauf aufweisen. Durch diese Unterätzung 14 zeigt die STI-Oxidsschicht 13 einen Überhang über einen Teil der Kollektorzonen 2.1.1 und 2.2.1.
Die Dicke C3 dieser Kollektorzonen 2.1.1 und 2.2.1 kann zwi- sehen 5nm und 300nm variieren. Nach Aufbringen einer maskierenden Schicht 8 auf den Bereich der Kollektorzone 2.2.1 wird die Kollektorzone 2.1.1, wie anhand der Pfeile 15 in der Figur 3b gezeigt, derart dotiert, dass sie die selbe Dotierung wie die erste Zone 5.1.1 der ersten vergrabenen Schicht 5.1 aufweist. Vorzugsweise ist dies eine n+-Dotierung. Diese neu gebildete zweite Zone 5.1.2 und die erste Zone 5.1.1 bilden nun die vergrabene Schicht 5.1 mit einer Dicke Dl aus.
Nach Entfernen der maskierenden Schicht 8 wird in der Figur
3c ein erster Kollektorbereich 2.1 auf der ersten vergrabenen Schicht 5.1 mit einer Kollektorweite Cl und auf der Kσllek- torzone 2.2.1 eine weitere Kollektorzone 2.2.2 mit einer Dicke C4 epitaktisch abgeschieden. Der zweite Kollektorbereich 2.2 bildet sich nun aus den beiden Kollektorzonen 2.2.1 und 2.2.2 und hat eine Kollektorweite C2, die die Summe der Dicken C3 und C4 darstellt. Beide Kollektorbereiche 2.1 und 2.2 schließen planar mit der Oberfläche der STI-Oxidschicht 13 ab.
Nach Einfügen der Kollektoranschlussbereiche 11 und Füllen mit beispielsweise Wolfram ist die Transistorstruktur der Figur 3c für eine Verwendung in Bipolartransistoren geeignet.
In einer weiteren erfindungsgemäßen Ausführungsform der Figur 4 wird zwischen dem Halbleitersubstrat 1 und den vergrabenen Schichten 5.1 und 5.2 eine Isolierschicht 3 erzeugt.
Die Erzeugung der Kollektorbereiche 2.1 und 2.2 mit unter- schiedlichen Kollektorweiten Cl und C2 und scharfen Übergängen zwischen den Kollektorbereichen und den vergrabenen Schichten kann dem erfindungsgemäßen Verfahren aus den Figuren 3a bis 3c entsprechen. Darüber hinaus sind auch die erfindungsgemäßen Verfahren, die anhand der Figuren la bis ld und 2a bis 2e erläutert sind, denkbar. Vorzugsweise werden in den erfindungsgemäßen Verfahren der Figuren 1 bis 4 die erste vergrabene Schicht 5.1 und die zweite vergrabene Schicht 5.2 als gleicher Leitfähigkeitstyp ausgestaltet. Diese Ausgestaltung ermöglicht die Ausbildung zweier gleichartiger Transistorstrukturen nebeneinander, also beispielsweise zweier npn-Transistoren bzw. zweier pnp- Transistoren.
In einer alternativen Ausführungsform sind die erste vergra- bene Schicht 5.1 und die zweite vergrabene Schicht 5.2 als unterschiedlichen Leitfähigkeitstypen ausgestaltet. Hierdurch wird es ermöglicht, auf demselben Halbleitersubstrat 1 einen npn-Transistor neben einen pnp-Transistor auszubilden.
In einer besonders vorteilhaften Weiterbildung der erfindungsgemäßen Verfahren werden die Kollektorbereiche mit einem Dotierstoffgradienten ausgebildet, wobei die Konzentration des Dotierstoffes in horizontaler Richtung variiert. Diese Weiterbildung ermöglicht es beispielsweise, im mittleren Kol- lektorbereich eine erhöhte Dotierstoffkonzentration auszubilden. Diese Weiterbildung, insbesondere mit einer geringen Dicke des Kollektorbereiches, verringert die Basis-Kollektor- Raumladungszone und verringert somit die Kollektortransitzeit. Vor allem bei sehr kleinen Transistorstrukturen, bei denen der Emitterbereich oberhalb des Kollektorbereiehes zentriert angeordnet ist, ist diese Weiterbildung besonders vorteilhaft .
Es versteht sich, dass anstelle der Deep Trenches auch Füll Trenches als Isolationsbereiche 4 verwendet werden können.
Insgesamt ermöglichen die erfindungsgemäßen Verfahren, wie anhand der Figuren 1 bis 4 erläutert, die Herstellung von Transistorstrukturen, mit einem ersten Kollektorbereich 2.1, mit einer ersten Kollektorwei e Cl, sowie einem zweiten Kollektorbereich 2.2, mit einer größeren Kollektorweite C2 , auf demselben Halbleitersubstrat 1, wobei alle Übergänge zwischen unterschiedlich dotierten Bereichen eine scharfe Grenzfläche aufweisen. Hierbei ist beispielsweise der erste Kollektorbereich 2.1 für einen Hochfrequenztransistor mit hohen Grenzfrequenzen fτ, der zweite Kollektorbereich 2.2 für einen Hochvolttransistor mit erhöhten Durchbruchspannungen geeignet .

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Transistorstruktur, bestehend aus mindestens einem ersten und einem zweiten Bipolartransistor mit unterschiedlichen Kollektorweiten (Cl, C2), wobei
A) ein Halbleitersubstrat (1) zur Verfügung gestellt wird,
B) mindestens eine erste vergrabene Schicht (5.1) des ersten Bipolartransistors und eine zweite vergrabene Schicht (5.2) des zweiten Bipolartransistors in das Halbleitersubstrat (1) eingebracht werden und
C) mindestens ein erster Kollektorbereich (2.1) mit einer ersten Kollektorweite (Cl) auf der ersten vergrabenen Schicht (5.1) und ein zweiter Kollektorbereich (2.2) mit einer zweiten Kollektorweite (C2) auf der zweiten vergrabenen Schicht (5.2) erzeugt werden, dadurch gekennzeichnet , dass a) für die Erzeugung der zweiten Kollektorweite (C2) eine erste Kollektorzone (2.2.1) mit einer ersten Dicke (C3) auf der zweiten vergrabenen Schicht (5.2) und b) eine zweite Kollektorzone (2.2.2) mit einer zweiten Dicke (C4) auf der ersten Kollektorzone (2.2.1) erzeugt werden und c) mindestens ein Isolationsbereich (4) erzeugt wird, der zumindest die Kollektorbereiche (2.1, 2.2) voneinander trennt .
2. Verfahren zur Herstellung einer Transistorstruktur, bestehend aus mindestens einem ersten und einem zweiten Bipolartransistor mit unterschiedlichen Kollektorweiten (Cl, C2) , wobei
A) ein Halbleitersubstrat (l) zur Verfügung gestellt wird,
B) mindestens ein erster Kollektorbereich (2.1) des ersten Bipolartransistors mit einer ersten Kollektorweite (Cl) und ein zweiter Kollektorbereich (2.2) des zweiten Bipolartransistors mit einer zweiten Kollektorweite (C2) erzeugt werden, dadurch gekennzeichnet , dass a) mindestens eine erste Zone (5.1.1) einer ersten vergrabenen Schicht (5.1) von einem ersten Leitfähigkeitstyp des ersten Bipolartransistors und eine erste Zone (5.2.1) einer zweiten vergrabenen Schicht (5.2) von einem ersten oder einem zweiten Leitfähigkeitstyp des zweiten Bipolartransistors in das Halbleitersubstrat (1) eingebracht werden, b) eine erste epitaktische Schicht (9) erzeugt wird, die ganzflächig zumindest die ersten Zonen (5.1.1, 5.2.1) bedeckt, c) zumindest eine zweite Zone (5.1.2) von dem ersten Leitfähigkeitstyp innerhalb der ersten epitaktischen Schicht (9) erzeugt wird, wobei die zweite Zone (5.1.2) an die erste Zone (5.1.1) der ersten vergrabenen Schicht (5.1) angrenz , d) eine zweite epitaktische Schicht (10) erzeugt wird, die ganzflächig zumindest die erste epitaktische Schicht (9) und die zweite Zone (5.1.2) der ersten vergrabenen Schicht (5.1) bedeckt, d) mindestens ein Isolationsbereich (4) erzeugt wird, der zumindest die Kollektorbereiche (2.1, 2.2) voneinander trennt, wobei e) die zweite Zone (5.1.2) der ersten vergrabenen Schicht (5.1) an den ersten Kollektorbereich (2.1) und die erste
Zone (5.2.1) der zweiten vergrabenen Schicht (5.2) an den zweiten Kollektorbereich (2.2) angrenzen.
3. Verfahren zur Herstellung einer Transistorstruktur, be- stehend aus mindestens einem ersten und einem zweiten
Bipolartransistor mit unterschiedlichen Kollektorweiten (Cl, C2) , wobei
A) ein Halbleitersubstrat (1) zur Verfügung gestellt wird,
B) mindestens ein erster Kollektorbereich (2.1) des ersten Bipolartransistors mit einer ersten Kollektorweite (Cl) und ein zweiter Kollektorbereich (2.2) des zweiten Bipo- lartransistors mit einer zweiten Kollektorweite (C2) erzeugt werden, dadurch gekennzeichnet , dass a) mindestens eine erste Zone (5.1.1) einer ersten vergra- benen Schicht (5.1) von einem ersten Leitfähigkeitstyp des ersten Bipolartransistors und eine zweite vergrabene Schicht (5.2) von einem ersten oder einem zweiten Leitfähigkeitstyp des zweiten Bipolartransistors in das Halbleitersubstrat (1) eingebracht werden, b) mindestens eine erste Kollektorzone (2.1.1) des ersten Bipolartransistors und eine erste Kollektorzone (2.2.1) des zweiten Bipolartransistors erzeugt werden, wobei die erste Kollektorzone (2.1.1) des ersten Bipolartransistors an die erste Zone (5.1.1) und die erste Kollek- torzone (2.2.1) des zweiten Bipolartransistors an die zweite vergrabene Schicht (5.2) angrenzt, c) die erste Kollektorzone (2.1.1) als erster Leitfähigkeitstyp ausgebildet wird, d) eine zweite Kollektorzone (2.2.2) auf der ersten Kollek- torzone (2.2.1) des zweiten Bipolartransistors und eine zweite Kollektorzone (2.1.2) auf der ersten Kollektorzone (2.1.1) des ersten Bipolartransistors erzeugt werden und e) mindestens ein Isolationsbereich (4) erzeugt wird, der zumindest die Kollektorzonen (2.x.y) voneinander trennt.
4. Verfahren nach einem der Ansprüche 1 bis 3 dadurch gekennzeichnet , dass die zweite Kollektorzone (2.2.2) abgeschieden wird.
5. Verf hren nach Anspruch 4 dadurch gekenn ze i chne t , dass die zweite Kollektorzone (2.2.2) epitaktisch abgeschieden wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekenn z e i chne t , dass eine Isolierschicht (3) zwischen dem Halbleitersubstrat (1) und den vergrabenen Schichten (5.1, 5.2) erzeugt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6 dadurch gekennzeichnet , dass der Isolationsbereich (4) mit Hilfe von Shallow Trench Isolationstechnik erzeugt wird.
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