DE69418841T2

DE69418841T2 - Intelligente Prüfungsstrasse

Info

Publication number: DE69418841T2
Application number: DE69418841T
Authority: DE
Inventors: Mitsugi Ogura
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-12-14
Filing date: 1994-12-14
Publication date: 1999-10-21
Anticipated expiration: 2014-12-15
Also published as: DE69418841D1; KR950019754A; EP0660385A3; EP0660385B1; US5635850A; EP0660385A2; JPH07167911A; KR0164247B1; JP3099932B2

Description

Die vorliegende Erfindung betrifft ein System und Verfahren zum effizienten Testen von ICs (Integrierten Schaltungen).
Im Stand der Technik wird eine Burn-in- (Einbrenn-) Testbedingung vom Standpunkt eines Sicherstellens der Zuverlässigkeit von ICs für eine vorbestimmte Zeitperiode bestimmt. Diese Bedingung bleibt die gleiche für sowohl ICs minderer Qualität, die fehleranfällig sind, als auch für hochqualitative ICs, die weniger fehleranfällig sind.
Allgemein können defekte Produkte nicht vollständig ausgesondert werden, auch nicht mit einem Überprüftest (Screening), wie beispielsweise einem Burn-in-Test (Einbrenntest). Aus diesem Grund wurde das Wort "vorhergesagte Fehlerrate" verwendet.
Die vorhergesagte Fehlerrate ist eine Rate von defekten IC- Chips, von denen vorhergesagt wird, daß sie innerhalb einer vorbestimmten Zeitperiode hergestellt werden, zu einer Vielzahl von IC-Chips auf einem Basisbauteil (beispielsweise einem Waver), mit dem ein Überprüfungstest durchgeführt wurde.
Diese vorhergesagte Fehlerrate wird als ein minimaler konstanter Wert festgelegt.
Ein Testsystem einschließlich eines existierenden Burn-in- Tests wird so ausgelegt, daß sogar die Fehlerrate von Produkten mit schlechtester Qualität nicht die vorhergesagte Fehlerrate überschreitet.
In einem herkömmlichen Testsystem werden jedoch, um das allgemeine Qualitätsniveau von Produkten zu erhöhen, Überprüfungstest an allen Produkten unter den gleichen Bedingungen durchgeführt. Daher wird ein Überprüfungstest an hochqualitativen IC-Chips unter der gleichen Bedingung wie an IC-Chips minderer Qualität durchgeführt.
In diesem Zusammenhang wird als Beispiel das folgende Dokument erwähnt. Die US-A-4985988 beschreibt eine Anordnung, in der ein Burn-in (Einbrennen) von integrierten Schaltungen durchgeführt wird und diese parametrisch getestet werden, bevor ein Zusammenbau durchgeführt wird. Die integrierten Schaltungen werden auf Grundlage der Ergebnisse des parametrischen Testens sortiert und in Gruppen mit ähnlichen Parametern zusammengeführt. Integrierte Schaltungen einer einzelnen Gruppe werden auf einem Leitungsrahmen angeordnet, eingekapselt, markiert und wieder getestet, während sie immer noch mit Leitungsrahmen verbunden sind. Zuletzt werden die verpackten integrierten Schaltungen von dem Leitungsrahmen getrennt und die, die die vorbestimmten Parameter erfüllen, werden in Transporthüllen geführt.
Der Zweck eines Überprüfungstests ist es, defekte Produkte zu auszusondern, jedoch erzeugt der Test selbst keinen Mehrwert. Daher müssen die Kosten für einen Überprüfungstest minimiert werden.
Gegenwärtig hat sich jedoch das Verhältnis der Kosten eines Testschritts zu den Gesamtkosten der Herstellung von ICs stark erhöht. Es wird beispielsweise ein DRAM als typisches IC-Produkt betrachtet. Die Testzeit erhöht sich 10-fach für jede neue Generation (mit einer Erhöhung eines Integrationsgrades). Das heißt, die Testzeit für ein 4-Mbyte DRAM ist 10mal so lang wie die für 1-Mbyte DRAM. Daher müssen, um die gleiche Produktion von 4-Mbyte DRAMs wie die von 1-Mbyte DRAMs sicherzustellen, die Produktionseinrichtungen für 4-Mbyte DRAMs 10mal größer als die für 1-Mbyte DRAMs sein.
Kurz gesagt sind die Überprüfungstestkosten eines 4-Mbyte DRAMs 10mal größer als die von 1-Mbyte DRAMs.
In der Praxis ist die Speichergröße eines 4-Mbyte DRAM 4mal größer als die eines 1-Mbyte DRAM. Es ist daher erforderlich, daß die Kosten eines 4-Mbyte DRAM 4mal kleiner als die von 1- Mbyte DRAMs sind.
Unter diesen Umständen muß eine Rationalisierung erzielt werden, um die Kosten von 4-Mbyte DRAMs auf 4mal kleiner oder weniger als die von 1-Mbyte DRAMs zu reduzieren.
Gemäß einem gegenwärtig verwendeten Rationalisierungsverfahren werden 4 IC-Chips gleichzeitig getestet. Eine Verbesserung einer durch diese Rationalisierung erzielten Effizienz wird auf 1,5-fach geschätzt, trotz der Tatsache, daß die Anzahl von gleichzeitig getesteten Produkten 2-fach ist. Daher ist solch ein Rationalisierungsmittel nicht geeignet.
Wie oben beschrieben, erhöht sich unvermeidlicherweise, wenn die ICs an Größe abnehmen und an Kapazität zunehmen, das Verhältnis der Kosten eines Testschritts zu den Gesamtkosten für die Herstellung von ICs. Daher ergibt sich ein Bedarf an neuerlicher Rationalisierung zum Reduzieren der Kosten eines Testschritts.
Die vorliegende Erfindung wurde gemacht, um die obigen Nachteile zu eliminieren, und es ist eine Aufgabe, die Testkosten ohne Erhöhung der Testzeit zu reduzieren, auch dann wenn ICs an Größe abnehmen und an Kapazität zunehmen.
Um die obige Aufgabe zu lösen, wird in Übereinstimmung mit einem Gesichtspunkt der vorliegenden Erfindung ein Verfahren zum Herstellen von integrierten Schaltungen bereitgestellt, mit den folgenden Schritte in der gegebenen Reihenfolge: Verarbeiten einer Vielzahl von Wavern, um darauf IC-Chips zu bilden, und Sammeln primärer Information bezüglich der Qualität des Prozesses, dem jeder Waver unterzogen wurde; Bewerten der Vielzahl von IC-Chips auf jedem Waver, um sekundäre Information bezüglich der Qualität jedes Chips zu erhalten; Bestimmen der Burn-in-Bedingung und der Post- (Nach-)Burn-in-Testbedingung für jeden Waver auf Grundlage der primären Information und der sekundären Information, wobei die Waver in einer Vielzahl von Qualitätsränge (GNWA) klassifiziert werden, in Übereinstimmung mit einer kombinierten Qualitäts-Bewertung, die durch ein Kombinieren der für den Waver aus der primären Information angezeigten Qualität und der durch die sekundäre Information angezeigten Qualität erhalten wird, und die Burn-in- und Post-Burn-in- Testbedingungen so ausgewählt werden, daß sie für Waver mit niedriger Qualitätsrangordnung strenger sind, bei denen die primäre Information anzeigt, daß die Qualität des Verarbeitungsschritts schlecht war, und die sekundäre Information anzeigt, daß die Chip-Qualität niedrig ist, und so ausgewählt werden, daß sie für Waver mit hoher Qualitätsrangordnung gemäßigter sind, bei denen die primäre Information anzeigt, daß die Qualität des Verarbeitungsschritts gut war und die sekundäre Information anzeigt, daß die Chipqualität gut ist; Aufbauen eines IC- Produktes aus jedem IC-Chip; Durchführen eines Burn-in mit dem IC-Produkt in Übereinstimmung mit der festgelegten Burnin-Bedingung; und Testen des IC-Produktes nach dem Burn-in in Übereinstimmung mit der festgelegten Post-Burn-in- Testbedingung.
In Übereinstimmung mit einem weiteren Gesichtspunkt der Erfindung wird ein intelligentes Testreihensystem bereitgestellt, um das Verfahren nach Anspruch 1 durchzuführen, umfassend: eine Verarbeitungsvorrichtung zum Verarbeiten eines Wavers; eine Bewertungsvorrichtung, um eine Vielzahl von auf dem Waver durch die Verarbeitungsvorrichtung hergestellten IC-Chips zu bewerten; eine Steuervorrichtung mit einem ersten Eingang, der mit der Verarbeitungsvorrichtung verbunden ist, um primäre Information bezüglich der Qualität der Verarbeitung zu empfangen, und mit einem zweiten Eingang, der mit der Bewertungsvorrichtung verbunden ist, um sekundäre Information bezüglich der Qualität der IC-Chips zu empfangen und um eine Burn-in-Bedingung und eine Post-burn-in-Testbedingung für jeden Waver auf Grundlage der von der Verarbeitungsvorrichtung erhaltenen primären Information und der von der Bewertungsvorrichtung erhaltenen sekundären Information festzulegen; eine Montagevorrichtung, um ein IC- Produkt aus jedem IC-Chip aufzubauen; eine Burn-in- Vorrichtung, um ein Burn-in mit dem Chip auf dem Waver oder dem IC-Produkt unter der Burn-in-Bedingung durchzuführen; und eine Post-burn-in-Testvorrichtung, um den IC-Chip oder das IC-Produkt nach dem Burn-in unter der Post-burn-in- Testbedingung zu testen.
Optional stellt die Steuervorrichtung eine Belastungsbedingung für jeden Waver auf Grundlage der primären Information ein, so daß die Steuervorrichtung nach einer Verarbeitung und vor einer Bewertung eine Belastung durch eine vorbestimmte Temperatur und eine vorbestimmte Spannung an den Waver anlegen kann.
Die primäre Information kann Information bezüglich der Bildung eines Films, Information über ein Ätzen, Information über ein Säubern und Information über eine Wärmebehandlung beinhalten. Die sekundäre Information kann Information über eine Ausbeute, Information über Defektkategorien, Information über ein Zuordnen und Information über eine Reparaturausbeute beinhalten.
Die Steuervorrichtung kann die Waver in die Vielzahl von Qualitätsrangordnungen klassifizieren, kann tertiäre Information einschließlich Burn-in- und Testinformation auf Grundlage der Qualitätsrangordnungen bestimmen und kann die tertiäre Information zur Burn-in-Vorrichtung und zur Testvorrichtung liefern.
Optional ist die Steuervorrichtung in der Lage, die Waver auf Grundlage der primären Information in Erstqualitätsgrade einzuteilen, auf Grundlage der sekundären Information in sekundäre Qualitätsgrade, und auf Grundlage der ersten und zweiten Qualitätsgrade in die Vielzahl von Qualitätsränge.
Die Steuervorrichtung bestimmt die tertiäre Information auf Grundlage der Vielzahl von Qualitätsrangordnungen und liefert die tertiäre Information zur Burn-in-Vorrichtung und zur Testvorrichtung.
Bezüglich des optionalen zusätzlichen Belastungstests an dem Waver nach einem Verarbeiten und vor einer Bewertung, kann die Steuervorrichtung die Waver auf Grundlage der primären Information, einschließlich Information über die Bildung eines Films, Information über ein Ätzen, Information über ein Säubern und Information über eine Wärmebehandlung in eine Vielzahl von Qualitätsrangordnungen klassifizieren, die Auf- Waver-Belastungstestbedingungen auf Grundlage der Qualitätsrangordnungen bestimmen, und kann die Testbedingungen zur Belastungsanlegevorrichtung liefern, die für den Auf-Waver-Belastungstest vorgesehen ist.
In Übereinstimmung mit der obigen Anordnung klassifiziert die Steuervorrichtung die Waver oder Posten in eine Vielzahl von Qualitätsränge auf Grundlage der durch die Verarbeitungsvorrichtung erhaltenen primären Informationen und der durch die Bewertungsvorrichtung erhaltenen sekundären Information, und liefert ein auf Grundlage der Qualitätsränge festgelegtes Verarbeitungsvorgehen als tertiäre Information einschließlich Burn-in- und Testinformation zur Burn-in- Vorrichtung und zur Testvorrichtung.
Das heißt, daß Prozeßbedingungen in nacheinander auszuführenden Burn-in- und Testschritten in Übereinstimmung mit den Qualitätsrängen von Wavern oder Posten bestimmt werden.
Daher kann die Testzeit im Vergleich mit einem Fall stark reduziert werden, bei dem Burn-in- und Testschritte unabhängig von der Qualität von Wavern oder Posten unter den gleichen Bedingungen ausgeführt werden. Zusätzlich kann eine solche Abnahme der Testzeit eine Kostenerhöhung und die Größe von Herstellungseinrichtungen, die eine Erhöhung des Maßstabs von ICs begleitet, vermindern.
Diese Erfindung kann vollständiger mit der folgenden detaillierten Beschreibung verstanden werden, wenn diese zusammen mit den begleitenden Zeichnungen gesehen wird, in denen:
Fig. 1 ein Blockdiagramm eines Systems der vorliegenden Erfindung zeigt;
Fig. 2 eine detaillierte Ansicht des Systems in Fig. 1 zeigt;
Fig. 3 eine detaillierte Ansicht des Systems in Fig. 1 zeigt; und
Fig. 4 eine Ansicht eines Vergleichs zwischen einem bekannten System und dem System gemäß der vorliegenden Erfindung zeigt.
Ein intelligentes Testreihensystem der vorliegenden Erfindung wird unterhalb detailliert mit Bezug auf die begleitenden Zeichnungen beschrieben.
Fig. 1 zeigt das intelligente Testreihensystem der vorliegenden Erfindung.
In diesem System wird unterschiedliche durch einen Prozeßabschnitt 11 und einen D/S-Abschnitt 12 erhaltene Information durch einen Hostcomputer 13 verarbeitet, um einem Waver oder einem Waver-Posten eine Qualitätsrangordnung zuzufügen, und eine Testbedingung in einem Burn-in-Abschnitt 14 und einem Testabschnitt 15 wird auf Grundlage der Qualitätsrangordnung bestimmt.
Prozeßinformation (einschließlich Schwierigkeitsinformation) wird durch den Prozeßabschnitt 11 erhalten und in den Host- Computer 13 eingegeben. Information über die Ausbeute wird durch den D/S-Abschnitt 12 erhalten und in den Host-Computer 13 eingegeben. Der Host-Computer 13 fügt einem Produkt (einem Waver oder einem Waver-Posten) eine Rangordnung auf Grundlage der Prozeßinformation und der Ausbeuteinformation hinzu.
Der Host-Computer 13 bestimmt eine Testbedingung im Burn-in- Abschnitt 14 und im Testabschnitt 15 in Übereinstimmung mit der Rangordnung des Produktes und überträgt die Testbedingung zum Burn-in-Abschnitt 14 und zum Testabschnitt 15. Diese Testbedingung ändert sich mit einer Änderung der Rangordnung eines Produktes.
Der Burn-in-Abschnitt 14 und der Testabschnitt 15 testet das Produkt unter den Testbedingungen entsprechend dem zu testenden Produkt.
Wie oben beschrieben, wird beim System der vorliegenden Erfindung eine Qualitätsrangordnung für jedes Produkt (ob Waver oder Waver-Posten) bestimmt und die Testbedingung für jedes Produkt wird in Übereinstimmung mit der Qualitätsrangordnung geändert.
Eine strenge Testbedingung wird für Waver minderer Qualität eingestellt, wohingegen eine moderate Testbedingung für Waver hoher Qualität eingestellt wird, wodurch die Testzeit im Vergleich mit dem bekannten System vermindert wird, bei dem eine Testbedingung die gleiche bleibt.
Die Fig. 2 und 3 zeigen die detaillierte Anordnung des Systems der vorliegenden Erfindung.
Information zum Bestimmen der Bedingung eines Burn-in-Tests wird durch primäre Information über einen IC- Herstellungsprozeß in einem Reinraum und sekundäre Information über eine Ausbeute gebildet. Die primäre Information wird über einen Reinraum-Host-Computer 21 in den Host-Computer 13 eingegeben. Die sekundäre Information wird über einen D/S-Host-Computer 22 in den Host-Computer 13 eingegeben.
Es werden Produkten zwei Qualitätsrangordnungen zugeordnet, d. h., eine Rangordnung basierend auf der primären Information und eine Rangordnung basierend auf der sekundären Information.
Die primäre Information ist Information über die Leistung des Reinraums. Diese Information ist ein Faktor, der die grundlegenden Charakteristiken eines Waver-Postens dominiert. Daher wird davon ausgegangen, daß die Verteilung von Qualitätsrangordnungen basierend auf der primären Information mit einer Normalverteilung fast übereinstimmt.
In diesem Ausführungsbeispiel werden zuerst Produkte (beispielsweise Posten) auf Grundlage der primären Information in die folgenden vier Qualitätsgrade eingeteilt: [Qualitätsgrade]
A-Rangordnung: Posten, die innerhalb 2e vom Prozeßspezifikationszentrum angeordnet sind
B-Rangordnung: Posten, die innerhalb 2-3e der Prozeßspezifikation angeordnet sind
C-Rangordnung: Posten, die außerhalb 3e vom Prozeßspezifikationszentrum angeordnet sind
D-Rangordnung: Posten, die einem anormalen Zustand oder einen Fehler beim Prozeß durchliefen und daher besondere Aufmerksamkeit benötigen.
In diesem Ausführungsbeispiel werden z. B. Belastungsbedingungen von Auf-waver-Belastungstest aus folgendem Grund bevorzugt in zwei Gruppen eingeteilt, in Übereinstimmung mit den obigen vier Qualitätsgraden.
Eine Streßbedingung, die ähnlich der beim bekannten System ist, wird für A- und B-Rangordnungen eingestellt, die als relativ hohe Rangordnungen angesehen werden, wohingegen eine strenge Belastungsbedingung für C- und D-Rangordnungen eingestellt wird, die als niedrige Rangordnungen betrachtet werden, wodurch defekte Produkte in einer frühen Stufe verschlechtert werden und sie in einem D/S-Schritt als dem nächsten Schritt ausgesondert werden. Diese Verarbeitung ist vorteilhaft im Hinblick auf ökonomische Effizienz und Qualitätssicherung.
Die sekundäre Information ist Information über einen D/S- Schritt zum Bestimmen der Qualität eines jeden Chips auf einem Waver, der einem Prozeß unterzogen wurde. Diese Information wird als ein Faktor betrachtet, um die anfängliche Qualität eines Postens zu überwachen und wird verwendet, um die Qualitätsrangordnung eines Postens zu verifizieren, der auf Grundlage der primären Information klassifiziert ist. Als diese Information wird gewöhnlich Information über die Ausbeute verwendet.
In diesem Ausführungsbeispiel sind Produkte (beispielsweise Posten) auf Grundlage der sekundären Information in die folgenden drei Qualitätsgrade klassifiziert:

[Qualitätsgrade]

H-Rangordnung: hochqualitative Posten, die durchschnittliche Werte übersteigende Ausbeuten liefern
M-Rangordnung: Posten innerhalb 2e vom zentralen Wert
L-Rangordnung: Posten, die außerhalb der Normalverteilung von Erträgen gelagert sind.
Tabelle 1 zeigt die Qualitätsgrade von Posten in Form einer Matrix, in der die Rangordnungen der Produkte auf Grundlage der primären Information und die Rangordnungen der Produkte auf Grundlage der sekundären Information kombiniert sind. Tabelle 1:
In diesem Ausführungsbeispiel sind Produkte (beispielsweise Posten) in die folgenden vier Qualitätsgrade klassifiziert:

[Qualitätsgrade]

G (hohe) Rangordnung: Posten mit guter Qualität, an denen ein Überprüfungstest, beispielsweise ein Burn-in- Test, unter moderaten Bedingungen durchgeführt wird
N (normale) Rangordnung: Posten mit durchschnittlicher Qualität, an denen ein Überprüfungstest, wie beispielsweise ein Burn-in- Test, unter einer mittleren Bedingung durchgeführt wird
W (Warnungs-) Rangordnung: Posten mit einer Qualität, die schlechter als die durchschnittliche Qualität ist, an denen ein Überprüfungstest, wie beispielsweise ein Burn-in- Test, unter der gleichen Bedingung durchgeführt wird, wie beim herkömmlichen System
A (anormale) Rangordnung: Posten mit geringer Qualität, an denen ein Überprüfungstest, wie beispielsweise ein Burn-in- Test, unter einer Bedingung durchgeführt wird, die strenger als die beim herkömmlichen System ist.
Fig. 4 zeigt einen Vergleich zwischen dem herkömmlichen System und dem System der vorliegenden Erfindung.
In diesem System wird ein Auf-Waver-Belastungstest, z. B. mit Produkten (beispielsweise Wavern) von A- und B-Rangordnungen, unter Bedingung 1 durchgeführt, wohingegen der gleiche Test an Produkten von C- und D-Rangordnungen unter Bedingung 2 durchgeführt wird.
Ein "Plus etwas (+º)11 Test (voller Test) wird zusätzlich mit Produkten der Qualitätsrangordnung D, basierend auf der primären Information, in einem D/S-Schritt durchgeführt. Produkte, die durch den vollen Test im D/S-Schritt als defekte Produkte erfaßt werden, werden ausgesondert.
Ein Burn-in-Test wird mit Produkten der G- und N-Rangordnung unter Bedingung 1 durchgeführt, und der gleiche Test wird mit Produkten der W- und A-Rangordnung unter Bedingung 2 durchgeführt.
In diesem System wird mit einer Auslassung und Hinzufügung von Testpunkten die Gesamttestzeit in einem Testschritt auf 25% der des bekannten System mit Bezug auf die G-Rangordnung eingestellt; 60% mit Bezug auf die N-Rangorndung; 100% mit Bezug auf die W-Rangordnung und 150% mit Bezug auf die A- Rangordnung.
Diese Testzeit wird veschiedentlich geändert, in Abhängigkeit vom Typ eines Produktes und dem Schwierigkeitsgrad eines Herstellungsprozesses. Die Testzeit wird auch in Abhängigkeit eines Niveaus von Herstellungskönnen geändert. In diesem Ausführungsbeispiel werden zwei Bedingungen als Burn-in- Bedingungen eingestellt. Es können jedoch drei oder mehr Bedingungen, beispielsweise eine Bedingung für jeden Grad, eingestellt werden.
Finale Testergebnisse werden durch den Hostcomputer statistisch ausgewertet. Das heißt, die Burn-in-Bedingungen und die Testbedingungen werden immer auf Grundlage von Qualitätsrangordnungen oder Testbedingungen und der tatsächlichen Qualität von Produkten überprüft.
Tabelle 2 zeigt die Verhältnisse von Posten (von DRAMs in diesem Fall), die auf Grundlage der primären Information und der sekundären Information klassifiziert sind. Tabelle 2
In diesem Fall waren im ersten Grad die Posten mit A- Rangordnung 50%, die Posten mit B-Rangordnung 30%, die Posten mit C-Rangordnung 15% und die Posten mit D-Rangordnung 5%. Im zweiten Grad waren die Posten mit H-Rangordnung 50%, die Posten mit M-Rangordnung 35% und die Posten mit L-Rangordnung 15%.
In diesem Fall, mit Bezug auf die Qualitätsrangordnungen der Posten, basierend auf der Kombination der primären Information und der sekundären Information in Form einer Matrix, sind die Posten mit G-Rangordnung 57%, die Posten mit N-Rangordnung 25%, die Posten mit W-Rangordnung 13% und die Posten mit A-Rangordnung 5%.
Testzeiten bei der vorliegenden Erfindung werden mit der Testzeit des herkömmlichen Systems als "eins" berechnet.
Die Testzeit für die Posten der G-Rangordnung ist 1/4 der des herkömmlichen Systems (0,25); die Testzeit für die Posten der N-Rangordnung ist 3/5 (0,6); die Testzeit für die Posten der W-Rangordnung ist die gleiche wie beim herkömmlichen System (1); und die Testzeit für die Gruppen der A-Rangordnung ist 1,5 · (1,5). In diesem Fall ist die Gesamttestzeit t gegeben durch
t = 0.57 · 0.25 + 0.25 · 0.6 + 0.13 · 1.0 + 0.5 · 1.5 = 0.4975 · 0.5 ... (1)
Wie oben beschrieben, können mit dem intelligenten Testreihensystem und Verfahren der vorliegenden Erfindung die folgenden Wirkungen erzielt werden.
In Übereinstimmung mit der Erfindung kann die Testzeit für Produkte stark reduziert werden. In Übereinstimmung mit der Versuchsberechnung unter den vorliegenden Bedingungen ist die Testzeit ungefähr 50% der Testzeit des herkömmlichen Systems, wie durch Gleichung (1) angezeigt, was einer Effizienzverbesserung von 200% entspricht. Das heißt, mit Testeinrichtungen der gleichen Größe können doppelt so viele Produkte wie beim herkömmlichen System getestet werden und eine Produktion von zweimal der des herkömmlichen Systems kann sichergestellt werden. Zusätzlich, da die Testkosten proportional zur Testzeit sind, können die Testkosten für Produkte reduziert werden, was einen großen Beitrag zur Erhöhung eines Profits zur Folge hat.
Es wird angenommen, daß dieses intelligente Testreihensystem in eine neue aufzubauende Fabrik eingeführt wird. In diesem Fall, falls die Testzeit die gleiche wie beim herkömmlichen System ist, können die Einrichtungen für Tests und Burn-in- Tests um einige 10% reduziert werden. Die Fabrikinvestition kann entsprechend reduziert werden und somit können Kosten reduziert werden. Zusätzlich, da die Größe der Einrichtungen vermindert werden kann, kann auch der Raum für die Testeinrichtungen im Plan reduziert werden, was eine Reduktion von Konstruktionskosten zur Folge hat.
Zusätzlich können Betriebskosten (Kosten für Klimaanlage und elektrische Energie und ähnliches) für Test- und Burn-in- Schritte entsprechend reduziert werden. Darüberhinaus, da die eingeführten Einrichtungen nicht groß sein müssen, können Arbeitseinsparungen erzielt werden. Daher kann eine Reduktion von Personalkosten realisiert werden. Darüberhinaus können zusätzliche Überprüfungstests mit Posten durchgeführt werden, die Probleme im Hinblick auf Qualität aufweisen, wodurch strenge und akkurate Tests durchgeführt werden können. Mit diesen Tests kann eine Verbesserung der Qualität erzielt werden.

Claims

1. Verfahren zum Herstellen von integrierten Schaltungen, die folgenden Schritte in der gegebenen Reihenfolge umfassend:

Verarbeiten einer Vielzahl von Wavern, um darauf IC- Chips zu bilden und Sammeln primärer Information bezüglich der Qualität des Prozesses, dem jeder Waver unterzogen wurde;

Bewerten der Vielzahl von IC-Chips auf jedem Waver, um sekundäre Information bezüglich der Qualität jedes Chips zu erhalten;

Bestimmen der Burn-in-Bedingung und der Post-burn-in- Testbedingung für jeden Waver auf Grundlage der primären Information und der sekundären Information, wobei die Waver in eine Vielzahl von Qualitätsrangordnungen (G, N, W, A) klassifiziert werden, in Übereinstimmung mit einer kombinierten Qualitätsbewertung, bestimmt durch ein Kombinieren der für jeden Waver aus der primären Information angezeigten Qualität und der durch die sekundäre Information angezeigten Qualität, und die Burn-in- und Post-burn-in-Testbedingungen werden so ausgewählt, daß sie für Waver mit niedrigerer Qualitätsrangordung strenger sind, bei denen die primäre Information anzeigt, daß die Qualität des Verarbeitungsschrittes schlecht war, und die sekundäre Information anzeigt, daß die Chip-Qualität niedrig ist, und werden so ausgewählt, daß sie für Waver mit höherer Qualitätsrangordnug moderater sind, bei denen die primäre Information anzeigt, daß die Qualität des Verarbeitungsschrittes gut war und die sekundäre Information anzeigt, daß die Chip-Qualität gut ist;

Aufbau eines IC-Produktes aus einem IC-Chip;

Durchführen eines Burn-in mit dem IC-Produkt in Übereinstimmung mit der festgelegten Burn-in-Bedingung; und

Testen des IC-Produktes nach dem Burn-in in Übereinstimmung mit der festgelegten Post-burn-in- Testbedingung.

2. Verfahren nach Anspruch 1, den zusätzlichen Schritt umfassend:

Festlegen, auf Grundlage der primären Information, einer Auf-Waver-Belastungstestbedingung für jeden Waver nach einem Verarbeiten und vor einer Bewertung, und

Anlegen einer Belastung durch eine vorbestimmte Temperatur und eine vorbestimmte Spannung an jeden Waver in Übereinstimmung mit der festgelegten Belastungsbedingung.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß

die primäre Information Information über die Bildung eines Films, Information über ein Ätzen, Information über ein Säubern und Information über eine Wärmebehandlung beinhaltet; und

die sekundäre Information Ausbeuteinformation einschließt.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß

a) den Wavern ein erster (A, B, C, D) Qualitätsgrad auf Grundlage der primären Information zugeordnet wird, ein zweiter Qualitätsgrad (H, M, L) auf Grundlage der sekundären Information, und die Qualitätsrangordnung durch eine Kombination des ersten und des zweiten Qualitätsgrades bestimmt wird;

b) die Burn-in- und Post-burn-in-Testbedingungen als tertiäre Information für die Burn-in- oder die Post-burn-in-Testschritte geliefert werden.

5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die primäre Information Information über die Bildung eines Films, Information über Ätzen, Information über ein Säubern und Information über eine Wärmebehandlung beinhaltet.

6. Ein intelligentes Testreihensystem zum Ausführen des Verfahrens nach Anspruch 1, umfassend:

eine Verarbeitungsvorrichtung (11) zum Verarbeiten eines Wavers;

eine Bewertungsvorrichtung (12), um eine Vielzahl von auf dem Waver durch die Verarbeitungsvorrichtung hergestellten IC-Chips zu bewerten;

eine Steuervorrichtung (13) mit einem ersten Eingang, der mit der Verarbeitungsvorrichtung verbunden ist, um primäre Information bezüglich der Qualität des Verarbeitens zu empfangen, und mit einem zweiten Input, der mit der Bewertungsvorrichtung verbunden ist, um sekundäre Information bezüglich der Qualität der IC- Chips zu empfangen und um eine Burn-in-Bedingung und eine Post-burn-in-Testbedingung für jeden Waver auf Grundlage der von der Verarbeitungsvorrichtung erhaltenen primären Information und der von der Bewertungsvorrichtung erhaltenen sekundären Information einzustellen;

eine Montagevorrichtung (16), um ein IC-Produkt aus jedem IC-Chip aufzubauen;

eine Burn-in-Vorrichtung (14), um ein Burn-in mit dem IC-Chip auf dem Waver oder dem IC-Produkt unter der Burn-in-Bedingung durchzuführen; und

eine Post-burn-in-Testvorrichtung (15), um den IC-Chip oder das IC-Produkt nach dem Burn-in unter der Postburn-in-Testbedingung zu testen.