DE69414993T2

DE69414993T2 - Vorrichtung zur Erzeugung eines Anzeigetaktsignals

Info

Publication number: DE69414993T2
Application number: DE69414993T
Authority: DE
Inventors: Hideo C/O Canon K.K. Tokyo Kanno; Yuichi C/O Canon K.K. Tokyo Matsumoto; Katsuhiro C/O Canon K.K. Tokyo Miyamoto; Takashi C/O Canon K.K. Tokyo Tsunoda; Hideaki C/O Canon K.K. Tokyo Yui
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-12-28
Filing date: 1994-12-27
Publication date: 1999-06-10
Anticipated expiration: 2014-12-28
Also published as: EP0661685B1; DE69414993D1; US5912713A; JPH07199891A; EP0661685A1

Description

ZUM STAND DER TECHNIK

Diese Erfindung betrifft eine Anzeigesteuervorrichtung, und insbesondere eine Anzeigesteuervorrichtung, die durch Erzeugen eines Signals mit einer geteilten Frequenz auf der Grundlage der Frequenz eines Bezugssignals eine Anzeige bereitstellt.
Ein allgemein bekanntes Beispiel einer Schaltung, die auf der Grundlage der Frequenz eines vorgegebenen Bezugssignals ein Signal erzeugt, dessen Frequenz eine aus der Bezugsfrequenz geteilte Frequenz ist, ist eine als PLL (phasenverriegelte Schleife) bezeichnete Oszillatorschaltung, die das Bezugssignal mit dem Ausgangssignal in Hinsicht sowohl auf die Frequenz als auch die Phase vergleicht, und eine Regelung so ausführt, daß das Eingangssignal und ein von einem VCO (spannungsgesteuerter Oszillator) abgegebenen Frequenzsignal eine Phasendifferenz beibehält, die proportional zur Differenz der freien Oszillatorfrequenz des VCO und der Frequenz des Eingangssignals ist. In einer PLL-Schaltung dieser Art wird das Ausgangssignal aus dem VCO durch einen vorbestimmten Teilwert (ein voreingestellter Wert) frequenzgeteilt, nachdem die Frequenz und Phase sich ergebenden Signals mit der Frequenz und Phase des Bezugssignals verglichen sind. Beispielsweise wird in einer Anzeigevorrichtung ein Horizontalsynchronsignal als Bezugssignal verwendet, und eine PLL-Schaltung der obengenannten Art wird verwendet, um die Frequenz des Bezugssignals zu multiplizieren und den Synchronisierungstakt eines Videosignals zu erzeugen. Eine solche Vorrichtung ist beispielsweise aus dem Dokument US- A-5 479 073 bekannt.
Es gibt jedoch Anzeigevorrichtungen, in denen das Horizontalsynchronsignal als Bezugssignal dient und mit einer Frequenz ausgegeben wird, die sich von derjenigen zur Zeit der Anzeigeoperation in Intervallen unterscheidet, wobei beispielsweise ein Vertikalsynchronsignal fehlt. Bei einer derartigen Vorrichtung bedeutet die Tatsache, daß die herkömmliche PLL-Schaltung nur auf einen Teilwert voreingestellt werden kann, daß die PLL-Schaltung während der Zeit nicht normal arbeitet, in der das Vertikalsynchronsignal fehlt. Das Ergebnis ist ein Anstieg von Jitter oder ein Fehler der PLL-Schaltung beim Verriegeln des Ausgangssignals.
Das Dokument JP-A-03 009 615 offenbart eine PLL für eine Anzeigesteuervorrichtung, bei der die Abwesenheit des Horinzontalsynchronsignals bei den Frequenzteiloperationen festgestellt wird und für eine spezielle Periode angehalten wird.
Das Dokument JP-A-62 256 521 offenbart eine PLL-Schaltung für eine Anzeigesteuervorrichtung, bei der eine Spannung in einem speziellen Zustand während einer besonderen Periode des Vertikalsynchronsignals angehalten wird.
Das Dokument EP-A-0 544 245 offenbart eine Taktregenerierschaltung, bei der eine zweite PLL verwendet wird, um Impulse während des Vertikalsynchronsignals bereitzustellen.

ZUSAMMENFASSUNG DER ERFINDUNG

Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine Anzeigesteuervorrichtung zu schaffen, die in der Lage ist, ein Anzeigetaktsignal durch Ändern des Frequenzteilwertes gemäß der Frequenz der Bezugssignals abzugeben, das in Hinsicht auf Änderungen der Frequenz stabil ist, selbst wenn ein Bezugssignal eine Vielzahl von Frequenzen aufweist.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Anzeigesteuervorrichtung zu schaffen, bei der im Falle, daß ein Taktsignal unter Verwendung eines Horizontalsynchronsignals als Bezugssignal erzeugt wird, diese in der Lage ist, Störungen der Anzeige zu vermeiden, selbst wenn die Frequenz des Horizontalsynchronsignals in einem Austastintervall fluktuiert.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Anzeigesteuervorrichtung zu schaffen, bei der die sichere Funktion einer in einer Anzeigesteuerschaltung verwendeten PLL- Schaltung garantiert ist.
Diese Aufgaben werden gelöst durch eine Anzeigesteuervorrichtung, wie sie im Patentanspruch 1 angegeben ist.
Andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachstehenden Beschreibung in Verbindung mit der beiliegenden Zeichnung deutlich, in der gleiche Bezugszeichen dieselben oder ähnliche Teile in allen Figuren bedeuten.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein Blockschaltbild, das ein Informationsverarbeitungssystem veranschaulicht, das eine Anzeigesteuervorrichtung nach einem Ausführungsbeispiel der vorliegenden Erfindung besitzt;
Fig. 2 ist ein Blockschaltbild, das den Aufbau einer PLL- Schaltung eines Kathodenstrahlröhren-Signalempfängers gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 3 ist ein Blockschaltbild, das den Aufbau einer PLL- Schaltung eines Kathodenstrahlröhren-Signalempfängers gemäß einem zweiten Ausführungsbeispiel nach der vorliegenden Erfindung darstellt;
Fig. 4 ist eine Zeittafel, die die Arbeitsweise der Schaltung von Fig. 3 zeigt;
Fig. 5 ist ein Blockschaltbild, das den Aufbau einer PLL- Schaltung eines Kathodenstrahlröhren-Signalempfängers in einer Abwandlung des zweiten Ausführungsbeispiels der vorliegenden Erfindung darstellt;
Fig. 6 ist ein Blockschaltbild, das den Aufbau einer PLL- Schaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 7 ist eine Zeittafel, die die Arbeitsweise der in Fig. 6 gezeigten Schaltung darstellt;
Fig. 8 ist ein Arbeitsablaufplan, der die Verarbeitung zur Einstellung eines Registers einer Steuerung gemäß dem dritten Ausführungsbeispiel darstellt; und
Fig. 9 ist ein Blockschaltbild, das den Aufbau einer PLL- Schaltung eines Kathodenstrahlröhren-Signalempfängers gemäß einer Abwandlung des dritten Ausführungsbeispiels der vorliegenden Erfindung darstellt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nun detailliert anhand der beiliegenden Zeichnung beschrieben.
Fig. 1 ist ein Blockschaltbild, das ein Informationsverarbeitungssystem mit einer Anzeigesteuervorrichtung nach einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Das System von Fig. 1 enthält eine Anzeigesteuervorrichtung 1 gemäß diesem Ausführungsbeispiel, einen Computer 2, beispielsweise einen Arbeitsplatzrechner oder ein Arbeitsplatzsystem, der als Informationsquelle zur Lieferung von Informationen für die Anzeigesteuervorrichtung 1 dient, und eine Anzeigetafeleinheit 3, die die Bildinformation unter der Steuerung der Anzeigesteuervorrichtung 1 anzeigt. Obwohl nicht dargestellt, enthält die Anzeigesteuertafel 3 eine Ansteuerschaltung zum Ansteuern einer Anzeigetafel, eine Steuerschaltung zur Treibersteuerung für die Anzeigetafel unter idealen Bedingungen, eine rückwärtige Tafelbeleuchtung und eine Stromversorgung. Die Anzeigesteuervorrichtung 1 hat einen Kathodenstrahlröhren-Signalempfänger 4, der vom Computer abgegebene Kathodenstrahlröhren-Anzeigesignale (Bildsignale und Synchronsignale) empfängt und diese Signale in passende Signale für die Komponenten der nächsten Stufe umsetzt und dann die Signale abgibt.
Da Kathodenstrahlröhren-Signale aus dem üblichen Computer analoge Videosignale sind, ist der Kathodenstrahlröhren- Signalempfänger intern mit einem A/D-Wandler 40B ausgestattet, einer PLL-Schaltung 41, die einen Abtasttakt für die A/D- Umsetzung erzeugt, und mit einem Synchronsignalempfänger 42. Bildinformationen, die vom A/D-Wandler 40 des Kathodenstrahlröhren-Signalempfängers 4 in ein digitales Signal umgesetzt sind, werden an einen Pseudohalbtonprozessor 5 geliefert, der eine Pseudohalbtonverarbeitung ausführt, um die Bildinformation binär oder mehrwertig umzusetzen. Verfahren der binären oder mehrwertigen Pseudohalbtonverarbeitungen sind die folgenden:

< Fehlerdifussionsverfahren >

Nach diesem Verfahren wird eine Bewertung bezüglich eines binären oder mehrwertigen Fehlers angewandt, der erzeugt wird, wenn periphere Pixel eines interessierenden Pixels (wobei die peripheren Pixel solche sind, die vorherrschen, bevor das interessierende Pixel verarbeitet ist) binär umgesetzt oder in Mehrfachwerte umgesetzt werden, wonach der bewertete resultierende Wert dem interessierenden Pixel hinzugefügt wird und die Binärumsetzung unter Verwendung eines festen Schwellwertes ausgeführt wird.

< Erhaltungsverfahren der mittleren Dichte >

Gemäß diesem Verfahren ist der Binär-Schwellwert nicht feststehend. Vielmehr wird der Schwellwert durch ein Bewertungsmittel entschieden, der aus den bereits binär umgesetzten Daten gewonnen wurde, die dem interessierender Pixel benachbart sind, und der Schwellwert kann abhängig vom Zustand der Pixel geändert werden.
Die Pseudohalbtonverarbeitung kann durch Anwenden wenigstens eines dieser Verfahren ausgeführt werden. Es ist auch möglich, Mittel vorzusehen, die mehr als eines dieser Verfahren anwenden und zwischen Mitteln umschalten, wobei dem Anwender die Auswahl erlaubt ist.
Die vom Kathodenstrahlröhren-Signalempfänger 4 ausgegebene Bildinformation wird zu einem Bilddiskriminator 6 gesandt, der in der Lage ist, eine einfache Binärumsetzverarbeitung oder eine Mehrwertumsetzverarbeitung auszuführen. Der Bilddiskriminator 6 trennt Abschnitte des Bildes aus der Bildinformation, die nicht der Binärumsetz-Halbtonverarbeitung zu unterziehen sind. Diese Abschnitte enthalten Zeichen, feine Linien und dergleichen. Der Bilddiskriminator 6 enthält einen Prozessor, der eine einfache Binärumsetzverarbeitung in Fällen ausführt, bei denen die Binärumsetz-Halbtonverarbeitung nicht ausgeführt wird. Ein Beispiel eines Verfahrens des vom Bilddiskriminator 6 ausgeführten Bilddiskriminierens ist das folgende.

< Leuchtdichte-Diskriminierverfahren >

Ein Verfahren zum Separieren des Leuchtdichtesignals besteht darin, ein Bild auf der Grundlage der Stärke des Leuchtdichtewertes des Kathodenstrahlröhren-Bildsignals zu isolieren. Im allgemeinen stellen Zeichen und feine Linien, die vom Computer angezeigt werden, wichtige Bildinformationen dar, und folglich ist die Leuchtdichte vergleichsweise hoch. Abschnitte hoher Leuchtdichte werden im Kathodenstrahlröhren- Bildsignal identifiziert, und folglich werden die Leuchtdichtesignale dieser Abschnitte isoliert.
Ein Synthesizer (der eine Umschaltprioritätsfunktion besitzt) 7 überlagert die Daten, die durch den Pseudohalbtonprozessor 5 gewonnen wurden, mit einfachen, vom Bilddiskriminator 6 binär umgesetzten Daten. Bildinformationen von Abschnitten, die vom Bilddiskriminator 6 als Zeichen oder feine Linien bestimmt sind, werden der einfachen binären Umsetzung mit hoher Priorität unterzogen. Die Ausführung dieser Prioritätsfunktion kann vom Anwender abgeändert werden.
Wenn die Binärdaten, die der Binärumsetz-Halbtonverarbeitung vom Synthesizer 7 unterzogen sind, in einem Bildspeicher 11 gespeichert werden, verdichtet ein Kompressor 8 die binären Daten, um den Umfang der Daten so zu reduzieren, daß die Kapazität des Bildspeichers 11 klein gehalten werden kann. Ein Dekompressor 9 dehnt ein Bild binärer Daten, die im Speicher 11 gespeichert sind. Eine Teilschreibsteuerung 10 stellt einen Abschnitt fest, der einer Änderung von Bilddaten in einem Bild unterzogen wurde, die auf der Anzeigetafeleinheit 3 angezeigt werden, und gibt die Daten des geänderten Abschnitts der Anzeigetafeleinheit 3 mit höherer Priorität ab. Diese Funktion ermöglicht es, der Anzeige von Abschnitten geänderter Bilddaten die höhere Priorität zu geben. Der Bildspeicher 11 speichert die Bilddaten, die auf der Anzeigetafeleinheit 3 angezeigt werden. Eine Steuerung 17 steuert den Betrieb einer jeden der Komponenten, aus denen die Anzeigesteuervorrichtung 1 besteht. Die Verbindungen dieser Komponenten sind nicht dargestellt. Die Steuerung 17 enthält eine CPU 170, einen ROM 171, der das Steuerprogramm der CPU 170 sowie verschiedene Daten speichert, und einen RAM 172, der als Arbeitsbereich der CPU 170 dient. Eine Steuertafel 18, die verschiedene Tastaturen und Zeigereinrichtungen enthält, gibt Steuerdaten und Befehle auf der Grundlage von Betätigungen ab, die vom Anwender ausgeführt werden.
Der Aufbau des Computers 2 ist nachstehend beschrieben.
Der Computer 2 enthält eine CPU 12, die den Computer steuert, und einen Systemspeicher 13, der das Steuerprogramm der CPU sowie verschiedene Daten speichert. Der Systemspeicher 13 enthält auch einen Arbeitsbereich der CPU 12, und sichert zeitweilig eine Vielzahl von Daten. Der Computer 2 hat auch einen Bildspeicher 14, der vom Computer 2 verarbeitete Bilddaten speichert, eine Kathodenstrahlröhren-Steuerung (CRTC) 15 zur Steuerung der Übertragung der Bildinformation, die im Bildspeicher 14 gespeichert ist, zur Anzeigesteuervorrichtung 1, und eine Kathodenstrahlröhren-Schnittstelle 16 zum Umsetzen der im Bildspeicher 14 gespeicherten Bildinformation in Kathodenstrahlröhren-Signale. Das Umsetzen betrifft analoge Signale, Farben und anderes.
Die Arbeitsweise der in Fig. 1 gezeigten Komponenten wird nun auf der Grundlage der zuvor dargelegten Anordnung beschrieben.
Der Computer 2, der eine Quelle der Bildinformation ist, gibt zuerst die im Bildspeicher 14 gespeicherte Bildinformation als Kathodenstrahlröhren-Signale über die Kathodenstrahlröhren- Schnittstelle 16 unter Steuerung der CRTC 15 aus. Die Kathodenstrahlröhren-Signale werden eingeteilt in ein Videosignal (d. h. drei analoge Signale R, G, B im Falle eines Farbsignals und ein analoges Signal im Falle einer monochromatischen Anzeige) und in Synchronsignale (Signale einschließlich Horinzontal- und Vertikalsynchronsignalen zur zeilenweisen Einteilung oder zur bildweisen Einteilung des Videosignals).
Die Kathodenstrahlröhren-Signale kommen in den Kathodenstrahlröhren-Signalempfänger 4 der Anzeigesteuervorrichtung 1 herein. Das Videosignal wird vom A/D- Wandler 40 in ein digitales Signal (mit einer Vielzahl von Bits) umgesetzt. Der Abtasttakt zur Zeit der A/D-Umsetzung wird von der PLL-Schaltung 41 erzeugt, die das Horinzontalsynchronsignal aus dem Computer 2 in seiner Frequenz teilt. Das sich ergebende digitale Signal tritt in den Pseudohalbtonprozessor 5 ein, in dem das Videosignal in binäre oder mehrwertige Daten umgesetzt wird. Um das Kathodenstrahlröhren-Signal erforderlichenfalls in der derzeitigen Umsetzprozedur vom Computer 2 umzusetzen, wird eine Nicht-Zeilensprungart angewandt. Die Verteilung von Fehlern zur Pseudohalbtonverarbeitung und Errechnung des Schwellwertes kann demgemäß ausgeführt werden. Im Ergebnis ist die Wiedergabemöglichkeit der Bilddaten, die der Halbtonverarbeitung unterzogen sind, verbessert.
Das digitale Signal (Bildinformation) aus dem Kathodenstrahlröhren-Signalempfänger 4 tritt gleichzeitig in den Bilddiskriminator 6 ein, in dem Abschnitte des Signals, die für die Pseudohalbtonverarbeitung nicht geeignet sind, wie beispielsweise die zuvor genannten Zeichen und feinen Linien, identifiziert werden, und nur diese Abschnitte werden der einfachen Binärumsetzung oder einfachen Mehrwertumsetzung unterzogen und dann ausgegeben. Das vom Pseudohalbtonprozessor 5 und vom Bilddiskriminator 6 erzeugte binäre oder mehrwertige Signal wird im Synthesizer 7 umgeschaltet, und das Ergebnis wird vom Synthesizer 7 zum Kompressor 8 geliefert. Das Umschalten im Synthesizer 7 wird in einer derartigen Weise ausgeführt, daß das einfache binäre Signal oder das einfache mehrwertige Signal, gewonnen vom Bilddiskriminator 6, vorzugsweise ausgegeben wird. Die Priorität der Umschaltung im Synthesizer 7 kann von der Anzeigesteuervorrichtung selbst auf der Grundlage eines Befehls oder dergleichen ausgeführt werden, der entweder vom Anwender durch Benutzen der Steuertafel 18 eingegeben oder zwangsweise abhängig von einem Befehl aus dem Computer 2 erzeugt wird. Die Prioritätsverarbeitung ist insbesondere dann nützlich, wenn die Anzeige von Zeichen oder feiner Linien bevorzugt erwünscht ist, oder in einem Falle, daß bevorzugt die Anzeige eines natürlichen Bildes, wie einer Fotografie, erwünscht ist.
Der Kompressor 8 verdichtet das Signal aus dem Synthesizer 7 und gibt das verdichtete Signal an den Bildspeicher 11 ab. Da ein Teilschreibsteuern durch die Teilschreibsteuerung 10 in Zeileneinheiten erfolgt, ist ein wünschenswertes Kompressionsverfahren ein solches, das die Kompression in Zeileneinheiten ausführt. Das solchermaßen vom Kompressor 8 komprimierte Signal wird gleichzeitig zur Teilschreibsteuerung 10 geliefert. Hier wird ein verdichtetes Signal wenigstens des vorhergehenden Bildes aus dem Bildspeicher 11 gelesen, und das gelesene Signal wird mit dem gerade vom Kompressor 8 gelieferten Signal verglichen. Die Teilschreibsteuerung 10 stellt die Zeile eines Pixels fest, für das eine Änderung zwischen dem vorherigen Bildsignal und dem jetzigen Bildsignal festgestellt ist, und führt eine Steuerung in der Weise aus, daß dieses Zeilensignal und die Zeileninformation (Zeilenbild-Kompressionssignal) vorzugsweise zum Dekompressor 9 vom Bildspeicher 11 ausgegeben wird. Das dort verdichtete Bildsignal wird zum Dekompressor 9 gesandt, vom Dekompressor 9 demoduliert (dekomprimiert) und dann zur Anzeigetafeleinheit 3 abgegeben. Letztere akzeptiert das Bildsignal in Zeileneinheit aus der Anzeigesteuervorrichtung 1 und zeigt die Bildinformation abhängig von der Zeilenbildinformation und den Zeilensignal an.
Wenn alle eingegebenen Videosignale der Pseudohalbtonverarbeitung zwecks einer binären oder mehrwertigen Umsetzung in einem Falle unterzogen werden, bei dem die Zeichengeschwindigkeit der Anzeigetafeleinheit geringer als die Eingabeübertragungsgeschwindigkeit des Videosignals ist, das von der Anzeigesteuervorrichtung 1 kommt, kann keines der in binäre oder mehrwertige umgesetzten Signale angezeigt werden. Da dies bedeutet, daß der Halbtonprozessor 5 eine unnötige Verarbeitung ausführt, werden die eingegebenen Videosignale nach Ausdünnung in Bildeinheiten abhängig von der Zeichengeschwindigkeit der Anzeigetafeleinheit 3 eingegeben.
Im Ergebnis wird die Zeit, während der die Halbtonverarbeitung ausgeführt wird, zugunsten der binären oder mehrwertigen Umsetzung um einen Zeitbetrag verlängert, der der Bildausdünnung äquivalent ist, und folglich kann die Verarbeitungsgeschwindigkeit bei der Pseudohalbtonverarbeitung herabgesetzt werden. Selbst wenn es erwünscht ist; den Pseudohalbtonprozessor 5 beispielsweise als ein IC herzustellen, der der binären und mehrwertigen Umsetzung dient, besteht keine Notwendigkeit, die Arbeitsgeschwindigkeit sehr hoch einzurichten. Dies ermöglicht es, die Wärmeerzeugung und das Auftreten fehlerhafter Verarbeitung aufgrund einer Schaltung zu vermeiden, die zum Hochgeschwindigkeitsbetrieb in der Lage ist.
Der Aufbau der PLL-Schaltung 41 des Kathodenstrahlröhren- Signalempfängers 4 wird nun anhand Fig. 2 beschrieben.
Fig. 2 ist ein Blockschaltbild, das den Aufbau der PLL- Schaltung 41 darstellt, die im Kathodenstrahlröhren- Signalempfänger 4 dieses Ausführungsbeispiels enthalten ist.
Ein Horinzontalsynchronsignal HD, das aus dem Computer 2 kommt, wird einem Phasenvergleicher 21 eingegeben. Ein Signal fv tritt in den Eingangsanschluß des Phasenvergleichers 21 ein. Der Phasenvergleicher 21 mißt die Frequenzen der beiden eingegebenen Signale (HD, fv) sowie die Phasendifferenz zwischen diesen, erzeugt eine gemittelte Gleichspannung, die dem Fehler (Unterschied) unter den Signalen proportional ist, und liefert die Gleichspannung an ein Tiefpaßfilter (LPF) 22. Das Fehlersignal wird durch das Tiefpaßfilter an den Steueranschluß eines spannungsgesteuerten Oszillators (vCO) 23 angelegt. Die Frequenz des Ausgangssignals fOUT des VCO 23 ändert sich in einer Richtung, bei der die Differenz zwischen sowohl den Frequenzen des Bezugssignals (HD) und dem VCO 23 als auch der Phasendifferenz zwischen diesen kleiner wird. Der spannungsgesteuerte Oszillator (VCO) 23 erzeugt ein Signal fOUT (ein Pixelsynchronsignal oder Punkttaktsignal) auf der Grundlage der Gleichspannung, die vom Tiefpaßfilter 22 kommt. Die Frequenz des vom spannungsgesteuerten Oszillator 23 erzeugten Signals fOUT wird von einem Frequenzteiler 24 auf der Grundlage eines Wertes in einem Teilwertregister 25 geteilt, und das sich ergebende Signal wird dem Phasenvergleicher 21 als Signal fv rückgekoppelt. Durch Anwenden dieser Anordnung kann das gewünschte Frequenzsignal fOUT (dessen Frequenz gemäß dem Wert im Register 25 geteilt ist) aus dem spannungsgesteuerten Oszillator 23 auf der Grundlage des Bezugssignals (Horizontalsynchronsignal HD) gewonnen werden.
Angemerkt sei, daß der Teilwert im Register 25 zu Beginn eingestellt wird. Das Einstellverfahren besteht im Einschreiben des Wertes durch die CPU 170 von der Steuerung 17 über die Signalleitung 26. Der Teilwert, der in das Register 25 eingeschrieben ist, wird auf der Grundlage des Signals fv gesteuert. Wenn das Signal fv logisch "0" wird, wird der Teilwert in das Register 25 im Teiler 24 erneut über eine Signalleitung 27 eingeschrieben. Der Frequenzteiler 24 teilt die Frequenz des ausgebenen Signals fOUT (das einer Frequenzteilung des Horinzontalsynchronsignals HD entspricht) des spannungsgesteuerter Oszillators 23 durch den vorgeschriebenen Teilwert, und gibt das Signal fv als Ergebnis ab. Danach vergleicht der Phasenvergleicher 21 die Frequenz des Bezugssignals (Horizontalsynchronsignal HD) mit der Frequenz des Phasensignals fv und wendet eine Phasenverriegelung an. Wenn der Wert im Teilwertregister 25 im Ergebnis N ist, wird die Frequenz des Ausgangssignals fOUT aus dem spannungsgesteuerten Oszillator 23 mit einer Frequenz verriegelt, die die N-fache Frequenz des Bezugssignals (Horizontalsynchronsignal) ist.

[Zweites Ausführungsbeispiel]

Fig. 3 ist ein Blockschaltbild, das den Aufbau der PLL- Schaltung 41 gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt. Wenn das Horizontalsynchronsignal HD während der Zeit ausgegeben wird, zu der ein Vertikalsynchronsignal VD auf L-Pegel ist, (d. h. in Rücksprungintervallen) und darüber hinaus die Periode des Horizontalsynchronsignals kurz ist, wird das Frequenzteilverhältnis in Abhängigkeit vom Pegel des Vertikalsynchronsignals VD geändert, das mit der Änderung der Frequenz des Horizontalsynchronsignals HD zu tun hat, um eine Phasenverschiebung des Phasenvergleichers 21 zu vermeiden.
In Fig. 3 setzt die Steuerung 17 Frequenzteilwerte T1, T2 in Frequenzteilwertregister 31, 32 über Signalleitungen 33 bzw. 34 ein, wenn Strom aus der Stromversorgung zugeführt wird. Ausgangssignalleitungen 35, 36 dieser Register 31, 32 werden mit einem Wähler 26 verbunden. Der Wähler 26 wählt das Signal auf der Signalleitung 35 oder 36 abhängig von einem Steuersignal (Vertikalsynchronsignal VD) aus und liefert das Signal an den Frequenzteiler 24 über die Signalleitung 37. Wenn beispielsweise das Steuersignal (Vertikalsynchronsignal VD) auf logisch "1" ist, wird der Frequenzteilwert T2 in Register 31 über Signalleitung 35 zur Signalleitung 37 und zum Wähler 26 geliefert, wodurch T1 im Frequenzteiler 24 eingestellt ist. Wenn das Steuersignal (Vertikalsynchronsignal VD) auf logisch "0" ist (Austastintervall), wird der Frequenzwert T2 (T2 > T1) im Register ausgewählt und über die Signalleitung 37 in den Frequenzteiler 24 eingesetzt.
Die Arbeitsweise der in Fig. 3 gezeigten PLL-Schaltung 41 ist grundsätzlich dieselbe wie die in Fig. 2 gezeigte und zuvor beschriebene Schaltung. Bei der PLL-Schaltung von Fig. 3 jedoch werden die beiden Frequenzteilwerte (T1, T2) im voraus gespeichert, und zwischen diesen beiden Werte wird abhängig vom Pegel des Steuersignals (Vertikalsynchronsignal VD) umgeschaltet. Zur selben Zeit wird ein Halteschalter 20 nur in einem Intervall ausgeschaltet (geöffnet), in dem das Vertikalsynchronsignal VD auf logisch "0" ist (Austastintervall), wodurch im Ergebnis die Ausgabe des Signals zum Phasenvergleicher 21 unterbrochen ist. Der Halteschalter 20, dessen Eingangssignale das Bezugssignal HD und das Signal fv aus dem Frequenzteiler 24 sind, gibt diese Signale zum Phasenvergleicher 21 abhängig vom Steuersignal (VD). Wenn das Steuersignal in einem Intervall von logisch "0" ist, hält der Halteschalter 20 den Status des Ausgangssignals, das unmittelbar vor diesem Intervall vorherrschte. Im Austastintervall wird im Ergebnis der Pegel des vom Phasenvergleicher 21 zum spannungsgesteuerten Oszillator 23 über das Tiefpaßfilter 22 gesandten Signals in dem Zustand gehalten, der unmittelbar vor Öffnen des Halteschalters 20 vorherrschte. (Dies ist der Haltezustand.) Mit anderen Worten, selbst im Haltezustand fluktuiert das zum System gelieferte Taktsignal fOUT nicht, da das Eingangssignal des Steueranschlusses des spannungsgesteuerten Oszillators 3 konstant bleibt. Das Taktsignal fOUT kann somit in stabiler Weise geliefert werden.
Fig. 4 ist eine Zeittafel, die die Arbeitszeiten der in Fig. 3 gezeigten Schaltung darstellt. Die Zeittafel zeigt die Zeit zum Umschalten zwischen den Frequenzteilwerten T1, T2.
Die PLL-Schaltung 41 arbeitet mit einer Periode t1, wenn der Signalpegel des Steuersignals (Vertikalsynchronsignal VD) auf logisch "1" ist (entspricht dem Intervall 1 in Fig. 4), und mit einer Periode t2, wenn der Signalpegel des Steuersignals (Vertikalsynchronsignal VD) auf logisch "0" ist (entspricht dem Intervall 2 in Fig. 4). Die Zeit, zu der der Frequenzteilwert T1 oder T2 aus dem Frequenzteilregister 31 oder 32 in den Frequenzteiler 24 geladen wird, ist diejenige, bei der der Signalpegel des Signals fv auf logisch "0" ist. Hier wird das Horizontalsynchronsignal HD in der Periode t1 abgegeben, wenn das Vertikalsynchronsignal VD auf H-Pegel (logisch "1") ist, und in der Periode t10 (t10 < t1), wenn das Vertikalsynchronsignal VD auf L-Pegel (logisch "0") ist.
Wenn der Signalpegel des Steuersignals (Vertikalsynchronsignal VD) auf logisch "1" ist, dann gibt der Halteschalter 20 das Signal HD und das Signal fv in unveränderter Weise zum Phasenvergleicher 21 ab. Zur selben Zeit gibt der Frequenzteiler 24 das Signal fv ab, dessen Frequenz ein Vielfaches derjenigen des Signals fOUT gemäß dem Frequenzteilwert T1 ist, da der Wert T1 im Frequenzteilwertregister 21 vom Wähler 26 ausgewählt ist. Wenn das Signal fv in diesem Intervall auf logisch "1" geht, wird der vom Wähler 26 ausgewählte Frequenzteilwert T1 (Periode t1) erneut in den Frequenzteiler 24 gegeben.
Wenn im Gegensatz dazu der Signalpegel des Steuersignal (Vertikalsynchronsignal VD) auf logisch "0" ist, dann wird der Halteschalter 20 ausgeschaltet, so daß die Ausgangssignale zum Phasenvergleicher 21 unterbrochen sind. Im Ergebnis nimmt der Ausgang des Tiefpaßfilters den Haltezustand an. Somit wird der Signalpegel, der vor dem Ausschalten des Halteschalters 20 vorherrscht, im spannungsgesteuerter Oszillator 23 beibehalten.
Die Frequenz des Signals fOUT ändert sich nicht, und das Signal fOUT wird weiterhin mit stabilisierter Frequenz ausgegeben. Zu dieser Zeit wählt der Wähler 26 den Frequenzteilwert T2 (Periode t2) des Registers 32 und liefert den Wert T2 an den Frequenzteiler 24. Somit werden die Frequenzteilwerte T1, T2 gemäß dem Signalpegel des Steuersignals (Vertikalsynchronsignal VD) eingestellt, und die PLL-Schaltung 41 arbeitet in Abhängigkeit von diesem Frequenzteilwert.
Wenn das Vertikalsynchronsignal VD im Aus-Intervall (Intervall 2) ist, liegt der Grund zum Umschalten des Frequenzteilwertes des Frequenzteilers 24 von T1 nach T2 darin, daß die Frequenz des Signals fv gemäß der Frequenz t10 des Horizontalsynchronsignals HD im Intervall 2 zu ändern ist, wodurch die Änderung des im Halteschalter 20 gehaltenen Wertes im Intervall 2 in entgegengesetzter Richtung zum Intervall 1 ist. Als Ergebnis wird die Phasendifferenz an den Phasenvergleicher 21 angelegten des Signals verringert, und die zeitliche Änderung des Ausgangssignals vom Phasenvergleicher 21 kann unterdrückt werden, selbst wenn das Intervall zu 1 zurückkehrt. Das bedeutet, daß die Frequenz des Taktsignals fOUT nicht gestört wird.

[Abwandlung des zweiten Ausführungsbeispiels]

Fig. 5 ist ein Blockschaltbild, das den Aufbau der PLL- Schaltung gemäß einer Abwandlung des zweiten Ausführungsbeispiels der vorliegenden Erfindung darstellt.
Obwohl der Aufbau und die Arbeitsweise dieser Schaltung jener der in Fig. 3 gezeigten Schaltung gleich ist, unterscheidet sich die Anordnung darin, daß der Halteschalter 20 zwischen dem Tiefpaßfilter 22 und dem spannungsgesteuerten Oszillator 23 vorgesehen ist.
Genauer gesagt, im Haltezustand (Intervall 2 in Fig. 4) wird das dem spannungsgesteuerten Oszillator 23 eingegebene Signal auf dem Spannungspegel beibehalten, der direkt vor Erzielen des Haltezustands vorherrschte, selbst wenn es eine Störung der Phasen im Bezugseingangssignal (Horizontalsynchronsignal HD) und dem Signal fv gibt, das am Phasenvergleicher 21 anliegt. Im Ergebnis ist das Ausgangssignal fOUT des spannungsgesteuerten Oszillators 23 stabil, und es ist möglich, selbst in Austastintervallen einen stabilisierten Takt an das System zu liefern.

[Drittes Ausführungsbeispiel]

Fig. 6 ist ein Blockschaltbild, das den Aufbau der PLL- Schaltung in der Anzeigesteuervorrichtung nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellt, und
Fig. 7 ist eine Zeittafel, die die Arbeitsweise der PLL- Schaltung zeigt. Angemerkt sei, daß mit jenen der vorausgehenden Zeichnung identische Komponenten mit denselben Bezugszeichen versehen sind und nicht erneut beschrieben werden müssen.
Das Horizontalsynchronsignal HD ist ein Eingangsbezugssignal, und fv ist ein Signal, das durch Frequenzteilung des Ausgangssignals fOUT des spannungsgesteuerter Oszillators 23 mit dem Frequenzteiler 24 gewonnen wird. Das Signal fv ist grundsätzlich ein Signal mit derselben Frequenz wie diejenige des Eingangsbezugssignals (Horizontalsychronsignal HD). Der Halteschalter 20, dessen Eingangssignal das Bezugssignal HD und das Signal fv ist, steuert, ob diese Signale an den Phasenvergleicher 21 ausgegeben werden. Das Signal HD und das Signal fv können den Phasenvergleicher 21 passieren, wie das Steuersignal (Vertikalsynchronsignal VD) auf logisch "1" ist, und werden gesperrt, wenn das Steuersignal VD auf logisch "0" ist. Das ist dasselbe wie in den vorherigen Ausführungsbeispielen.
Der Frequenzteilwert (T1) in einem Register (REG1) 50 wird über Signalleitung 52 in den Frequenzteiler 24 eingegeben, wenn der Signalpegel des Steuersignals (Vertikalsynchronsignal VD) im Intervall mit logisch "1" ist. Die Ladezeit ist das Intervall, bei dem das Signal fv auf logisch "0" ist. Wenn das Steuersignal (Vertikalsynchronsignal VD) auf logisch "0" ist, wird der zweite in einem Register (REG2) 51 gespeicherte Frequenzteilwert T2 über Signalleitung 53 abhängig von einem von der Steuerung 17 ausgegebene Zwischenspeichersignal (LAT) 44 in das Register 50 geladen.
Danach wird der Frequenzteilwert (T2) über die Signalleitung 52 in den Frequenzteiler 24 geladen, und zur selben Zeit wird der Frequenzteilwert T1 von der Steuerung 17 über eine Datenleitung (DATA) 45 in das Register 51 geschrieben. Der Frequenzteilwert T1 wird durch das Zwischenspeichersignal (LAT) 44 aus der Steuerung 17 zum Register 50 verschoben, wenn sich das Steuersignal (Vertikalsynchronsignal VD) von logisch "0" auf logisch "1" ändert. Somit wird der nächste Frequenzteilwert immer im voraus in das Register 51 eingesetzt, und die Steuerung wird ausgeführt, um die Umschaltung des Frequenzteilwertes abhängig vom Signalpegel des Steuersignals (Vertikalsynchronsignal VD) zu ändern, wodurch es möglich wird, die PLL-Schaltung stabil arbeiten zu lassen.
Bei der Zeittafel von Fig. 7, die die Arbeitsweise der Schaltung von Fig. 6 zeigt, wird angenommen, daß die Phase des Bezugseingangssignals (Horizontalsynchronsignal HD) und die Phase des Signals fv, deren Phase mit derjenigen des Bezugssignals verglichen wird, in Übereinstimmung sind (verriegelter Zustand). Wenn das Signal fv auf logisch "0" ist in einem Intervall, in dem der Pegel des Steuersignals (Vertikalsynchronsignal VD) auf logisch "1" ist, wird der Frequenzteilwert T1 im Frequenzteiler 24 aus dem Register 50 eingestellt. Des weiteren wird der Frequenzteilwert T2, der in demjenigen Intervall einzustellen ist, in dem das Steuersignal (Vertikalsynchronsignal VD) auf logisch "0" ist, im voraus in das Register 51 verbracht.
Die Steuerung 17 überwacht den Signalpegel des Steuersignals (Vertikalsynchronsignal VD) zu jeder Zeit. Wenn sich der Pegel des VD-Signals von logisch "1" auf logisch "0" ändert, gibt die Steuerung 17 das Zwischenspeichersignal 44 ab. Im Ergebnis wird der Frequenzteilwert T2 im Register 51 über die Signalleitung 53 in das Register 50 geladen. Zur selben Zeit setzt die Steuerung 17 den Frequenzteilwert T1 durch die Datenleitung 45 in das Register 51 ein.
Der Frequenzteilwert T1 ist ein Frequenzteilwert (T1) für den Betrieb der PLL-Schaltung 41 im Intervall, in dem der Signalpegel des Steuersignals (Vertikalsynchronsignal VD) auf logisch "1" ist, genau wie in den zuvor beschriebenen Ausführungsbeispielen. Somit wird die PLL-Schaltung 41 mit einer Periode t2 im Intervall betrieben, in dem der Signalpegel des Steuersignals (Vertikalsynchronsignal VD) auf logisch "0" ist, und mit Periode t1, wenn der Signalpegel des Steuersignals (Vertikalsynchronsignal VD) auf logisch "1" ist.
Im Intervall, in dem das Steuersignal (Vertikalsynchronsignal VD) auf logisch "0" ist, wird des weiteren die Übertragung des Bezugseingangssignals HD und des Signals fv zum Phasenvergleicher 21 vom Halteschalter 20 gehalten, wodurch die Ausgangssignale des Phasenvergleichers 21 un vom Teifpaßfilter 22 in einem fixierten Zustand gehalten werden (dem Gleichstromzustand). Somit kann eine stablisierte Arbeitsweise gewonnen werden.
Fig. 8 ist ein Arbeitsablaufplan, der den Betrieb zum Dateneinstellen in die Register 50 und 51 durch die Steuerung 17 der Anzeigesteuervorrichtung dieses Ausführungsbeispiels zeigt. Das Steuerprogramm zum Ausführen dieser Verarbeitung ist im ROM 171 gespeichert. Es sei angemerkt, daß die Frequenzteilwerte T1 und T2 als vor dem Beginn der Verarbeitung in den Registers 15 bzw. 51 eingesetzt angenommen werden.
In Schritt S1 wird zunächst bestimmt, ob das Vertikalsychronsignal (VD) sich von logisch "1" (dem H-Pegel) auf logisch "0" (dem L-Pegel) geändert hat. Wenn die Entscheidung "JA" lautet, dann schreitet das Programm zu Schritt 52, bei dem das Zwischenspeichersignal (LAT) 44 ausgegeben wird, und der im Register (REG2) 51 gespeicherte Frequenzteilwert (T2) wird in das Register (REG1) 50 verbracht. Im Ergebnis ändert sich der Frequenzteilwert des Frequenzteiler 24 auf T2 beim ins Negative übergehenden nächsten Signal fv. Das Programm schreitet dann zu Schritt S3, bei dem der Frequenzteilwert (T2) vorherrscht, wenn die Anzeige im Register 51 leer ist.
Als nächstes wird in Schritt S4 bestimmt, ob sich das Vertikalsynchronsignal (VD) vom L-Pegel zum H-Pegel geändert hat. Wenn die Entscheidung "JA" lautet, dann schreitet das Programm vor zu Schritt S5, bei dem das Zwischenspeichersignal 44 ausgegeben wird und der im Register 51 gespeicherte Frequenzteilwert (T1) wird in das Register (REG1) 50 verbracht. Das Programm schreitet dann fort zu Schritt S6, in dem der Frequenzteilwert (T2) vorherrscht, wenn die Anzeige im Register 51 leer ist.
Fig. 9 stellt eine Abwandlung des dritten Ausführungsbeispiels dar. Diese Anordnung unterscheidet sich von derjenigen von Fig. 6 darin, daß der Halteschalter 20 zwischen dem Tiefpaßfilter 22 und dem spannungsgesteuerten Oszillator 23 vorgesehen ist.
Die grundlegende Arbeitsweise dieser Schaltung ist derjenigen gleich, die in Verbindung mit den Fig. 6 und 7 des dritten Ausführungsbeispiels beschrieben worden sind. Hier kann der Halteschalter 20 das Signal aus dem Tiefpaßfilter 22 zum spannungsgesteuerten Oszillator 23 durchlassen, wenn das Steuersignal (Vertikalsynchronsignal VD) im Intervall von logisch "1" ist, und blockiert das Signal aus dem Tiefpaßfilter 22, wenn das Steuersignal (Vertikalsynchronsignal VD) auf logisch "0" ist. In diesem Falle wird der eingegebene Signalpegel vom spannungsgesteuerten Oszillator 23 vom Halteschalter 20 auf einem konstanten Spannungswert gehalten. Im Ergebnis fluktuiert das zum System geliefert Punkttaktsignal fOUT nicht, und wird zu jeder Zeit als stabiles Signal abgegeben. Die übrige Arbeitsweise der Schaltung ist grundsätzlich dieselbe schon zuvor beschriebene.
Beim Betrieb einer PLL-Schaltung nach dem zuvor beschriebenen Ausführungsbeispiel werden Frequenzteilwerte gemäß den jeweiligen Frequenzen so eingestellt, daß es möglich ist, sie in einer Situation zu behandeln, bei der Signale mit unterschiedlichen Frequenzen als Bezugssignal hereinkommen. Ein Anstieg von Jitter oder ein nicht verriegelten Zustand wird im Ergebnis vermieden, welches Probleme sind, mit denen bei PLL- Schaltungen zu rechnen ist. Dies ermöglicht es dem System, in einem stabilen Zustand zu arbeiten.
Die vorliegende Erfindung kann in einem System angewandt werden, das aus einer Vielzahl von Vorrichtungen besteht, oder in einer Vorrichtung mit einer einzigen Einrichtung. Des weiteren erübrigt es sich zu sagen, daß die Erfindung auch dann anwendbar ist, wenn der Gegenstand der Erfindung durch Liefern eines Programms an ein System oder eine Vorrichtung erzielt wird.
Gemäß der der zuvor beschriebenen vorliegenden Erfindung kann somit ein stabilisierter Anzeigetakt ausgegeben werden, selbst wenn ein Bezugssignal eine Vielzahl von Frequenzen aufweist, indem der Frequenzmultiplikator entsprechend der Frequenz verändert wird.
Wieviele weitestgehend unterschiedliche Ausführungsbeispiele der vorliegenden Erfindung möglich sind, ohne vom Umfang der Erfindung abzuweichen, ist in den Patentansprüchen festgelegt.

Claims

1. Anzeigesteuervorrichtung zum Erzeugen eines zu einem Videosignal gehörenden Anzeigetaktsignals (fout) aus einem Bezugssignal (HD), mit:

einem Frequenzteiler (24), der die Frequenz (fout) des Anzeigeteaktsignals in Abhängigkeit von einem Frequenzteilwert (T1, T2) teilt;

einem Vergleicher (21), der ein vom Frequenzteilmittel 24 erzeugtes Frequenzteilsignal (fv) mit dem Bezugssignal (HD) vergleicht;

einem Taktgenerator (23), der das Anzeigetaktsignal auf der Grundlage der Ergebnisse des vom Vergleicher (21) ausgeführten Vergleichs erzeugt; und mit

einer Halteeinrichtung (22), die ein Eingangssignal zum Taktgenerator mit einem Wert in einem vorbestimmten Bereich abhängig von einem Anzeigesynchronsignal hält;

gekennzeichnet durch

eine Speichereinrichtung (25; 31, 32; 50, 51), die eine Vielzahl von Frequenzteilwerten (T1, T2) speichert; und durch

ein Einstellmittel (17; 26), das einen beliebigen der Vielzahl von in der Speichereinrichtung (25; 31, 31; 50, 51) gespeicherten Frequenzteilwerten (T1, T2) in Abhängigkeit vom Anzeigesynchronsignal (VD) auswählt und den ausgewählten Wert im Frequenzteilmittel (24) einstellt.

2. Vorrichtung nach Anspruch 1, gekennzeichnet durch einen Unterbrecher (20), der ein Ausgangssignal aus dem Vergleicher (21) unterbricht, wobei der Unterbrecher (20) so gesteuert ist, daß er das Ausgangssignal aus dem Vergleicher (21) in einer Periode unterbricht, in der das Anzeigesynchronsignal (VD) Null ist.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Unterbrecher (20) das Ausgangssignal aus dem Vergleicher unterbricht, wenn das Anzeigesynchronsignal (VD) fehlt.

4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Einstellmittel (177; 26) einen ersten Frequenzteilwert (T1) auswählt, wenn das Anzeigesynchronsignal (VD) vorhanden ist, und einen zweiten Frequenzteilwert (T2) auswählt, wenn das Anzeigesynchronsignal (VD) fehlt.

5. Vorrichtung nach Anspruch 1, gekennzeichnet durch einen Umschalter (20), dem als Eingangssignale ein vom Frequenzteiler erzeugtes frequenzgeteiltes Signal (fv) und das Bezugssignal (HD) zugeführt werden, um diese Eingangssignale abhängig vom Anzeigesynchronsignal abzugeben.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Umschalter (20) bei fehlendem Anzeigesynchronsignal ein Ausgangssignal in einem Zustand hält, der beim Enden des Anzeigesynchronsignals (VD) vorherrschte, und der (20) bei vorhandenem Anzeigesynchronsignal (VD) seine Eingangssignale unverändert durchläßt.

7. Vorrichtung nach Anspruch 6, gekennzeichnet durch einen Wandler, der Vergleichsergebnisse aus dem Vergleicher (21) in ein Spannungssignal umsetzt und das Spannungssignal glättet.

8. Vorrichtung nach Anspruch 1,

dadurch gekennzeichnet, daß der Vergleicher (21) eingerichtet ist, Vergleichsergebnisse in der Form eines Spannungssignals abzugeben;

ein Umschalter (20) vorgesehen ist, den das Spannungssignal als Eingangssignal beaufschlägt, um das Spannungssignal abhängig vom Anzeigesynchronsignal (VD) abzugeben; und daß

das Taktgenerator (23) das Anzeigetaktsignal (fout) mit einer Frequenz erzeugt, die dem Spannungssignal entspricht.

9. Vorrichtung nach Anspruch 8, gekennzeichnet durch Glättungsmittel, die das vom Vergleicher (21) abgegebene Ausgangssignal glätten.

10. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der Umschalter (20) bei fehlendem Anzeigesynchronsignal die Ausgangssignale des Spannungssignals hält, das beim Enden des Anzeigesynchronsignals (VD) vorherrschte, und der (20) bei vorhandenem Anzeigesynchronsignal (VD) seine Eingangssignale unverändert durchläßt.

11. Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Bezugssignal (HD) ein Horizontalsynchronsignal ist.

12. Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Anzeigesynchronsignal (VD) ein Vertikalsynchronsignal ist.