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Technisches
Gebiet
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Die
vorliegende Erfindung betrifft eine bildverarbeitende Vorrichtung
mit Funktionen zur A/D-Wandlung und zur D/A-Wandlung und insbesondere eine Technik
zum Verarbeiten hochfrequenter Bildsignale.
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Stand der
Technik
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Bei
den in jüngster
Zeit gemachten Fortschritten in der Videotechnologie haben von einer bildverarbeitenden
Vorrichtung verarbeitete Bildsignale gewöhnlich eine höhere Frequenz.
Die höhere Frequenz
von Bildsignalen erfordert höhere
Arbeitsfrequenzen einer Analog-Digital-Wandlereinheit (nachstehend
als "A/D-Wandlereinheit" bezeichnet) und
einer Digital-Analog-Wandlereinheit (nachstehend als "D/A-Wandlereinheit" bezeichnet).
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Weil
es eine Grenze für
die Erhöhung
der Arbeitsfrequenz des A/D-Wandlers und des D/A-Wandlers gibt,
ist es jedoch schwierig, eine A/D-Wandlung und eine D/A-Wandlung
hochfrequenter Bildsignale auszuführen.
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In
der Druckschrift US-A-5 541 665 ist eine bildverarbeitende Vorrichtung
beschrieben, die Analog-Digital-Wandler zum Verarbeiten eines eingegebenen
Bildsignals aufweist. Der unabhängige
Anspruch ist gegenüber
diesem Dokument abgegrenzt.
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Die
Aufgabe der vorliegenden Erfindung besteht demgemäß darin,
das vorstehende Problem aus dem Stand der Technik zu lösen und
eine Technik bereitzustellen, die eine A/D-Wandlung und eine D/A-Wandlung hochfrequenter
Bildsignale erleichtert.
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Offenbarung
der Erfindung
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Zumindest
ein Teil der vorstehend erwähnten und
anderer verwandter Aufgaben wird gelöst durch eine erste erfindungsgemäße bildverarbeitende
Vorrichtung mit: Mr Digital-Analog-Wandlern
(wobei Mw eine ganze Zahl von nicht kleiner als 2 ist), einem Leseabtasttaktgenerator,
der Nr Leseabtastsignale erzeugt (wobei Mr eine ganze Zahl von nicht
kleiner als 1 und nicht größer als
Mr ist und eine Betriebszahl von Digital-Analog-Wandlern bezeichnet,
die tatsächlich
verwendet werden), die jeweils eine erste Frequenz haben, die synchron
zu einem Synchronisiersignal eines analogen Bildsignals ist, das
auszugeben ist, und Phasen, die sequentiell verschoben sind, einer
Lesesteuersignalregulierungseinheit, die einen Betrieb von nicht
verwendeten (Mr-Nr)
Digital-Analogwandlern entsprechend der Betriebszahl Nr der Digital-Analogwandler
anhält
einen Betrieb des Leseabtasttaktgenerators bzw. -gebers gemäß der Betriebszahl
steuert und bewirkt, dass Nr Digital-Analog-Wandler sukzessive Digital-Analog-Wandlungen von
digitalen Bildsignalen bgzl. Nr Bildpunkten durchführen, in
Reaktion auf Nr Leseabtasttaktsignale mit den sequentiell verschobenen
Phasen, wodurch Nr teilweise bzw. partielle analoge Bildsignale
erzeugt werden, die sequentiell verschobene Phasen haben, und einem
Videoschalter, der sukzessive Nr partiellen analoge Bildsignale
auswählt,
die von den Nr Digital-Analog-Wandlern
ausgegeben werden, um so das analoge Bildsignal zu erzeugen.
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Ein
Vorteil der ersten bildverarbeitenden Vorrichtung besteht darin,
denn Leistungsverbrauch zu verringern, in dem die Betriebszahl Nr
der D/A-Wandler entsprechend der Frequenz des zweiten analogen Signals
bezogen werden.
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Eine
erste bildverarbeitende Vorrichtungsanordnung umfasst: einen Abtasttaktgenerator,
der Nw erste Abtasttaktsignale erzeugt, die jeweils eine Frequenz
haben, die synchron zu einem Synchronisiersignal eines gegebenen
analogen Bildsignals ist, und Phasen, die sequentiell verschoben
sind, und eine A/D-Wandlereinheit, die das erste analoge Bildsignal bzgl.
der Nw Bildpunkte in Nw digitale Bildsignale wandelt, wobei die
A/D-Wandlereinheit Nw A/D-Wandler aufweist, die gemeinsam das analoge Bildsignal
empfangen und sukzessive A/D-Wandlungen des analogen Bildsignals
in Reaktion auf die Nw ersten Abtasttaktsignale durchführen, mit
den sequentiell verschobenen Phasen, wobei die Nw digitalen Bildsignale
bzgl. der Nw Bildpunkte erzeugt werden, wobei die Nw digitalen Bildsignale
sequentiell verschobene Phasen haben.
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Weil
bei der vorstehenden bildverarbeitenden Vorrichtung jeder der Nw
A/D-Wandler eine A/D-Wandlung bei einer verhältnismäßig niedrigen ersten Frequenz
ausführt,
kann das eingegebene analoge Bildsignal mit der hohen Frequenz leicht
in digitale Bildsignale umgewandelt werden.
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Gemäß einer
ersten bevorzugten Anwendung der ersten bildverarbeitenden Vorrichtungsanordnung
weist der Abtasttaktgeber auf: einen ursprünglichen Abtasttaktgeber-Schaltkreis,
der ein ursprüngliches
Abtasttaktsignal mit der Frequenz als Reaktion auf das Synchronisiersignal
bzw. Synchronsignal erzeugt, und einen Abtasttaktgeber-Schaltkreis,
der die ersten Nw Abtasttaktsignale mit den sequentiell verschobenen
Phasen in Reaktion auf das ursprüngliche
Abtasttaktsignal erzeugt.
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Diese
Anordnung erzeugt das ursprüngliche Abtasttaktsignal,
das mit dem Synchronsignal des analogen Bildsignals synchron ist,
um die Erzeugung der Nw ersten Abtasttaktsignale zu erleichtern,
die mit dem Synchronsignal synchron sind und sequentiell verschobene
Phasen aufweisen.
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Bei
der ersten bildverarbeitenden Vorrichtungsanordnung mit diesem Aufbau
ist es bevorzugt, dass der Abtasttaktgeber-Schaltkreis die Nw ersten Abtasttaktsignale
mit den sequentiell verschobenen Phasen in Reaktion auf einen Impuls
des Synchronsignals initialisiert, so dass zwischen dem Synchronsignal
und jedem der Nw ersten Abtasttaktsignale mit den sequentiell verschobenen
Phasen ein festes Phasenverhältnis
erreicht wird.
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Diese
Anordnung ermöglicht
es, dass die Nw ersten Abtasttaktsignale feste Phasenbeziehungen zu
dem Synchronsignal des analogen Bildsignals einhalten. Dementsprechend
wird jeder der in Zeitreihen angeordneten und zwischen den Impulsen
des Synchronsignals des analogen Bildsignals enthaltenen Bildpunkte
einer A/D-Wandlung bei einer festen Phase unterzogen.
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In
der vorstehend erörterten
ersten bildverarbeitenden Vorrichtungsanordnung ist es bevorzugt, dass
der Abtasttaktgeber-Schaltkreis aufweist: einen Phasenregelkreis
(PLL: Phase Locked Loop), der ein Punkttaktsignal mit einer weiteren
Frequenz, die für das
Abtasten des analogen Bildsignals geeignet ist, in Reaktion auf
das ursprüngliche
Abtasttaktsignal erzeugt, wobei die Frequenz des Punkttaktsignals das
Nw-fache der Frequenz des ursprünglichen
Taktsignals ist, und einen ersten Abtasttakt-Extraktionsschaltkreis, der die Nw ersten
Abtasttaktsignale extrahiert, die die Frequenz des ursprünglichen
Taktsignals und die Phasen, die sequentiell um eine Periode des
Punkttaktsignals in Reaktion auf das erste Punkttaktsignal verschoben
sind, aufweisen.
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Die
Erzeugung des Punkttaktsignals mit der Frequenz, die das Nw-fache
der Frequenz des ursprünglichen
Abtasttaktsignals ist, erleichtert die Erzeugung der Nw ersten Abtasttaktsignale,
die für
die A/D-Wandlung in den Nw A/D-Wandlern
geeignet sind.
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Es
ist in der vorstehend erörterten
ersten bildverarbeitenden Vorrichtungsanordnung auch bevorzugt,
dass der Abtasttaktgeber-Schaltkreis aufweist: einen Verzögerungstaktgeber-Schaltkreis,
der sequentiell das ursprüngliche
Abtasttaktsignal verzögert,
um die Nw ersten Abtasttaktsignale mit den sequentiell verschobenen
Phasen zu erzeugen.
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Diese
Anordnung erzeugt die Nw ersten Abtasttaktsignale, ohne das Punkttaktsignal
mit der relativ hohen Frequenz zu erzeugen. Der Vorteil dieser Anordnung
besteht darin, dass die Übertragung hochfrequenter
Signale durch Verdrahtungen zwischen den jeweiligen Schaltkreisen
nicht erforderlich ist, wenn die Schaltkreise auf einer gedruckten
Leiterplatte montiert werden.
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Gemäß einer
bevorzugten Anwendung weist die erste bildverarbeitende Vorrichtungsanordnung mit
einer der vorstehenden Anordnungen weiterhin auf: einen Bildspeicher,
der digitale Bildsignale speichert, und eine Schreibsteuereinheit,
die Nw digitale Bildsignale, die von der A/D-Wandlereinheit ausgegeben
werden, in kontinuierliche Speicherbereiche in dem Bildspeicher
schreibt.
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Die
Schreibsteuereinheit schreibt die Nw digitalen Bildsignale in bezug
auf die Nw Bildpunkte in die aufeinanderfolgenden Speicherbereiche
des Bildspeichers, so dass die digitalen Bildsignale in der Abfolge
des ursprünglichen
Bildpunktfelds gespeichert werden.
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Gemäß einer
weiteren bevorzugten Anwendung der ersten bildverarbeitenden Vorrichtungsanordnung
mit einer der vorstehend erwähnten
Anordnungen weist der Abtasttaktgeber auf: einen weiteren Abtasttaktgeber-Schaltkreis,
der Nw zweite Abtasttaktsignale erzeugt, die sequentiell verschobene Phasen
haben und feste Phasenverhältnisse
zu den jeweiligen Nw ersten Abtasttaktsignalen mit den sequentiell
verschobenen Phasen bewahren, wobei die A/D-Wandlereinheit weiterhin
Nw Latch-Schaltkreise aufweist, die ansprechend auf die Nw zweiten
Abtasttaktsignale mit den sequentiell verschobenen Phasen die von
den Nw A/D-Wandlern mit den sequentiell verschobenen Phasen ausgegebenen
Nw digitalen Bildsignale schalten bzw. zwischenspeichern und ausgeben.
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Bei
dieser Anordnung gibt die A/D-Wandlereinheit, ansprechend auf die
zweiten Abtasttaktsignale, die die festen Phasenbeziehungen zu den
ersten Abtasttaktsignalen einhalten, die Nw digitalen Bildsignale
aus, die von den Nw A/D-Wandlern ausgegeben worden sind und sequentiell
verschobene Phasen aufweisen.
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Bei
der ersten bildverarbeitenden Vorrichtungsanordnung mit diesem Aufbau
empfängt
die Schreibsteuereinheit die von der A/D-Wandlereinheit zugeführten Nw
digitalen Bildsignale und mindestens eines der Nw zweiten Abtasttaktsignale,
die vom ersten Abtasttaktgeber zugeführt wurden und sequentiell
verschobene Phasen aufweisen.
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Diese
Anordnung ermöglicht
es, dass die Schreibsteuereinheit das Signal verwendet, das mit den
von den A/D-Wandlern ausgegebenen digitalen Bildsignalen synchron
ist. Dies verhindert im wesentlichen, dass die Schreibsteuereinheit
die digitalen Bildsignale an Übergangsperioden
der Daten abtastet, wodurch das Abtasten der digitalen Bildsignale gewährleistet
wird.
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Gemäß einer
bevorzugten Anwendung der vorstehend erörterten bildverarbeitenden
Vorrichtungsanordnung umfasst die Schreibsteuereinheit mehrere Stufen
digitaler Bildsignalphasen-Regulierungsschaltkreise bzw. digitaler
Bildsignal-Phasenregelkreise,
die bewirken, dass die Nw digitalen Bildsignale, die die sequentiell
verschobenen Phasen aufweisen und von der A/D-Wandlereinheit zugeführt werden,
mit einer identischen Phase ausgegeben werden. Die mehreren Stufen
digitaler Bildsignal-Phasenregelkreise haben einen hierarchischen Aufbau,
wobei die Anzahl der in jeder Stufe enthaltenen Schaltkreise bis
zur letzten Stufe in jeder Stufe allmählich abnimmt. Eine Anzahl
digitaler Bildsignal-Phasenregelkreise,
die in jeder Stufe mit Ausnahme der letzten enthalten sind, schaltet
eine Anzahl eingegebener digitaler Bildsignale in festen Phasen, die
voneinander verschieden sind, und führt die geschalteten digitalen
Bildsignale in einer nächsten Stufe
enthaltenen digitalen Bildsignal-Phasenregelkreisen zu. Ein in der
letzten Stufe enthaltener digitaler Bildsignal-Phasenregelkreis
schaltet die von einer vorhergehenden Stufe zugeführten Nw
digitalen Bildsignale in einer identischen Phase.
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Diese
Anordnung ermöglicht
es, dass die in jeder Stufe enthaltenen digitalen Bildsignal-Phasenregelkreise
eine Abtastung zu relativ marginalen Zeitpunkten ausführen, so
dass die Nw digitalen Bildsignale mit den sequentiell verschobenen
Phasen leicht zu den digitalen Bildsignalen identischer Phase geändert werden
können.
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Die
vorstehend erörterte
erste bildverarbeitende Vorrichtungsanordnung kann weiter aufweisen:
ein Schaltnetz, das zumindest einen Teil der Nw ersten Abtasttaktsignale
mit den sequentiell verschobenen Phasen den beliebigen Analog-Digital-Wandler
zuführt,
die unter den Nw A/D-Wandlern ausgewählt sind, und ein weiteres
Schaltnetz, das zumindest einen Teil der Nw zweiten Abtasttaktsignale
mit sequentiell verschobenen Phasen den ausgewählten Latchschaltkreisen unter
den Nw Latchschaltkreisen zuführt,
wobei die ausgewählten
Latchschaltkreise den beliebigen A/D-Wandlern entsprechen, denen die
Nw ersten Abtasttaktsignale durch das Schaltnetz für die ersten
Abtasttaktsignale zugeführt
wurden.
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Diese
Anordnung bzw. dieser Aufbau führt die
Nw ersten und die zweiten Abtasttaktsignale den beliebigen A/D-Wandlern
und den Latchschaltkreisen zu und ermöglicht dadurch, dass die Nw
A/D-Wandler und die Nw Latchschaltkreise in einer beliebigen Reihenfolge
aktiviert werden.
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Bei
einer bevorzugten Anwendung der ersten bildverarbeitenden Vorrichtungsanordnung
mit einer der vorstehend erwähnten
Anordnungen sind der Abtasttaktgeber und die A/D-Wandlereinheit auf einem Chip integriert.
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Eine
solche Integration verringert die Möglichkeit eines inkorrekten
Betriebs bei der Verarbeitung von Signalen verhältnismäßig hoher Frequenz.
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Die
bildverarbeitende Vorrichtung der vorliegenden Erfindung umfasst:
einen Leseabtasttaktgeber, der Nr Leseabtasttaktsignale erzeugt,
die jeweils eine erste Frequenz aufweisen, die mit einem Synchronsignal
eines zweiten analogen Bildsignals synchron ist, die auszugeben
sind und deren Phasen sequentiell verschoben sind, Nr D/A-Wandler,
die digitale Bildsignale in bezug auf Nr Bildpunkte parallel empfangen,
eine D/A-Wandlung der digitalen Bildsignale in bezug auf die Nr
Bildpunkte ansprechend auf die Nr Leseabtasttaktsignale mit sequentiell
verschobenen Phasen ausführen,
wodurch Nr analoge Teil-Bildsignale mit sequentiell verschobenen
Phasen erzeugt werden, und einen Videoschalter, der nacheinander
die von den Nr D/A-Wandlern ausgegebenen Nr analogen Teil-Bildsignale
auswählt,
um das analoge Bildsignal zu erzeugen.
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Weil
bei der bildverarbeitenden Vorrichtung jeder der Nr D/A-Wandler
eine D/A-Wandlung bei der verhältnismäßig nied rigen
ersten Frequenz ausführt, können die
digitalen Bildsignale leicht in das ausgegebene analoge Bildsignal
mit der hohen Frequenz umgewandelt werden.
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Eine
zweite bildverarbeitende Vorrichtungsanordnung umfasst: eine A/D-Wandlereinheit
mit Mw A/D-Wandlern (wobei Mw eine ganze Zahl nicht kleiner als
2 ist), in die ein gegebenes analoges Bildsignal gemeinsam eingegeben
wird, einen Abtasttaktgeber, der Nw erste Abtasttaktsignale erzeugt
(wobei Nw eine ganze Zahl nicht kleiner als 1 und nicht größer als
Mw ist und eine Arbeitsanzahl tatsächlich verwendeter A/D-Wandler
bezeichnet), die jeweils eine Frequenz aufweisen, die mit einem
ersten Synchronsignal des analogen Bildsignals synchron ist, und Phasen
aufweisen, die sequentiell verschoben sind, und eine Schreibsteuersignal-Regeleinheit, die
den Betrieb nicht verwendeter (Mw – Nw) A/D-Wandler entsprechend
der Arbeitsanzahl Nw der A/D-Wandler unterbricht, den Betrieb des
Abtasttaktgebers entsprechend der Arbeitsanzahl Nw steuert und bewirkt, dass
die Nw A/D-Wandler nacheinander eine A/D-Wandlung des analogen Bildsignals
ansprechend auf die Nw ersten Abtasttaktsignale mit sequentiell
verschobenen Phasen ausführen,
wodurch digitale Bildsignale in bezug auf Nw Bildpunkte erzeugt
werden.
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Diese
bildverarbeitende Vorrichtungsanordnung hat die gleichen Funktionen
und Wirkungen wie die erste bildverarbeitende Vorrichtungsanordnung. Ein
zusätzlicher
Vorteil dieser zweiten bildverarbeitenden Vorrichtungsanordnung
besteht darin, dass der Leistungsverbrauch durch Regeln der Arbeitsanzahl
Nw der A/D-Wandler entsprechend der Frequenz des ersten analogen
Bildsignals geregelt wird.
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Jede
der bildverarbeitenden Vorrichtungsanordnungen kann weiter einen
Phasenregelschaltkreis aufweisen, der ein externes Abtasttaktsignal
anhand des ursprünglichen
Abtasttaktsignals erzeugt, wobei das externe Abtasttaktsignal die
gleiche Periode wie das erste ursprüngliche Abtasttaktsignal und
eine Phase, die für
die Verarbeitung der Nw digitalen Bildsignale geeignet ist, aufweist.
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Bei
der bildverarbeitenden Vorrichtungsanordnung mit diesem Aufbau erzeugt
der Phasenregelschaltkreis das externe Abtasttaktsignal, das die zur
Verarbeitung der Nw digitalen Bildsignale geeignete Phase aufweist.
Dementsprechend kann das geeignete Abtasttaktsignal einem nachfolgenden Schaltkreis
zugeführt
werden, wenn die Verzögerung der
Daten nach der A/D-Wandlung einen erheblichen Einfluss auf den nachfolgenden
Schaltkreis ausübt.
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Gemäß einer
bevorzugten Anwendung der ersten bildverarbeitenden Vorrichtungsanordnung werden
die Nw A/D-Wandler
für jedes
der mehreren ein Farbbild darstellenden Bildsignale bereitgestellt, und
die Nw A/D-Wandler für
jedes Farbsignal sind in einen getrennten integrierten Schaltkreis
integriert.
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Weil
bei dieser bildverarbeitenden Vorrichtungsanordnung die Nw A/D-Wandler
für jedes
Farbsignal integriert sind, kann die Referenzspannung für das Regeln
einer den A/D-Wandlern
eigenen Änderung
für die
A/D-Wandler der Einchipkonfiguration gemeinsam festgelegt werden,
wodurch eine Änderung
der Leuchtkraft zwischen den Bildpunkten in bezug auf jede Farbe
wirksam verringert wird.
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Gemäß einer
bevorzugten Anwendung der zweiten bildverarbeitenden Vorrichtungsanordnung sind
die Mw A/D-Wandler für
jedes der mehreren ein Farbbild darstellenden Farbsignale bereitgestellt
und sind die Mw A/D-Wandler für
jedes Farbsignal in einen getrennten integrierten Schaltkreis integriert.
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Weil
bei dieser bildverarbeitenden Vorrichtungsanordnung die Mw A/D-Wandler
für jedes
Farbsignal integriert sind, kann die Referenzspannung für das Regeln
einer den A/D-Wandlern
eigenen Änderung
für die
A/D-Wandler der Einchipkonfiguration gemeinsam festgelegt werden,
wodurch eine Änderung
der Leuchtkraft zwischen den Bildpunkten in bezug auf jede Farbe
wirksam verringert wird.
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Gemäß einer
bevorzugten Anwendung der bildverarbeitenden Vorrichtung werden
die Mr D/A-Wandler für
jedes der mehreren ein Farbbild darstellenden Farbsignale bereitgestellt
und sind die Mr D/A-Wandler für
jedes Farbsignal in einen getrennten integrierten Schaltkreis integriert.
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Weil
bei dieser bildverarbeitenden Vorrichtung die Mr D/A-Wandler für jedes
Farbsignal integriert sind, kann die Referenzspannung für das Regeln
einer den D/A-Wandlern eigenen Änderung
für die
D/A-Wandler der Einchipkonfiguration gemeinsam festgelegt werden,
wodurch eine Änderung
der Leuchtkraft zwischen den Bildpunkten in bezug auf jede Farbe
wirksam verringert wird.
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Die
vorliegende Erfindung betrifft auch eine Bildanzeigevorrichtung,
die eine der bildverarbeitenden Vorrichtungen und der ersten und
zweiten bildverarbeitenden Vorrichtungsanordnungen und eine Anzeigeeinheit,
die ein von der bild verarbeitenden Vorrichtung verarbeitetes Bild
anzeigt, aufweist.
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Diese
Anordnung ermöglicht
es, dass das von einer der bildverarbeitenden Vorrichtung und der ersten
und zweiten bildverarbeitenden Vorrichtungsanordnung verarbeitete
Bild auf der Anzeigeeinheit in der Art einer Flüssigkristallanzeige angezeigt
wird.
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Es
gibt eine Vielzahl anderer Aspekte der vorliegenden Erfindung, wie
nachstehend erörtert wird.
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Ein
erster Aspekt ist ein Aufzeichnungsmedium, auf dem ein Computerprogramm
gespeichert ist, das einen Computer veranlasst, zumindest einen
Teil der jeweiligen Schritte oder der jeweiligen Einheiten gemäß der vorliegenden
Erfindung auszuführen.
Verfügbare
Beispiele der Aufzeichnungsmedien umfassen Disketten, CD-ROMs, magnetooptische
Platten, Lochkarten, Ausdrücke
mit Strichcodes oder anderen darauf gedruckten Codes, interne Speichervorrichtungen
(Speicher, wie RAM und ROM) und externe Speichervorrichtungen des
Computers und eine Vielzahl anderer computerlesbarer Medien.
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Ein
zweiter Aspekt ist eine Programmzufuhrvorrichtung, die über einen
Kommunikationsweg ein Computerprogramm zuführt, das den Computer veranlasst,
zumindest einen Teil der jeweiligen Schritte oder der jeweiligen
Einheiten gemäß der vorliegenden
Erfindung auszuführen.
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Kurzbeschreibung
der Zeichnung
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1 zeigt
ein Blockdiagramm, in dem der allgemeine Aufbau einer bildverarbei tenden
Vorrichtung einschließlich
der D/A-Wandlung gemäß der vorliegenden
Erfindung dargestellt ist.
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2 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Schreib-Abtasttaktgebers 22 und der
A/D-Wandlereinheit 24 dargestellt ist.
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3(a)–3(j) zeigen Zeitablaufdiagramme, in denen Primärsignale
dargestellt sind, die sich auf die Schreiboperationen von Bildsignalen
beziehen.
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4 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Lese-Abtasttaktgebers 30 und
der D/A-Wandlereinheit 32 mit dem Videoschalter 34 dargestellt
ist.
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5 zeigt
ein Blockdiagramm, in dem der allgemeine Aufbau einer weiteren bildverarbeitenden Vorrichtung
einschließlich
der D/A-Wandlung gemäß der vorliegenden
Erfindung dargestellt ist.
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6 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Schreib-Abtasttaktgebers 112 und der
A/D-Wandlereinheit 120 dargestellt ist.
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7 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Lese-Abtasttaktgebers 30 und
der D/A-Wandlereinheit 150 dargestellt ist.
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8 zeigt
ein Blockdiagramm, in dem der allgemeine Aufbau einer weiteren bildverarbeitenden Vorrichtung
einschließlich
der D/A-Wandlung gemäß der vorliegenden
Erfindung dargestellt ist.
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9 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Schreib-Abtasttaktgebers 222 und der
A/D-Wandlereinheit 224.
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10 zeigt
einen Schaltplan, in dem ein als Beispiel dienender Aufbau des Abtasttakt-Wählschaltkreises 266 dargestellt
ist.
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11(a)–11(g) zeigen Zeitablaufdiagramme, in denen Operationen
des Abtasttakt-Wählschaltkreises 266 dargestellt
sind.
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12(a)–12(s) zeigen Zeitablaufdiagramme, in denen die
Ausgaben der digitalen Bildsignale D1 bis D4 dargestellt sind.
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13 zeigt
eine Anordnung eines Abtasttakt-Schaltnetzes zum Wechseln der A/D-Wandler, denen
die Abtasttaktsi gnale SAD1 bis SAD4 zugeführt werden.
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14(a)–14(s) zeigen Zeitablaufdiagramme, in denen die
Ausgaben der digitalen Bildsignale D1 bis D4 in dem Fall dargestellt
sind, in dem die A/D-Wandler des Ziels, denen die Abtasttaktsignale
SAD1 bis SAD4 zugeführt
werden, gewechselt sind.
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15(a)–15(s) zeigen Zeitablaufdiagramme in dem Fall,
in dem zwei der vier A/D-Wandler 71 bis 74 den
Betrieb unterbrechen.
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16 zeigt
ein Blockdiagramm, in dem eine Gruppe digitaler Bildsignal-Phasenregelkreise
dargestellt ist, die in der Schnittstelleneinheit innerhalb des Videoprozessors 228 enthalten
sind.
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17(a)–17(s) zeigen Zeitablaufdiagramme, in denen
die digitalen Bildsignale D1 bis D4 dargestellt sind, wenn die Gruppe
digitaler Bildsignal-Phasenregelkreise aus 16 angewendet
wird.
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18 zeigt
ein Blockdiagramm, in dem der innere Aufbau eines Schreib-Abtasttaktgebers 322 und
einer A/D-Wandlereinheit 224 dargestellt ist.
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19 zeigt
ein Blockdiagramm, in dem der innere Aufbau eines Verzögerungstaktgeber-Schaltkreises 366 dargestellt
ist.
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20 zeigt
ein Blockdiagramm, in dem der innere Aufbau eines Schreib-Abtasttaktgebers 222 und
einer A/D-Wandlereinheit 224 dargestellt
ist.
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Bevorzugte Ausführungsformen
der Erfindung
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A. Erste Anordnung
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Einige
Ausführungsformen
der vorliegenden Erfindung werden nachstehend als bevorzugte Ausführungsformen
beschrieben. 1 zeigt ein Blockdiagramm, in
dem der allgemeine Aufbau einer bildverarbeitenden Vorrichtung einschließlich der D/A-Wandlung
dargestellt ist, gemäß der vorliegenden
Erfindung. Die bildverarbeitende Vorrichtung ist als ein Computer
aufgebaut, der einen Synchronsignal-Trennschaltkreis bzw. Synchronisiersignal-Trennschaltkreis 20,
einen Schreib-Abtasttaktgeber 22, eine A/D-Wandlereinheit 24 mit
drei A/D-Wandlern, einen Rahmenspeicher 26, einen Videoprozessor 28,
einen Lese-Abtasttaktgeber 30, eine D/C-Wandlereinheit 32 mit drei
D/A-Wandlern, einen Videoschalter 34, einen Anzeigesteuerschaltkreis 36,
eine Anzeigeeinheit 38, eine CPU 50 und einen
RAM 52 aufweist. Der Videoprozessor 28, die CPU 50 und
der RAM 52 sind über
einen Bus 54 miteinander verbunden. Die beiden Abtasttaktgeber 22 und 30 und
der Anzeigesteuerschaltkreis 36 sind auch mit dem Bus 54 verbunden,
wenngleich die Verbindung in der Zeich nung aus 1 fortgelassen wurde.
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Der
Synchronsignal-Trennschaltkreis 20 trennt Synchronsignale
bzw. Synchronisiersignale von einem gegebenen zusammengesetzten
Bildsignal CV und gibt die Synchronsignale und Bildsignalkomponenten
(d.h. ein analoges Bildsignal ohne die Synchronsignale) aus. Die
Bildsignalkomponenten bestehen aus drei Farbsignalen, welche Bilder
mit drei Farben R, G und B darstellen. Das von der Synchronsignal-Trennschaltung 20 abgetrennte
Horizontalsynchronsignal HSYNC1 wird dem Schreib-Abtasttaktgeber 22 zugeführt.
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Die
von der Synchronsignal-Trennschaltung 20 ausgegebenen Bildsignalkomponenten
werden durch die drei in der A/D-Wandlereinheit 24 enthaltenen
A/D-Wandler in digitale Bildsignale umgewandelt. Wie später erörtert wird,
werden die drei A/D-Wandler nacheinander geschaltet, um eine A/D-Wandlung bei der
Frequenz auszuführen,
die 1/3 der Frequenz des analogen Bildsignals AV1 beträgt. Die
detaillierten Operationen werden nachstehend erörtert.
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Der
Videoprozessor 28 ist ein Mikroprozessor, der Steueroperationen
zum Schreiben von Bildern in den Rahmenspeicher 26 und
zum Lesen von Bildern aus diesem ausführt. Wie von der A/D-Wandlereinheit 24 ausgegebenen
digitalen Bildsignale werden einmal in den Rahmenspeicher 26 geschrieben
und aus diesem gelesen, wenn es erforderlich ist. Die aus dem Rahmenspeicher 26 gelesenen
digitalen Bildsignale werden von der D/A-Wandlereinheit 32 in
drei analoge Teil-Bildsignale
umgewandelt. Die Einzelheiten dieser Wandlung werden nachstehend beschrieben.
Die drei analogen Teil-Bildsignale
werden nacheinander durch den Videoschalter 34 geschaltet,
um ein analoges Bildsignal AV2 zusammenzuset zen. Die Anzeigeeinheit 38 zeigt
ein resultierendes Bild ansprechend auf das analoge Bildsignal AV2 und
von dem Anzeigesteuerschaltkreis 36 ausgegebene Synchronsignale
(ein Vertikalsynchronsignal VSYNC2 und ein Horizontalsynchronsignal HSYNC2).
Eine Vielzahl von Anzeigevorrichtungen, bei denen eine Flüssigkristallanzeige,
ein Kathodenstrahlbildschirm oder eine Plasmaanzeige verwendet wird,
können
für die
Anzeigeeinheit 38 verwendet werden.
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Der
A/D-Wandlungs- und der Schreibvorgang von Bildsignalen in den Rahmenspeicher 26 werden
synchron mit dem von der Synchronsignal-Trennschaltung 20 ausgegebenen
Synchronsignal ausgeführt.
Der Schreib-Abtasttaktgeber 22 erzeugt auf der Grundlage
des Horizontalsynchronsignals HSYNC1 Abtasttaktsignale SAD1 bis
SAD3, die für
die A/D-Wandlung verwendet werden, und führt die Abtasttaktsignale SAD1
bis SAD3 der A/D-Wandlereinheit 24 zu. Der Schreib-Abtasttaktgeber 22 erzeugt
auch ein Schreib-Abtasttaktsignal Sw, das für den Schreibvorgang verwendet
wird, und führt
das Schreib-Abtasttaktsignal Sw dem Videoprozessor 28 zu.
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Der
Vorgang des Lesens der Bildsignale aus dem Rahmenspeicher 26 und
die D/A-Wandlung der ausgelesenen Bildsignale werden synchron mit
dem vom Anzeigesteuerschaltkreis 36 ausgegebenen Synchronsignal
ausgeführt.
Der Lese-Abtasttaktgeber 30 erzeugt auf der Grundlage des
Horizontalsynchronsignals HSYNC2 Abtasttaktsignale SDA1 bis SDA3,
die für
die D/A-Wandlung verwendet werden, und führt die Abtasttaktsignale SDA1
bis SDA3 der D/A-Wandlereinheit 32 zu. Der Lese-Abtasttaktgeber 30 erzeugt
auch ein Lese-Abtasttaktsignal Sr, das für den Lesevorgang verwendet
wird, und führt
das Lese-Abtasttaktsignal Sr dem Videoprozessor 28 zu.
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Computerprogramme,
die als eine Schreibsteuersignal-Regeleinheit 56 wirken,
und Computerprogramme, die als eine Lesesteuersignal-Regeleinheit 58 wirken,
sind im RAM 52 gespeichert. Die Schreibsteuersignal-Regeleinheit 56 legt
Parameter (später
erörtert)
zum Regeln der Frequenzen der verschiedenen Abtasttaktsignale Sw
und SAD1 bis SAD3, die beim Schreibprozess verwendet werden, im
Schreib-Abtasttaktgeber 22 fest. Die Lesesteuersignal-Regeleinheit 58 legt
andererseits Parameter (später
erörtert)
zum Regeln der Frequenzen der verschiedenen beim Leseprozess verwendeten
Abtasttaktsignale Sr und SDA1 bis SDA3 im Lese-Abtasttaktgeber 30 fest.
Die detaillierten Funktionen der jeweiligen Einheiten werden später beschrieben.
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Die
Computerprogramme zum Implementieren der Funktionen dieser Einheiten
sind auf einem computerlesbaren Aufzeichnungsmedium, wie bspw. einer
Diskette und einer CD-ROM, aufgezeichnet. Der Computer (bildverarbeitende
Vorrichtung) liest die Computerprogramme aus dem Aufzeichnungsmedium
und überträgt sie in
eine interne Speichervorrichtung oder eine externe Speichervorrichtung. Alternativ
können
die Computerprogramme dem Computer von einer Programmzufuhrvorrichtung über einen
Kommunikationsweg zugeführt
werden. Die CPU 50 (Mikroprozessor) des Computers führt die
in der internen Speichervorrichtung gespeicherten Computerprogramme
aus, um die Funktionen des Computers zu implementieren. Der Computer kann
die auf dem Aufzeichnungsmedium aufgezeichneten Computerprogramme
andernfalls direkt ausführen.
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In
dieser Beschreibung ist der Computer ein Konzept, das sowohl eine
Hardwarevorrichtung als auch ein Betriebssystem einschließt und die
unter der Steuerung des Betriebssystems arbeitende Hardwarevorrichtung
darstellt. Wenn ein Betriebssystem nicht erforderlich ist und ein
Anwendungsprogramm allein die Hardwarevorrichtung betreiben kann,
entspricht die Hardwarevorrichtung selbst dem Computer. Die Hardwarevorrichtung
weist zumindest einen Mikroprozessor, wie bspw. eine CPU, und eine Einheit
zum Lesen der auf dem Aufzeichnungsmedium aufgezeichneten Computerprogramme
auf. Die Computerprogramme enthalten Programmcodes, die den Computer
veranlassen, die Funktionen der vorstehend erörterten jeweiligen Einheiten
auszuführen. Ein
Teil der vorstehenden Funktionen kann an Stelle vom Anwendungsprogramm
vom Betriebssystem ausgeführt
werden.
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Verfügbare Beispiele
der "Aufzeichnungsmedien" bei der vorliegenden
Erfindung schließen Disketten,
CD-ROMs, magnetooptische Platten, Chipkarten, ROM-Kassetten, Lochkarten,
Ausdrücke mit
Strichcodes oder anderen darauf gedruckten Codes, interne Speichervorrichtungen
(Speicher, wie RAM und ROM) und externe Speichervorrichtungen des
Computers sowie eine Vielzahl anderer computerlesbarer Medien ein.
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2 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Schreib-Abtasttaktgebers 22 und der
A/D-Wandlereinheit 24 dargestellt ist. Der Schreib-Abtasttaktgeber 22 weist
zwei PLL-Schaltkreise 62 und 64, einen Abtasttakt-Wählschaltkreis 66 und
einen CPU-Schnittstellenschaltkreis 68 auf. Die A/D-Wandlereinheit 24 weist
drei A/D-Wandler 71 bis 73 und drei Latch-Stufen 81 bis 83 auf.
Die drei A/D-Wandler 71 bis 73 sind
getrennt in Einchipkonfigurationen integriert.
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Die 3(a)–3(j) zeigen Zeitablaufdiagramme, in de nen die
Schreiboperationen der Bildsignale betreffende Primärsignale
dargestellt sind. Nachstehend werden die Operationen in der Schaltung
aus 2 anhand des Zeitablaufdiagramms aus den 3(a)–3(j) beschrieben.
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Der
erste PLL-Schaltkreis 62 im Schreib-Abtasttaktgeber 22 multipliziert
das von dem Synchronsignal-Trennschaltkreis 20 (1)
ausgegebene Horizontalsynchronsignal HSYNC1 mit N0, um das Schreib-Abtasttaktsignal
Sw zu erzeugen. Der zweite PLL-Schaltkreis 64 in dem Schreib-Abtasttaktgeber 22 multipliziert
dieses Schreib-Abtasttaktsignal Sw weiterhin mit Nw, um ein Punkttaktsignal
DCLK1 zu erzeugen. Die 3(a) bis 3(c) zeigen die Wellenformen des Schreib-Abtasttaktsignals
Sw, des in die A/D-Wandlereinheit 24 eingegebenen analogen Bildsignals
AV1 und des Punkttaktsignals DCLK1. Der Signalpegel des in 3(b) dargestellten analogen Bildsignals AV1 hat
an jedem Bildpunkt eine Spitze. Die Symbole #1 bis #3 bezeichnen
drei Bildpunkte, die auf einer horizontalen Zeile vorhanden sind. Das
Punkttaktsignal DCLK1 hat die Frequenz und die Phase, die zum Abtasten
aller Bildpunkte des analogen Bildsignals AV1 geeignet sind. Die
A/D-Wandlung des analogen Bildsignals AV1 an ansteigenden Flanken
des Punkttaktsignals DCLK1 ermöglicht
die Konvertierung aller Bildpunkte #1, #2, #3 zu digitalen Bildsignalen.
In dem Fall, in dem das Punkttaktsignal DCLK1 eine hohe Frequenz
hat, sind für
die A/D-Wandlung in Reaktion auf das Punkttaktsignal DCLK1 sehr
schnelle A/D-Wandler
erforderlich. Die Anordnung gewährleistet
andererseits die A/D-Wandlung des analogen Bildsignals AV1 in bezug
auf alle Bildpunkte, indem die A/D-Wandlung einfach bei der Frequenz
ausgeführt
wird, die ein Bruchteil der Frequenz des Punkttaktsignals DCLK1
ist.
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Das
in 3(a) dargestellte Schreib-Abtasttaktsignal
Sw ist mit dem Horizontalsynchronsignal HSYNC1 des eingegebenen
analogen Bildsignals AV1 synchron und hat eine Frequenz, die 1/Nw
der Frequenz des Punkttaktsignals DCLK1 ist (wobei Nw den Multiplizierer
im zweiten PLL-Schaltkreis 64 bezeichnet). Der Multiplizierer
Nw im zweiten PLL-Schaltkreis 64 in
dem Schreib-Abtasttaktgeber 22 ist im allgemeinen gleich
der Gesamtzahl der A/D-Wandler 71 bis 73 gesetzt.
In dem Beispiel aus 2 ist der Multiplizierer Nw
auf 3 gesetzt. Die A/D-Wandlung in der A/D-Wandlereinheit 24 und der Vorgang
des Schreibens der digitalen Bildsignale in den Rahmenspeicher 26 werden
bei derselben Frequenz ausgeführt
wie derjenigen des Schreib-Abtasttaktsignals
Sw.
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Der
Abtasttakt-Wählschaltkreis 66 erzeugt anhand
des Punkttaktsignals DCLK1 die drei Abtasttaktsignale SAD1 bis SAD3,
welche den drei A/D-Wandlern 71 bis 73 zugeführt werden.
Die 3(d), 3(f) und 3(h) zeigen die Wellenformen dieser drei Abtasttaktsignale
SAD1 bis SAD3. Die drei Abtasttaktsignale SAD1 bis SAD3 haben die gleiche
Frequenz wie das Schreib-Abtasttaktsignal Sw, und ihre Phasen sind
um die Periode des Punkttaktsignals DCLK1 sequentiell verschoben.
Der Abtasttakt-Wählschaltkreis 66 wählt nacheinander
die Impulse des Punkttaktsignals DCLK1 bei dem Verhältnis von
einem Impuls zu drei Impulsen aus und gibt die ausgewählten Impulse
aus, um die drei Abtasttaktsignale SAD1 bis SAD3 zu erzeugen.
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Wie
in 2 dargestellt ist, wird das analoge Bildsignal
AV1 gemeinhin in die drei A/D-Wandler 71 bis 73 eingegeben,
während
die drei Abtasttaktsignale SAD1 bis SAD3 jeweils den drei A/D-Wandlern 71 bis 73 zugeführt werden.
Der erste A/D-Wandler 71 führt eine A/D-Wandlung des analogen
Bildsignals AV1 an einer ansteigenden Flanke des ersten Abtasttaktsignals
SAD1 aus. Ein sich ergebendes digitales Bildsignal D1 wird durch
die erste Latch-Stufe 81 zwischengespeichert. 3(e) zeigt den Zustand, in dem das digitale Bildsignal
des ersten Bildpunkts #1 an einer ansteigenden Flanke des ersten
Abtasttaktsignals SAD1 von der ersten Latch-Stufe 81 zwischengespeichert
und ausgegeben wird. Ähnlich zeigt 3(g) den Zustand, in dem das digitale Bildsignal
des zweiten Bildpunkts #2 an einer ansteigenden Flanke des zweiten
Abtasttaktsignals SAD2 von der zweiten Latch-Stufe 82 zwischengespeichert
und ausgegeben wird. 3(i) zeigt
den Zustand, in dem das digitale Bildsignal des dritten Bildpunkts
#3 an einer ansteigenden Flanke des dritten Abtasttaktsignals SAD3
von der dritten Latch-Stufe 83 zwischengespeichert und
ausgegeben wird.
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Das
digitale Bildsignal jedes Bildpunkts hat drei Farbsignale, die drei
Farben, beispielsweise R, G und B, darstellen bzw. repräsentieren.
Wenn die jeweiligen Farbsignale R, G und B 8-Bit-Daten sind, ist jedes
der digitalen Bildsignale D1 bis D3 durch 24-Bit-Daten gegeben.
Jeder der drei A/D-Wandler 71 bis 73 hat getrennte
Wandler für
die drei Farben zum Wandeln der drei Farbsignale.
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Die
digitalen Bildsignale D1 bis D3 in bezug auf die drei so erhaltenen
Bildpunkte werden als ein Satz von digitalen 72-Bit-Bildsignalen
Dcom (3(j)) in aufeinanderfolgende
Speicherbereiche im Rahmenspeicher 26 geschrieben. Dieser
Schreibvorgang wird synchron mit dem Schreib-Abtasttaktsignal Sw
ausgeführt
(3(a)). Der Satz digitaler Bildsignale Dcom in
bezug auf die drei Bildpunkte hat eine Kapazität von 72 Bits, entsprechend
einer Kapazität
von 9 Bytes. Der Videoprozessor 28 inkrementiert demgemäß die dem
Rahmenspeicher 26 gegebene Schreibadresse (Bildpunktadresse)
bei jedem Schreibvorgang um neun. Wenn der einer Zeile entsprechende
Schreibvorgang der digitalen Bildsignale abgeschlossen ist, wird
die Zeilenadresse um eins inkrementiert, und die Bildpunktadresse
wird initialisiert. Dies bewirkt, dass die digitalen Bildsignale
in bezug auf alle Pixel auf jeder Zeile in aufeinanderfolgende Speicherbereiche
im Rahmenspeicher 26 geschrieben werden. Mit anderen Worten
werden 24-Bit-Bildsignale für
die jeweiligen Bildpunkte, die aus den drei Farbkomponenten R, G
und B bestehen, in der Folge des ursprünglichen Bildpunktfelds des ursprünglichen
Bilds angeordnet und im Rahmenspeicher 26 gespeichert.
Die digitalen Bildsignale in bezug auf alle Bildpunkte auf einer
identischen Zeile werden an den aufeinanderfolgenden Adressen im Rahmenspeicher 26 gespeichert.
Diese Anordnung erleichtert das Lesen der digitalen Bildsignale
von beliebigen Positionen im Rahmenspeicher 26.
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Bei
dem in 2 dargestellten Schreib-Abtasttaktgeber 22 erzeugt
ein PLL-Schaltkreis 64 das für das Abtasten aller Bildpunkte
im analogen Bildsignal AV1 geeignete Punkttaktsignal DCLK1, während der
andere PLL-Schaltkreis 62 das Schreib-Abtasttaktsignal
Sw mit der Frequenz erzeugt, die 1/3 der Frequenz des Punkttaktsignals
DCLK1 ist. Der Abtasttakt-Wählschaltkreis 66 erzeugt
die drei Abtasttaktsignale SAD1 bis SAD3 mit einer Frequenz, die
1/3 der Frequenz des Punkttaktsignals DCLK1 ist, und die Phasen,
die um die Periode des Punkttaktsignals DCLK1 sequentiell verschoben
sind. Wie anhand dieser Erklärung
klar verständlich
sein wird, entspricht der in 2 dargestellte
PLL-Schaltkreis 62 dem
ursprünglichen
Abtasttaktgeber-Schalt kreis in dem Schreib-Abtasttaktgeber 22.
Der PLL-Schaltkreis 64 und
der Abtasttakt-Wählschaltkreis 66 entsprechen
dem Abtasttaktgeber-Schaltkreis des Schreib-Abtasttaktgebers 22. Der PLL-Schaltkreis 64 und
der Abtasttakt-Wählschaltkreis 66 entsprechen auch
dem ersten PLL-Schaltkreis 62 bzw.
dem Abtasttakt-Extraktionsschaltkreis des Schreib-Abtasttaktgebers 22.
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Die
in 2 dargestellten jeweiligen A/D-Wandler 71 bis 73 führen die
A/D-Wandlung bei der Frequenz der Abtasttaktsignale SAD1 bis SAD3 aus.
Diese Anordnung gewährleistet
die A/D-Wandlung bei einer verhältnismäßig niedrigen
Geschwindigkeit von 1/3 der Geschwindigkeit der synchron mit dem
Punkttaktsignal DCLK1 ausgeführten A/D-Wandlung.
Die digitalen Bildsignale D1 bis D3 in bezug auf die drei Bildpunkte,
die infolge der A/D-Wandlung erhalten wurden, werden als ein Satz digitaler
Bildsignale Dcom in die aufeinanderfolgenden Speicherbereiche im
Rahmenspeicher 26 geschrieben. Der Schreibvorgang wird
dementsprechend bei einer Frequenz ausgeführt, die 1/3 der Frequenz des
Punkttaktsignals DCLK1 beträgt.
Insbesondere werden die A/D-Wandlung
und der Schreibvorgang in den Rahmenspeicher 26 bei einer
Frequenz ausgeführt,
die 1/3 der Frequenz des Punkttaktsignals DCLK1 beträgt. Die
Anordnung verwendet demgemäß vorteilhafterweise
verhältnismäßig langsame
Hardwareschaltkreise zur Verarbeitung der hochfrequenten analogen
Bildsignale.
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In
dem Schaltkreis aus 2 wird nur der Abtasttakt-Wählschaltkreis 66 ansprechend
auf das hochfrequente Punkttaktsignal DCLK1 aktiviert. In dieser
Schaltkreisanordnung ist dementsprechend die erforderliche Anzahl
bei der hohen Frequenz aktivierter Schaltkreiselemente minimiert.
Die An ordnung ermöglicht
eine relativ einfache Schaltkreisanordnung und verringert den Leistungsverbrauch.
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Die
Schreibsteuersignal-Regeleinheit 56 legt die Parameter,
wie die Multiplizierer N0 und Nw der PLL-Schaltkreise 62 und 64,
in einem nicht dargestellten Register im CPU-Schnittstellenschaltkreis 68 fest.
Der Multiplizierer Nw im zweiten PLL-Schaltkreis 64 wird
im allgemeinen auf die Gesamtzahl der installierten A/D-Wandler 71 bis 73 gelegt.
Wenn das Punkttaktsignal DCLK1 eine ausreichend niedrige Frequenz
aufweist, können
ein oder zwei A/D-Wandler für
die A/D-Wandlung ausreichen. In diesem Fall führt die Aktivierung aller drei
A/D-Wandler 71 bis 73 zu einem unerwünscht hohen
Leistungsverbrauch in der A/D-Wandlereinheit 24. Wenn beispielsweise
die Arbeitstaktfrequenz der A/D-Wandler 71 bis 73 etwa 100
MHz übersteigt,
nimmt der Leistungsverbrauch der A/D-Wandler bei einer Erhöhung der
Frequenz abrupt zu. Wenn die A/D-Wandler 71 bis 73 eine
100 MHz nicht übersteigende
Arbeitstaktfrequenz aufweisen, wird der Leistungsverbrauch der A/D-Wandler andererseits
bei einer Erhöhung
der Frequenz nicht erheblich geändert.
Wenn die Arbeitstaktfrequenz der A/D-Wandler nicht größer als
etwa 100 MHz ist, ist es daher erwünscht, nur einen oder zwei A/D-Wandler
für die
A/D-Wandlung zu verwenden.
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Wenn
die Frequenz der Abtasttaktsignale SAD1 bis SAD3 für die drei
A/D-Wandler 71 bis 73 nicht größer als ein vorgegebener Wert
(beispielsweise 60 MHz) ist, geht der CPU-Schnittstellenschaltkreis 68 ein
Schlafsignal SLP1 aus, um den Betrieb von einigen der drei A/D-Wandler 71 bis 73 anzuhalten.
Wenn beispielsweise nur die beiden A/D-Wandler 71 und 72 verwendet
werden, wird das Schlafsignal SLP1 dem dritten A/D-Wandler 73 zugeführt, um seinen
Betrieb anzu halten. In diesem Fall wird der Multiplizierer Nw in
dem zweiten PLL-Schaltkreis 64 gleich der Arbeitsanzahl
(= 2) der A/D-Wandler gesetzt, während
der Multiplizierer N0 in dem ersten PLL-Schaltkreis 62 gleich
Nw0/Nw (= 3/2) mal dem ursprünglichen
Multiplizierer gesetzt wird (wobei Nw0 die Gesamtanzahl der A/D-Wandler
bezeichnet). Der erste PLL-Schaltkreis 62 erzeugt
dementsprechend das Schreib-Abtasttaktsignal
Sw mit einer Frequenz, die das Nw0/Nw(= 3/2)-Fache der ursprünglichen Frequenz
ist, während
der zweite PLL-Schaltkreis 64 das Punkttaktsignal DCLK1
mit einer zur ursprünglichen
Frequenz identischen Frequenz erzeugt.
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Auf
diese Weise regelt die Schreibsteuersignal-Regeleinheit 56 die
Arbeitsanzahl Nw (wobei Nw von 1 bis 3 reicht) der A/D-Wandler 71 bis 73 über den
CPU-Schnittstellenschaltkreis 68, um dafür zu sorgen,
dass die Frequenz der den A/D-Wandlern 71 bis 73 zugeführten Abtasttaktsignale
SAD1 bis SAD3 innerhalb eines vorgegebenen Bereichs (beispielsweise
eines Bereichs von etwa 50 MHz bis etwa 100 MHz) zugeführt wird.
Diese Anordnung ermöglicht
es vorteilhafterweise, dass der Betriebsmodus für das Reduzieren des Leistungsverbrauchs
der bildverarbeitenden Vorrichtung entsprechend der Frequenz des
zu verarbeitenden analogen Bildsignals AV1 ausgewählt wird.
Es kann eine Vielzahl von Verfahren verwendet werden, um den Betrieb
des A/D-Wandlers anzuhalten, und es kann beispielsweise die Zufuhr
elektrischer Leistung zum A/D-Wandler unterbrochen werden oder die
Zufuhr des Abtasttaktsignals zum A/D-Wandler unterbrochen werden.
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Das
Horizontalsynchronsignal HSYNC1 und das Vertikalsyn chronsignal VHSYNC1
des eingegebenen analogen Bildsignals AV1 haben der Auflösung des
Bilds entsprechende natürliche
Eigenschaften (beispielsweise die Frequenz, die Phase und die Polarität des Signals).
Bei einer typischen Prozedur wird die Beziehung zwischen einigen
Auflösungen des
Bilds und den Eigenschaften der Synchronsignale vorab in Form einer
Tabelle im Speicher gespeichert und werden die Eigenschaften der
durch den Synchronsignal-Trennschaltkreis 20 (1)
getrennten Synchronsignale mit einem nicht dargestellten Synchronsignal-Analyseschaltkreis
oder entsprechend einem Synchronsignal-Analyseprogramm analysiert.
Die Prozedur spezifiziert dann die Frequenz des Punkttaktsignals
DCLK1 entsprechend den Eigenschaften der Synchronsignale (d.h. der Frequenz
für das
Abtasten aller Bildpunkte des analogen Bildsignals AV1) auf der
Grundlage der im Speicher gespeicherten Tabelle. Die Prozedur bestimmt
die geeignete Arbeitsanzahl Nw der A/D-Wandler auf der Grundlage
der Beziehung zwischen der Frequenz für das Abtasten des analogen Bildsignals
und der Frequenz der Abtasttaktsignale in dem den A/D-Wandlern zugeführten vorgegebenen Bereich.
Diese Anordnung gewährleistet
eine Verarbeitung der ersten analogen Bildsignale von einer verhältnismäßig niedrigen
Frequenz bis zu einer sehr hohen Frequenz.
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Die
im Rahmenspeicher 26 gespeicherten digitalen Bildsignale
werden durch den Videoprozessor 28 ausgelesen und durch
die D/A-Wandlereinheit 32 in analoge Bildsignale umgewandelt. 4 zeigt ein
Blockdiagramm, in dem der innere Aufbau des Lese-Abtasttaktgebers 30 und
der D/A-Wandlereinheit 32 mit
dem Videoschalter 34 dargestellt ist. Der Lese-Abtasttaktgeber 30 weist
zwei PLL-Schaltkreise 92 und 94, einen Abtasttakt-Wählschaltkreis 96 und
einen CPU-Schnittstellenschaltkreis 98 auf.
Der Lese-Abtasttaktgeber 30 hat einen ähnlichen Aufbau wie der in 2 dargestellte
Schreib-Abtasttaktgeber 22. Die D/A-Wandlereinheit 32 weist
drei D/A-Wandler 101 bis 103 auf.
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Der
erste PLL-Schaltkreis 92 im Lese-Abtasttaktgeber 30 multipliziert
das vom Anzeigesteuerschaltkreis 36 (siehe 1)
ausgegebene Horizontalsynchronsignal HSYNC2 mit N1, um ein Lese-Abtasttaktsignal
Sr zu erzeugen. Der zweite PLL-Schaltkreis 94 multipliziert
das Lese-Abtasttaktsignal Sr mit Nr, um ein Punkttaktsignal DCLK2
zu erzeugen. Der Abtasttakt-Wählschaltkreis 96 erzeugt die
drei Abtasttaktsignale SDA1 bis SDA3, welche den drei D/A-Wandlern 101 bis 103 zugeführt werden,
anhand dieses Punkttaktsignals DCLK2.
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Die
Beziehungen zwischen den Frequenzen und Phasen der im Lese-Abtasttaktgeber 30 erzeugten
Signale Sr, DCLK2 und SDA1 bis SDA3 ähneln jenen zwischen den Frequenzen
und Phasen der im Schreib-Abtasttaktgeber 22 (siehe 2)
erzeugten Signale Sw, DCLK1 und SAD1 bis SAD3. Insbesondere hat
das Punkttaktsignal DCLK2 die zum Abtasten aller Bildpunkte des
in die Anzeigeeinheit 38 eingegebenen analogen Bildsignals
AV2 geeignete Frequenz und Phase. Die Frequenz des Punkttaktsignals
DCLK2 hängt
vom Typ der Anzeigeeinheit 38 ab. Die Frequenz des Lese-Abtasttaktsignals
Sr ist 1/Nr der Frequenz des Punkttaktsignals DCLK2. Dieser Wert
Nr (d.h. der Multiplizierer in dem PLL-Schaltkreis 94)
wird im allgemeinen gleich der Gesamtzahl der installierten D/A-Wandler 101 bis 103 gesetzt. Die
drei Abtasttaktsignale SDA1 bis SDA3 haben die Frequenz, die 1/Nr
der Frequenz des Punkttaktsignals DCLK2 beträgt, und ihre Phasen sind um
die Periode des Punkttaktsignals DCLK2 sequentiell verschoben.
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Die
drei D/A-Wandler 101 bis 103 führen jeweils an den ansteigenden
Flanken der drei Abtasttaktsignale SDA1 bis SDA3 eine D/A-Wandlung
der digitalen Bildsignale D1 bis D3 aus. Der detaillierte Arbeitsgang
der D/A-Wandlung ist dem Arbeitsgang der in den 3(a)–3(j) dargestellten A/D-Wandlung genau entgegengesetzt und wird
hier nicht spezifisch beschrieben. Bei der D/A-Wandlung werden beispielsweise
die digitalen Bildsignale D1 bis D3 in bezug auf die drei aufeinanderfolgenden Bildpunkte
in drei analoge Bildsignale A1 bis A3 mit unterschiedlichen Phasen
umgewandelt. Die drei analogen Bildsignale A1 bis A3 werden in den
Videoschalter 34 eingegeben. Der Videoschalter 34 wählt die
drei analogen Bildsignale A1 bis A3 synchron mit dem Punkttaktsignal
DCLK2 aus und gibt diese aus. Hierdurch wird bewirkt, dass das ein
Bild mit dem ursprünglichen
Bildpunktfeld darstellende analoge Bildsignal AV2 von dem Videoschalter 34 ausgegeben wird.
Die von den jeweiligen D/A-Wandlern 101 bis 103 ausgegebenen
analogen Bildsignale A1 bis A3 bilden die jeweiligen Teile des sich
ergebenden analogen Bildsignals AV2 und werden daher als "analoge Teil-Bildsignale" bezeichnet. Die
analogen Teil-Bildsignale A1 bis A3 haben drei Farbsignale, welche
die drei Farben R, G und B darstellen. Der Videoschalter 34 hat
dementsprechend drei Schalter für
die drei Farben.
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Wie
vorstehend beschrieben wurde, werden in der bildverarbeitenden Vorrichtung
dieser Ausführungsform
der Vorgang des Lesens aus dem Rahmenspeicher 26 und die
D/A-Wandlung bei
der Frequenz ausgeführt,
die 1/Nr der Frequenz des Punkttaktsignals DCLK2 beträgt. Die
Anordnung dieser Ausführungsform
verwendet dementsprechend vorteilhafterweise verhältnismäßig langsame
Hardwareschaltkreise, um das hochfrequente analoge Bildsignal AV2
auszugeben. Nur der Abtasttakt-Wählschaltkreis 96 und
der Videoschalter 34 werden ansprechend auf das hochfrequente
Punkttaktsignal DCLK2 aktiviert. Bei der Schaltkreisanordnung dieser
Anordnung ist die erforderliche Anzahl der bei der hohen Frequenz
aktivierten Schaltkreiselemente dementsprechend minimiert. Diese
Anordnung ermöglicht die
verhältnismäßig einfache
Schaltkreisanordnung und verringert den Leistungsverbrauch.
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Die
Lesesteuersignal-Regeleinheit 58 (siehe 1)
legt die Arbeitsanzahl Nr der D/A-Wandler (gleich dem Multiplizierer
in dem PLL-Schaltkreis 94) in dem CPU-Schnittstellenschaltkreis 98 des
Lese-Abtasttaktgebers 30 fest. Der CPU-Schnittstellenschaltkreis 98 legt
die Multiplizierer N1 und Nr der PLL-Schaltkreise 92 und 94 entsprechend
der Arbeitsanzahl Nr der D/A-Wandler fest und erzeugt ein Schlafsignal
SLP2, um den Betrieb einiger der D/A-Wandler entsprechend den Anforderungen
anzuhalten. Diese Anordnung verringert wirksam den für die D/A-Wandlung
erforderlichen Leistungsverbrauch.
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Wie
vorstehend beschrieben wurde, werden die digitalen Bildsignale in
bezug auf alle Bildpunkte auf einer identischen Zeile an aufeinanderfolgenden Adressen
im Rahmenspeicher 26 gespeichert. Diese Anordnung ermöglicht es,
digitale Bildsignale aus beliebigen Positionen im Rahmenspeicher 26 zu
lesen. Die Arbeitsanzahl Nw der A/D-Wandler kann unabhängig von
der Arbeitsanzahl Nr der D/A-Wandler festgelegt werden. Die Gesamtanzahl
der installierten A/D-Wandler kann auch unabhängig von der Gesamtanzahl der
installierten D/A-Wandler festgelegt werden.
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B. Zweite Ausführungsform
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5 zeigt
ein Blockdiagramm, in dem der allgemeine Aufbau einer weiteren bildverarbeitenden Vorrichtung
einschließlich
der D/A-Wandlung in einer zweiten Ausführungsform gemäß der vorliegenden Erfindung
dargestellt ist. Diese bildverarbeitende Vorrichtung ist als ein
Computer aufgebaut, der einen Synchronsignal-Trennschaltkreis 110,
einen Schreib-Abtasttaktgeber 112, eine A/D-Wandlereinheit 120,
den Rahmenspeicher 26, den Videoprozessor 28,
den Lese-Abtasttaktgeber 30, eine D/A-Wandlereinheit 150,
den Anzeigesteuerschaltkreis 36, die Anzeigeeinheit 38,
die CPU 50 und den RAM 52 aufweist. Der Videoprozessor 28,
die CPU 50 und der RAM 52 sind über den
Bus 54 miteinander verbunden. Die beiden Abtasttaktgeber 112 und 30 und
der Anzeigesteuerschaltkreis 36 sind auch mit dem Bus 54 verbunden,
wenngleich die Verbindung in der Darstellung von 5 fortgelassen
ist. Die von dem Synchronsignal-Trennschaltkreis 110,
dem Schreib-Abtasttaktgeber 112, der A/D-Wandlereinheit 120 und
der D/A-Wandlereinheit 150 verschiedenen Bestandteile ähneln im
wesentlichen jenen der bildverarbeitenden Vorrichtung, die im Verhältnis zur ersten
Ausführungsform
beschrieben wurden, und werden daher hier nicht spezifisch beschrieben.
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Der
Synchronsignal-Trennschaltkreis 110 bewirkt das Zerlegen
eines eingegebenen zusammengesetzten Bildsignals CV in Synchronsignale und
Bildsignalkomponenten (d.h. ein analoges Bildsignal ohne die Synchronsignale).
Der Synchronsignal-Trennschaltkreis 110 bewirkt weiter
das Zerlegen der Bildsignalkomponenten in drei Farbsignale. Die Synchronsignale
und die drei Farbsignale werden dementsprechend von dem Synchronsignal-Trennschaltkreis 110 ausgegeben.
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Die
drei von dem Synchronsignal-Trennschaltkreis 110 getrennten
Farbsignale werden durch drei A/D-Farbsignal-Wandlereinheiten 121 bis 123, die
in der A/D-Wandlereinheit 120 enthalten sind, in jeweilige
digitale Bildsignalelemente umgewandelt. Hierbei bezeichnet der
Begriff "digitale
Bildsignalelemente" jeweilige
Farbsignale der digitalen Bildsignale, und die drei digitalen Bildsignalelemente
R, G und B werden zu einem digitalen Bildsignal kombiniert.
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6 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Schreib-Abtasttaktgebers 112 und der
A/D-Wandlereinheit 120 dargestellt ist. Der Schreib-Abtasttaktgeber 112 weist
einen Phasenregelschaltkreis 40 (später beschrieben) auf. Die A/D-Wandlereinheit 120 weist
die drei A/D-Farbsignal-Wandlereinheiten 121 bis 123 auf.
Die A/D-Farbsignal-Wandlereinheit 121 weist
vier A/D-Wandler 131 bis 134 und vier Latch-Stufen 141 bis 144 auf. Die
anderen A/D-Farbsignal-Wandlereinheiten 122 und 123 haben
den gleichen Aufbau.
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In
dem Schreib-Abtasttaktgeber 112 multipliziert der PLL-Schaltkreis 64 das
Schreib-Abtasttaktsignal Sw mit vier, um ein Punkttaktsignal DCLK1
zu erzeugen. Der Abtasttakt-Wählschaltkreis 66 erzeugt vier
Abtasttaktsignale SAD1 bis SAD4. Die vier Abtasttaktsignale SAD1
bis SAD4 haben die gleiche Frequenz wie das Schreib-Abtasttaktsignal
Sw, und ihre Phasen sind um die Periode des Punkttaktsignals DCLK1
sequentiell verschoben.
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Die
A/D-Farbsignal-Wandlereinheit 121 führt die A/D-Wandlung eines Farbsignals AVR1 von
den drei Farbsignalen R, G und B aus. Das Farbsignal AVR1 wird in
die vier A/D- Wandler 131 bis 134,
die in der A/D-Farbsignal-Wandlereinheit 121 enthalten sind,
gemeinsam eingegeben, während
die vier Abtasttaktsignale SAD1 bis SAD4 jeweils den vier A/D-Wandlern 131 bis 134 zugeführt werden.
Der erste A/D-Wandler 131 führt eine
A/D-Wandlung des Farbsignals AVR1 in bezug auf einen Bildpunkt auf der
Grundlage des ersten Abtasttaktsignals SAD1 aus. Die anderen A/D-Wandler 132 bis 134 führen eine ähnliche
A/D-Wandlung auf der Grundlage der jeweiligen Abtasttaktsignale
SAD2 bis SAD4 aus. Die Farbsignale AVR1 in bezug auf die in einer
Zeitreihe angeordneten vier Bildpunkte werden nacheinander mit derselben
Periode wie derjenigen des Schreib-Rbtasttaktsignals Sw gewandelt.
Ein vom A/D-Wandler 131 gewandeltes digitales Bildsignalelement
DR1 wird von der ersten Latch-Stufe 141 zwischengespeichert.
Von den anderen A/D-Wandlern 132 bis 134 gewandelte
digitale Bildsignalelemente DR2 bis DR4 werden von den jeweiligen
Latch-Stufen 142 bis 144 zwischengespeichert.
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Die
Verarbeitung in der A/D-Farbsignal-Wandlereinheit 121 wird
auch in den anderen A/D-Farbsignal-Wandlereinheiten 122 und 123 ausgeführt. Ein
in die A/D-Farbsignal-Wandlereinheit 122 eingegebenes Farbsignal
AVG1 wird einer A/D-Wandlung unterzogen, und die gewandelten digitalen
Bildsignalelemente DG1 bis DG4 werden durch entsprechende Latch-Stufen
zwischengespeichert. Ein in die A/D-Farbsignal-Wandlereinheit 123 eingegebenes
Farbsignal AVB1 wird einer A/D-Wandlung unterzogen, und gewandelte
digitale Bildsignalelemente DB1 bis DB4 werden durch entsprechende
Latch-Stufen zwischengespeichert. Die digitalen Bildsignalelemente
DR1, DG1 und DB1 werden zu einem digitalen Bildsignal D1 in bezug
auf einen Bildpunkt kombiniert. Digitale Bildsignale D2 bis D4 werden
in ähnlicher
Weise zusammenge setzt.
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Die
so erhaltenen digitalen Bildsignale D1 bis D4 in bezug auf vier
Bildpunkte werden als ein Satz digitaler 96-Bit-Bildsignale in aufeinanderfolgende Speicherbereiche
im Rahmenspeicher 26 (siehe 5) geschrieben.
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Die
Schreibsteuersignal-Regeleinheit 56 legt die Parameter,
wie die Multiplizierer N0 und Nw der PLL-Schaltkreise 62 und 64,
in einem nicht dargestellten Register im CPU-Schnittstellenschaltkreis 68 fest.
Der Multiplizierer Nw in dem PLL-Schaltkreis 64 wird im
allgemeinen gleich der Gesamtanzahl (= 4) der in einer A/D-Farbsignal-Wandlereinheit
enthaltenen A/D-Wandler gesetzt. Wenn das Punkttaktsignal DCLK1
eine ausreichend niedrige Frequenz hat, können ein bis drei A/D-Wandler
für die
A/D-Wandlung ausreichen. In diesem Fall ist es erwünscht, nur
einen bis drei A/D-Wandler für
die A/D-Wandlung zu verwenden, um den Leistungsverbrauch der A/D-Wandlereinheit 120 zu
verringern. Durch die vorstehend erörterte Technik unterbricht
diese Anordnung den Betrieb einer beliebigen Anzahl von A/D-Wandlern und erzeugt
das geeignete Schreib-Abtasttaktsignal Sw.
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Die
bildverarbeitende Vorrichtung stellt die drei A/D-Farbsignal-Wandlereinheiten 121 bis 123 für die drei
Farbsignale R, G und B bereit. Die drei A/D-Farbsignal-Wandlereinheiten 121 bis 123 sind getrennt
in Einchipkonfigurationen integriert. Die Integration der A/D-Wandlereinheit für eine bestimmte Farbe
in die Einchipkonfiguration verringert wirksam eine Änderung
der Leuchtkraft der Bildpunkte in bezug auf die bestimmte Farbe.
Die Referenzspannung zum Regeln einer den A/D-Wandlern eigenen Va riation
wird für
jeden A/D-Wandler der Einchipkonfiguration festgelegt. Bei dem zuvor
beschriebenen Aufbau hat jeder A/D-Wandler der Einchipkonfiguration
(beispielsweise der in 2 dargestellte A/D-Wandler 71)
Wandler für
drei Farben, und digitale Bildsignale in bezug auf drei Farben werden
von den drei A/D-Wandlern 71 bis 73 ausgegeben.
Wenn die drei A/D-Wandler 71 bis 73 unterschiedliche
Referenzspannungen haben, besteht die Möglichkeit, dass eine Änderung
der Leuchtkraft zwischen den Bildpunkten in bezug auf jedes Farbsignal
hervorgerufen wird. Bei diesem Aufbau sind andererseits die A/D-Farbsignal-Wandlereinheiten 121 bis 123 für die jeweiligen
Farbsignale in die Einchipkonfigurationen integriert, so dass die
Referenzspannung für
jedes Farbsignal festgelegt ist. Diese Anordnung greift wirksam
in eine Änderung
der Leuchtkraft zwischen den Bildpunkten in bezug auf jedes Farbsignal
ein.
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Der
Phasenregelschaltkreis 40 regelt die Farbe des Schreib-Abtasttaktsignals
Sw, so dass ein externes Abtasttaktsignal Ex erzeugt wird, das die gleiche
Periode aufweist wie diejenige des Schreib-Abtasttaktsignals Sw.
Das externe Abtasttaktsignal Ex hat die gleiche Periode wie das Schreib-Abtasttaktsignal
Sw und daher die gleiche Periode wie die digitalen Bildsignale D1
bis D4. Das externe Abtasttaktsignal Ex kann auf diese Weise als der
Abtasttakt mit einer Phase verwendet werden, die für einen
nachfolgenden Schaltkreis geeignet ist, der die digitalen Bildsignale
D1 bis D4 verarbeitet. Selbst dann, wenn die Verzögerung der
digitalen Bildsignale D1 bis D4 einen erheblichen Einfluss auf den
nachfolgenden Schaltkreis ausübt,
gewährleistet
die Zufuhr des externen Abtasttaktsignals Ex die angemessene Abtastung.
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Der
Phasenregelschaltkreis 40 kann in die vorstehend beschriebene
bildverarbeitende Vorrichtung aufgenommen werden.
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Die
im Rahmenspeicher 26 (5) gespeicherten
digitalen Bildsignale werden vom Videoprozessor 28 gelesen
und von der D/A-Wandlereinheit 150 in analoge Bildsignale
umgewandelt. 7 zeigt ein Blockdiagramm, in
dem der innere Aufbau des Lese-Abtasttaktgebers 30 und
der D/A-Wandlereinheit 150 dargestellt ist. Der Lese-Abtasttaktgeber 30 hat
den gleichen Aufbau wie die erste Ausführungsform. Die D/A-Wandlereinheit 150 hat
drei D/A-Farbsignal-Wandlereinheiten 151 bis 153.
Die D/A-Farbsignal-Wandlereinheit 151 weist vier D/A-Wandler 161 bis 164 und
einen Videoschalter 170 auf. Die anderen D/A-Farbsignal-Wandlereinheiten 152 und 153 haben
den gleichen Aufbau.
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Im
Lese-Abtasttaktgeber 30 multipliziert der PLL-Schaltkreis 94 das
Lese-Abtasttaktsignal Sr mit vier, um ein Punkttaktsignal DCLK2
zu erzeugen. Der Abtasttakt-Wählschaltkreis 96 erzeugt
vier Abtasttaktsignale SDA1 bis SDA4. Die vier Abtasttaktsignale
SDA1 bis SDA4 haben die gleiche Frequenz wie das Lese-Abtasttaktsignal
Sr, und ihre Phasen sind sequentiell um 1/4 der Periode des Punkttaktsignals DCLK2
verschoben.
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Die
Arbeitsweise der vier in der D/A-Farbsignal-Wandlereinheit 151 enthaltenen
D/A-Wandler 161 bis 164 ist genau entgegengesetzt
zum Betrieb der A/D-Wandler 131 bis 134 (6).
Die D/A-Wandlung wandelt die digitalen Bildsignalelemente DR1 bis
DR4 jeweils in Farbsignale AR1 bis AR4 um. Die Farbsignale AR1 bis
AR4 werden in den Videoschalter 170 eingegeben und nacheinander
ausgewählt und
synchron mit dem Punkttaktsignal DCLK2 ausgegeben. Ein sich ergebendes
Farbsignal AVR2 hat das ursprüngliche
Bildpunktfeld.
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Die
Verarbeitung in der D/A-Farbsignal-Wandlereinheit 151 wird
auch in der anderen der D/A-Farbsignal-Wandlereinheiten 152 und 153 ausgeführt. Die
in die D/A-Farbsignal-Wandlereinheit 152 eingegebenen digitalen
Bildsignalelemente DG1 bis DG4 werden einer D/A-Wandlung unterzogen
und als ein Farbsignal AVG2 ausgegeben. Die in die D/A-Farbsignal-Wandlereinheit 153 eingegebenen digitalen
Bildsignalelemente DB1 bis DB4 werden einer D/A-Wandlung unterzogen
und als ein Farbsignal AVB2 ausgegeben.
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Ebenso
wie in der ersten Ausführungsform legt
die Lesesteuersignal-Regeleinheit 58 die Parameter, wie
die Multiplizierer N1 und Nr der PLL-Schaltkreise 92 und 94,
in einem nicht dargestellten Register in dem CPU-Schnittstellenschaltkreis 68 fest.
Der Multiplizierer Nr in dem PLL-Schaltkreis 94 wird
im allgemeinen gleich der Gesamtanzahl (= 4) der in einer D/A-Farbsignal-Wandlereinheit enthaltenen
D/A-Wandler gesetzt. Wenn das Punkttaktsignal DCLK2 eine ausreichend
niedrige Frequenz hat, können
ein bis drei D/A-Wandler für
die D/A-Wandlung ausreichen. Es ist in diesem Fall erwünscht, nur
einen bis drei D/A-Wandler für
die D/A-Wandlung zu verwenden, um den Leistungsverbrauch der D/A-Wandlereinheit 150 zu
verringern. Durch die in der ersten Ausführungsform erörterte Technik
unterbricht diese Ausführungsform
den Betrieb einer beliebigen Anzahl von D/A-Wandlern und erzeugt
das geeignete Lese-Abtasttaktsignal
Sr.
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Die
bildverarbeitende Vorrichtung dieser Ausführungsform weist die drei D/A-Farbsignal-Wandlereinheiten 151 bis 153 für die drei
Farbsignale R, G und B auf. Die Integration jeder D/A-Farbsignal-Wandlereinheit
verringert wirksam eine Änderung
der Leuchtkraft unter den Bildpunkten. Bei dem Aufbau der ersten
Ausführungsform
wird die Referenzspannung zum Regeln einer den D/A-Wandlern eigenen Änderung
im allgemeinen in jedem der D/A-Wandler 101 bis 103 (4)
in bezug auf jeden Bildpunkt festgelegt. Es besteht dementsprechend eine
Möglichkeit
der Verursachung einer Änderung der
Leuchtkraft unter den Bildpunkten. Der Aufbau der zweiten Ausführungsform
legt andererseits die Referenzspannung in jeder der D/A-Farbsignal-Wandlereinheiten 151 bis 153 für die jeweiligen Farbsignale
fest, um einer Änderung
der Leuchtkraft unter den Bildpunkten entgegenzuwirken.
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Bei
dieser Ausführungsform
werden die digitalen Bildsignale in bezug auf alle Bildpunkte auf
einer identischen Zeile an den aufeinanderfolgenden Adressen im
Rahmenspeicher 26 gespeichert. Diese Anordnung ermöglicht es,
dass digitale Bildsignale von beliebigen Positionen im Rahmenspeicher 26 gelesen
werden. Die Arbeitsanzahl Nw der A/D-Wandler kann unabhängig von
der Arbeitsanzahl Nr der D/A-Wandler festgelegt werden. Die Gesamtanzahl
der installierten A/D-Wandler kann auch unabhängig von der Gesamtanzahl der
installierten D/A-Wandler festgelegt werden.
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C. Dritte Ausführungsform
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8 zeigt
ein Blockdiagramm, in dem der allgemeine Aufbau einer weiteren bildverarbeitenden Vorrichtung
einschließlich
der D/A-Wandlung einer dritten Ausführungsform gemäß der vorliegenden
Erfindung dargestellt ist. Der Aufbau dieser bildverarbeitenden
Vorrichtung ähnelt
im wesentlichen dem Aufbau der in 1 dargestellten
bildverar beitenden Vorrichtung. Eine A/D-Wandlereinheit 224 weist
vier A/D-Wandler auf, und eine D/A-Wandlereinheit 332 weist
vier D/A-Wandler auf. Die Bestandteile mit Ausnahme eines Schreib-Abtasttaktgebers 222,
der A/D-Wandlereinheit 224 und eines Videoprozessors 228 führen ähnliche
Operationen aus wie jene der in 1 dargestellten
bildverarbeitenden Vorrichtung und werden hier nicht spezifisch
beschrieben.
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9 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Schreib-Abtasttaktgebers 222 und der
A/D-Wandlereinheit 224 dargestellt ist. Der innere Aufbau
des Schreib-Abtasttaktgebers 222 ähnelt im
wesentlichen dem zuvor beschriebenen inneren Aufbau (siehe 2).
Wie vorstehend erwähnt
wurde, weist die A/D-Wandlereinheit 224 vier A/D-Wandler 71 bis 74 und
vier Latch-Stufen 81 bis 84 auf. Der PLL-Schaltkreis 62 entspricht
dem ursprünglichen Abtasttaktgeber-Schaltkreis
des Schreib-Abtasttaktgebers 222. Der PLL-Schaltkreis 64 und
ein Abtasttakt-Wählschaltkreis 266 entsprechen
dem Abtasttaktgeber-Schaltkreis des Schreib-Abtasttaktgebers 222. Der PLL-Schaltkreis 64 und
der Abtasttakt-Wählschaltkreis 266 entsprechen
auch dem ersten PLL-Schaltkreis bzw. dem Abtasttakt-Extraktionsschaltkreis
des Abtasttaktgeber-Schaltkreises in dem Schreib-Abtasttaktgeber 222.
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Der
Abtasttakt-Wählschaltkreis 266 gibt
die Abtasttaktsignale SAD1 bis SAD4, die den jeweiligen A/D-Wandlern 71 bis 74 zugeführt werden,
und Latch-Taktsignale SLC1 bis SLC4, die den jeweiligen Latch-Stufen 81 bis 84 zugeführt werden,
aus. Der Abtasttakt-Wählschaltkreis 266 empfängt das Schreib-Abtasttaktsignal
Sw und das Horizontalsynchronsignal HSYNC1 zusätzlich zum Punkttaktsignal DCLK1.
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10 zeigt
einen Schaltplan, in dem ein als Beispiel dienender Aufbau des Abtasttakt-Wählschaltkreises 266 dargestellt
ist. Der Abtasttakt-Wählschaltkreis 266 umfasst
ein Schieberegister, das aus vier D-Flipflops 226a bis 226d und
einem Verzögerungsschaltkreis 226e besteht.
Das Schreib-Abtasttaktsignal Sw wird in einen Dateneingangsanschluss
des ersten D-Flipflops 226a eingegeben, während das
Punkttaktsignal DCLK1 in den Verzögerungsschaltkreis 226e eingegeben
wird. Ein vom Verzögerungsschaltkreis 226e ausgegebenes Punkttaktsignal
DCLK1' wird gemeinhin
an die Taktanschlüsse
der vier D-Flipflops 226a bis 226d angelegt. Das
Horizontalsynchronsignal HSYNC1 wird gemeinhin an die Rücksetzanschlüsse der
vier D-Flipflops 226a bis 226d angelegt.
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Die 11(a)–11(g) zeigen Zeitablaufdiagramme, in denen die
Operationen des Abtasttakt-Wählschaltkreises 266 dargestellt
sind. Nachfolgend werden die Operationen des Abtasttakt-Wählschaltkreises 266 anhand
des Zeitablaufdiagramms aus den 11(a)–11(g) beschrieben. Der erste D-Flipflop 226a (siehe 10)
tastet das an einer ansteigenden Flanke des Punkttaktsignals DCLK1' am Dateneingangsanschluss
eingegebene Schreib-Abtasttaktsignal Sw ab und gibt ein Abtasttaktsignal SAD1
aus. Die 11(a) bis 11(c) zeigen
die Wellenformen des Schreib-Abtasttaktsignals Sw, des Punkttaktsignals
DCLK1' und des Abtasttaktsignals SAD1.
Der zweite D-Flipflop 226b tastet das an einer ansteigenden
Flanke des Punkttaktsignals DCLK1' vom ersten D-Flipflop 226a ausgegebene
Abtasttaktsignal SAD1 (11(c))
ab und gibt ein Abtasttaktsignal SAD2 aus. Ähnlich geben die D-Flipflops 226c und 226d Abtasttaktsignale
SAD3 bzw. SAD4 aus. Die 11(d) bis 11(f) zei gen die Wellenformen der Abtasttaktsignale
SAD2 bis SAD4. Auf diese Weise gibt der Abtasttakt-Wählschaltkreis 266 die
vier Abtasttaktsignale SAD1 bis SAD4 (11(c) bis 11(f)) aus, deren Phasen sequentiell um 90 Grad verschoben
sind.
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Die
D-Flipflops 226a bis 226d ändern die jeweiligen Ausgangssignale
SAD1 bis SAD4, ansprechend auf eine Eingabe des L-Pegels in ihre
Rücksetzanschlüsse, auf
einen L-Pegel. Der Rücksetzzustand
wird ansprechend auf eine Eingabe eines H-Pegels in die Rücksetzanschlüsse aufgehoben, und
die vorstehend erwähnten
Operationen werden wieder eingeleitet, um die Abtasttaktsignale
SAD1 bis SAD4 auszugeben. Durch das Anlegen des in 11(g) dargestellten Horizontalsynchronsignals HSYNC1
für das
Rücksetzsignal
der D-Flipflops werden feste Phasenbeziehungen zwischen dem Horizontalsynchronsignal
HSYNC1 und den vier Abtasttaktsignalen SAD1 bis SAD4 beibehalten.
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Durch
das Anlegen der Abtasttaktsignale SAD1 bis SAD4 an die A/D-Wandler 71 bis 74 (9)
wird ermöglicht,
dass der erste A/D-Wandler 71 stets eine A/D-Wandlung eines
Bildsignals in bezug auf einen Kopfbildpunkt auf jeder horizontalen Zeile
ausführt.
In dem Fall, in dem ansprechend auf das Horizontalsynchronsignal
HSYNC1 kein Rücksetzvorgang
ausgeführt
wird, wird kein fester A/D-Wandler für die Wandlung des Bildsignals
in bezug auf den ersten auf einer horizontalen Zeile vorhandenen
Bildpunkt verwendet. Der für
die Wandlung verwendete A/D-Wandler kann dementsprechend für jede horizontale
Zeile gewechselt werden. Diese Anordnung ermöglicht andererseits, dass der erste
A/D-Wandler 71 stets eine Wandlung des ersten Bildpunktsignals
ausführt.
Das Rücksetzsignal
ist nicht auf das in 11(g) dar gestellte
Horizontalsynchronsignal HSYNC1 beschränkt, sondern es kann ein anderes
Signal mit einem Impuls sein, das eine feste Phasenbeziehung mit
dem Impuls des Horizontalsynchronsignals HSYNC1 einhält.
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Die
von den invertierenden Ausgangsanschlüssen der in 10 dargestellten
D-Flipflops 226a bis 226d ausgegebenen Abtasttaktsignale SAD1
bis SAD4 können
als die Latch-Taktsignale SLC1
bis SLC4 verwendet werden. Bei dieser Ausführungsform sind die Phasen
der ausgegebenen Latch-Taktsignale
SLC1 bis SLC4 um 180 Grad gegenüber
den jeweiligen Phasen der Abtasttaktsignale SAD1 bis SAD4 verschoben.
Wie anhand dieser Erklärung
klar verständlich
ist, entsprechen der PLL-Schaltkreis 64 und der Abtasttakt-Wählschaltkreis 266 des
Schreib-Abtasttaktgebers 222 dem zweiten Abtasttaktgeber-Schaltkreis
des Schreib-Abtasttaktgebers 222. Wenngleich der erste
Abtasttaktgeber-Schaltkreis
auch als der zweite Abtasttaktgeber-Schaltkreis in den Schreib-Abtasttaktgeber 222 wirkt,
ist bei einer möglichen
Modifikation der zweite Abtasttaktgeber-Schaltkreis unabhängig in dem Schreib-Abtasttaktgeber
be- reitgestellt.
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Die 12(a)–12(s) zeigen Zeitablaufdiagramme, in denen die
Ausgaben der digitalen Bildsignale D1 bis D4 dargestellt sind. Die 12(a) bis 12(c) zeigen
die Wellenformen des Horizontalsynchronsignals HSYNC1, des Schreib-Abtasttaktsignals
Sw und des Punkttaktsignals DCLK1. Die 12(d) bis 12(g) zeigen die Wellenformen der Abtasttaktsignale
SAD1 bis SAD4. Das in die A/D-Wandler 71 bis 74 (9)
eingegebene analoge Bildsignal AV1 wird an jeweiligen ansteigenden
Flanken der vier Abtasttaktsignale SAD1 bis SAD4 (12(d) bis 12(g)),
deren Phasen sequentiell verschoben sind, einer A/D-Wandlung unterzogen. Die
Zahl in den Klammern nach dem Signalnamen, beispielsweise (71) hinter
SAD1 in 12(d), zeigt, dass das in den
A/D-Wandler 71 eingegebene Taktsignal das Abtasttaktsignal
SAD1 ist. Das analoge Bildsignal AV1 wird der von den A/D-Wandlern 71 bis 74 ausgeführten A/D-Wandlung
unterzogen und in Form digitaler Bildsignale D1' bis D4' ausgegeben. Die 12(h) bis 12(k) zeigen die digitalen Bildsignale D1' bis D4'. Die Signale D1' bis D4' werden in die Latch-Stufen 81 bis 84 (9)
eingegeben und ansprechend auf die Latch-Taktsignale SLC1 bis SLC4 zwischengespeichert.
Vier von den Latch-Stufen 81 bis 84 zwischengespeicherte
digitale Bildsignale D1 bis D4 werden als Daten ausgegeben, deren
Phasen um 90 Grad sequentiell verschoben sind. Die 12(l) bis 12(o) zeigen
die Wellenformen der Latch-Taktsignale SLC1 bis SLC4. Die 12(p) bis 12(s) zeigen
die ansprechend auf die Latch-Taktsignale
SLC1 bis SLC4 ausgegebenen digitalen Bildsignale D1 bis D4.
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In
dem Beispiel aus den 12(a)–12(s) werden die Abtasttaktsignale SAD1 bis SAD4
jeweils den A/D-Wandlern 71 bis 74 zugeführt, und
die A/D-Wandler werden in der Abfolge 71, 72, 73, 74 für die A/D-Wandlung
aktiviert. Eine mögliche
Modifikation ändert
die A/D-Wandler, welche die vier Abtasttaktsignale SAD1 bis SAD4
empfangen, um die Abfolge des Aktivierens der A/D-Wandler zu ändern.
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13 zeigt
einen als Beispiel dienenden Aufbau eines Abtasttakt-Schaltnetzes 268 zum Ändern der
A/D-Wandler, denen die Abtasttaktsignale SAD1 bis SAD4 zugeführt werden.
Das Schaltnetz ist innerhalb des Abtasttakt-Wählschaltkreises 266 angeordnet
und weist zwei Schalter 268a und 268b auf. Gleichzeitige
Schaltoperationen der beiden Schalter 268a und 268b ermöglichen,
dass jedes der Abtasttaktsignale SAD2 und SAD3 beliebig in beide A/D-Wandler 72 und 73 eingegeben
wird. In diesem Fall ist auch ein Latch-Takt-Schaltnetz zum Ändern der
Latch-Stufen erforderlich, denen die vier Latch-Taktsignale SLC1
bis SLC4 zugeführt
werden. Das Latch-Takt-Schaltnetz hat einen ähnlichen Aufbau wie das Abtasttakt-Schaltnetz 268,
und es wird daher nicht spezifisch erläutert. Das Abtasttakt-Schaltnetz 268 zum
Wechseln der A/D-Wandler entspricht dem ersten Schaltnetz, und das Latch-Takt-Schaltnetz
entspricht dem zweiten Schaltnetz. Das den A/D-Wandlern 71 bis 74 zugeführte Schlafsignal
SLP1 wird später
erörtert.
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Die 14(a)–14(s) zeigen Zeitablaufdiagramme, in denen die
Ausgaben der digitalen Bildsignale D1 bis D4 in einem Fall dargestellt
sind, in dem die A/D-Wandler des Ziels, denen die Abtasttaktsignale
SAD1 bis SAD4 zugeführt
werden, geändert
werden. Die 14(a) bis 14(c) zeigen
die Wellenformen des Horizontalsynchronsignals HSYNC1, des Schreib-Abtasttaktsignals
Sw und des Punkttaktsignals DCLK1. Die 14(d) bis 14(g) zeigen die Wellenformen, wenn die Abtasttaktsignale
SAD1 bis SAD4 den jeweiligen A/D-Wandlern 71, 73, 72 und 74 zugeführt werden. Wie
in den 14(l) bis 14(o) dargestellt
ist, werden die Ziele der Latch-Taktsignale SLC1 bis SLC4 wie bei
den Abtasttaktsignalen SAD1 bis SAD4 geändert. Wenn die A/D-Wandler
des Ziels der Abtasttaktsignale geändert werden, werden die beiden Schaltnetze
festgelegt, um die feste Phasenbeziehung zwischen dem Abtasttaktsignal
und dem Latch-Taktsignal festzuhalten, die dem entsprechenden A/D-Wandler
und der entsprechenden Latch-Stufe (beispielsweise dem A/D-Wandler 71 und
der Latch-Stufe 81) zugeführt werden. Wenn eine sol che Änderung
implementiert wird, werden die digitalen Bildsignale D1 bis D4 mit
sequentiell verschobenen Phasen ausgegeben, wie in den 14(p) bis 14(s) dargestellt
ist. Diese Anordnung ermöglicht
es, dass die digitalen Bildsignale D1 bis D4 entsprechend der Spezifikation
der Empfänger
ausgegeben werden.
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Das
in 13 dargestellte Schlafsignal SLP1 wird verwendet,
um den Betrieb irgendwelcher der vier A/D-Wandler 71 bis 74 zu
unterbrechen. Das Schlafsignal SLP1 wird beispielsweise den beiden A/D-Wandlern
zugeführt,
wenn es erwünscht
ist, den Betrieb von zweien der vier A/D-Wandler 71 bis 74 zu unterbrechen.
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Die 15(a)–15(s) zeigen Zeitablaufdiagramme, in denen die
Ausgaben der digitalen Bildsignale D1 bis D4 in dem Fall dargestellt
sind, in dem zwei der vier A/D-Wandler 71 bis 74 angehalten sind.
Diese Zeitablaufdiagramme zeigen den Zustand, in dem das Abtasttaktsignal
SAD2 dem A/D-Wandler 73 durch
den Schaltvorgang der in 13 dargestellten
Schalter 268a und 268b zugeführt wird. Das Schreib-Abtasttaktsignal
Sw und das Punkttaktsignal DCLK1 werden durch Ändern der Werte N0 und Nw in
den beiden PLL-Schaltkreisen 62 und 64 (siehe 9)
geregelt, wie vorstehend beschrieben wurde. In den 15(a) bis 15(c) sind die
Wellenformen des Horizontalsynchronsignals HSYNC1, des Schreib-Abtasttaktsignals
Sw und des Punkttaktsignals DCLK1 dargestellt. In dem in 10 dargestellten
Abtasttakt-Wählschaltkreis 266 werden
zwei Abtasttaktsignale SAD1 und SAD2, deren Phasen um 180 Grad voneinander
verschieden sind, ansprechend auf das Abtasttaktsignal Sw und das
Punkttaktsignal DCLK1 erzeugt und den A/D-Wandlern 71 und 73 zugeführt. Die 15(d) und 15(f) zeigen
die Wel lenformen der Abtasttaktsignale SAD1 und SAD2. In dem Abtasttakt-Wählschaltkreis 266 werden
Nicht-Erforderlich-Signale
SAD3 und SAD4 (siehe die 15(e) und 15(g)), die jeweils die gleichen Phasen aufweisen
wie die Abtasttaktsignale SAD1 und SAD2, erzeugt und den A/D-Wandlern 72 und 74 zugeführt. Das
Schlafsignal SLP1 wurde jedoch den A/D-Wandlern 72 und 74 zugeführt, und
es wird dort daher kein Wandlungsprozess ausgeführt (siehe die 15(i) und (k)). Die Nicht-Erforderlich-Signale
SAD3 und SAD4 können
alternativ innerhalb des Abtasttakt-Wählschaltkreises 266 (9)
verarbeitet werden. In diesem Fall wird das Schlafsignal SLP1 dem Abtasttakt-Wählschaltkreis 266 zugeführt.
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Die
Phasenbeziehung zwischen den beiden Abtasttaktsignalen SAD1 und
SAD2, die eine Phasendifferenz von 180 Grad haben, wie in den 15(d) und 15(f) dargestellt
ist, entspricht der Phasenbeziehung zwischen den in den 12(d) und 12(f) dargestellten
Abtasttaktsignalen SAD1 und SAD3 in dem Fall, in dem alle vier A/D-Wandler aktiviert
sind. Selbst wenn die Arbeitsanzahl der A/D-Wandler geändert wird,
ermöglicht
der Schaltvorgang der Schalter 268a und 268b,
dass ein Abtasttaktsignal, dessen Phase um 180 Grad gegenüber der
Phase des Abtasttaktsignals SAD1 verschoben ist, dem A/D-Wandler 73 zugeführt wird.
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Ebenso
wie die Abtasttaktsignale SAD1 und SAD2 ermöglicht die Zufuhr der Latch-Taktsignale SLC1
und SLC2 (siehe die 15(l) und 15(m)) zu den Latch-Stufen 81 und 83,
dass die ausgegebenen digitalen Bildsignale D1 und D2 (siehe die 15(p) und 15(r))
die gleiche Phasenbeziehung haben wie jene aus den 12(p) und 12(r).
Dies ermöglicht
auch, dass die digitalen Bildsignale D1 bis D4 ent sprechend den
Spezifikationen der Empfänger
ausgegeben werden.
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Die
von der A/D-Wandlereinheit 224 (9) ausgegebenen
digitalen Bildsignale D1 bis D4 weisen sequentiell verschobene Phasen
auf, wie zuvor erwähnt
wurde. Die vier digitalen Bildsignale D1 bis D4 werden in den in 8 dargestellten
Videoprozessor 228 eingegeben.
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16 zeigt
ein Blockdiagramm, in dem eine Gruppe digitaler Bildsignalphasen-Regulierungsschaltkreise
bzw. digitaler Bildsignal-Phasenregelkreise dargestellt ist, die
in der Schnittstelleneinheit innerhalb des Videoprozessors 228 enthalten
sind. Die Gruppe digitaler Bildsignal-Phasenregelkreise weist mehrere
Stufen digitaler Bildsignal-Phasenregelkreise
mit einer hierarchischen Struktur auf, wobei die Anzahl der in jeder
Stufe enthaltenen Schaltkreise bis zur letzten Stufe allmählich abnimmt.
Eine Mehrzahl von in jeder Stufe mit Ausnahme der letzten enthaltenen
digitalen Bildsignal-Phasenregelkreisen rasten eine Mehrzahl von
eingegebenen digitalen Bildsignalen in voneinander verschiedenen
festen Phasen ein bzw. speichern diese zwischen und führen die
eingerasteten digitalen Bildsignale in einer nächsten Stufe enthaltenen digitalen
Bildsignal-Phasenregelkreisen
zu. Ein in der letzten Stufe enthaltener digitaler Bildsignal-Phasenregelkreis
verriegelt die von einer vorhergehenden Stufe zugeführten Nw digitalen
Bildsignale in einer identischen Phase.
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Die
in jeder Stufe enthaltenen digitalen Bildsignal-Phasenregelkreise
werden durch Latch-Stufen aktualisiert. Eines der von dem in 9 dargestellten
Abtasttakt-Wählschaltkreis 266 erzeugten Latch-Taktsignale
SLC1 bis SLC4 wird in jede Latch-Stufe eingegeben.
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Vier
Latch-Stufen 230a bis 230d in der ersten Stufe
werden zum Eingeben der digitalen Bildsignale D1 bis D4, die von
der A/D-Wandlereinheit 224 ausgegeben wurden und deren
Phasen sequentiell verschoben sind, in dem Videoprozessor 228 verwendet.
Jede der beiden Latch-Stufen 232a und 232b in
der zweiten Stufe kombiniert die alternierenden beiden Signale anhand
der vier digitalen Bildsignale D1 bis D4, die von den vier Latch-Stufen
in der ersten Stufe ausgegeben werden und deren Phasen sequentiell
verschoben sind, und gibt ein zusammengesetztes digitales Bildsignal
aus. Eine Latch-Stufe 234 in der dritten Stufe kombiniert
weiter die beiden zusammengesetzten digitalen Bildsignale, die jeweils durch
die beiden Latch-Stufen 232a und 232b in der zweiten
Stufe kombiniert wurden und verschiedene Phasen haben, und gibt
einen endgültigen
Satz digitaler Bildsignale Dcom mit identischer Phase aus.
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Die 17(a)–17(s) zeigen Zeitablaufdiagramme, in denen
die digitalen Bildsignale D1 bis D4 dargestellt sind, wenn die Gruppe
digitaler Bildsignal-Phasenregelkreise aus 16 verwendet
wird. Die 17(a) bis 17(d) zeigen
die vier digitalen Bildsignale D1 bis D4, die von der in den 12 und 14 dargestellten
A/D-Wandlereinheit 224 ausgegeben werden und sequentiell
verschobene Phasen aufweisen. Die 17(e) bis 17(h) zeigen die Wellenformen der in den Videoprozessor 228 eingegebenen
Latch-Taktsignale SLC1 bis SLC4.
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Die
digitalen Bildsignale D1, D3, D2 und D4 werden jeweils in die Latch-Stufen 230a bis 230d in der
in 16 dargestellten ersten Stufe eingegeben. Die
Latch-Stufe 230a tastet das digitale Bildsignal D1 ansprechend
auf das Latch-Taktsignal SLC3 ab und gibt ein digitales Bildsignal
LD1 mit einer gegenüber derjenigen
des digitalen Bildsignals D1 um 180 Grad verschobenen Phase aus. Ähnlich geben
die Latch-Stufen 230b bis 230d jeweils digitale
Bildsignale LD3, LD2 und LD4 ansprechend auf die Latch-Taktsignale SLC1,
SLC4 und SLC2 aus. Die 17(i) bis 17(l) zeigen die von den Latch-Stufen 230a bis 230d ausgegebenen
digitalen Bildsignale LD1, LD3, LD2 und LD4.
-
Die
Latch-Stufe 232a in der zweiten Stufe empfängt die
alternierenden beiden Signale, d.h. die digitalen Bildsignale LD1
und LD3 von den vier digitalen Bildsignalen LD1 bis LD4 mit den
sequentiell verschobenen Phasen. Die Latch-Stufe 232a tastet die
digitalen Bildsignale LD1 und LD3 bei einer ansteigenden Flanke
des Latch-Taktsignals SLC2 ab und gibt ein zusammengesetztes digitales
Bildsignal LD5 aus, das die Daten der digitalen Bildsignale LD1 und
LD3 enthält. Ähnlich tastet
die Latch-Stufe 232b die digitalen Bildsignale LD2 und
LD4 ansprechend auf das Latch-Taktsignal SLC3 ab und gibt ein zusammengesetztes
digitales Bildsignal LD6 aus, das die Daten der digitalen Bildsignale
LD2 und LD4 enthält.
Die 17(m) und 17(n) zeigen
die jeweiligen von den Latch-Stufen 232a und 232b ausgegebenen
zusammengesetzten digitalen Bildsignale LD5 und LD6.
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Die
beiden zusammengesetzten digitalen Bildsignale LD5 und LD6 mit den
verschiedenen Phasen werden in die Latch-Stufe 234 in der
dritten Stufe eingegeben. Die Latch-Stufe 234 tastet die
zusammengesetzten digitalen Bildsignale LD5 und LD6 ansprechend
auf das Latch-Taktsignal SLC4 ab und gibt den endgültigen Satz
digitaler Bildsignale Dcom mit den Daten der digitalen Bildsignale
LD1 bis LD4 (siehe 17(o)) aus.
Die Verwendung der Latch-Stufen in den mehreren Stufen ermöglicht das
Ausgeben der digitalen Bildsignale D1 bis D4 als Satz digitaler Bildsignale
Dcom mit identischer Phase.
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Die
Anordnung mit den Latch-Stufen in den mehreren Stufen kombiniert
nacheinander die Signale verschiedener Phasen, die in irgendwelchen
Intervallen angeordnet sind, und gibt Signale identischer Phase
aus, wodurch die stabile Abtastung gewährleistet ist. Bei dieser Anordnung
liegen die Änderungspunkte
von Daten in den jeweiligen digitalen Bildsignalen, die der Gegenstand
der Zusammensetzung sind, ausreichend weit vom Abtastpunkt für das Zusammensetzen
(d.h. von einer ansteigenden Flanke des Latch-Taktsignals) in jeder
Latch-Stufe entfernt. Dies verringert die Möglichkeit des Abtastens der
jeweiligen digitalen Bildsignale an den Änderungspunkten von Daten in
den digitalen Bildsignalen. Wenn beispielsweise die vier digitalen
Bildsignale D1 bis D4 (17(a) bis 17(d)) mit den sequentiell verschobenen Phasen
eingegeben werden, können
alle Signale D1 bis D4 auf einmal an einer ansteigenden Flanke eines
Signals SLC4' (17(p)), dessen Phase um 90 Grad gegenüber derjenigen des
Latch-Taktsignals SLC4 verzögert
ist, abgetastet werden und als Signale identischer Phase ausgegeben
werden. In diesem Fall betragen die Abstände zwischen dem Abtastpunkt
(d.h. einer ansteigenden Flanke des Latch-Taktsignals SLC4') und den Änderungspunkten
von Daten in den digitalen Bildsignalen D1 und D4 lediglich 1/8
der jeweiligen Perioden der digitalen Bildsignale D1 und D4. Bei
der in 16 dargestellten Anordnung,
bei der die alternierenden Signale verschiedener Phasen mit den
Latch-Stufen in
den mehreren Stufen aufeinanderfolgend abgetastet werden und beispielsweise
die digitalen Bildsignale LD1 und LD3 ansprechend auf das Latch-Taktsignal
SLC2 abgetastet werden (siehe die 17(i) und 17(j)), können
andererseits die Abstände
zwischen dem Abtastpunkt (d.h. einer ansteigenden Flanke des Latch-Taktsignals
SLC2) und den Änderungspunkten
von Daten in den zwei Signalen LD1 und LD3 zu 1/4 der jeweiligen
Perioden der Signale LD1 und LD3 erweitert werden.
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Die
Latch-Taktsignale SLC1 bis SLC4 dem Videoprozessor 228 sowie
der A/D-Wandlereinheit 224 zugeführt, wie vorstehend beschrieben
wurde. Diese Anordnung gewährleistet
eine Abtastung zu den angemessenen Zeitpunkten für die von der A/D-Wandlereinheit 224 ausgegebenen
digitalen Bildsignale D1 bis D4. Selbst wenn infolge der Arbeitstemperatur
eine Verzögerungsänderung
zwischen den jeweiligen Taktsignalen auftritt, verhindert diese Anordnung
wirksam den durch die Änderung
hervorgerufenen falschen Betrieb.
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Die
digitalen Bildsignal-Phasenregelkreise sind innerhalb des Videoprozessors 228 angeordnet, sie
können
jedoch auch innerhalb der A/D-Wandlereinheit 224 angeordnet
sein. In letztgenannten Fall können
die digitalen Bildsignale D1 bis D4 als Satz digitaler Bildsignale
Dcom identischer Phase von der A/D-Wandlereinheit 224 ausgegeben
werden. Es ist dementsprechend nicht erforderlich, dem Videoprozessor 228 alle
Latch-Taktsignale SLC1 bis SLC4 zuzuführen. Es ist in diesem Fall
bevorzugt, zumindest eines der Latch-Taktsignale SLC1 bis SLC4 zuzuführen, um
den Satz digitaler Bildsignale Dcom im Videoprozessor 28 abzutasten.
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Der
Satz der in den Videoprozessor 228 eingegebenen digitalen
Bildsignale Dcom wird im Rahmenspeicher 26 gespeichert.
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Diese
Anordnung erzeugt die Taktsignale, die zum Abtasten der jeweiligen
Bildpunkte des analogen Bildsignals AV1 geeignet sind, unter Verwendung
des vom Horizontalsynchronsignal HSYNC1 erzeugten Punkttaktsignals
DCLK1. Das Punkttaktsignal DCLK1 hat eine verhältnismäßig hohe Frequenz. Die Übertragung
des Punkttaktsignals DCLK1 über die
auf der gedruckten Leiterplatte gebildete Verdrahtung kann eine
erhebliche Turbulenz der Wellenform oder eine Verzögerung hervorrufen.
Es ist dementsprechend erwünscht,
das Punkttaktsignal DCLK1 innerhalb des integrierten Chips zu erzeugen
und zu verwenden und nicht von dem integrierten Chip auszugeben.
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Beim
diesem Aufbau sind der Abtasttaktgeber 222 und die A/D-Wandlereinheit 224 in
eine Einchipkonfiguration integriert, die das vorstehend erwähnte Problem
wirksam verhindert. Selbst dann, wenn alle Bestandteile des Abtasttaktgebers 222 und der
A/D-Wandlereinheit 224 nicht in die Einchipkonfiguration
integriert sind, ist es bevorzugt, zumindest den PLL-Schaltkreis 64 und
den Abtasttakt-Wählschaltkreis 266 in
eine Einchipkonfiguration zu integrieren, um zu verhindern, dass
das Punkttaktsignal DCLK1 vom integrierten Chip ausgegeben wird.
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Die
im Rahmenspeicher 26 gespeicherten digitalen Bildsignale
werden vom Videoprozessor 228 gelesen, werden einer D/A-Wandlung unterzogen
und als ein analoges Bildsignal AV2 ausgegeben. Diese Operation
ist der Operation der zuvor beschriebenen A/D-Wandlung genau entgegengesetzt und
wird hier nicht spezifisch beschrieben.
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Der
innere Aufbau des vorstehend beschriebenen Schreib-Abtasttaktgebers 222 ist
auch auf den Lese-Abtasttaktgeber 230 anwendbar.
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Wie
in 8 dargestellt ist, werden die für die D/A-Wandlung verwendeten
Abtasttaktsignale SDA1 bis SDA4 vom Lese-Abtasttaktgeber 230 erzeugt
und in die D/A-Wandlereinheit 332 sowie den Videoprozessor 228 eingegeben.
Auf die gleiche Weise wie bei der Eingabe der Latch-Taktsignale SLC1
bis SLC4 in den Videoprozessor 228 kann die D/A-Wandlung bei dem
Zeitablauf ausgeführt
werden, der für
die vom Videoprozessor ausgegebenen Nr digitalen Bildsignale geeignet
ist.
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Die
analogen Teil-Bildsignale, die der in der D/A-Wandlereinheit 332 ausgeführten D/A-Wandlung unterzogen
wurden, werden nacheinander durch den Videoschalter 34 ausgewählt und
zu einem analogen Bildsignal AV2 kombiniert. Bei dieser Ausführungsform
werden die Abtasttaktsignale SDA1 bis SDA4 an Stelle des Punkttaktsignals
DLCK2 dem in 8 dargestellten Videoschalter 34 zugeführt. In
diesem Fall führt
der Videoschalter 34 den Schaltvorgang unter Ausnutzung
der sequentiellen Phasenverschiebung der jeweiligen Taktsignale
aus.
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Wie
im Fall der A/D-Wandlung ist es im Fall der D/A-Wandlung bevorzugt, den Abtasttaktgeber 230 und
die D/A-Wandlereinheit 332 zu
einer Einchipkonfiguration zu integrieren. Wenn der Videoschalter 34 ansprechend
auf das Punkttaktsignal DLCK2 aktiviert wird, ist es wünschenswert,
den Videoschalter 34 weiter mit dem Lese-Abtasttaktgeber 230 und
der D/A-Wandlereinheit 332 zu integrieren. Beim Aufbau
aus 8 ist es nicht erforderlich, das Punkt taktsignal
DLCK2 mit einer verhältnismäßig hohen
Frequenz vom Lese-Abtasttaktgeber 230 auszugeben. Hierdurch
wird der stabile Schaltvorgang des Videoschalters 34 ohne
die Integration gewährleistet.
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D. Vierte Ausführungsform
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18 zeigt
ein Blockdiagramm, in dem der innere Aufbau eines Schreib-Abtasttaktgebers 322 und
einer A/D-Wandlereinheit 324 in einer vierten Ausführungsform
dargestellt ist. Der allgemeine Aufbau einer bildverarbeitenden
Vorrichtung der vierten Ausführungsform ähnelt im
wesentlichen demjenigen der in 8 dargestellten
dritten Ausführungsform. Bei
diesem allgemeinen Aufbau wird jedoch ein Verzögerungstaktgeber-Schaltkreis 366 an
Stelle des PLL-Schaltkreises 64 und
des Abtasttakt-Wählschaltkreises 266,
die in 8 dargestellt sind, verwendet. Der PLL-Schaltkreis 62 entspricht
demgemäß dem ersten
ursprünglichen
Abtasttaktgeber-Schaltkreis und der Verzögerungstaktgeber-Schaltkreis 366 entspricht
dem ersten Abtasttaktgeber-Schaltkreis. 19 zeigt
ein Blockdiagramm, in dem der innere Aufbau des Verzögerungstaktgeber-Schaltkreises 366 dargestellt
ist. Der Verzögerungstaktgeber-Schaltkreis
weist einen Phasenvergleicher 367 und vier Verzögerungsschaltkreise 368a bis 368d auf.
Jeder der Verzögerungsschaltkreise 368a bis 368d weist
einen Vor-/Rückwärts-Zähler und einen Verzögerungsregelschaltkreis
auf, die nicht dargestellt sind. Der Verzögerungsregelschaltkreis kann
beispielsweise aus mehreren in Reihe angeordneten Verzögerungsregelpuffern
bestehen.
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Der
Phasenvergleicher 367 vergleicht die Phasen zweier Eingangssignale
miteinander und gibt ein Vor-/Rückwärts-Signal entsprechend
der Phasendifferenz aus. Das Schreib-Abtasttaktsignal Sw wird von
dem PLL-Schaltkreis 62 ausgegeben, und ein Rückkoppelsignal
FB wird vom Verzögerungsschaltkreis 368d ausgegeben.
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Der
in den Verzögerungsschaltkreisen 368a bis 368d enthaltene
Vor-/Rückwärts-Zähler ändert eine
Ausgabe des Zählers
entsprechend dem vom Phasenvergleicher 367 ausgegebenen
Vor-/Rückwärts-Signal.
Die Ausgabe des Zählers
wird zum Regeln des Verzögerungsbetrags
vom Verzögerungsregelschaltkreis
verwendet. Wenn das Vorwärts-Signal beispielsweise
ausgegeben wird, um die Zählerausgabe
zu erhöhen,
wird die Arbeitsanzahl der Verzögerungsregelpuffer
vergrößert, um
den Verzögerungsbetrag
zu erhöhen.
Wenn das Rückwärts-Signal ausgegeben
wird, um die Zählerausgabe
zu verringern, wird andererseits die Arbeitsanzahl der Verzögerungsregelpuffer
reduziert, um den Verzögerungsbetrag
zu verringern. Auf diese Weise werden die Verzögerungsbeträge in den vier Verzögerungsschaltkreisen 368a bis 368d geregelt.
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Das
in den Verzögerungsschaltkreis 368a eingegebene
Schreib-Abtasttaktsignal Sw durchläuft die vier Verzögerungsschaltkreise 368a bis 368d und wird
als Rückkopplungssignal
FB, das um im wesentlichen eine Periode gegenüber dem Schreib-Abtasttaktsignal
Sw verzögert
ist, in den Phasenvergleicher 367 eingegeben. Der Phasenvergleicher 367 gibt
ein Vor-/Rückwärts-Signal
wiederum entsprechend der Phasendifferenz zwischen den beiden Signalen
Sw und FB aus. Diese Anordnung regelt die Phasen der beiden Signale
Sw und FB und ermöglicht,
dass das Schreib-Abtasttaktsignal Sw und die drei von den Verzögerungsschaltkreisen 368a bis 368c ausgegebenen
Signale als die Abtasttaktsignale SAD1 bis SAD4 vom Verzögerungstaktgeber-Schaltkreis 366 ausgegeben werden.
Die Abtasttaktsignale SAD1 bis SAD4 haben um jeweils 90 Grad sequentiell
verschobene Phasen. Die Abtasttaktsignale SAD1 bis SAD4 werden von
Invertierern 369a bis 369d invertiert und als
die Latch-Taktsignale SLC1 bis SLC4 ausgegeben.
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Wenngleich
das Schreib-Abtasttaktsignal Sw in dem Beispiel aus 19 als
das Abtasttaktsignal SAD1 verwendet wird, können die von den vier Verzögerungsschaltkreisen 368a bis 368d ausgegebenen
Signale als die Abtasttaktsignale SAD1 bis SAD4 verwendet werden.
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Wenngleich
der Vor-/Rückwärts-Zähler in
jedem der Verzögerungsschaltkreise 368a bis 368d enthalten
ist, kann der Vor-/Rückwärts-Zähler auch innerhalb
des Phasenvergleichers 367 bereitgestellt sein. Bei diesem
Aufbau ist nur ein Vor-/Rückwärts-Zähler erforderlich.
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Die
vorstehend erörterte
Verarbeitung kann mit den Abtasttaktsignalen SAD1 bis SAD4 und den Latch-Taktsignalen
SLC1 bis SLC4, die in der vorstehend erwähnten Weise erzeugt wurden,
ausgeführt werden.
Anders als der vorstehend beschriebene Aufbau ist es bei diesem
Aufbau nicht erforderlich, das hochfrequente Punkttaktsignal DCLK1
zu erzeugen, so dass der Leistungsverbrauch des Schaltkreises verringert
wird. Diese Anordnung vermeidet auch die Probleme (beispielsweise
eine Turbulenz der Wellenform oder eine Verzögerung), die im Laufe der Übertragung
des hochfrequenten Punkttaktsignals DCLK1 über die Drahtleitungen auf
der gedruckten Leiterplatte auftreten. Hierdurch wird daher der
Entwurf der gedruckten Leiterplatte erleichtert, auf der die jeweiligen
Schaltkreise montiert sind.
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Der
innere Aufbau des Schreib-Abtasttaktgebers 222 dieser Ausführungsform
ist auch auf den in 8 dargestellten Lese-Abtasttaktgeber 230 dieser Ausführungsform
anwendbar.
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E. Fünfte Ausführungsform
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20 zeigt
ein Blockdiagramm, in dem der innere Aufbau eines Schreib-Abtasttaktgebers 222 und
einer A/D-Wandlereinheit 224 dargestellt ist. Der allgemeine
Aufbau einer bildverarbeitenden Vorrichtung einschließlich der
D/A-Wandlung der
fünften Ausführungsform ähnelt im
wesentlichen dem in 8 dargestellten Aufbau. Bei
diesem Aufbau wird jedoch an Stelle des in 9 dargestellten PLL-Schaltkreises 62 ein
Phasendifferenzsignal-Erzeugungsschaltkreis 462 verwendet,
der zwei Schreib-Abtasttaktsignale Sw1 und Sw2 mit einer Phasendifferenz
von 90 Grad verwendet. Bei diesem Aufbau wird auch an Stelle des
PLL-Schaltkreises 64 und des Abtasttakt-Wählschaltkreises 266 ein
Abtasttakt-Invertierungsschaltkreis 466 verwendet. Der Phasendifferenzsignal-Erzeugungsschaltkreis 462 entspricht
dementsprechend dem ersten ursprünglichen
Abtasttaktgeber-Schaltkreis, und der Abtasttakt-Invertierungsschaltkreis 466 entspricht
dem ersten Abtasttaktgeber-Schaltkreis.
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Der
Phasendifferenzsignal-Erzeugungsschaltkreis 462 umfasst
einen PLL-Schaltkreis und gibt das Schreib-Abtasttaktsignal Sw1
und das Schreib-Abtasttaktsignal Sw2, deren Phase um 90 Grad gegenüber derjenigen
des Schreib-Abtasttaktsignals Sw1 verschoben ist, ansprechend auf
das Horizontalsynchronsignal HSYNC1 aus. Beispielsweise kann der
von ICS Copr. hergestellte ICS1522 für den Phasendifferenzsignal-Erzeugungsschaltkreis 462 verwendet
werden.
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Der
Abtasttakt-Invertierungsschaltkreis 466 erzeugt die Abtasttaktsignale
SAD1 bis SAD4 anhand der eingegebenen Schreib-Abtasttaktsignale Sw1
und Sw2. Die in den Abtasttakt-Invertierungsschaltkreis 466 eingegebenen
Signale haben die Phasendifferenz von 90 Grad, so dass sich durch
Invertieren der beiden Signale Sw1 und Sw2 innerhalb des Invertierungsschaltkreises 466 leicht
die vier Abtasttaktsignale SAD1 bis SAD4 ergeben, deren Phasen sequentiell
um jeweils 90 Grad verschoben sind. Die vier Abtasttaktsignale SAD1
bis SAD4 können auch
als die Latch-Taktsignale SLC1 bis SLC4 verwendet werden.
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Bei
diesem Schaltkreisaufbau wird das hochfrequente Punkttaktsignal
innerhalb des in die Einchipkonfiguration integrierten Phasendifferenzsignal-Erzeugungsschaltkreises 462 erzeugt
und verwendet und nicht von dem integrierten Chip ausgegeben. Die
Anordnung mit dem Phasendifferenzsignal-Erzeugungsschaltkreis 462 erleichtert
auf diese Weise den Entwurf der gedruckten Leiterplatte, wie vorstehend
beschrieben ist.
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Der
innere Aufbau des Schreib-Abtasttaktgebers 222 ist auch
auf den Lese-Abtasttaktgeber 230 dieser in 8 dargestellten
Ausführungsform
anwendbar.
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Die
vorliegende Erfindung ist nicht auf die vorstehende Anordnung und
Ausführungsformen
von Anwendungen beschränkt,
sondern es können
viele andere Änderungen
und Modifikationen vorgenommen werden, ohne von dem durch die anliegenden Ansprüche definierten
Schutzumfang der vorliegenden Erfindung abzuweichen. Einige Beispiele
möglicher
Modifikationen werden nachstehend angegeben.
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In
den Schreib-Abtasttaktgebern 22, 122 und 222 (siehe
die 2, 6 und 9) multipliziert der
erste PLL-Schaltkreis 62 das Horizontalsynchronsignal HSYNC1
mit N0 und erzeugt das Schreib-Abtasttaktsignal Sw. Bei einem modifizierten Aufbau
wird die Frequenz des Punkttaktsignals DCLK1 durch 1/Nw dividiert
(wobei Nw die Arbeitsanzahl der tatsächlich verwendeten A/D-Wandler
bezeichnet), um das Schreib-Abtasttaktsignal Sw zu erzeugen. Bei
diesem modifizierten Aufbau wird ein PLL-Schaltkreis verwendet,
um das Horizontalsynchronsignal HSYNC1 zu multiplizieren und das Punkttaktsignal
DCLK1 zu erzeugen. Mit anderen Worten kann eine Vielzahl von Schaltkreiselementen in
der Art eines PLL-Schaltkreises
und eines Frequenzteilers verwendet werden, um das Schreib-Abtasttaktsignal
Sw zu erzeugen.
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Ähnliche
Modifikationen sind auch auf die Schaltkreise anwendbar, die an
der Erzeugung des Lese-Abtasttaktsignals Sr und des Punkttaktsignals DCLK2
in dem Lese-Abtasttaktgeber 30 (siehe die 4 und 7)
der vorstehenden ersten Anordnung und der ersten und der zweiten
Ausführungsform
beteiligt sind.
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Der
PLL-Schaltkreis 64 (siehe die 2, 6 und 9)
erzeugt das Punkttaktsignal DCLK1, das zum Abtasten aller Bildpunkte
des analogen Bildsignals AV1 geeignet ist. Das Punkttaktsignal DCLK1
kann jedoch eine andere Frequenz haben als die für das Abtasten aller Bildpunkte
geeignete Frequenz. Beispielsweise kann das Punkttaktsignal DCLK2
zum Überspringen
der Pixel um 1/2 geeignet sein. Dies bedeutet, dass das Punkttaktsignal DCLK1
jedes beliebige Taktsignal mit einer Frequenz sein kann, die das
Abtasten der Bildpunkte des analogen Bildsignals AV1 ermöglicht.
Das gleiche Prinzip ist auf das Punkttaktsignal DCLK2 im Lese-Abtasttaktgeber 30 (siehe
die 4 und 7) der bevorzugten Ausführungsformen
der vorliegenden Erfindung anwendbar.
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Bei
den bildverarbeitenden Vorrichtungen der vorstehenden ersten Anordnung
und der ersten bis vierten Ausführungsform
wird das Prinzip der vorliegenden Erfindung sowohl auf die Anordnung
zum Eingeben des analogen Bildsignals und zum Schreiben der digitalen
Bildsignale in den Rahmenspeicher 26 (siehe die 1, 5 und 8)
(d.h. die Seite der A/D-Wandlung)
als auch auf die Anordnung zum Lesen der digitalen Bildsignale aus
dem Rahmenspeicher 26 und zum Ausgeben des analogen Bildsignals
(d.h. die Seite der D/A-Wandlung) angewendet. Das Prinzip der vorliegenden
Erfindung kann jedoch auch auf nur die Seite der D/A-Wandlung angewendet
werden. Wenn beispielsweise das Bildsignal auf der Seite der D/A-Wandlung
die hohe Frequenz hat und das Bildsignal auf der Seite der A/D-Wandlung die
niedrige Frequenz hat, ist der Aufbau der vorliegenden Erfindung
nur auf die Seite der D/A-Wandlung anzuwenden.
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Bei
den vorstehenden Ausführungsformen und
der vorstehenden Anordnung kann der durch Hardware verwirklichte
Teil durch Software ersetzt werden und andererseits der durch Software
verwirklichte Teil durch Hardware ersetzt werden.
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Industrielle
Anwendbarkeit
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Die
vorliegende Erfindung ist auf eine Vielzahl bildverarbeitender Vorrichtungen
mit den Funktionen der D/A-Wandlung,
beispielsweise auf Projektoranzeigevorrichtungen, wie bspw. ein
Flüssigkristallprojektor,
anwendbar. Das Prinzip der vorliegenden Erfindung ist nicht auf
Bildanzeigevorrichtungen mit einer Flüssigkristallanzeige beschränkt, sondern es
ist auch auf Bildanzeigevorrichtungen mit anderen Anzeigeeinrichtungen,
wie einem Kathodenstrahlbildschirm oder einem Plasmaanzeigebildschirm,
sowie auf eine Vielzahl elektronischer Vorrichtungen, die solche
Bildanzeigevorrichtungen aufweisen, anwendbar.