DE3888221T2 - Speichersystem für bemusterte Daten, zum Beispiel für ein Bildvergrösserungssystem in einem Fernsehempfänger. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf ein Speichersystem, das z. B. in einem Fernseh-Bildvergrößerungs-System verwendet werden kann.
• Jüngster Fortschritt in der Digital-Videosignal-Verarbeitung hat zu dem Vorschlag mehrerer Fernseh-Bildvergrößerungs-Systeme geführt. Eines dieser Systeme ist im US-Patent 4,302,776 mit dem Titel "Digitales Standbild-Speichersystem mit Größenveränderungs-Möglichkeit" beschrieben und verwendet einen Echtzeit- Vollbildspeicher zum Erfassen/Festhalten eines Vollbildes von Videoinformation. Diese Information wird aus dem Vollbild-Speicher unter Verwendung einer viel geringeren Nicht-Echtzeit-Datenrate ausgelesen und einer Schaltung zugeführt, die ein Signal erzeugt, das ein vergrößertes oder verkleinertes Standbild ("Frozen Image") repräsentiert.
• Ein zweites System ist im US-Patent 4,633,503 mit dem Titel "Video-Zoom-Prozessor" beschrieben und ist in der Lage, Videosignale in Echtzeit zu expandieren, um ein vergrößertes Bild zu erzeugen. In diesem System werden Eingangs-Videosignal- Abtastwerte in einen von zwei Halbbild-Speichern geschrieben, während die zu verarbeitenden Abtastwerte (Samples) aus dem anderen Speicher gelesen werden.
• Ein drittes Bildvergößerungs-System, das im US-Patent 4,282,546 mit dem Titel "Fernseh-Bildgrößen-Veränderungseinrichtung" beschrieben wird, bildet ein zeitexpandiertes Videosignal durch Speichern von Abtastdaten-Videosignalen in einem Speicher mit einer Standard-Videorate und dann Auslesen der Abtastwerte mit einer reduzierten Rate. Wenn dieser Speicher ein Einzel-Halbbild-Speicher wäre, der in der Lage ist, kontinuierliche Folgen von Abtastwerten anzunehmen und bereitzustellen, kann das von diesem System erzeugte Bild gestört sein. Diese Störung tritt deshalb auf, weil die Abtastwerte aus dem Speicher mit einer geringeren Rate gelesen werden als der, die zum Schreiben der Abtastwerte in den Speicher verwendet wird. Unter diesen Umständen können Samples, die ein Halbbild im expandierten Bild repräsentieren, aus dem Speicher gelesen werden, während Samples, die Teile von zwei verschiedenen Halbbildern repräsentieren, in den Speicher geschrieben werden. In diesem Beispiel kann das resultierende, vergrößerte Bild Informationen von zwei aufeinanderfolgenden Halbbildern beinhalten, was zu einer Störung führt, wenn das Bild Zwischenbildbewegung (Interfield Motion) beinhaltet. Die Störung kann beschrieben werden als "Tearing" (Zerreißen) des Bildes an der Grenze, wo Abtastwerte von den zwei verschiedenen Halbbildern dargestellt werden.
• In einem vierten, in EP-A-0220 880 offenbarten System wird ein Zeitbasisexpansions- Signalinterpolator beschrieben. Diese Anordnung verwendet eine modifizierte Sequenz von Abtastpositions-Speicheradressen, die Adressenwiederholungen beinhaltet und Residuensignale hat, die mit Unterteilungen der Intervalle korrespondieren, die zwischen aufeinanderfolgenden unterschiedlichen Adressen in der modifizierten Sequenz liegen.
• Ein fünftes System zum Vergrößern oder Verkleinern von zweidimensionalen Bildern wird in EP-A-93 429 beschrieben. In der dort offenbarten Anordnung wird eine Original- Matrix von Bildelementen in eine in ihrem Maßstab konvertierte Matrix transformiert, unter Verwendung von Koordinaten- und Sättigungs-Berechnungen, wobei die Periodizität der Positions-Relation zwischen der Original- und der in ihrem Maßstab umgesetzten Matrix berücksichtigt wird.
• Die vorliegende Erfindung ist in einer Schaltung realisiert, die aus einer Quelle eines Abtastdaten-Videosignals ein zeitexpandiertes Videosignal erzeugt, das als Sequenz von Halbbild-Intervallen auftritt. Die Schaltung beinhaltet einen Speicher mit einer genügenden Zahl von Abtastwert-Speicherzellen, um M Abtastwerte zu halten/speichern. Ein Speicher-Schreibadressen-Signalgenerator konditioniert den Speicher, um während eines ersten Zeitintervalls M Abtastwerte zu speichern, die ein Halbbild des Quellen-Videosignals repräsentieren. Ein Leseadressen-Signalgenerator konditioniert den Speicher, um N aufeinanderfolgende, gespeicherte Abtastwerte von einem Halbbild des Quellendaten-Videosignals während eines zweiten Zeitintervalls bereitzustellen, wobei die ganze Zahl N kleiner ist als die ganze Zahl M. Ein Abtastwert-Prozessor spricht auf die N bereitgestellten Abtastwerte zum Interpolieren der N Abtastwerte an, um M Abtastwerte zu erzeugen, die ein Halbbild eines zeitexpandierten Videosignals mit einem im wesentlichen mit dem Halbbildintervall des Quellendaten-Videosignals übereinstimmenden Halbbild Intervall repräsentieren. Das erste und das zweite Zeitintervall überdeckt jeweils eine Zeitspanne, die etwa gleich der eines Halbbildintervalls des Quellendaten-Videosignals ist und der Anfang des zweiten Zeitintervalls wird gegenüber dem Anfang des ersten Zeitintervalls um einen Zeitbetrag verzögert, der geringer als ein Halbbildintervall des Quellendaten- Videosignals ist.
Kurze Beschreibung der Zeichnung
• Fig. 1 ist ein Blockschaltbild, das eine Videosignal-Verarbeitungsschaltung zeigt, die eine Zoom-Möglichkeit enthält, als Ausführungsbeispiel der vorliegenden Erfindung.
• Fig. 2 ist ein Blockschaltbild einer Halbbildspeicher-Schaltung, die zur Verwendung mit der Videosignal-Verarbeitungsschaltung von Fig. 1 geeignet ist.
• Fig. 3 ist ein Zeitverlaufs-Diagramm, das nützlich zur Erläuterung der Betriebsweise des Halbbild-Speichers von Fig. 2 ist.
• Fig. 4 ist ein Blockschaltbild eines Leseadressen-Generators, der zur Verwendung in der Videosignal-Verarbeitungsschaltung von Fig. 1 geeignet ist.
• Fig. 5 ist ein Blockschaltbild eines Luminanz/Chrominanz-Trenners, der zur Verwendung in der Videosignal-Verarbeitungsschaltung von Fig. 1 geeignet ist.
• Fig. 6 ist ein Blockschaltbild einer Luminanzsignal-Vertikal-Interpolationsschaltung, die zur Verwendung in der Videosignal-Verarbeitungsschaltung von Fig. 1 geeignet ist.
• Fig. 7 ist ein Blockschaltbild einer Luminanzsignal-Horizontal-Interpolationsschaltung, die zur Verwendung in der Videosignal-Verarbeitungsschaltung von Fig. 1 geeignet ist.
• Fig. 8 ist ein Blockschaltbild einer Chrominanzsignal-Vertikal-Interpolationsschaltung, die zur Verwendung in der Videosignal-Verarbeitungsschaltung von Fig. 1 geeignet ist.
• Fig. 9 ist ein Blockschaltbild einer Farbdifferenzsignal-Horizontal- Interpolationsschaltung, die zur Verwendung in der Videosignal- Verarbeitungsschaltung von Fig. 1 beinhaltet ist.
• Fig. 10A bis Fig. 10D sind Zeitdiagramme, die hilfreich zur Erläuterung der Funktion der Zoom-Möglichkeit sind, die in der Videosignal-Verarbeitungsschaltung von Fig. 1 beinhaltet ist.
• In den Zeichnungen repräsentieren breite Pfeile Busse zum Übertragen von Mehrfach- Bit parallelen Digitalsignalen. Linienpfeile repräsentieren Verbindungen zum Übertragen von Analogsignalen oder digitalen Einzelbit-Signalen. Von der Verarbeitungs-Geschwindigkeit der verwendeten Schaltungen abhängig, können Kompensations-Verzögerungen in bestimmten der Signalpfade erforderlich sein. Der Fachmann des digitalen Videosignal-Verarbeitungsschaltungs-Entwurfs würde wissen, wo solche Verzögerungen in einem bestimmten System benötigt würden.
• Die Videosignal-Verarbeitungs-Schaltung von Fig. 1 beinhaltet eine Einrichtung zum Ausführen einer Bild-Zoom-Funktion, die eine Vergrößerung eines Videobildes in Echtzeit erlaubt, unter Verwendung von 128 Vergrößerungsfaktoren zwischen 1-zu-1 und 2-zu-1. Bei Verwenden des Vergrößerungsfaktors von 2-zu-1 kann ein Teil des Original-Bildes, das ein Viertel des Darstellungsschirms einnimmt, vergrößert werden, um den gesamten Schirm auszufüllen.
• Das folgende ist eine kurze Beschreibung der verschiedenen, in Fig. 1 gezeigten strukturellen Elemente. Es folgt dann eine detailliertere Beschreibung, die auf die Fig. 2 bis 10 Bezug nimmt.
• Digitale Abtastdaten-Composit-Videosignale, die von einem Analog/Digital- Wandler (ADC) 14 zur Verfügung gestellt werden, werden in Daten-Speicherelemente eines Halbbild-Speichers 16 gespeichert/geladen, die von Schreib-Adressenwerten adressiert werden, welche von einem Schreibadressen-Generator 20 erzeugt werden. Der Schreibadressen-Generator 20 wird auf ein Vertikal-Synchronsignal VS synchronisiert. Der Speicher 16 stellt zuvor gespeicherte Abtastdaten-Composit- Videosignale aus Datenspeicher-Elementen zur Verfügung, die von Lese- Adressenwerten adressiert werden, die von einem Leseadressen-Generator 22 bereitgestellt werden. Der Leseadressen-Generator 22 ist synchronisiert mit einem verzögerten Vertikal-Synchronsignal DVS und wird von einem Vertikal- Positionssignal VPOS gesteuert, das von Benutzer-Steuerungen 24 bereitgestellt wird. Das Signal VPOS konditioniert den Speicher 16, um nur diese Zeilen von Abtastwerten (Lines of Samples) zur Verfügung zu stellen, die innerhalb des Teils des Bildes liegen, das zu vergrößern ist. Das Abtastdaten-Composit-Videosignal, das vom Speicher 16 bereitgestellt wird, wird der Luminanz/Chrominanz-Trennschaltung 27 zugeführt. Die Schaltung 27 trennt eine Luminanzsignal-Komponente Y und eine gekämmte (combed) Chrominanzsignal-Komponente C aus dem Abtastdaten-Composit-Videosignal. Das Luminanzsignal Y wird in Vertikalrichtung durch Luminanz-Vertikal- Interpolationsschaltung 28 unter Verwendung der Vertikal-Interpolator-Faktoren ZRL expandiert. Die Faktoren ZRL werden von dem Leseadressen-Generator 22 aus einem Vergrößerungsfaktor oder Zoom-Verhältnis ZR gebildet, der/das über die Benutzer- Steuerungen 24 vorgegeben werden. Das vertikal expandierte Luminanzsignal, das von der Interpolator-Schaltung 28 zur Verfügung gestellt wird, wird dem Nachlaufpunkt- Korrekturschaltkreis 29 (Hanging Dot Circuitry) zugeführt, sein Ausgangssignal Y ist in Horizontal-Richtung durch Luminanzsignal-Horizontal-Interpolatorschaltung 30 expandiert. Die Schaltung 30 interpoliert nur diejenigen Abtastwerte, die nach einer bestimmten Horizontal-Position HPOS auftreten, die von den Benutzereinstellungen 24 bereitgestellt wird, um die Zeilen der Abtastwerte konsistent mit dem Zoom- Verhältnis ZR zu expandieren.
• Das gekämmte Chrominanzsignal C, das von der Trennschaltung 27 bereitgestellt wird, wird vertikal expandiert durch die Chrominanzsignal-Vertikal-Interpolatorschaltung 32, die auch das Chrominanzsignal in zwei quadraturphasen-bezogene Farbdifferenz- Signale trennt, z. B. I und Q. Die vertikal expandierten Farbdifferenz-Signale I' und Q', die von der Schaltung 32 bereitgestellt werden, sind horizontal durch die Farb- Differenzsignal-Horizontal-Interpolationsschaltung 34 expandiert. Die Signale I'' und Q'', die von der Schaltung 34 bereitgestellt werden, und das Signal Y'', das von dem Luminanzsignal-Horizontal-Interpolatorschaltkreis 30 zur Verfügung gestellt wird, können z. B. einer üblichen Farbdifferenz- und Luminanzsignal-Verarbeitungsschaltung (die nicht dargestellt ist) zur Erzeugung eines vergrößerten Bildes zugeführt werden.
• Es folgt eine detailliertere Beschreibung der Videosignal-Verarbeitungsschaltung von Fig. 1. Eine Composit-Videosignal-Quelle 10, die z. B. den Tuner, den ZF-Verstärker und den Videodetektor eines konventionellen Farbfernseh-Empfängers beinhalten kann, stellt ein Composit-Videosignal dem ADC 14 und der Synchron-Trenn- und Takterzeugungsschaltung 12 zur Verfügung. Die Schaltung 12, die konventionell aufgebaut sein kann, verarbeitet das Composit-Videosignal zur Erzeugung eines Horizontal-Synchronsignals HS und eines Vertikal-Synchronsignals VS. Zusätzlich beinhaltet der Synchrontrenner und Taktgenerator 12 eine (nicht dargestellte) Schaltung, die das Signal VS um 128 Horizontal-Zeilenperioden (128H) verzögert, um das verzögerte Vertikal-Synchronsignal DVS zu erzeugen. Die (nicht dargestellte) Vertikal-Ablenkschaltung des Videosignal-Verarbeitungssystems, die diese Schaltung beinhaltet, spricht auf das DVS-Signal zur Erzeugung der vergrößerten Darstellung an. Die Schaltung 12 kann auch eine (nicht dargestellte) konventionelle auf den Burst verriegelte PLL enthalten, die ein Taktsignal CK mit einer Frequenz 4fC bildet, die die vierfache Frequenz von fC - der Farb-Zwischenträger-Komponente des Composit- Videosignals - ist.
• Wie unten beschrieben werden wird, erlaubt es die Verzögerung von 128H zwischen den Signalen VS und DVS, daß jeder Bereich eines Videobildes in Verhältnissen zwischen 1-zu-1 und 2-zu-2 ohne Erzeugung eines Bildes, das bei Vorliegen von Zwischenbild-Bewegung zerreißt (tears) vergrößert wird. Für Vergrößerungs- Verhältnisse, die größer als 2-zu-1 sind, kann es erforderlich sein, die Verzögerung zwischen den Signalen VS und DVS programmierbar zu gestalten, um ein zerrissenes Bild zu vermeiden. Wenn z. B. ein Vergrößerungs-Verhältnis von 4-zu-1 verwendet würde, würde das Signal DVS wünschenswert entweder um 64 oder 192 Horizontal- Zeilenperioden verzögert werden, abhängig davon, ob der Bereich des zu vergrößernden Bildes in der oberen Hälfte bzw. in der unteren Hälfte des jeweiligen Bildes liegt. Diese programmierbare Verzögerung kann z. B. durch einen programmierbaren (nicht dargestellten) 8 Bit Zähler realisiert werden, der von dem Signal HS getaktet wird. Dieser Zähler wird von dem Signal VS freigegeben und mit 192 oder 64 vorbelegt (Preset), um Verzögerungen von 64 bzw. 192 Horizontal- Zeilenperioden zu erzeugen. Der Zähler erzeugt einen Ausgangs-Impuls bei Erreichen eines Zählstandes von 256.
• Der ADC 14, der z. B. ein üblicher Flash-ADC sein kann, tastet das seinem Eingangs- Port zugeführte Composit-Videosignal ab und digitalisiert es zu Zeitpunkten, die von dem 4fC-Taktsignal CK bestimmt werden. Das Signal VIN, das von dem ADC 14 bereitgestellt wird, wird dem Eingangsanschluß des Halbbild-Speichers 16 zugeführt.
• Extern erscheint der Halbbild-Speicher 16 als Dual-Port-Speicher, der in der Lage ist, kontinuierliche Ströme von 8 Bit Abtastwerten (Pixeln) mit einer Rate von 4fC anzunehmen und abzugeben. Die Adressenwerte, die dem Adressen-Eingangsbus ADDRESSA des Speichers 16 zugeführt werden, können zeitlich gemultiplext sein, um einen ersten Strom von Pixeldaten bei einer Sequenz von Adressenwerten zu speichern und gleichzeitig einen zweiten Strom von Pixeldaten unter Verwendung einer anderen Sequenz von Adressenwerten zurückzuholen. Der Halbbild-Speicher 16 spricht auf Steuersignale an, die von der Speicher-Sequenzschaltung 18 wie unten angegeben abgegeben werden.
• Fig. 2 ist ein Blockschaltbild einer Schaltung, die zur Verwendung als Halbbild- Speicher 16 geeignet ist. Es ist ein Pipeline- und verschachteltes Speichersystem. Die von dem ADC 14 bereitgestellten Abtastwerte werden entweder in dem Speicherzellen- Array 218 oder in dem Speicherzellen-Array 220 gespeichert. Jedes der Speicherzellen-Arrays 218 und 220 kann z. B. vier 32K · 8 Bit integrierte RAM-Schaltungen (IC's) enthalten, z. B. den HM 65256AP, der von Hitachi hergestellt wird. Die Speicher-ICs in jedem der Speicherzellen-Arrays 218 und 220 sind so konfiguriert, daß sie gegenseitig zwischenverbundene Adressen- und Steuer- Eingangsanschlüsse jedoch separate Daten-Eingangsanschlüsse haben. Die Kombination der vier ICs erscheint als Speicherzellen-Array mit 32.768 adressierbaren Blocks, wobei jeder Block vier Daten-Speicherelemente zum jeweiligen Halten von vier 8 Bit Pixelwerten beinhaltet. Um kontinuierlichen Eingangs- und Ausgangs-Datenstrom aufrechtzuerhalten, werden die Daten-Lese- und Daten-Schreib-Operationen der Speicherzellen-Arrays 218 und 220 verschachtelt; während die Daten in den Speicherzellen-Array 218 geschrieben werden, werden Daten von dem Speicherzellen- Array 220 gelesen und umgekehrt. Dieses Interleaving (Verschachteln) wird im allgemeinen durch Teilen des Halbbild-Speichers in zwei Sektionen A und B erreicht. Die Adressen- und Steuersignale, die der Sektion B zugeführt werden, werden um vier Perioden des Taktsignals CK relativ zu den korrespondierenden Adressen- und Steuersignalen verschoben, die der Sektion A zugeführt werden. Folglich kann während des Stattfindens einer Lese-Operation, die einen ersten Adressenwert in der Sektion B des Speichers verwendet, eine Schreiboperation unter Verwendung eines zweiten Adressenwertes in Sektion A stattfinden. Vier Taktperioden später findet eine Schreiboperation unter Verwendung eines dritten Adressenwertes in Sektion A des Speichers statt, während eine Leseoperation unter Verwendung des zweiten Adressenwertes in Sektion B des Speichers ausgeführt wird. In dem von Fig. 2 dargestellten System sind der Eingangs-Puffer 212, das Speicherzellen-Array 218 und der Ausgangs-Puffer 230 in der Sektion A und der Eingangs-Puffer 214, das Speicherzellen-Array 220 und der Ausgangs-Puffer 232 in der Sektion B.
• Die Struktur und Betriebsweise des Halbbild-Speichers von Fig. 2 wird unter Verwendung der Zeitdiagramme von Fig. 3 beschrieben, die den Betrieb der Speicher-Sequenzerschaltung 18 veranschaulichen. In dem in Fig. 3 dargestellten Beispiel enthalten die Speicherzellen-Arrays 218 und 220 Pixeldaten in Blocks mit Adressen ADR1 und ADR1+1. Vier Pixelwerte eines Blocks von Daten, die in die Speicherzellen-Arrays 218 und 220 geschrieben werden sollen, sind dem Schieberegister 210 zum Zeitpunkt T&sub0; zugeführt worden und die Puffer-Register 230 und 232 beinhalten einen Block von Pixeldaten, der aus den Speicherzellen-Arrays 218 und 220 unter Verwendung des Adressenwertes ADR1-1 gelesen wurde.
• Der erste Betrieb ist ein Speicher-Lesen unter Verwenden der Adresse ADR1. Zum Zeitpunkt T&sub0; pulst die Speicher-Sequenzschaltung 18 das Signal LD0, um den Block von Pixeldaten zu übertragen, der in den Pufferregistern 230 und 232 gespeichert ist, parallel in das Ausgangs-Schieberegister 236. Diese Pixelwerte werden sequentiell von dem Schieberegister 236 bereitgestellt, synchron mit den negativen Flanken von acht aufeinanderfolgenden Pulsen des Signals CK. Auch zum Zeitpunkt T&sub0; wird der Adressenwert ADR1 dem ADDRESSA-Eingangsport des Halbbild-Speichers 16 zugeführt. Die Hälfte einer Periode des Taktsignals CK nach dem Zeitpunkt T&sub0; wird das Chip-Freigabesignal CEA (invertiert), das von der Speicher-Sequenzerschaltung 18 bereitgestellt wird, auf niedrigen Pegel gebracht, womit das Speicherzellen-Array 218 freigegeben wird. Eine Taktperiode nach dem Zeitpunkt T&sub0; wird das Signal OLA (invertiert), das von der Schaltung 18 bereitgestellt wird, auf einen niedrigen Pegel gebracht, womit der Eingangsport des Pufferregisters 230 auf den Bus DATAA geschaltet wird. Zum Zeitpunkt von 1½ Perioden des Taktsignals CK nach dem Zeitpunkt T&sub0; schaltet die Speicher-Sequenzerschaltung 18 das Ausgangs- Freigabesignal OEA (invertiert) auf Null [Anmerkung zur Übersetzung: alle als "invertiert" bezeichneten Signale sind die aus den Figuren ersichtlichen]. Dieser Schritt in der Speicher-Leseoperation aktiviert das Speicherzellen-Array 218, um den Inhalt des Blocks von Pixeldaten mit der Adresse ADR1 auf den Bus DATAA zu legen. Drei Taktperioden nach T&sub0; schaltet die Speicher-Sequenzerschaltung 18 das Signal OLA (invertiert) auf einen hohen Pegel, um die Pixeldaten, die dem Bus DATAA zugeführt werden, in das Pufferregister 230 zu latchen. 3½ Taktzyklen nach dem Zeitpunkt T&sub0; wird das Speicherzellen-Array 218 deaktiviert (gesperrt) durch Schalten des Signals CEA (invertiert) auf hohen Pegel, womit die Speicher-Leseoperation vervollständigt ist.
• Das Adressen-Signal ADDRESSB, das Chip-Freigabesignal CEB (invertiert), das Ausgangs-Fregabesignal OEB (invertiert) und das Ausgangspuffer-Ladesignal OLB (invertiert) werden durch Verzögerung der korrespondierenden Signale ADDRESSA, CEA (invertiert), OEA (invertiert) und OLA (invertiert) um vier Perioden des Taktsignals CK in den jeweiligen Verzögerungselementen 222, 228, 226 und 234 erzeugt. Folglich wird die Speicher-Leseoperation, die vier Pixelwerte aus dem Speicherzellen-Array 218 zwischen den Zeiten T&sub0; und T&sub1; liest, beim Speicherzellen- Array 220 zwischen den Zeiten T&sub1; und T&sub2; wiederholt. Zum Zeitpunkt T&sub2; sind die acht Pixelwerte mit der Adresse ADR1, vier von dem Speicherzellen-Array 218 und vier von dem Speicherzellen-Array 220 in den jeweiligen Pufferregistern 230 und 232. Zum Zeitpunkt T&sub2; wird das Signal LD0 von der Schaltung 18 gepulst, um diese acht Pixelwerte parallel zu dem Schieberegister 236 zu übertragen. Das Schieberegister 236 stellt diese Pixelwerte sequentiell für acht Perioden des Signals CK nach dem Zeitpunkt T&sub2; zur Verfügung.
• Eine Speicher-Schreiboperation unter Verwendung des Speicherzellen-Arrays 218 beginnt zum Zeitpunkt T&sub1;. Der achte Eingangs-Pixelwert wird in das Eingangs- Schieberegister 210 hineingeschoben, unmittelbar vor dem Zeitpunkt T&sub1;. Zum Zeitpunkt T&sub1; pulst die Speicher-Sequenzerschaltung 18 das Signal LD1 zum Übertragen der acht Pixelwerte, die in dem Schieberegister 210 enthalten sind, zu den Pufferregistern 212 und 214. Zum Zeitpunkt T&sub1; beginnt die Schreib- Sequenzerschaltung, die vier Pixelwerte, die in dem Register 212 gespeichert sind, in das Speicherzellen-Array 218 zu schreiben. Der Adressenwert ADR2, der zum Speichern dieser vier Pixelwerte verwendet wird, wird dem Adressen-Eingangsport ADDRESSA des Halbbild-Speichers 16 zum Zeitpunkt T&sub1; zugeführt. Auch zur Zeit T&sub1; ändert die Speicher-Sequenzerschaltung 18 das Eingangspuffer-Freigabesignal IBEA (invertiert) und das Schreib-Freigabesignal WEA (invertiert) auf logisch Null. Diese Signale toren ("gaten") jeweils die Werte, die in dem Eingangspuffer 212 gespeichert sind, auf den Bus DATAA und geben das Speicherzellen-Array 218 zum Laden der Werte des Busses DATAA in den adressierten Block frei. Eine Hälfte einer Periode des Signals CK nach der Zeit T&sub1; wird das Signal CEA (invertiert) von der Schaltung 18 auf logisch Null geändert, womit das Speicherzellen-Array 218 freigegeben wird und so die Schreib-Operation stattfinden kann. Zum Zeitpunkt TW&sub0; haben sich die vier Pixelwerte, die in dem Eingangs-Pufferregister 212 gespeichert sind, in dem Block des Speicherzellen-Arrays 218, das die Adresse ADR2 hat, stabilisiert. Eine Periode des Taktsignals CK nach der Zeit T&sub1; ändert die Schaltung 18 die Signale IBEA (invertiert) und WEA (invertiert), um logisch Eins zu sein, womit die Speicher-Schreiboperation beendet wird. 3½ Taktperioden nach dem Zeitpunkt T&sub1; ändert die Schaltung 18 das Chip-Freigabesignal CEA (invertiert) auf logisch Eins, womit der Speicher- Schreibzyklus beendet wird.
• Die Signale IBEB (invertiert) und WEB (invertiert) werden durch Verzögerung der korrespondierenden Signale IBEA (invertiert) und WEA (invertiert) um vier Perioden des Signals CK in den jeweiligen Verzögerungselementen 216 und 224 erzeugt. Diese Signale - kombiniert mit dem verzögerten Adress-Signal ADDRESSB und dem verzögerten Chip-Freigabesignal CEB (invertiert) - bewirken die Speicher- Schreiboperation unter Verwendung des Adressenwertes ADR2, die mit dem Speicherzellen-Array 220 zwischen den Zeitpunkten T&sub2; und T&sub3; wiederholt werden. Während dieser Schreiboperation werden die vier Pixelwerte, die in dem Pufferregister 214 gespeichert sind, zu dem Block von Pixel-Speicherzellen in dem Speicherzellen-Array 220 übertragen, das den Adressenwert ADR2 hat.
• Zeitgleich mit dieser zweiten Schreiboperation unter Verwendung des Speicherzellen- Arrays 220 wird eine Speicher-Leseoperation ausgeführt, die das Speicherzellen- Array 218 verwendet. Während des Zeitintervalls zwischen den Zeiten T&sub2; und T&sub3; werden vier Pixelwerte aus einem Block von Speicherzellen mit der Adresse ADR1+1 aus dem Zellenarray 218 gelesen und in den Ausgangspuffer 230 geladen (gespeichert). Diese Leseoperation ist mit der Leseoperation identisch, die zwischen der Zeit T&sub0; und der Zeit T&sub1; ausgeführt wird, weshalb sie hier nicht im Detail erläutert wird.
• Im Zeitintervall zwischen den Zeiten T&sub3; und T&sub4; schreibt eine Speicher- Schreiboperation unter Verwendung eines Adressenwertes ADR2+1 die vier Pixelwerte, die dem Halbbild-Speicher 16 zwischen den Zeiten T&sub2; und T&sub3; zugeführt werden, in das Speicherzellen-Array 218. Zwischen der Zeit T&sub3; und T&sub4; werden auch vier Pixelwerte aus dem Speicherzellen-Array 220 bei der Adresse ADR1+1 gelesen und zu dem Ausgangs-Pufferregister 232 übertragen. Diese Speicher-Schreib- und Speicher-Lese-Operationen werden in der gleichen Weise wie die oben beschriebenen ausgeführt und hier nicht im Detail erläutert.
• Die Speicher-Sequenzerschaltung 18 spricht auf das Taktsignal CK an, um die Signale IBEA, WEA, OEA, CEA, OLA (jeweils invertiert) und LD0 und LD1 zu erzeugen. Die Schaltung 18 wird zu Beginn jeder Horizontalzeile von Abtastwerten durch das Horizontal-Synchronsignal HS zurückgesetzt, das von der Synchron-Trenn- und Taktgenerator-Schaltung 12 bereitgestellt wird. Dieses stellt sicher, daß der erste Abtastwert in jeder gegebenen Zeile in dem Halbbild-Speicher 16 an einer Block- Grenze gespeichert wird. Der Fachmann auf dem Gebiet des Entwurfs von Digitalsignal-Verarbeitungsschaltungen würde ohne weiteres in der Lage sein, eine geeignete Speicher-Sequenzerschaltung 18 anhand der zuvor dargelegten Beschreibung mit Bezug auf die Fig. 1, 2 und 3 aufzubauen. Dementsprechend wird die Speicher-Sequenzerschaltung 18 hier nicht im Detail erläutert.
• Die Adressenwerte, die dem Halbbild-Speicher 16 zugeführt werden, haben zwei Teile, eine Zeilenadresse, die acht oberen Bits (MSBs), und die Pixel-Blockadresse, die sieben unteren Bits (LSBs). Die Zeilenadressen-Werte korrespondieren mit den 256 Zeilen der Videosamples, die in den oder aus dem Speicher 16 während eines Halbbild-Intervalls geschrieben bzw. gelesen werden können. Die Pixelblock- Adressenwerte korrespondieren mit den Positionen von aufeinanderfolgenden Blocks von acht Pixelwerten auf einer Horizontalzeile des Videobildes. Die Kombination eines Zeilen-Adressenwertes und eines Pixelblock-Adressenwertes zeigt auf einen bestimmten Block von Pixel-Speicherzellen in dem Halbbild-Speicher 16 (Field Memory).
• Das Pixelblock-Adressensignal PADR und ein Zeilen-Adressensignal WLADR, das zum Schreiben von Daten in den Halbbild-Speicher 16 verwendet wird, werden von dem Schreib-Adressengenerator 20 erzeugt. Der Generator 20 kann z. B. zwei (nicht dargestellte) Zähler beinhalten. Der erste Zähler wird von dem Vertikal- Synchronsignal VS zurückgesetzt und von dem Horizontal-Synchronsignal HS inkrementiert. Der von diesem ersten Zähler bereitgestellte Zählstand ist das Schreib- Zeilen-Adressensignal WLADR. Der zweite Zähler wird von dem Signal HS zurückgesetzt und von einem Signal CK/8 mit einer Frequenz inkrementiert, die ein Achtel der Frequenz des Signals CK ist. Das Signal CK/8 wird von der Speicher- Sequenzerschaltung 18 erzeugt und kann z. B. mit dem Signal LD0 von Fig. 3 korrespondieren. Dieser zweite Zähler erzeugt das Pixelblock-Adressensignal, das sowohl zum Lesen von Daten aus als auch zum Schreiben von Daten in den Halbbild- Speicher 16 verwendet wird.
• Das Schreib-Zeilen-Adressensignal WLADR und ein Lese-Zeilen- Adressensignal RLADR, das von dem Lese-Adressengenerator 22 bereitgestellt wird, wird den ersten bzw. den zweiten Eingangsports eines Multiplexers 26 zugeführt. Der Multiplexer 26 wird von einem Signal CK/4 mit einer Frequenz, die ein Viertel der Frequenz des Signals CK ist, gesteuert. Das Signal CK/4 wird von der Speicher- Sequenzerschaltung 18 bereitgestellt und ist in dem Zeitdiagramm von Fig. 3 dargestellt. Das 8 Bit Signal, das der Multiplexer 26 bereitstellt, bildet die acht MSBs des Adressensignals ADDRESSA, das dem Halbbild-Speicher 16 zugeführt wird. Das Pixelblock-Adressensignal PADR bildet die sieben LSBs des Signals ADDRESSA. In der vorliegenden Ausführungsform der Erfindung ändert sich der Pixelblock- Adressenteil des Signals ADDRESSA alle acht Perioden des Taktsignals CK, um aufeinanderfolgende Blöcke von Pixelwerten einer Horizontalzeile zu adressieren. Der Zeilen-Adressenteil des Signals ADDRESSA ändert sich alle vier Perioden des Signals CK, wobei er zwischen einem Zeilen-Adressenwert zur Verwendung beim Schreiben von Daten in den Speicher 16 und einem Zeilen-Adressenwert zur Verwendung beim Lesen von Daten aus dem Speicher 16 wechselt.
• Fig. 4 ist ein Blockschaltbild einer Schaltung, die zur Verwendung als Lese- Adressengenerator 22 geeignet ist. Der Generator 22 spricht auf das Zoom- Verhältnissignal ZR und das Vertikal-Positionssignal VPOS, das/die über die Benutzersteuerungen 24 bereitgestellt werden, sowie das Horizontal- Synchronsignal HS und das verzögerte Vertikal-Synchronsignal DVS an, um das Zeilen-Adressensignal RLADR für die Speicher-Leseoperationen zur Verfügung zu stellen. Der Lese-Adressengenerator 22 stellt auch ein Signal ZRL, das die Skalierungsfaktoren für die Vertikal-Interpolationsschaltung 28 und 32 beinhaltet, ein re-zirkulierendes Signal RECIR, das von der Luminanz/Chrominanz-Trennschaltung 27 verwendet wird, und ein Chrominanzsignal-Invertiersignal CINV zur Verfügung, das von der Chrominanzsignal-Vertikal-Interpolatorschaltung 32 wie unten angegeben verwendet wird.
• Um die Funktion der in Fig. 4 dargestellten Schaltung zu erfassen, ist es hilfreich, erst zu verstehen, wie aufeinanderfolgende Zeilen von Abtastwerten des Original- Videobildes interpoliert werden, um Zeilen von Abtastwerten zu erhalten, die das vergrößerte Bild repräsentieren. Das von diesem Ausführungsbeispiel der Erfindung verwendete Interpolationsverfahren teilt den Raum zwischen immer zwei aufeinanderfolgenden Zeilen in dem Originalbild in 255 potentielle Zwischenzeilen-Orte auf ("Interstitial Line Locations"). Der von diesem Ausführungsbeispiel verwendete Vergrößerungsfaktor reicht von etwa 1 bis 2, in Stufen von 1/256 (d. h. von 256/255 bis 256/128). Diese relativ feine Stufung (Granularity) in dem Vergrößerungsfaktor ist wünschenswert, um die Vorstellung eines kontinuierlichen Zooms zu erhalten, wenn der Vergrößerungsfaktor sich ändert. Die feine Stufung ist wichtiger für die räumliche Richtigkeit des gesamten Bildes als für die ordnungsgemäße Interpolation einer individuellen Zeile von Samples oder von einem individuellen Sample (Abtastwert). Es wurde festgestellt, daß die 255 potentiellen Zwischenzeilen-Orte zwischen jeder von zwei aufeinanderfolgenden Zeilen in eine kleinere Zahl von Orten gruppiert werden kann, um eine individuelle Zeile von Abtastwerten ohne wesentliche Beeinflussung der Qualität bzw. Leistungsfähigkeit des System zu interpolieren. Im vorliegenden Ausführungsbeispiel der Erfindung wird z. B. das zwischen zwei aufeinanderfolgenden Zeilen von Samples befindliche Intervall in neun potentielle Interpolations-Positionen aufgeteilt.
• Fig. 10A bis 10D sind Zeitdiagramme, die veranschaulichen, wie eine Sample-Zeile aus einem Paar von aufeinanderfolgenden Zeilen interpoliert wird, um Samples des vergrößerten Bildes zu erhalten. Fig. 10A veranschaulicht, daß das Intervall zwischen aufeinanderfolgenden Zeilen von Abtastwerten in 256 Teile aufgeteilt werden kann. Fig. 10B zeigt diese 256 Teile in neun Interpolations-Positionen zusammen-gruppiert. Fig. 10C ist ein Beispiel, wie die Interpolation unter Verwendung eines Faktors von 256/144 (d. h. 1,78) ausgeführt wird.
• Die Position der individuellen Zeilen von Abtastwerten innerhalb der Interpolations- Zonen von Fig. 10B werden durch wiederholtes Addieren des Wertes 144 zu dem von einem Modolo-256-Akkumulator gespeicherten Wert bestimmt. Die erste Addition erzeugt einen Wert von 144, womit das erste interpolierte Sample in eine Zone gebracht wird, wo 5/8 der Sample-Zeile L&sub1; und 3/8 der vorhergehenden Sample- Zeile L&sub0; summiert werden, um die interpolierte Sample-Zeile Z&sub1; zu erhalten. Das Addieren von 144 zu dem Akkumulator erzielt wiederum einen Wert von 32 (288 Modolo 256). Unter Verwenden der Fig. 10B und 10C wird die Sample-Zeile Z&sub2; gebildet durch Addieren 1/8 jedes Samples in der Zeile L&sub2; zu 7/8 des korrespondierenden Samples in der Sample-Zeile L&sub1;. Die Sample-Zeilen Z&sub3; bis Z&sub8; werden durch wiederholtes Addieren von 144 zu dem Akkumulatorwert, Modolo 256, und dann unter Verwenden der von den Fig. 10B und 10C veranschaulichten Beziehung zur Bestimmung, welche Interpolationsfaktoren zu verwenden sind, gebildet. Die Fig. 10D veranschaulicht, wie das Bild in Vertikal-Richtung vergrößert wird, wenn die interpolierten Sample-Zeilen Z&sub0; bis Z&sub5; mit demselben Zeitverlauf dargestellt werden, wie die Originalzeilen der Samples.
• Bezug nehmend auf Fig. 4 wird der Zoom-Verhältniswert ZR, der von den Benutzersteuerungen 24 bereitgestellt wird und in diesem Ausführungsbeispiel der Erfindung einen Wert zwischen 128 und 255 haben kann, einem Eingangsport eines Addierers 410 zugeführt. Der Addierer 410 summiert den Wert ZR zu dem Wert, der von einem 8 Bit Register 412 gehalten wird. Das Register 412 kann z. B. acht Datentyp- Flipflops (D-Flipflops) beinhalten, die als Parallel-Eingangs-Parallel-Ausgangs-Register konfiguriert sind. Das Register 412 wird von dem Horizontal-Synchronsignal HS getaktet, um die 8 Bit Werte, die von dem Addierer 410 bereitgestellt werden, einmal pro Horizontal-Zeilenperiode zu speichern. Das Register 412 wird von dem verzögerten Vertikal-Synchronsignal DVS zurückgesetzt. Der Addierer 410 und das Register 412 bilden ein Modolo 256 Akkumulator. Wie zuvor erläutert, ist der von dem Akkumulator bereitgestellte Ausgangswert die Position der interpolierten Zeile aus den 256 potentiellen Horizontal-Zeilenpositionen im Zwischenraum zwischen immer zwei aufeinanderfolgenden Zeilen des Original-Bildes. Die Ausgangswerte des Akkumulatorwertes sind in Fig. 10C veranschaulicht.
• Im von Fig. 4 veranschaulichten Beispiel werden nur die vier MSBs des von dem Register 412 bereitgestellten Wertes zur Bestimmung der Proportionen der jeweiligen Zeilen, die zu den interpolierten Werten beitragen, verwendet. Werden nur die vier MSBs verwendet, wird der von dem Register 412 bereitgestellte Wert effektiv durch 16 geteilt, womit die Spanne von verfügbaren Werten von 0 bis 255 auf den Bereich von 0 bis 15 reduziert wird. Die von den vier MSBs repräsentierte Zahl ist der Zähler r des Bruches 4/16, der mit der Proportion des Beitrags der aktuellen Zeile zu dem interpolierten Wert korrespondiert.
• Die vier MSBs werden zu den vier Invertern 414, 416, 418 und 420 gekoppelt, die das Einerkomplement des Wertes der vier MSBs bilden. Das Einerkomplement ist gleich mit (15-r) und ist der Zähler des Bruches (15-r)/16, der mit der Proportion des Beitrages der vorhergehenden Zeile zu dem interpolierten Wert korrespondiert.
• Die vier MSBs des von dem Register 412 bereitgestellten Wertes und die komplementierten vier MSBs werden als LSBs bzw. MSBs verknüpft, um Werte zu bilden, die einem Verzögerungselement 422 zugeführt werden. Das Verzögerungselement 422 ist eine Synchron-Verzögerung, die verwendet wird, um die Interpolations-Skalierungsfaktoren ZRL auf das Lesezeilen-Adressensignal RLADR und das rezirkulierende Signal RECIR auszurichten. Die von den vier LSBs des von dem Verzögerungselement 422 bereitgestellten Signals repräsentierten Werte werden in einem Addierer 424 zu einem Eins-Wert addiert, der von einer Digitalwert-Quelle 426 bereitgestellt wird.
• Indem eine Eins zu den LSBs addiert wird und durch 2 geteilt wird (rechtsschieben und verkürzen/abschneiden der Summe) wird der Wert r¹ erhalten, der mit dem ganzzahligen Teil des 8 Bit Wertes korrespondiert, der von dem Register 412 bereitgestellt wird, geteilt durch 32, d. h. ein ganzzahliger Wert im Bereich 0 bis 8. Der Wert r¹ ist der Zähler des Bruches r¹/8 und daher gleich 8KV, wobei KV die erwünschte Proportion des Beitrags der aktuellen Zeile ist. Die vier MSBs des von dem Verzögerungselement 422 bereitgestellten Signals (die Einerkomplement-Werte) werden in einem Addierer 428 zu dem Wert Eins addiert, der von einer Digitalwert- Quelle 430 bereitgestellt wird. Das von dem Addierer 428 bereitgestellte Signal wird durch zwei in dem Teiler 434 geteilt, um ein Signal 8(1-K)V zu erzeugen, das den zweiten Vertikal-Interpolationsfaktor multipliziert mit 8 repräsentiert. Das Signal 8(1-K)V wird von der Vertikal-Interpolatorschaltung 28 und 32 verwendet, um die interpolierten Zeilen von Abtastwerten zu bilden, die das vergrößerte Bild repräsentieren. Das Signal 8KV entspricht den vier LSBs und das Signal 8(1-K)V entspricht den vier MSBs des Signals ZRL. Fig. 10B veranschaulicht, wie die Faktoren 8KV und 8(1-K)V in die 256 Zwischenzeilen-Räume zwischen aufeinanderfolgenden Zeilen von Samples eingepaßt ("gemapped") werden.
• Ein Signal MSB&sub0;, das das höchstwertigste Bit des von dem Addierer 410 bereitgestellten Signals repräsentiert, und ein Signal MSB&sub1;, das das invertierte höchstwertigste Bit des von dem Register 412 bereitgestellten Wertes repräsentiert, werden in einem NAND-Gatter 436 kombiniert, um ein Signal zu erzeugen, das zum Rezirkulations-Signal RECIR wird, wenn es um eine Horizontal-Zeilenperiode von dem Verzögerungselement 438 verzögert wird. Das von dem NAND-Gatter 436 bereitgestellte Signal hat einen logischen Wert von Null nur dann, wenn das höchstwertigste Bit des von dem Register 412 bereitgestellten Wertes Null ist und das höchstwertigste Bit des von dem Addierer 410 bereitgestellten Wertes eine Eins ist. Diese Werte kennzeichnen, daß zwei aufeinanderfolgende interpolierte Zeilen von Abtastwerten von denselben zwei Zeilen von Abtastwerten aus dem Original-Bild interpoliert werden sollen. Alternativ kann das Signal RECIR erhalten werden durch Invertieren eines Überlauf-Ausgangssignals (nicht dargestellt), das von dem Addierer 410 bereitgestellt wird, und durch Verzögerung dieses invertierten Signals um zwei Perioden des Horizontalzeilen-Synchronsignals HS.
• Das Signal RECIR wird dem Takt-Eingangsanschluß eines Toggle-Typ-Flipflops 439 zugeführt. Das Flipflop 439, das z. B. ein konventionelles J-K-Flipflop sein kann, dessen beide Eingangsanschlüsse J und K auf logisch Eins gelegt sind, ändert seinen Ausgangszustand von einer logischen Eins auf eine logische Null und umgekehrt, jedesmal wenn sein Takt-Eingangsanschluß CLK einen Impuls erhält. Das Flipflop 439 wird von dem verzögerten Vertikal-Synchronsignal DVS zurückgesetzt, um einen Ausgangs-Zustand von logisch Null zu haben. Das Signal CINV ändert den Zustand jedesmal, wenn zwei aufeinanderfolgende Zeilen von interpolierten Signalen aus einem Zeilenpaar des Original-Signals gebildet werden. Das Signal CINV steuert die Invertierung der Chrominanz-Samples, die von der Chrominanzsignal-Vertikal- Interpolatorschaltung gebildet werden, die unten beschrieben wird. Dieses Signal gibt die Chrominanzsignale, die von der Schaltung 32 gebildet werden, frei, um ordnungsgemäß in I- und Q-Farbdifferenzsignale durch die übliche Chrominanzsignal- Demodulatorschaltung demoduliert zu werden.
• Das Signal RECIR wird der Luminanz/Chrominanz-Trennschaltung 27 und einem Eingangsanschluß eines UND-Gatters 442 zugeführt. Ein anderer Eingangsanschluß des UND-Gatters 442 wird zum Erhalt des Horizontal-Synchronsignals HS gekoppelt. Das von dem UND-Gatter 442 bereitgestellte Signal wird dem Takt-Eingangsanschluß eines Zählers 444 zugeführt, der das Signal RLADR erzeugt. Der Zähler 444 inkrementiert seinen Wert (Zählstand) einmal pro Horizontal-Zeilenperiode, wenn nicht die zur Erzeugung der nächsten interpolierten Zeile verwendeten Zeilen von Abtastwerten dieselben sind, wie die, die zur Erzeugung der vorhergehenden interpolierten Zeilen verwendet wurden. Der Zähler 444 wird gelöscht durch das verzögerte Vertikal-Synchronsignal DVS. Der Vertikal-Positionswert: VPOS wird als Anfangswert in den Zähler 440 durch eine verzögerte Version des Signals DVS geladen, das von dem Verzögerungselement 446 bereitgestellt wird.
• Der Zähler 444 wird gelöscht und vorbelegt (Preset) von dem Signal DVS, um sicherzustellen, daß die aus dem Halbbild-Speicher 16 während eines Halbbild- Intervalls gelesenen Zeilen von Abtastwerten alle aus demselben Halbbild des Eingangs-Videosignals sind. Z.B. dann, wenn ein Vergrößerungsfaktor von 256/128 (2) verwendet wird, treten Speicher-Schreiboperationen mit der gegenüber den Speicher- Lese-Operationen doppelten Frequenz auf. In dem vorliegenden Ausführungsbeispiel der Erfindung speichert der Halbbild-Speicher 16 256 Zeilen von Abtastwerten. In diesem Beispiel belegt das zu expandierende Bild einen Teil der unteren Hälfte des Original-Bildes. Da die Speicher-Leseoperation mit dem DVS-Signal synchronisiert ist, wird die erste zu expandierende Zeile, die Zeilennummer 128 des Original-Signals, aus dem Speicher eine Horizontal-Zeilenperiode nachdem sie in den Speicher geschrieben wurde, gelesen. Wenn das Signal DVS um weniger als 128 Horizontal-Zeilenperioden relativ zu dem Signal VS verzögert wäre, wären die Zeilen von Abtastwerten, die an dem oberen Rand dieses expandierten Bildes angezeigt werden, aus dem vorhergehenden Halbbild relativ zu den Zeilen von Abtastwerten, die am unteren Rand des Bildes dargestellt werden. Umgekehrt wären, wenn das Signal DVS um mehr als 128 Horizontal-Zeilenperioden verzögert wäre und ein Teil der oberen Hälfte des Original-Bildes um einen Faktor 2 vergrößert würde, die dargestellten Zeilen von Abtastwerten am unteren Rand des expandierten Bildes aus dem folgenden Halbbild, relativ zu den Zeilen von Abtastwerten, die am oberen Ende des Bildes angezeigt werden. Wie zuvor dargelegt, ist es wünschenswert, Samples von einem einzelnen Halbbild anzuzeigen, um ein Zerreißen ("Tearing") des Bildes zu vermeiden, das bei Zwischenbild-Bewegung (Interfield Motion) auftreten kann. Wie zuvor dargelegt, wird die (nicht dargestellte) Vertikal-Ablenkschaltung des Fernseh-Empfängers, die das vergrößerte Bild erzeugt, von dem Signal DVS gesteuert.
• Das Rezirkulations-Signal RECIR, das von dem Lese-Adressengenerator 22 erzeugt wird, wird der Luminanz/Chrominanz-Trennschaltung 27 zugeführt. Fig. 5 ist ein Blockdiagramm einer beispielhaften Luminanz/Chrominanz-Trennschaltung. Die Zeilen von Abtastwerten des Videosignals VOUT die von dem Halbbild-Speicher 16 bereitgestellt werden, werden einem Eingangsport eines Multiplexers 510 zugeführt, dessen Ausgangsport an ein Verzögerungselement 512 mit einer Verzögerung von einer Horizontal-Zeilenperiode (1H) gekoppelt ist. Das Ausgangssignal, das von dem 1H-Verzögerungselement 512 zur Verfügung gestellt wird, wird einem zweiten Eingangsport des Multiplexers 510 zugeführt. Der Steuer-Eingangsanschluß des Multiplexers 510 ist zum Erhalt des Signals RECIR gekoppelt. Wenn das Signal RECIR auf logisch Eins liegt, wird der Multiplexer 510 zum Durchlassen des Signals VOUT an das 1H-Verzögerungselement 512 konditioniert. Wenn das Signal RECIR auf logisch Null liegt, wird der Multiplexer 510 jedoch konditiert, die von dem 1H-Verzögerungselement 512 bereitgestellten Samples zu dem Eingangsanschluß des Verzögerungselementes zurück zu rezirkulieren.
• Der Rest der in Fig. 5 dargestellten Schaltung implementiert ein konventionelles 1H-Kammfilter. Korrespondierende Samples von einer verzögerten Zeile von Abtastwerten und von einer unverzögerten Zeile von Abtastwerten werden in einem Addierer 514 summiert, um ein Luminanzsignal Y zur Verfügung zu stellen. Die verzögerten Abtastwerte werden von den unverzögerten Abtastwerten subtrahiert, um ein kammgefilteres Chrominanzsignal C zu erzeugen, das Chrominanzsignal- Komponenten und in ihrer Frequenz relativ niedrig liegende Vertikaldetail- Signalkomponenten beinhaltet. Das Signal RECIR konditioniert das Kammfilter, Samples aus demselben Paar von Zeilen zu verwenden, um die Signale Y und C zu erzeugen, wenn zwei aufeinanderfolgende Zeilen des expandierten Videosignals aus einem Paar von Zeilen des Original-Videosignals interpoliert werden sollen. Das - von der Luminanz/Chrominanz-Trennschaltung 27 bereitgestellte - Luminanzsignal Y wird dem Luminanzsignal-Vertikal-Interpolator 28 zugeführt. Fig. 6 ist ein Blockschaltbild einer Schaltung, die zur Verwendung als Interpolator 28 geeignet ist.
• In Fig. 6 wird das Luminanzsignal Y einem Verzögerungselement 610 zugeführt. Das Verzögerungselement 610 kompensiert das Luminanzsignal Y hinsichtlich Verarbeitungs-Verzögerungen durch die Chrominanzsignal-Vertikal- Interpolatorschaltung 32 (unten beschrieben), die das Vertikal-Detailsignal VDET erzeugt. Ein Addierer 612 bzw. ein Subtrahierer 618 addieren das Vertikal- Detailsignal VDET zu bzw. subtrahieren das Signal VDET von dem Luminanzsignal, das von dem Verzögerungselement 610 bereitgestellt wird.
• Die von dem Addierer 612 und dem Subtrahierer 618 gebildeten Signale nähern die Luminanzsignal-Komponenten von zwei aufeinanderfolgenden Zeilen des Original- Videosignals an. Die von dem Addierer 612 gebildeten Samples, die die Luminanz- Samples einer aktuellen Zeile des Videosignals approximieren, werden in einem Multiplizierer 614 mit dem Interpolations-Skalierungsfaktor 8KV multipliziert, der von dem Lese-Adressengenerator 22 über den Bus ZRL bereitgestellt wird. Die Ausgangssignale des Multiplizierers 614 werden dem einen Eingangsport eines Addierers 616 zugeführt. Das Luminanzsignal, das von dem, die Luminanz-Samples der vorhergehenden Zeile des Videosignals annäherenden Subtrahierers 618 bereitgestellt wird, wird von dem Interpolations-Skalierungsfaktor 8(1-K) in einem Multiplizierer 620 skaliert. Das Ausgangssignal des Multiplizierers 620 wird einem zweiten Eingangsport des Addierers 616 zugeführt. Das Ausgangssignal des Addierers 616 wird durch 8 in der Schaltung 622 geteilt, um das vertikalinterpolierte Luminanzsignal zu erhalten.
• In Fig. 1 wird das von der Luminanzsignal-Vertikal-Interpolatorschaltung 28 gebildete Signal der Nachlaufpunkt-Korrekturschaltung 29 zugeführt (Hanging Dot Correction Circuitry). Die Schaltung 29, die z. B. mit der im US-Patent 4,636,842 mit dem Titel "Kammfilter-'Hanging-Dot'-Eliminator", identisch sein kann, beseitigt Chrominanz- Störsignalkomponenten aus dem vertikalinterpolierten Luminanzsignal, basierend auf der Größe des Vertikal-Detailsignals VDET. Die Schaltung 29 wird in dem oben genannten Patent beschrieben, so daß sie hier nicht näher erläutert wird.
• Das von der Nachlaufpunkt-Korrekturschaltung 29 bereitgestellte Signal Y' wird der Luminanzsignal-Horizontal-Interpolationsschaltung 30 zugeführt. Die Schaltung 30 interpoliert die Abtastwerte zum Einfügen zwischen Paare von aufeinanderfolgenden Samples (Abtastwerten) in jeder Zeile des Signals Y', um das Signal Y'' zu bilden, das vertikal und horizontal relativ zu dem von der Quelle 10 zur Verfügung gestellten Videosignal expandiert (gedehnt) ist. Fig. 7 ist ein Blockschaltbild, das eine zur Verwendung als Luminanzsignal-Horizontal-Interpolator 30 geeignete Schaltung zeigt. Die Schaltung von Fig. 7 ist in zwei Teile geteilt. Die Schaltung, die das Signal Y' zur Erzeugung des Signals Y'' bearbeitet, ist innerhalb des mit gestrichelten Linien gezeigten Kastens, der mit der Bezugsziffer 710 identifiziert ist. Der Rest der Schaltung von Fig. 7 steuert die Schaltung 710 und steuert auch die Farb-Differenzsignal- Horizontal-Interpolationsschaltung 34, wie unten unter Bezug auf Fig. 9 beschrieben wird.
• In Fig. 7 wird das vertikalinterpolierte Luminanzsignal Y' dem Eingangsport eines Demultiplexers 712 (DEMUX) zugeführt. Der Demultiplexer 712 führt die Zeilen von Abtastwerten des Signals Y' alternativ zu 1H-RAMs 714 und 716. Das den Demultiplexer 712 steuernde Signal wird durch Halbieren der Frequenz des Horizontal- Synchronsignals HS in der Frequenzteiler-Schaltung 732 erzeugt. Die Ausgangsports der Speicher 714 und 716 werden zu jeweiligen ersten und zweiten Eingangsports eines Multiplexers 718 (MUX) gekoppelt. Der Multiplexer 718 wird von dem Signal gesteuert, das von dem Frequenzteiler 732 erzeugt wird, um Abtastwerte aus dem Speicher 714 bereitzustellen, wenn der Demultiplexer 712 konditioniert ist, Samples dem Speicher 716 zuzuführen und um Samples aus dem Speicher 716 bereitzustellen, wenn der Demultiplexer 712 konditioniert ist, dem Speicher 714 Samples zuzuführen. Die von dem Multiplexer 718 bereitgestellten Samples werden einem Verzögerungselement 720 zugeführt, das von einem eine Torschaltung durchlaufenden (gated) Taktsignal gesteuert wird, das von einem UND-Gatter 764 wie unten beschrieben bereitgestellt wird. Das Verzögerungselement 720 stellt Samples für einen Multiplizierer 724 und ein Verzögerungselement 722 zur Verfügung. Das Verzögerungselement 722 wird auch von dem die Torschaltung durchlaufenden Taktsignal ("gated" Clocksignal) getaktet, das von dem UND-Gatter 764 zur Verfügung gestellt wird. Die von dem Verzögerungselement 722 bereitgestellten Samples werden einem Multiplizierer 726 zugeführt. Die Multiplizierer 724 und 726, die z. B. konventionelle 8 Bit · 8 Bit-Multiplizierer sein können, skalieren die Abtastwerte, die von den jeweiligen Verzögerungselementen 720 bzw. 722 bereitgestellt werden, durch Interpolations-Faktoren 8KH und 8(1-K)H die von den Dividier-Schaltungen 776 bzw. 774 bereitgestellt werden. Die skalierten Samples, die von den Multiplizier- Schaltungen 724 und 726 bereitgestellt werden, werden in einem Addierer 728 summiert und durch acht in der Abtastwert-Teilschaltung 730 zur Erzeugung von Samples, die das interpolierte Signal Y'' repräsentieren, geteilt.
• Die Schaltung, die die Interpolationsschaltung 710 steuert, bildet auch den Adressenwert, der für den Zugriff auf die Speicher 714 und 716 verwendet wird, und die Interpolations-Skalierungsfaktoren, die von den Multiplizierern 724 und 726 verwendet werden.
• Jeder der 1H-Speicher 714 und 716 ist ein RAM (Speicher mit wahlfreiem Zugriff). Die zum Zugriff auf den Speicher 714 verwendeten Adressenwerte werden von einem Multiplexer 736 zur Verfügung gestellt, während die Adressenwerte, die zum Zugriff auf den Speicher 716 verwendet werden, von dem Multiplexer 734 bereitgestellt werden. Jeder der Multiplexer 734 und 736 ist zum Erhalt von Lese-Adressenwerten von einem Lese-Adressenzähler 738 an jeweiligen ersten Eingangsports und zum Erhalt von Schreib-Adressenwerten von einem Schreib-Adressenzähler 740 an jeweiligen zweiten Eingangsports gekoppelt. Die Multiplexer 734 und 736 werden von dem - von dem Frequenzteiler 732 bereitgestellten - Signal zum Zuführen der Schreib-Adressenwerte an den Speicher 714 oder 716, je nachdem, welcher zum Erhalt der Video-Samples von dem Demultiplexer 712 gekoppelt ist, und zum Anlegen von Lese-Adressenwerten an den anderen der Speicher 714 bzw. 716 konditioniert. Der Schreib- Adressenzähler 740 kann z. B. ein 10 Bit Zähler sein, der von dem 4fC-Signal CK getaktet wird und der von dem Horizontal-Synchronsignal HS rückgesetzt wird. Der Lese-Adressenzähler 738 kann auch ein 10 Bit Zähler sein, der von einer eine Torschaltung durchlaufenden Version des Signals CK getaktet wird, die von einem UND-Gatter 744 wie unten beschrieben bereitgestellt wird. Der Zähler 738, der in diesem Ausführungsbeispiel der Erfindung verwendet wird, ist ein setzbarer Zähler (Presettable Counter). Der Horizontal-Positionswert HPOS, der über die Benutzersteuerungen 24 bereitgestellt wird, wird dem Zähler 738 als Vorgabewert (Preset Value) zugeführt. Dieser Wert wird in den Zähler 738 zeitgleich mit einem Impuls des Horizontal-Synchronsignals HS, verzögert um eine Periode des Taktsignals CK über das Verzögerungselement 742, geladen.
• Das "gated" Clocksignal, das von dem UND-Gatter 744 bereitgestellt wird, ist die logische UND-Verknüpfung des Taktsignals CK und des Signals ADHOLD, das von dem NAND-Gatter 746 bereitgestellt wird. Das Signal ADHOLD sperrt den Lese- Adressenzähler 738 vom Inkrementieren, wenn zwei aufeinanderfolgende, interpolierte Samples von einem einzigen Paar von Sample-Werten des Signals Y' gebildet werden sollen.
• Die Schaltung, die das Signal ADHOLD erzeugt, erzeugt auch die Horizontal- Interpolations-Skalierungsfaktoren, die zum Bilden des Signals Y'' verwendet werden. Als ersten Schritt bei der Bildung dieser Faktoren wird das Zoom-Verhältnissignal ZR einem Eingangsport eines Addierers 758 zugeführt. Der Ausgangsport des Addierers 758 wird an den Eingangsport eines 8 Bit Registers 756 gekoppelt, der von dem Signal CK getaktet wird. Der Ausgangsport des Registers 756 wird an einen zweiten Eingangsport des Addierers 758 gekoppelt. Das Register 756, das z. B. acht Datentyp-Flipflops (D-Type) beinhalten kann, die als Parallel-Eingangs-, Parallel- Ausgangs-Register angeordnet sind, und der Addierer 758 bilden einen Modolo- 256-Akkumulator. Die vier MSBs des von dem Register 256 bereitgestellten Wertes werden einem Eingangsport eines Verzögerungselementes 760 sowohl direkt als auch über die jeweiligen Inverter 748, 750, 752 und 754 zugeführt. Das an das Verzögerungselement 760 geführte Signal ist ein 8 Bit Signal. Die vier Bits, die von den Invertern 748 bis 754 bereitgestellt werden, sind die vier MSBs dieses 8 Bit Signals und die vier Bits, die von dem Register 756 direkt zugeführt werden, bilden die vier LSBs des Signals. Das Signal HMSB&sub0;, das signifikanteste Bit des von dem Register 756 bereitgestellten Signals, und das Signal HMSB&sub1;, das signifikanteste Bit des von dem Verzögerungselement 760 bereitgestellten Signals, werden dem NAND-Gatter 746 zur Erzeugung des Signals ADHOLD zugeführt. Das Signal ADHOLD hat einen logischen Nullwert nur, wenn die Signale HMSB&sub0; und HMSB&sub1; beide logisch Eins sind. Dies tritt auf, wenn das signifikanteste Bit des von dem Register 756 bereitgestellten Wertes logisch Null während einer Periode des Signals CK und logisch Eins während der nächsten folgenden Periode des Signals CK ist. In diesem Beispiel werden zwei aufeinanderfolgende Samples des interpolierten Signals Y'' von einem Paar von Abtastwerten des Signals Y¹ gebildet. Alternativ kann das Signal ADHOLD durch Invertieren eines Überlauf-Ausgangssignals (das nicht dargestellt ist) des Addierers 758 und Verzögern dieses invertierten Ausgangssignals um zwei Perioden des Signals CK erzeugt werden.
• Zusätzlich zum selektiven Sperren (Disabling) des Takt-Eingangssignals zum Lese- Adressenzähler 738 wird das Signal ADHOLD um eine Periode des Signals CK über das Verzögerungselement 762 verzögert und dem Eingangsanschluß des UND- Gatters 764 zugeführt. Ein anderer Eingangsanschluß des UND-Gatters 764 ist zum Erhalt des Taktsignals CK gekoppelt. Das von dem UND-Gatter 764 bereitgestellte Signal läßt aufeinanderfolgende Samples des Signals Y' durch die Verzögerungselemente 720 und 722 zur Verwendung durch die interpolierenden Multiplizierer 724 und 726 wiederholt laufen (zyklieren). Wenn dieselben zwei Werte des Signals Y' zur Bildung von zwei Abtastwerten des Signals Y'' verwendet werden, wird das den Verzögerungselementen 720 und 722 zugeführte Taktsignal für eine Periode des Signals CK gesperrt. Die Samples, die von den Verzögerungselementen 720 und 722 bereitgestellt werden, werden von den Multiplizierern 724 und 726 wie oben dargelegt bearbeitet.
• Zur Bildung der Horizontal-Interpolations-Skalierungsfaktoren werden die Werte, die von den vier LSBs des Signals repräsentiert werden, das von den Verzögerungselementen 760 bereitgestellt wird, in einem Addierer 770 zu einem Wert von Eins addiert, der von einer Digitalwert-Quelle 772 stammt. Das von dem Addierer 770 gebildete Signal wird einem Teiler 776 zugeführt, der es durch zwei zur Erzeugung des Horizontal-Interpolationsfaktors 8KH teilt. Dieser Faktor wird dem Interpolations-Multiplizierer 724 zugeführt. Gleichermaßen werden die Werte, die von den vier MSBs des Signals repräsentiert werden, das von dem Verzögerungselement 760 zur Verfügung gestellt wird, in einem Addierer 766 zu einem Wert von Eins addiert, der von einer Digitalwert-Quelle 768 bereitgestellt wird. Die von dem Addierer 766 gebildeten Werte werden in der Teilerschaltung 774 durch zwei geteilt, um den Horizontal-Interpolationsfaktor 8(1-K)H zu erzeugen. Dieser Faktor wird dem Interpolations-Multiplizierer 726 zugeführt. Die Betriebsweise der Interpolations- Multiplizierer 724 und 726 ist oben dargelegt.
• In Fig. 1 werden die Samples des Signals C, die von der Luminanz/Chrominanz- Trennschaltung 27 bereitgestellt werden, dem Chrominanz-Vertikal-Interpolator 32 zugeführt. Fig. 8 ist ein Blockschaltbild einer Schaltung, die zur Verwendung mit dem Interpolator 32 geeignet ist. In Fig. 8 wird das von der Trennschaltung 27 bereitgestellte gekämmte Abtastdaten-Chrominanzsignal C einem Vertikaldetail- Tiefpaß 810 (LPF) zugeführt. Der Filter 810, der z. B. ein frequenz-charakteristisches Durchlaßband von 0 Hz bis 2 MHz haben kann, läßt die relativ niedrigen Frequenzen der Luminanz-Vertikaldetail-Komponenten des Signals C passieren, wobei im wesentlichen alle Chrominanzsignal-Komponenten entfernt werden. Der Filter 810 stellt das Vertikal-Detailsignal VDET zur Verfügung, das von der Luminanzsignal-Vertikal- Interpolationsschaltung 28 verwendet wird, wie oben angegeben.
• Das Signal VDET wird im Subtrahierer 812 vom Signal C zur Erzeugung von Abtastwerten subtrahiert, die die Chrominanzband-Signalkomponenten des kammgefilterten Chrominanzsignals C repräsentieren. Die Signale, die von dem Subtrahierer 812 gebildet werden, werden der selektiven Chrominanzsignal- Inverterschaltung 813 zugeführt. Die Schaltung 813 wird von dem Chrominanz- Invertiersignal CINV gesteuert, das von dem Leseadressen-Generator 22 - wie oben angegeben - gebildet wird. Die Schaltung 813 arbeitet, um die Phasenbeziehung zwischen dem Taktsignal CK und den I- und Q-Phasen des vertikalinterpolierten Chrominanzsignals beizubehalten, wenn aufeinanderfolgende Zeilen von interpolierten Samples aus einem Paar von Zeilen des Signals C abgeleitet werden (gebildet werden). Die phasenkorrigierten Chrominanz-Samples, die von der Inverterschaltung 813 bereitgestellt werden, werden einem Chrominanzsignal- Demodulator 814 zugeführt. Der Demodulator 814, der konventionell aufgebaut sein kann, verarbeitet diese Samples zur Bildung von zwei Farb-Differenzsignalen I und Q. Das Signal I wird einem 1H-Verzögerungselement 816 und einem Multiplizierer 818 zugeführt. Das 1H-verzögerte I-Signal, das von dem Verzögerungselement 816 bereitgestellt wird, wird einem Multiplizierer 820 zugeführt. Die Multiplexer 818 und 820, die z. B. konventionelle 8·8 Bit Multiplizierer sein können, skalieren die jeweiligen unverzögerten und verzögerten I-Signal-Abtastwerte mit jeweiligen Interpolations-Skalierungsfaktoren 8KV und 8(1-K)V, die von der Leseadressen- Generatorschaltung 22, wie oben angegeben, bereitgestellt werden. Die skalierten Samples, die von den Multiplizierern 818 und 820 bereitgestellt werden, werden im Addierer 822 summiert. Das von dem Addierer 822 gebildete Signal wird durch acht in der Teilerschaltung 824 zur Erzeugung von vertikal-interpolierten Zeilen von Abtastwerten eines Signals I' geteilt, um sie der Farb-Differenzsignal-Horizontal- Interpolationsschaltung 34 zuzuführen.
• Die Q-Farb-Differenzsignale, die von dem Chrominanzsignal-Demodulator 814 bereitgestellt werden, werden der Schaltung zugeführt, die ein 1H-Verzögerungselement 826, interpolierende Multiplizierer 828 und 830, einen Addierer 832 und einen Abtastwert-Teiler 834 bildet. Diese Schaltung bildet das Vertikal-Interpolations-Farb-Differenzsignal Q'. Die Q-Signal-Vertikal- Interpolationsschaltung arbeitet ebenso, wie die I-Signal-Vertikal- Interpolationsschaltung, die oben beschrieben ist; folglich wird sie nicht im Detail erläutert.
• Wird die Chrominanzsignal-Vertikal-Interpolationsschaltung gemäß Fig. 8 verwendet können Abtastwerte eines Farb-Differenzsignals von einer Zeile des Eingangs- Videosignals, z. B. Abtastwerten des Signals I, gleichzeitig (simultan) beiden Interpolations-Multiplizierern 818 und 820 zur Verfügung gestellt werden. In diesem Beispiel, das für die zweite von zwei Zeilen von Abtastwerten, die von demselben Paar von Zeilen des Eingangssignals interpoliert werden, auftritt, ist das I'-Ausgangssignal des Interpolators 32 das nicht interpolierte I-Signal. Aufgrund der relativ geringen Empfindlichkeit des Auges gegenüber Farbänderungen, sind die aus der Verwendung dieser nicht interpolierten Samples resultierenden Artefakte nicht zu beanstanden. Vielmehr wird wegen der geringen Empfindlichkeit des Auges gegenüber Farbänderungen beabsichtigt, daß die Chrominanzsignal-Vertikal- Interpolatorschaltung 32 auf das Vertikal-Detailfilter 810, den Subtrahierer 812, den Chrominanzsignal-Inverter 813 und den Chrominanzsignal-Demodulator 814 reduziert wird; wobei die 1H-Verzögerungselemente 816 und 826, die Multiplizierer 818, 820, 826 und 828, die Addierer 822 und 832 und die Samplewert-Teilerschaltungen 824 und 834 ohne wesentliche Verschlechterung der Qualität des reproduzierten Bildes vollständig fortgelassen werden.
• Die vertikalinterpolierten I- und Q-Farb-Differenzsignale, die von den Schaltungen 32 bereitgestellt werden, werden der Farb-Differenzsignal-Horizontal- Interpolationsschaltung 34 zugeführt. Fig. 9 ist ein Blockschaltbild, das eine als Horizontal-Interpolationsschaltung 34 geeignete Schaltung zeigt. Die Schaltung 950, die zum Bilden des interpolierten Q-Farb-Differenzsignals verwendet wird, ist mit der Schaltung identisch, die zum Bilden des interpolierten I-Farb-Differenzsignals verwendet wird, weshalb die Schaltung 950 als einzelner Block dargestellt ist. Die Schaltung 910, die zum Bilden des interpolierten I-Farb-Differenzsignals verwendet wird, ist selbst identisch mit der Schaltung 710, die zum Bilden des horizontalinterpolierten Luminanzsignals verwendet wird, demgemäß wird die Schaltung 910 und die Schaltung 950 nicht detailliert erläutert. Die horizontal- und vertikal-interpolierten Farb-Differenzsignale I'' und Q'', die von den Schaltungen 910 bzw. 950 bereitgestellt werden, können z. B. (nicht dargestellten) konventionellen Farb-Differenzsignal- Verarbeitungsschaltungen zugeführt und mit dem Signal Y'' zur Erzeugung eines vergrößerten Bildes kombiniert werden.

Claims (6)

1. Schaltung zur Zeit-Expansion von Videosignalen, die als Sequenz von Halbbild- Intervallen (field intervals) auftreten, enthaltend:

- eine Quelle eines Abtastdaten-Videosignals;

- mit der Quelle gekoppeltes Speichermittel, das eine genügende Anzahl von Abtastwert-Speicherplätzen hat, um M Abtastwerte zu halten (speichern);

- Speicher-Schreibadressensignal-Erzeugungsmittel das mit dem Speichermittel zum Konditionieren des Speichermittels gekoppelt ist, um während eines ersten Zeitintervalls M Abtastwerte zu speichern, die ein Halbbild (field) des Quellen- Videosignals repräsentieren, wobei M eine positive ganze Zahl ist;

- Speicher-Leseadressensignal-Erzeugungsmittel und Abtastwert- Verarbeitungsmittel, die mit dem Speichermittel gekoppelt sind, dadurch gekennzeichnet, - daß das Leseadressensignal-Erzeugungsmittel (22) das Speicher-(16) Mittel so konditioniert, daß N aufeinanderfolgende gespeicherte Abtastwerte eines Halbbildes des Quellendaten-Videosignals (10, 14) während eines zweiten Zeitintervalls bereitgestellt werden, wobei N eine positive ganze Zahl kleiner als M ist;

- daß das Abtastwert-Verarbeitungsmittel (28, 29, 30, 32, 34) auf die N bereitgestellten Abtastwerte anspricht zum Interpolieren der N Abtastwerte, um M Abtastwerte zu erzeugen, die ein Halbbild eines zeitexpandierten Videosignals mit einem Halbbild-Intervall repräsentieren, das im wesentlichen gleich dem Halbbild- Intervall des Quellendaten-Videosignals ist;

- daß die ersten und zweiten Zeitintervalle sich jeweils über eine Zeitspanne erstrecken, die näherungsweise gleich einem Halbbild-Intervall des Quellendaten- Videosignals ist und der Beginn des zweiten ZeitintervalIs relativ zu dem Beginn des ersten Zeitintervalls um einen Zeitbetrag verzögert ist, der geringer ist, als ein Halbbild-Intervall des Quellendaten-Videosignals.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, - daß das Abtastdaten-Videosignal eine Horizontalzeilen-Synchronsignal- Komponente enthält, die Horizontal-Zeilenintervalle von Abtastwerten definiert, wobei L Horizontal-Zeilenintervalle von Abtastwerten M Abtastwerte des Videosignals beinhalten und wobei K Horizontal-Zeilenintervalle von Abtastwerten des Videosignals N Abtastwerte des Videosignals enthalten, wobei L und K positive ganze Zahlen sind und L größer als K ist;

- daß der Beginn des zweiten vorbestimmten Zeitintervalls relativ zu dem Beginn des vorbestimmten Zeitintervalls um einen Zeitbetrag verzögert ist, der mit nicht mehr als L-K Horizontal-Zeilenintervallen des Videosignals korrespondiert.

3. Schaltung nach Anspruch 1, worin das Abtastdaten-Videosignal von der Quelle ein unvergrößertes Bild repräsentiert und eine Vertikal-Halbbild-Synchronsignal- Komponente beinhaltet, die aufeinanderfolgende Halbbild-Intervalle des Videosignals definiert, wobei jedes der Halbbild-Intervalle eine Mehrzahl von Horizontal-Zeilenintervallen von Abtastwerten enthält, und worin das zeitexpandierte Videosignal ein vergrößertes Bild repräsentiert, welche Schaltung weiter gekennzeichnet ist durch:

- ein Signal-Abtrennmittel, das mit der Quelle gekoppelt ist, zum Trennen des Vertikal-Halbbild-Synchronsignals von dem Videosignal und zum Verzögern des Vertikal-Halbbild-Synchronsignals um einen Zeitbetrag, der im wesentlichen gleich einer vorbestimmten Zahl von Horizontal-Zeilenintervallen des Videosignals ist, um ein unverzögertes Vertikal-Halbbild-Synchronsignal und ein verzögertes Vertikal-Halbbild-Synchronsignal zu erzeugen;

- wobei das Schreibadressensignal-Erzeugungsmittel auf das Vertikal-Halbbild- Synchronsignal zum Erzeugen des Schreib-Adressensignals anspricht und das Leseadressensignal-Erzeugungsmittel auf das verzögerte Vertikal-Halbbild- Synchronsignal zum Erzeugen des Lese-Adressensignals anspricht und der Beginn des zweiten Zeitintervalls relativ zu dem Beginn des ersten Zeitintervalls um den Zeitbetrag verzögert wird, der von der vorbestimmten Zahl von Horizontal-Zeilenintervallen repräsentiert wird.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, - daß das vergrößerte Videobild um einen Faktor von 2 in Vertikal-Richtung relativ zu dem unvergrößerten Bild vergrößert ist;

- daß jedes der Halbbild-Intervalle des Videosignals L Horizontal-Zeilenintervalle von Abtastwerten enthält, die in den M Abtastwert-Speicherplätzen des Speichermittels gespeichert sind, wobei L eine positive ganze Zahl kleiner als M ist;

- daß das verzögerte Vertikal-Halbbild-Synchronsignal, das von dem Signal- Abtrennmittel bereitgestellt wird, um einen Zeitbetrag gegenüber dem unverzögerten Vertikal-Halbbild-Synchronsignal verzögert ist, der im wesentlichen gleich dem Zeitbetrag ist, der von L/2 Horizontal-Zeilenintervallen des Videosignals repräsentiert wird.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, - daß die Quelle des Abtastdaten-Videosignals ein unvergrößertes Bild repräsentiert, wobei das Videosignal eine Horizontalzeilen-Synchronsignal- Komponente, die aufeinanderfolgende Horizontal-Zeilenintervalle des Videosignals definiert, und eine Vertikal-Halbbild-Synchronkomponente enthält, die aufeinanderfolgende Halbbild-Intervalle des Videosignals definiert, wobei jedes der Vertikal-Halbbild-Intervalle L Horizontal-Zeilenintervalle von Abtastwerten enthält und wobei L eine positive ganze Zahl ist;

- daß ein Signal-Abtrennmittel vorgesehen ist, das mit der Quelle gekoppelt ist, zum Trennen des Horizontalzeilen-Synchronsignals und des Vertikal-Halbbild- Synchronsignals von dem Videosignal und zum Verzögern des Vertikal-Halbbild- Synchronsignals um einen Zeitbetrag, der mit einer vorbestimmten Zahl von Horizontal-Zeilenintervallen des Videosignals korrespondiert, um als Ausgangssignale das Vertikal-Halbbild-Synchronsignal, ein verzögertes Vertikal- Halbbild-Synchronsignal und das Horizontalzeilen-Synchronsignal bereitzustellen; - daß ein mit der Quelle gekoppeltes Speichermittel vorgesehen ist, das eine genügende Anzahl von Abtastwert-Speicherplätzen zum Festhalten (Speichern) von Abtastwerten enthält, die L Horizontal-Zeilenintervalle des Abtastdaten- Videosignals repräsentieren, wobei das Speichermittel zum Halten von Abtastwerten, die eines der Horizontal-Zeilenintervalle des Abtastdaten- Videosignals repräsentieren, in einer Gruppe von Speicherplätzen konfiguriert ist, die/das einen gemeinsamen Zeilen-Adressenwert hat und auf ein Schreibzeilen- Adressensignal zum Speichern von Horizontal-Zeilenintervallen von Abtastwerten anspricht, die von der Quelle bereitgestellt werden, und (die/das) auf ein Lesezeilen-Adressensignal zum Bereitstellen ausgewählter der gespeicherten Abtastwerte mit gemeinsamem Zeilen-Adressenwert anspricht;

- daß ein Schreibzeilen-Adressensignal-Erzeugungsmittel mit dem Speichermittel gekoppelt ist und auf das Horizontalzeilen-Synchronsignal und das unverzögerte Vertikal-Halbbild-Synchronsignal zum Erzeugen des Schreibzeilen- Adressensignals anspricht, welches das Speichermittel zum Speichern von L Horizontal-Zeilenintervallen von Abtastwerten konditioniert, die von der Quelle während eines Halbbild-Intervalls abgegeben werden, das von dem unverzögerten Vertikal-Halbbild-Synchronsignal definiert ist; - daß ein Lese-Adressensignal-Erzeugungsmittel vorgesehen ist, das auf das Horizontalzeilen-Synchronsignal und das verzögerte Vertikal-Halbbild- Synchronsignal zum Erzeugen des Lesezeilen-Adressensignals anspricht, das das Speichermittel zum Bereitstellen von K Horizontal-Zeilenintervallen von Abtastwerten während eines Halbbild-Intervalls konditioniert, welches von dem verzögerten Vertikal-Halbbild-Synchronsignal definiert ist, wobei K eine positive ganze Zahl kleiner als L ist;

- daß ein Signal-Verarbeitungsmittel vorgesehen ist, das mit dem Speichermittel gekoppelt ist und auf die K von diesem bereitgestellten Horizontal-Zeilenintervalle von Abtastwerten anspricht, zum Erzeugen von L Horizontal-Zeilenintervallen von Abtastwerten eines weiteren Abtastdaten-Videosignals, das ein vergrößertes Bild repräsentiert.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, - daß das vergrößerte Videobild in seiner Größe um einen Faktor 2 in Vertikal- Richtung relativ zu dem unvergrößerten Bild vergrößert ist; und - daß das von dem Signal-Abtrennmittel bereitgestellte verzögerte Vertikal- Synchronsignal um einen Zeitbetrag bezüglich des unverzögerten Vertikal- Halbbild-Synchronsignals verzögert ist, der im wesentlichen gleich dem Zeitbetrag ist, der von L/2 Horizontal-Zeilenintervallen des Videosignals repräsentiert ist.