DE69301898T2

DE69301898T2 - Integrierte Halbleiterschaltung mit einer Verzögerungsschaltung, die eine zu der Betriebsspannungspannung proportionale Verzögerung aufweist

Info

Publication number: DE69301898T2
Application number: DE69301898T
Authority: DE
Inventors: Toru Chonan
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1992-11-27
Filing date: 1993-11-23
Publication date: 1996-10-02
Anticipated expiration: 2013-11-24
Also published as: JP2605565B2; KR940012601A; US5461585A; JPH06169240A; EP0599275A1; EP0599275B1; DE69301898D1; KR970008785B1

Description

Feld der Erfindung

Diese Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung und insbesondere eine in die integrierte Halbleiterschaltung eingebaute Verzögerungsschaltung

Beschreibung des Standes der Technik

Eine digitale integrierte Schaltungsvorrichtung erzeugt aus externen Signalen interne Signale und führt mit den internen Signalen eine gegebene Aufgabe durch. Die internen Signale werden zum Erzeugen eines Ausgangssignals verwendet, und eine Verarbeitung des internen Signals benötigt gewöhnlich eine Zeitsteuerung. Eine Verzögerungsschaltung ist für die Zeitsteuerung verfügbar, und ein typisches Beispiel für die Verzögerungsschaltung ist in Fig. 1 der Zeichnungen dargestellt.
Die Verzögerungsschaltung des Standes der Technik ist auf einem p-Halbleitersubstrat (nicht dargestellt) hergestellt und umfaßt eine Anzahl von Komplementärinvertern INV1, INV2, ... und INVn, die zwischen einem Eingangsknoten IN und einem Ausgangsknoten OUT kaskadiert geschaltet sind. Jeder der Komplementärinverter INV bis INVn ist durch eine Reihenschaltung eines P-Kanals-Anreicherungs-Feldeffekttransistors Qp1 und eines N-Kanal-Anreicherungs-Feldeffekttransistors Qn2 ausgeführt.
Der Eingangsknoten IN ist mit der Gateelektrade des P-Kanal-Anreicherungs-Feldeffekttransistors Qp1 und mit der Gateelektrode des N-Kanal-Anreicherungs-Feldeffekttransistors Qn2 des als erste Stufe der Verzögerungsschaltung dienenden Komplementärinverters verbunden, und der gemeinsame Drainknoten der Anreicherungs-Feldeffekttransistoren Qp1 und Qn2 ist mit den Gateelektroden der Anreicherungs-Feldeffekttransistoren Qp1 und Qn2 der nächsten Stufe verbunden. Der gemeinsame Drainknoten der Endstufe ist mit dem Ausgangsknoten QUT verbunden.
Die P-Kanal-Anreicherungs-Feldeffekttransistoren Qp1 sind in N-Abschnitten ausgebildet, die in Oberflächenbereichen des Halbleitersubstrates ausgeformt sind, und die N-Kanal- Anreicherungs-Feldeffekttransistoren Qn2 sind in anderen Oberflächenbereichen des P-Halbleitersubstrates ausgebildet. Das P-Halbleitersubstrat ist durch den Massespannungspegel GND unter Vorspannung gesetzt, und die Sourceknoten der N-Kanal-Anreicherungs-Feldeffekttransistoren Qn2 sind mit einer Massespannungsleitung verbunden.
Andererseits sind die N-Abschnitte durch einen externen Versorgungsspannungspegel Vext unter Vorspannung gesetzt, und die Sourceknoten der P-Kanal-Anreicherungs-Feldeffekttransistoren Qp1 sind mit einer Versorgungsspannungsleitung für die externe Versorgungsspannung Vext verbunden.
Die auf diese Weise angeordnete Verzögerungsschaltung des Standes der Technik verhält sich wie folgt. Während sich der Eingangsknoten IN auf dem externen Versorgungsspannungspegel Vext befindet, ist der n-Kanal-Anreicherungs- Feldeffekttransistor Qn2 eingeschaltet, um den gemeinsamen Drainknoten mit der Massespannungsleitung leitend zu verbinden, und der P-Kanal-Anreicherungs-Feldeffekttransistor Qp1 der ersten Stufe ist ausgeschaltet, um den gemeinsamen Drainknoten von der Versorgungsspannungsleitung zu isolieren. Deshalb wird der gemeinsame Drainknoten der ersten Stufe mit dem Massespannungspegel versorgt, und der Komplementärinverter INV1 invertiert den Spannungspegel zwischen dem Eingangsknoten IN und dem gemeinsamen Drainknoten. Der Spannungspegel wird ferner zwischen dem gemeinsamen Drainknoten der ersten Stufe und dem gemeinsamen Drainknoten der zweiten Stufe invertiert, und demgemäß wird der Spannungspegel am Eingangsknoten IN über die Komplementärinverter INV1 bis INVn an den Ausgangsknoten OUT sequentiell übertragen.
Eine Zeitverzögerung ist in den Schaltvorgang der ersten Stufe eingebracht, und der Gesamtbetrag der Verzögerung ist proportional zu der Anzahl von Stufen bzw. der Komplementarinverter INV1 bis INVn.
Die Schaltgeschwindigkeit der Komplementärinverter ist proportional zu dem externen Versorgungsspannungspegel Vext, und die durch jede Stufe eingebrachte Verzögerung ist umgekehrt proportional zu dem externen Versorgungsspannungspegel Vext, wie in Fig. 2 dargestellt. Dies ist so aufgrund der Tatsache, daß der P-Kanal-Anreicherungs-Feldeffekttransistor Qp und der N-Kanal-Anreicherungs-Feldeffekttransistor Qn zusammen mit dem externen Versorgungsspannungspegel Vext jeweilige Stromtreiberfähigkeiten erhöhen.
Zu Figur 3 der Zeichnungen kommend ist eine weitere Verzögerungsschaltung des Standes der Technik durch in Kaskade geschaltete Komplementärinverter INV11, 1NV12, ... und INV1n ausgeführt. Die Schaltungsanordnung des zweiten Standes der Technik ist ähnlich der des ersten Standes der Technik, mit Ausnahme einer Vorspannung an die P-Kanal-Anreichungerungs-Feldeffekttransistoren Qp1, und die Vorspannungsleitungen und Bauteiltransistoren sind mit den gleichen Bezugszeichen wie jene des ersten Standes der Technik benannt. Und zwar spannt eine interne Versorgungsspannung Vint die Sourceknoten der P-Kanal-Anreicherungs-Feldeffekttransistoren Qp1 und die N-Abschnitte, in denen die P- Kanal-Anreicherungs-Feldeffekttransistoren Qp1 ausgebildet sind, vor. Die interne Versorgungsspannung Vint wird mittels einem Untersetzungsspannungsgenerator (nicht gezeigt) aus der externen Versorgungsspannung Vext erzeugt, und der interne Versorgungsspannungspegel Vint ist durch eine Schwankung des externen Versorgungsspannungspegels Vext weniger beeinflußbar, da der Untersetzungsspannungsgenerator die Schwankung ausgleicht. Deshalb ist die durch jede Stufe eingebrachte Verzögerung in bezug zur externen Versorgungsspannung Vext konstant, wie in Fig. 4 gezeigt.
Fig. 5 stellt eine Halbleiterspeichervorrichtung aus dem Stand der Technik dar, die die Verzögerungsschaltung des ersten Standes der Technik aufweist, und die Halbleiterspeichervorrichtung des Standes der Technik ist auf einem Halbleitersubstrat 1 hergestellt. Die Halbleiterspeichervorrichtung des Standes der Technik umfaßt eine Speicherzellenanordnung 2 zum Speichern von Datenbits und einen Untersetzungsspannungsgenerator 3 zum Erzeugen einer internen Versorgungsspannung Vint aus einer externen Versorgungsspannung Vext, und die interne Versorgungsspannung Vint wird der Speicherzellenanordnung 2 zugeführt. Die Speicherzellenanordnung 2 wird mit der internen Versorgungsspannung Vint gespeist und spricht zum Zwecke eines Datenzugriffs auf externe Adreßbits Ad0 bis Adi an.
Die Halbleiterspeichervorrichtung des Standes der Technik umfaßt ferner eine Signalpufferschaltung 4 zum Speichern eines externen Steuersignals OE, eine Verzögerungsschaltung 5 zum Einbringen einer Verzögerung in die Weiterleitung eines internen Steuersignals IOE und eine Ausgangsdaten-Pufferschaltung 6 zum Speichern von ausgelesenen Daten Db. Die Signalpufferschaltung 4, die Verzögerungsschaltung 5 und die Ausgangsdaten-Pufferschaltung 6 werden mit der externen Versorgungsspannung betrieben, und die Ausgangsdaten-Pufferschaltung 6 spricht zum Zwecke des Ausgebens der ausgelesenen Daten Db auf das interne Steuersignal IOE an.
Wie vorstehend beschrieben, ist die interne Versorgungsspannung Vint ungeachtet der Schwankung der externen Versorgungsspannung Vext im wesentlichen konstant. Aus diesem Grunde liefert die mit der internen Versorgungsspannung Vint gespeiste Speicherzellenanordnung 2 die ausgelesenen Daten Db erst nach einer vorbestimmten Verzögerungdauer vom Adreßübergang, und die vorbestimmte Verzögerungdauer ist ungeachtet der Schwankung der externen Versorgungsspannung Vext konstant, wie durch Kurven A in Fig. 6 angegeben.
Andererseits werden die Signalpufferschaltung 4, die Verzögerungsschaltung 5 und die Ausgangsdaten-Pufferschaltung 6 mit der externen versorgungsspannung Vext gespeist, und deren Schaltvorgänge werden durch die Schwankung der externen Versorgungsspannung Vext beeinflußt. Deshalb verändert sich die Gesamtdauer der Verzögerung zwischen der Umwandlung des externen Steuersignals OE und der Ankunft des internen Steuersignals IOE an der Ausgangsdaten-Pufferschaltung 6 mit der externen Versorgungsspannung Vext, so wie durch eine Strich-Punkt-Linie D1 in Fig. 6 angegeben.
Falls die Ausgangsdaten-Pufferschaltung 6 durch das interne Steuersignal IOE vor der Ankunft der ausgelesenen Datenbits Db geschaltet wird, repräsentiert das Ausgangsdatensignal Dout nicht die ausgelesenen Daten Db, und daher ist es für das interne Steuersignal IOE notwendig, an der Ausgangsdaten-Pufferschaltung 6 später als das ausgelesene Datenbit anzukommen. Dies bedeutet, daß der Schaltungsdesigner einen Grenzwert M auf den höchsten Pegel des garantierten Bereichs einstellt. Falls der Grenzwert M auf den höchsten Pegel eingestellt ist, beträgt die in die Weiterleitung des internen Steuersignals IOE eingebrachte Verzögerung zu viel, als daß die ausgelesenen Daten Db, wegen der von der Verzögerung des ausgelesenen Datenbits herrührenden Differenz L1, auf einem niedrigeren externen Versorgungsspannungspegel Vext in angemessener Weise ausgegeben werden könnten. Deshalb garantieren die Hersteller nur die Zugriffszeit X für die Halbleiterspeichervorrichtung.
Falls die Verzögerungsschaltung 5 in den in Fig. 3 gezeigten zweiten Stand der Technik umgewandelt wird, ist die durch die Verzögerungsschaltung 5 eingebrachte Verzögerung über den garantierten Bereich im wesentlichen konstant. Jedoch wird die Schaltgeschwindigkeit der Signalpufferschaltung 4 weiterhin durch die Schwankung der externen Versorgungsspannung Vext beeinflußt, und die Gesamtverzögerung ist durch die Kurven D2 angegeben. Obwohl der Gradient der Kurven D2 kleiner ist als der der Kurven D1, ist der Grenzwert M auf die höchste externe Versorgungsspannung Vext eingestellt, und die Differenz L2 tritt bei einer niedrigeren externen Versorgungsspannung Vext weiterhin auf.
Somit steuert die Verzögerungsschaltung des Standes der Technik die Datenausgangs-Zeitsteuerung nur schwer konstant, und die garantierte Zugriffszeit dehnt sich unerwünscht lange aus.

Zusammenfassung der Erfindung

Die vorliegende Erfindung schlägt vor, die Schaltgeschwindigkeit eines Komplementärinverters, der einen Teil einer Verzögerungsschaltung bildet, umgekehrt proportional zum Wert einer externen Versorgungsspannung zu steuern.
In übereinstimmung mit der vorliegenden Erfindung ist eine integrierte Halbleiterschaltungsvorrichtung vorgesehen, die auf einem einzelnen Halbleitersubstrat hergestellt ist, mit: a) einer ersten Baueinheit, die von einer im wesentlichen konstanten ersten Versorgungsspannung gespeist wird und eine erste Zeitspanne zur Erzeugung eines ersten Ausgangssignals benötigt; b) einer zweiten Baueinheit, die von einer zweiten Versorgungsspannung gespeist wird, die sich im Wert von der ersten Versorgungsspannung unterscheidet und eine zweite Zeitspanne zur Erzeugung eines zweiten Ausgangssignals benötigt, die mit dem Wert der zweiten Versorgungsspannung variabel ist, und c) einer Verzögerungsschaltung, die das zweite Ausgangssignal empfängt und eine Verzögerung einbringt, um eine Differenz zwischen der ersten Zeitspanne und der zweiten Zeitspanne zu vermindern, und mit einer Anzahl von Komplementärinvertern, die kaskadiert geschaltet sind und jeweils durch eine Reihenschaltung eines P-Kanal-Anreicherungs-Feldeffekttransistors und eines N-Kanal-Anreicherungs-Feldeffekttransistors ausgeführt sind, wobei die Anzahl von Komplementärinvertern zumindest einen Komplementärinverter aufweisen, dessen P-Kanal-Anreicherungs-Feldeffekttransistor am Sourceknoten mit einer Quelle der ersten Versorgungsspannung verbunden ist und wobei dessen Kanalbereich mit einer Quelle der zweiten Versorgungsspannung verbunden ist, so daß die Schaltgeschwindigkeit des mindestens einen Komplementärinverters Umgekehrt proportional zu den Werten der zweiten Versorgungsspannung ist.

Kurzbeschreibung der Zeichnungen

Die Merkmale und Vorteile der integrierten Halbleiterschaltungsvorrichtung gemäß der vorliegenden Erfindung werden aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlicher zu verstehen sein, in welchen:
Fig. 1 ein Schaltungsdiagramm ist, das die Anordnung einer Verzögerungsschaltung des ersten Standes der Technik zeigt;
Fig. 2 eine graphische Darstellung ist, die die Spannungsabhängigkeit der durch jede Stufe der Verzögerungsschaltung des ersten Standes der Technik eingebrachten Verzögerungszeit zeigt;
Fig. 3 ein Schaltungsdiagramm ist, das die Anordnung der Verzögerungsschaltung des zweiten Standes der Technik zeigt;
Fig. 4 eine graphische Darstellung ist, die die Spannungabhängigkeit der durch jede Stufe der Verzögerungsschaltung des zweiten Standes der Technik eingebrachten Verzögerungszeit zeigt;
Fig. 5 ein Blockdiagramm ist, das die mit der Verzögerungsschaltung des Standes der Technik ausgestattete Halbleiterspeichervorrichtung des Standes der Technik zeigt;
Fig. 6 eine graphische Darstellung ist, die die Verzögerung der ausgelesenen Daten und die Verzögerung des internen Steuersignals unter der Bedingung der externen Versorgungsspannung zeigt;
Fig. 7 ein Blockdiagramm ist, das die Anordnung der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt;
Fig. 8 ein Schaltungsdiagramm ist, das eine in die Halbleiterspeichervorrichtung eingebaute Verzögerungsschaltung gemäß der vorliegenden Erfindung zeigt;
Fig. 9 eine Ansicht im Querschnitt ist, die die Struktur eines Komplementärinverters zeigt, der einen Teil der Verzögerungsschaltung gemäß der vorliegenden Erfindung bildet;
Fig. 10 eine graphische Darstellung ist, die eine durch die Verzögerungsschaltung eingebrachte Verzögerung unter den Bedingungen einer nicht-herabgespannten Versorgungsspannung zeigt;
Fig. 11 ein Blockdiagramm ist, das die Beziehung zwischen der Verzögerung eines Auslesedatensignals und der Verzögerung eines internen Ausgangsfreigabesignals zeigt;
Fig. 12 eine graphische Darstellung ist, die die Verzögerungen unter den Bedingungen der nicht-herabgespannten Versorgungsspannung zeigt;
Fig. 13 ein Schaltungsdiagramm ist, das die Anordnung einer weiteren Verzögerungsschaltung gemäß der vorliegenden Erfindung zeigt;
Fig. 14 eine graphische Darstellung ist, die durch die Verzögerungsschaltung eingebrachte Verzögerungen unter den Bedingungen der nicht-herabgespannten Versorgungsspannung zeigt; und
Fig. 15 ein Schaltungsdiagramm ist, das die Anordnung einer noch weiteren Verzögerungsschaltung gemäß der vorliegenden Erfindung zeigt.

Beschreibung der bevorzugten Ausführungsformen

Erste Ausführungsform

Mit Bezug auf Fig. 7 der vorliegenden Erfindung ist eine dynamische Freizugriffsspeichervorrichtung gemäß der vorliegenden Erfindung auf einem P-Halbleitersubstrat 11 hergestellt und umfaßt eine Speicherzellenanordnung 12, der eine Zeilenandreßdekoder-/Wortleitungstreibereinheit 13, eine Vorlade-/Ausgleichseinheit 14, eine Anordnung von Leseverstärkern 15 und eine Spaltenadreßdekoder-/Spaltenauswahleinheit 16 beigefügt sind. Die Zeilenadreßdekoder- /Wortleitungstreibereinheit 13 und die Spaltenadreßdekoder- /Spaltenauswahleinheit 16 machen die Speicherzellen der Anordnung 12 wahlweise zugreifbar. Die Vorlade-/Ausgleichseinheit 14 ändert und gleicht Bitleitungspaare (nicht gezeigt) aus, die mit den Speicherzellen auf einem Zwischenspannungspegel wahlweise gekoppelt sind, und die ausgewählten Speicherzellen erzeugen auf den Bitleitungspaaren kleine Potentialdifferenzen. Die Leseverstärker 15 entwikkeln die kleinen Potentialdifferenzen auf den Bitleitungspaaren, und eine der Bitleitungen ist über die Spaltenauswahleinheit mit einer Datenpuffereinheit 17 verbunden.
Die dynamische Freizugriffsspeichervorrichtung gemäß der vorliegenden Erfindung umfaßt ferner einen Untersetzungsspannungs-Generator 18, und der Untersetzungsspannungs-Generator 18 erzeugt aus einer externen Versorgungsspannung Vext eine interne Versorgungsspannung Vint.
Die Leseverstärker 16 werden mit der herabgespannten internen Versorgungsspannung Vint gespeist und grenzen die Potentialdifferenzen auf den Bitleitungspaaren zwischen dem herabgespannten internen Versorgungsspannungspegel und einem Massespannungspegel ab. Die Leseverstärkung benötigt den längsten Teil der Zeitspanne vom Adreßübergang zur Auswahl der Bitleitungspaare.
Die Speicherzellenanordnung, die Vorlade-/Ausgleichseinheit 14 und die Leseverstärker 15 als Ganzes bilden eine erste Baueinheit, und die Datenpuffereinheit 17 dient als eine dritte Baueinheit.
Die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung umfaßt ferner eine Zeitsteuerungsgeneriereinheit 19, und eine Anzahl von Signalpufferschaltungen 191, 192, ... und 19i sind in die Zeitsteuerungsgeneriereinheit 19 eingebaut. Die Signalpufferschaltungen 191 bis 19i sind zum Speichern von externen Steuersignalen mit Signalstiften verbunden. Die Signalpufferschaltung 19i ist einem externen Ausgangsfreigabesignal OE zugeordnet und liefert über eine Verzögerungsschaltung 19j ein internes Ausgangsfreigabesignal IOE an die Datenpuffereinheit 17. In diesem Fall dient die Signalpufferschaltung 19j als eine zweite Baueinheit.
Die Verzögerungsschaltung 19j wird durch eine Anzahl von Komplementärinvertern 200, 201, ... und 20k ausgeführt, wie in Fig. 8 gezeigt, und die Komplementärinverter 200 bis 20k sind zwischen einem Eingangsknoten IN und einem Ausgangsknoten CUT kaskadiert geschaltet. Jeder der Komplementärinverter 200 bis 20k ist eine Reihenschaltung eines P-Kanal- Anreicherungs-Schalttransistors Qp11 und eines N-Kanal-Anreicherungs-Schalttransistors Qn12, die zwischen einer Versorgungsleitung Lint für eine herabgespannte Versorgungsspannung und einer Massespannungsleitung GND gekoppelt sind. Die Versorgungsleitung Lint für die herabgespannte Versorgungsspannung führt die interne Versorgungsspannung Vint an die Verzögerungsschaltung 19j sowie an die Leseverstärker 15 ab.
Wie in Fig. 9 gezeigt, ist jeder P-Kanal-Anreicherungs- Schalttransistor Qp11 einem in einem Oberflächenbereich des P-Halbleitersubstrats 11 festgelegten N-Abschnitt 11a zugeordnet und umfaßt einen in dem N-Abschnitt 11a ausgebildeten P-Sourcebereich 22a, einen ebenfalls in dem N-Abschnitt 11a ausgebildeten P-Drainbereich 22b, einen Kanalbereich 22c zwischen dem P-Sourcebereich 22a und dem P-Drainbereich 22b, einen Gateisolierfum 22d auf dem Kanalbereich 22c und eine auf dem Gateisolierfum 22d vorgesehene Gateelektrode 22e. Der P-Sourcebereich 22a ist mit der Versorgungsleitung Lint für die herabgespannte Versorgungsspannung und dem N- Abschnitt 11a verbunden, und demgemäß ist der Kanalbereich 22c mit einer Versorgungsleitung Lext für die nicht-herabgespannte externe Versorgungsspannung Vext verbunden. Der P-Drainbereich 22b ist mit einem Ausgangsknoten N11 des Komplementärinverters verbunden, und die Gateelektrode 22e ist mit einem Eingangsknoten N12 der vorhergehenden Stufe verbunden.
Der N-Kanal-Anreicherungs-Schalttransistor Qn12 ist einem Oberflächenbereich des P-Halbleitersubstrats 11 zugeordnet und umfaßt einen in dem Oberflächenbereich ausgebildeten N- Sourcebereich 23a, einen ebenfalls in dem Oberflächenbereich ausgebildeten N-Drainbereich 23b, einen Kanalbereich 23c zwischen dem P-Sourcebereich 23a und dem N-Drainbereich 23b, einen Gateisolierfilm 23d über dem Kanalbereich 23d und eine Gateelektrode 23e auf dem Gateisolierfum 23d. Der N-Sourcebereich 23a ist mit der Massespannungsleitung GND verbunden, und das P-Halbleitersubstrat 11 und demgemäß der Kanalbereich 23c sind mit dem Massespannungspegel vorgespannt. Der N-Drainbereich 23b ist mit dem Ausgangsknoten N11 verbunden, und der Ausgangsknoten N11 ist mit dem Eingangsknoten der nächsten Stufe verbunden. Die Gateelektrode 23e ist mit dem Eingangsknoten N12 verbunden, und der Eingangsknoten N12 ist mit dem Ausgangsknoten der vorhergehenden Stufe verbunden.
Die den Kanalbereich 22c in dieser Weise vorspannende externe Versorgungsspannung Vext verändert den Schwellenpegel Vtp der P-Kanal-Anreicherungs-Schalttransistoren Qp11 aufgrund des Back-Gate-Vorspanneffektes, und der Schwellenpegel Vtp unter dem Back-Gate-Vorspanneffekt ist durch die Gleichung 1 gegeben.
Vtp = Vtp0 - c VB ... Gleichung 1
in welcher Vtp0 der Schwellenpegel ohne einen Back-Gate- Vorspanneffekt ist, c eine durch den Oberflächenzustand des N-Abschnitts 11a bestimmte Konstante ist und Vb die Vorspannung des N-Abschnitts 11a in bezug auf den P-Sourcebereich 22a ist.
Wie vorstehend beschrieben, ist die heruntergespannte Versorgungsspannung Vint am Sourcebereich 22a im wesentlichen konstant und ist die nicht-herabgespannte Versorgungsspannung Vext wegen einer Schwankung außerhalb der Halbleiterspeichervorrichtung veränderlich. Falls die nicht-herabgespannte Versorgungsspannung Vext höher steigt, erhöht sich deshalb der absolute Wert der Schwellenspannung Vtp, und der Schaltvorgang wird verlangsamt, da sich der Drainstrom Ids mit dem Schwellenpegel Vtp verringert, wie durch die Gleichungen 2 und 3 ausgedrückt wird.
Ids = C [Vgs - Vtp) Vds - Vds²/2] ... Gleichung 2
Ids = C (Vgs - Vtp)²/2 ... Gleichung 3
in welchen C eine Konstante ist, Vgs eine Differenzspannung zwischen der Source- und der Gateelektrode ist und Vds eine Differenzspannung zwischen dem Source- und Drainknoten ist. Die Gleichungen 2 und 3 sind auf den nicht-gesattigten Bereich sowie auf den gesättigten Bereich anwendbar.
Falls andererseits die nicht-herabgespannte Versorgungsspannung Vext abgesenkt wird, vermindert sich der absolute Betrag der Schwellenspannung Vtp und wird der Schaltvorgang beschleunigt. Mit dem Ergebnis, daß die Schaltgeschwindigkeit zu der nicht-herabgespannten Versorgungsspannung Vext umgekehrt proportional ist und demgemäß die durch die Verzögerungsschaltung 19j eingebrachte Verzögerung proportional zu der nicht-herabgespannten Versorgungsspannung Vext ist, wie in Fig. 10 gezeigt.
Wenn auf ein in der Speicherzellenanordnung 12 gespeichertes Datenbit zugegriffen wird, wird eine Zeit T1 vom Adreßübergang bis zur Ankunft eines Auslesedaten-Signals an der Datenpuffereinheit 17 benötigt, und die Signalpufferschaltung 19i und die Verzögerungsschaltung 19j bringen jeweilige Verzögerungen T2 und T3 in die Weiterleitung des internen Ausgangsfreigabesigals IOE ein, wie in Fig. 11 gezeigt.
Die Leseverstärkung benötigt den meisten Teil der Zeitspanne T1, und die Zeitspanne T1 ist im wesentlichen konstant, weil die Leseverstärker 15 mit der herabgespannten internen Versorgungsspannung Vint gespeist werden. Deshalb stellt sich die Zeitspanne T1 unter den Bedingungen der nicht-herabgespannten Versorgungsspannung Vext durch die Kurven A in Fig. 12 dar.
Andererseits verändert sich die Zeitspanne T2 zusammen mit der nicht-herabgespannten Versorgungsspannung Vext, weil die Signalpufferschaltung 19i mit der nicht-herabgespannten Versorgungsspannung Vext gespeist wird. Der Schaltvorgang der Signalpufferschaltung 19i wird also zusammen mit der nicht-herabgespannten Versorgungs spannung Vext beschleunigt, und die Zeitspanne T2 ist zu der nicht-herabgespannten Versorgungsspannung Vext umgekehrt proportional. Wie vorstehend beschrieben, ist die Zeitspanne T3 proportional zu der nicht-herabgespannten Versorgungsspannung Vext und wird die Gesamtverzögerung T4 auf einen Konstantwert Y reguliert, wie durch die Kurven D0 angegeben. Diese Regulierung kann durch eine Veränderung der Stufen der Verzögerungsschaltung 19j durchgeführt werden.
Als Ergebnis wird über den garantierten Bereich ein Grenzwert M beibehalten, und der Hersteller stellt die garantierte Zugriffszeit auf Y ein. Vergleicht man die Kurven D0 mit den Kurven D1 der Kennlinie des Standes der Technik, ist zu erkennen, daß die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung eine verbesserte Zugriffszeit aufweist.
Falls z. B. der garantierte Bereich der externen Versorgungsspannung Vext von 2,5 Volt bis 4,0 Volt reicht und eine Verzögerungsschaltung eine Verzögerung von 2 Nanosekunden einbringen soll, wird die in Fig. 1 gezeigte Verzögerungsschaltung des Standes der Technik zum Einbringen der Verzögerung bei 4 Volt durch acht Komplementärinverter aus geführt. Die acht Komplementärinverter bringen jedoch bei 2,5 Volt 3,9 Nanosekunden ein. Andererseits bringt die Verzögerungsschaltung 19j über den garantierten Bereich konstant die Verzögerung von 2 Nanosekunden ein, und die Halbleiterspeichervorrichtung hat eine um 1,9 Nanosekunden verbesserte Zugriffszeit.

Zweite Ausführungsform

Zu Fig. 13 der Zeichnungen kommend umfaßt eine weitere Verzögerungsschaltung 20 gemäß der vorliegenden Erfindung eine Anzahl von Komplementärinverter INV11 bis INV1m und INVm+1 bis InV1n und eine Pegelschiebeschaltung 21, und die Komplementärinverter INVm+1 bis INV1n und die Komplementärinverter INV11 bis INV1m bilden eine erste Gruppe 22 bzw. eine zweite Gruppe 23.
Jeder der Komplementärinverter INV1 bis INVn ist durch eine Reihenschaltung eines P-Kanal-Anreicherungs-Schalttransistors Qp11 und eines N-Kanal-Anreichungs-Schalttransistors Qn12 ausgeführt. Die Komplementärinverter INV1m+1 bis INV1n der ersten Gruppe 22 sind ähnlich der in Fig. 9 gezeigten Komplementärinverter angeordnet, und die Sourceknoten und die Kanalbereiche der P-Kanal-Anreicherungs-Schalttransistoren Qp11 der ersten Gruppe 22 sind mit der herabgespannten Versorgungsspannung Vint bzw. mit der nicht-herabgespannten Versorgungsspannung Vext vorgespannt. Deshalb ist die durch die erste Gruppe 22 eingebrachte Verzögerung proportional zu dem nicht-herabgespannten Versorgungsspannungspegel Vext, wie in Fig. 14 durch die Kurven D11 angegeben.
Andererseits sind die Sourceknoten und die Kanalbereiche der P-Kanal-Anreicherungs-Schalttransistoren Qp11 der zweiten Gruppe 23 mit der nicht-herabgespannten Versorgungsspannung Vext vorgespannt, und die durch die zweite Gruppe 23 eingebrachte Verzögerung ist umgekehrt proportional zu der nicht-herabgespannten Versorgungsspannung Vext, wie in Fig. 14 durch die Kurven D12 angegeben. Falls die Stufenzahl der Gruppe 22 bzw. 23 in geeigneter Weise reguliert wird, ist die Gesamtverzögerung im wesentlichen konstant, wie in Fig. 14 durch die Kurven D13 angegeben. Die Gesamtverzögerung ist innerhalb eines durch gestrichelte Linien in Fig. 14 angegebenen Bereichs veränderbar, indem die Stufen der ersten oder zweiten Gruppe 22 bzw. 23 geändert werden.
Die Pegelverschiebeschaltung 21 umfaßt einen P-Kanal-Anreicherungs-Schalttransistor Qp13 und N-Kanal-Anreicherungs- Schalttransistoren Qn14 und Qn15, die zwischen der Leitung Lext für die nicht-heruntergespannte Versorgungsspannung und der Massespannungsleitung in Reihe geschaltet sind. Der P-Kanal-Anreicherungs-Schalttransistor Qp13 und der N-Kanal-Anreicherungs-Schalttransistor Qn15 sind durch den Komplementärinverter INV1m gegattert, und der N-Kanal-Anreicherungs-Schalttransistor Qn14 ist durch den Komplementärinverter INVn gegattert. Der Spannungspegel an dem Ausgangsknoten CUT wird gegenüber dem Spannungspegel am Eingangsknoten IN komplementär geändert und ist vom Spannungspegel am Eingangsknoten IN verschoben.
Falls die Verzögerungsschaltung 20 in der in Fig. 7 gezeigten Freizugriffsspeichervorrichtung anstelle der Verzögerungsschaltung 19j eingebaut ist, ist die durch die Verzögerungsschaltung 20 eingebrachte gesamte Verzögerung wesentlich exakter gesteuert als die der Verzögerungsschaltung 19j. Dies liegt an der Tatsache, daß die in die Signalpufferschaltung 19i eingebauten Inverter in wesentlich geringerer Zahl vorliegen als jene der Verzögerungsschaltung. Da die Verzögerungsschaltung 20 die gesamte Verzögerung über den garantierten Bereich ganz exakt konstant hält, kann der Grenzwert M minimiert werden, und die garantierte Zugriffszeit wird weiter verbessert.

Dritte Ausführungsform

Zu Fig. 15 der Zeichnungen kommend umfaßt noch eine weitere Verzögerungsschaltung 30 gemäß der vorliegenden Erfindung im wesentlichen eine erste Gruppe 31 von Komplementärinvertern, eine zweite Gruppe 32 von Komplementärinvertern und eine Pegelverschiebeschaltung 33. Die erste Gruppe 31 und die zweite Gruppe 32 entsprechen der ersten Gruppe 22 bzw. der zweiten Gruppe 23, und die Pegelverschiebeschaltung 33 ist zwischen die erste Gruppe 31 und die zweite Gruppe 32 geschaltet.
Die in dieser Weise angeordnete Verzögerungsschaltung 30 erzielt alle Vorteile der zweiten Ausführungsform.
Obwohl besondere Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben wurden, ist es für den Fachmann offensichtlich, daß verschiedene Änderungen und Modifikationen durchgeführt werden können, ohne den Schutzbereich der Erfindung, wie in den beigefügten Ansprüchen festgelegt, zu verlassen. Zum Beispiel ist die Verzögerungsschaltung gemäß der vorliegenden Erfindung für jeden Signalweg erhältlich, der ungeachtet einer Versorgungsspannung eine Verzögerung auf einen konstanten Wert regulieren soll. Darüber hinaus kann ein internes Ausgangsfreigabesignal aus einem anderen internen Steuersignal erzeugt werden.

Claims

1. Integrierte Halbleiterschaltungsvorrichtung, die auf einem einzelnen Halbleitersubstrat (11) hergestellt ist, mit:

a) einer ersten Baueinheit (12/13/14/15/16), die von einer im wesentlichen konstanten ersten Versorgungsspannung (Vint) gespeist wird und eine erste Zeitspanne zur Erzeugung eines ersten Ausgangssignals benötigt,

b) einer zweiten Baueinheit (19i), die von einer zweiten Versorgungsspannung (Vext) gespeist wird, die sich im Wert von der ersten Versorgungsspannung unterscheidet, und eine zweite Zeitspanne zur Erzeugung eines zweiten Ausgangssignais (IOE) benötigt, die mit dem Wert der zweiten Versorgungsspannung variabel ist, und

c) einer Verzögerungsschaltung (19j; 20; 30), die das zweite Ausgangssignal empfängt und eine Verzögerung einbringt, um eine Differenz zwischen der ersten Zeitspanne und der zweiten Zeitspanne zu vermindern, mit einer Anzahl von Komplementärinvertern (200 bis 20k; INV11 bis INV1n), die kaskadiert geschaltet sind und jeweils durch eine Reihenschaltung eines P-Kanal-Anreicherungs-Feldeffekttransistors (Qp11) und eines N-Kanal-Anreicherungs-Feldeffekttransistors (Qn12) ausgeführt sind,

dadurch gekennzeichnet, daß

die Anzahl von Komplementärinvertern zumindest einen Komplementärinverter (20k; INV1n) aufweisen, dessen P-Kanal- Anreicherungs-Feldeffekttransistor am Sourceknoten (22a) mit einer Quelle (Lint) der ersten Versorgungsspannung verbunden ist und wobei dessen Kanalbereich (22c) mit einer Quelle (Lext) der zweiten Versorgungsspannung verbunden ist, so daß die Schaltgeschwindigkeit des mindestens einen Komplementärinverters umgekehrt proportional zu den Werten der zweiten Versorgungsspannung ist.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die anderen (INV1m+1/... und INV11 bis INV1m) der Anzahl von Komplementärinvertern in eine erste Gruppe (22; 31) und eine zweite Gruppe (23; 32) unterteilt sind, wobei jeder der Komplementärinverter (INV1m+1/...) der ersten Gruppe (22; 31) einen Source-Knoten aufweisen, der mit der Quelle (Lint) der ersten Versorgungsspannung verbunden ist, und einen Kanalbereich, der mit der Quelle (Lext) der zweiten Versorgungsspannung verbunden ist, wobei jeder der Komplementarinverter der zweiten Gruppe einen Source-Knoten und einen Kanalbereich aufweist, die beide mit der Quelle (Lext) der zweiten Versorgungsspannung verbunden sind.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, mit weiterhin einem Pegelverschieber (21) zum übertragen eines Ausgangssignals von einem (INV1m) der Anzahl von Komplementärinvertern, der als Endstufe der Verzögerungsschaltung dient, an eine dritte Baueinheitsschaltung (17)

4. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2 mit weiterhin einem Pegelverschieber (33), der zwischen die erste Gruppe (31) und die zweite Gruppe (32) geschaltet ist.

5. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, wobei die erste Baueinheit und die zweite Bauemheit ein adressierbarer Datenspeicher (12/13/14/15/16) und eine Signalpufferschaltung (19i) sind, wobei die integrierte Halbleiterschaltungsvorrichtung desweiteren eine Aus gangsdatenpufferschaltung (17) aufweist, die auf das von der Verzögerungsschaltung gelieferte Ausgangssignal anspricht, zur Erzeugung eines Ausgangsdatensignals aus dem ersten Ausgangssignal.