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Hintergrund der Erfindung
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft eine Ladeschaltung und eine Halbleiterspeichervorrichtung
unter Verwendung der Ladeschaltung, und insbesondere eine Ladeschaltung
zum Laden einer Lastschaltung auf einen vorbestimmten Spannungspegel,
und eine Halbleiterspeichervorrichtung zum Laden einer Bitleitung
unter Verwendung der Ladeschaltung.
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2. Beschreibung des verwandten
Sachstandes
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Eine
Halbleiterspeichervorrichtung schließt eine Mehrzahl von Speicherzellen
ein, die in einer Matrix angeordnet sind. Vor einem Lesen einer
Information, die in einer der Speicherzellen gespeichert ist, oder
einem Schreiben einer Information in eine der Speicherzellen muss
eine Bitleitung, die mit der Speicherzelle verbunden ist, geladen
werden. In dem Fall einer nicht-flüchtigen Halbleiterspeichervorrichtung
wird der Ladebetrieb durchgeführt,
um die Geschwindigkeit eines Lesens der Information aus der Speicherzelle
zu erhöhen.
In dem Fall einer flüchtigen
Halbleiterspeichervorrichtung wird der Ladebetrieb durchgeführt, um
ein versehentliches Überschreiben
der Information zu verhindern, die in der Speicherzelle gespeichert
ist, wenn die Information gelesen wird.
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7 zeigt eine beispielhafte
Ladeschaltung 700, die herkömmlich ist und üblicherweise
in einer Einzelbit-Halbleiterspeichervorrichtung verwendet wird.
Die Ladeschaltung 700 schließt drei MOS-Transistoren N0,
N1 und N2 vom N-Typ ein. Ein Drain des MOS-Transistors N1 vom N-Typ
ist mit einer Energieversorgung VCC über einen Widerstand R1 verbunden,
und eine Source des MOS-Transistors N1 vom N-Typ ist mit Masse VSS
ver bunden. Ein Gate des MOS-Transistors N1 vom N-Typ ist mit einer
Source des MOS-Transistors N2 vom N-Typ verbunden. Ein Gate des
MOS-Transistors N2 vom N-Typ ist mit einem Knoten 23 zwischen
dem Drain des MOS-Transistors N1 vom N-Typ und dem Widerstand R1
verbunden. Ein Drain des MOS-Transistors N2 vom N-Typ ist mit der
Energieversorgung VCC verbunden. Das Gate des MOS-Transistors N2
vom N-Typ ist mit einem Gate des MOS-Transistors N0 vom N-Typ verbunden,
und die Source des MOS-Transistors
N2 vom N-Typ ist mit einer Source des MOS-Transistors N0 vom N-Typ
verbunden. Die Source des MOS-Transistors N0 vom N-Typ ist auch mit
einem Ausgangsknoten VPR verbunden, der ein Ausgangsanschluss der
Ladeschaltung 700 ist. Ein Drain des MOS-Transistors N0
vom N-Typ ist mit der Energieversorgung VCC über einen Widerstand R0 verbunden.
Ein Knoten 22 zwischen dem Drain des MOS-Transistors N0
vom N-Typ und dem Widerstand R0 ist mit einem Erfassungsverstärker (nicht gezeigt)
verbunden.
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In
der Ladeschaltung 700 ist eine zu ladende Lastschaltung
(nicht gezeigt) mit dem Ausgangsknoten VPR verbunden. Der Knoten 22,
der mit dem Drain des MOS-Transistors N0 vom N-Typ verbunden ist, übermittelt
eine Änderung
in dem Pegel des Ladestroms, der aus dem Ausgangsknoten VPR ausgegeben
wird, zu dem Erfassungsverstärker
als eine Änderung
in der Spannung. Ein Inverter, der den MOS-Transistors N1 vom N-Typ
und den Widerstand R1 einschließt,
erfasst den Spannungspegel des Ausgangsknotens VPR von dem Gate
des MOS-Transistors N1 vom N-Typ.
Dann koppelt der Inverter den Spannungspegel des Ausgangsknotens VPR über den
Knoten 23, der mit dem Drain des MOS-Transistors N1 vom
N-Typ verbunden ist, zu dem Gate des MOS-Transistors N2 vom N-Typ
und zu dem Gate des MOS-Transistors N0 vom N-Typ zurück. Somit
werden der Ladebetrieb, der über
den Ausgangsknoten VPR durchgeführt
wird, und der Betriebs des Erfassungsverstärkers bezüglich der Geschwindigkeit verbessert.
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8 zeigt eine beispielhafte
Ladeschaltung, die für
eine Halbleiterspeichervorrichtung verwendet wird, die ein Paar
von komplementären
Bitleitungen (eine Bitleitung BIT und eine Bitleitung /BIT, die
einen logischen Pegel invertiert von dem lo gischen Pegel der Bitleitung
BIT aufweist) einschließt. In 8 ist eine Energieversorgung
VM eine Energieversorgung oder ein Ausgangsanschluss einer internen
Spannungsabfallschaltung.
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Die
Ladeschaltung 800 schließt einen MOS-Transistor N3
vom N-Typ zwischen
der Energieversorgung VM und der Bitleitung BIT und einem MOS-Transistor
N4 vom N-Typ zwischen der Energieversorgung VM und der Bitleitung
/BIT ein. Die MOS-Transistoren N3 und N4 vom N-Typ sind Lasttransistoren.
Ein MOS-Transistor NEQ vom N-Typ zum Entzerren der Bitleitungen
ist zwischen den Bitleitungen BIT und /BIT bereitgestellt (d. h.
zum Laden der Bitleitungen BIT und /BIT auf ein gleiches Potenzial).
In dem Fall, wo eine Spannungsfestigkeit der Speicherzelle (nicht
gezeigt), die mit den Bitleitungen BIT und /BIT verbunden ist, niedriger
als die externe Versorgungsspannung ist, wird der Ausgangsanschluss
der internen Spannungsabfallschaltung als die Energieversorgung
VM verwendet.
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Drains
des MOS-Transistors N3 und N4 vom N-Typ sind mit der Energieversorgung
VM verbunden. Eine Source des MOS-Transistors N3 vom N-Typ ist mit
der Bitleitung BIT verbunden, und eine Source des MOS-Transistors
N4 vom N-Typ ist mit der Bitleitung /BIT verbunden. Gates der MOS-Transistoren
vom N-Typ N3 und N4 sind miteinander verbunden. Ein Drain und eine
Source des MOS-Transistors
NEQ vom N-Typ sind jeweils mit der Source des MOS-Transistors N3 vom
N-Typ und der Source des MOS-Transistors N4 vom N-Typ verbunden.
Ein Gate des MOS-Transistors NEQ vom N-Typ ist mit den Gates der MOS-Transistoren
N3 und N4 vom N-Typ verbunden.
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Der
MOS-Transistor NEQ vom N-Typ ist mit den Bitleitungen BIT und /BIT
verbunden, um so die Bitleitungen BIT und /BIT zu entzerren. Das
Gate des MOS-Transistors NEQ vom N-Typ empfängt ein Entzerrersignal EQ1.
Das Entzerrersignal EQ1 wird auch in die Gates der MOS-Transistoren
N3 und N4 vom N-Typ eingegeben.
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Während das
Entzerrersignal EQ1 auf einem HOHEN logischen Pegel ist, sind die
MOS-Transistoren N3, N4 und NEQ vom N-Typ sämtlich in einem EIN-Zustand.
Die Source und das Drain des MOS-Transistors N3 vom N-Typ sind zueinander
leitfähig,
und die Source und das Drain des MOS-Transistors N4 vom N-Typ sind
zueinander leitfähig.
Deswegen wird die Spannung der Energieversorgung VM an die Bitleitungen
BIT und /BIT angelegt. Da das Drain und die Source des MOS-Transistors
NEQ vom N-Typ auch miteinander leitfähig sind, wird der Entzerrerbetrieb
zum Laden der Bitleitungen BIT und /BIT auf ein gleiches Potenzial
durchgeführt.
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Folglich
wird, während
das Entzerrersignal EQ1 auf einem HOHEN logischen Pegel ist, die Spannung
der Energieversorgung VM dem Speicher zugeführt, der mit den Bitleitungen
BIT und /BIT verbunden ist.
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Wie
oben beschrieben, verwendet die Ladeschaltung 800 MOS-Transistoren vom
N-Typ. Die Schwellenspannungs-Abfallfunktion der MOS-Transistoren
vom N-Typ wird benutzt, um die Bitleitungen BIT und /BIT auf 1/2
VCC vorzuladen. Dies stellt die Wirkung eines Verringerns eines
Energieverbrauchs und eines Rauschens bereit, während die Begleitungen BIT
und /BIT geladen und entladen werden.
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Eine
herkömmliche
Einzelbit-Halbleiterspeichervorrichtung verwendet die in 7 gezeigte Ladeschaltung 700,
um so die Bitleitung unter Benutzung eines Spannungsabfalls zu laden,
der der Schwellenspannung Vth der MOS-Transistoren vom N-Typ entspricht.
Eine Halbleiterspeichervorrichtung, die integral eine interne Spannungsabfallschaltung einschließt, verwendet
die in 8 gezeigte Ladeschaltung 800.
Die komplementären
Bitleitungen BIT und /BIT, die mit sämtlichen der Speicherzellen
verbunden sind, werden unter Verwendung der Spannung des Ausgangsanschlusses
VM der internen Ladeabfallschaltung als die Energieversorgungsspannung
der MOS-Transistoren vom N-Typ geladen.
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Die
Ladeschaltung 700 weist das folgende Problem auf. Da das
Potenzial der Quellen der MOS-Transistoren vom N-Typ während des
Ladebetriebs zunimmt, wird der Unterschied in einem Poten zial zwischen
der Gate und dem Source jedes MOS-Transistors vom N-Typ verringert.
Dies geht einher mit einer Verringerung der Treiberfähigkeit
der MOS-Transistoren vom N-Typ, was die Ladezeitperiode unvermeidlich
erhöht.
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Die
Ladeschaltung 800 weist das folgende Problem auf. Die Last
der internen Spannungsabfallschaltung zum Zuführen einer Spannung zum Laden ist übermäßig hoch.
Dementsprechend ist eine übermäßig große Ausgangskapazität erforderlich,
um einen stabilen Betrieb zu erhalten.
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Zusammenfassung
der Erfindung
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Gemäß einem
Aspekt der Erfindung schließt eine
Ladeschaltung zum Laden einer vorbestimmten Lastschaltung auf ein
vorbestimmtes Potenzial eine Ladetreiberschaltung, die mit der Lastschaltung
verbunden ist, zum Zuführen
eines Ladesignals zu der Lastschaltung von einem Ausgangsende der
Ladetreiberschaltung; eine Zeitkonstant-Schaltung zum Empfangen
des Ladesignals, Ändern
einer Zeitkonstante des Ladesignals und Ausgeben eines Übergangssignals,
das eine vorbestimmte Übergangszeitperiode
aufweist; eine Steuerschaltung zum Ausgeben eines Steuersignals,
um eine Zeitkonstante der Zeitkonstant-Schaltung in Übereinstimmung
mit der vorbestimmten Lastschaltung einzustellen; eine Spannungserfassungsschaltung
zum Erfassen, dass das Übergangssignal,
das aus der Zeitkonstant-Schaltung ausgegeben wird, das vorbestimmte Potenzial
erreicht hat, und zum Ausgeben eines Erfassungssignals; und eine
Verzögerungs-
und Inversionsschaltung zum Verzögern
und Invertieren eines logischen Pegels eines extern eingegebenen
Ladesteuersignals und zum Ausgeben eines Verzögerungssignals ein. Die Ladetreiberschaltung
startet einen Ladebetrieb in Übereinstimmung
mit dem Verzögerungssignal,
das von der Verzögerungs-
und Inversionsschaltung ausgegeben wird, und beendet den Ladebetrieb
in Übereinstimmung
mit dem Erfassungssignal, das aus der Spannungserfassungsschaltung
ausgegeben wird.
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In
einer Ausführungsform
der Erfindung ist das Ausgangsende durch das Verzögerungssignal während einer
Verzögerungszeitpe riode
von der Zeit, zu der das Ladesteuersignal in die Verzögerungs- und
Inversionsschaltung eingegeben wird, bis zu der Zeit, zu der das
Verzögerungssignal
ausgegeben wird, geerdet.
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In
einer Ausführungsform
der Erfindung ist ein Ausgangsabschnitt der Spannungserfassungsschaltung
ein Transfer-Gatter, das leitfähig
wird, wenn das Verzögerungssignal
in einen aktiven Zustand versetzt wird. Das Transfer-Gatter ist
mit einem Gate eines MOS-Transistors vom P-Typ der Ladetreiberschaltung
verbunden. Das Gate des MOS-Transistors vom P-Typ ist mit einer
Ziehschaltung zum Versetzen des MOS-Transistors vom P-Typ in einen nicht
leitfähigen
Zustand verbunden, wenn das Verzögerungssignal
in einen inaktiven Zustand versetzt ist.
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In
einer Ausführungsform
der Erfindung schließt
die Zeitkonstant-Schaltung eine Mehrzahl von MOS-Transistoren vom
P-Typ, die in Reihe verbunden sind, und eine Mehrzahl von MOS-Transistoren vom
N-Typ, die jeweils eine Source verbunden mit einer Source eines
jeweiligen MOS-Transistors vom P-Typ und ein Drain verbunden mit
einem Drain des jeweiligen MOS-Transistors
vom P-Typ aufweisen, ein. Ein Gate jedes der Mehrzahl der MOS-Transistoren
vom P-Typ ist mit der Masse verbunden. Ein Senkenbereich jedes Gates
ist mit einer vorbestimmten internen Energieversorgung der Ladeschaltung verbunden.
Ein Gate jedes der Mehrzahl der MOS-Transistoren vom N-Typ empfängt ein
Steuersignal, das aus der Steuerschaltung ausgegeben wird.
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In
einer Ausführungsform
der Erfindung ist ein EIN-Widerstand jedes der Mehrzahl der MOS-Transistoren
vom N-Typ eingestellt, kleiner als ein EIN-Widerstand jedes der
Mehrzahl der MOS-Transistoren
vom P-Typ zu sein.
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Gemäß einem
weiteren Aspekt der Erfindung schließt eine Halbleiterspeichervorrichtung
die oben erwähnte
Ladeschaltung; ein Paar komplementärer Bitleitungen, die mit einer
Speicherzelle verbunden sind; und eine Entzerrerschaltung zum Entzerren des
Paars komplementärer
Bitleitungen auf ein gleiches vorbestimmtes Potenzial unter Verwendung
eines Entzerrersignals, das als ein Ladesteuersignal wirkt, ein.
Ein Ausgangsende der Ladetreiberschaltung der Ladeschaltung ist
mit dem Paar der komplementären
Bitleitungen verbunden.
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In
einer Ausführungsform
der Erfindung schließt
die Halbleiterspeichervorrichtung zumindest ein oder mehrere Paare
komplementärer
Bitleitungen ein, wobei das Ausgangsende der Ladetreiberschaltung
der Ladeschaltung mit den Paaren der komplementären Bitleitungen verbunden
ist.
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In
einer Ausführungsform
der Erfindung schließt
die Entzerrerschaltung eine Ziehschaltung zum Laden des Paars der
komplementären
Bitleitungen auf ein vorbestimmtes Potenzial ein.
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In
einer Ausführungsform
der Erfindung schließt
die Entzerrerschaltung eine Ziehschaltung zum Laden des Paars komplementärer Bitleitungen auf
ein vorbestimmtes Potenzial ein, und die Verzögerungs- und Inversionsschaltung
der Ladeschaltung stellt eine Verzögerungszeitperiode ein, die
zumindest gleich einer Zeitperiode ist, die erforderlich ist, damit
das Paar der komplementären
Bitleitungen, die auf das vorbestimmte Potenzial von der Ziehschaltung
geladen sind, über
das Ausgangsende der Ladetreiberschaltung entladen wird.
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In
einer Ausführungsform
der Erfindung stellt die Verzögerungs-
und Inversionsschaltung der Ladeschaltung eine Verzögerungszeitperiode
bereit, die zumindest gleich einer Zeitperiode ist, die erforderlich
ist, damit das Paar der komplementären Bitleitungen, die auf das
vorbestimmte Potenzial durch die Ziehschaltung aufgeladen sind, über das
Ausgangsende der Ladetreiberschaltung entladen wird.
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Somit
ermöglicht
die hierin beschriebene Erfindung die Vorteile eines Bereitstellens
einer Ladeschaltung zum Durchführen
eines stabilen Ladebetriebs bei einer hohen Geschwindigkeit ohne
ein Verschlechtern der Treibereigenschaften von hierin eingeschlossenen
MOS-Transistoren, und einer Halbleiterspeichervorrichtung unter
Verwendung derselben.
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Diese
und andere Vorteile der vorliegenden Erfindung werden Durchschnittsfachleuten
auf ein Lesen und Verstehen der folgenden detaillierten Beschreibung
unter Bezugnahme auf die zugehörigen Figuren
hin offensichtlich werden.
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Kurze Beschreibung der
Zeichnungen
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In
den Zeichnungen zeigen:
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1 eine Schaltungskonfiguration
einer Ladeschaltung gemäß einem
Beispiel der vorliegenden Erfindung;
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2 eine Schaltungskonfiguration
einer Verzögerungs-
und Inversionsschaltung, die in der in 1 gezeigten Ladeschaltung eingeschlossen
ist;
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3 eine Schaltungskonfiguration
einer Zeitkonstant-Schaltung, die in der in 1 gezeigten Ladeschaltung eingeschlossen
ist;
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4 eine teilweise Schaltungskonfiguration einer
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung,
die die in 1 gezeigte
Ladeschaltung einschließt;
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5 ein Zeitgebungsdiagramm,
das verschiedene Signale veranschaulicht, die in den in den 1 und 4 gezeigten Schaltungen verwendet werden;
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6 eine teilweise Schaltungskonfiguration einer
weiteren Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung,
die die in 1 gezeigte Ladeschaltung
einschließt;
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7 eine Schaltungskonfiguration
einer herkömmlichen
Ladeschaltung; und
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8 eine Schaltungskonfiguration
einer weiteren herkömmlichen
Ladeschaltung.
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Beschreibung der bevorzugten
Ausführungsformen
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Nachstehend
wird die vorliegende Erfindung im Wege veranschaulichender Beispiele
unter Bezugnahme auf die zugehörigen
Zeichnungen beschrieben werden.
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1 zeigt eine Schaltungskonfiguration
einer Ladeschaltung 100 gemäß einem Beispiel der vorliegenden
Erfindung. Die Ladeschaltung 100 schließt eine Ladetreiberschaltung 10,
die MOS-Transistoren
P0 und P1 vom P-Typ zum Zuführen
eines Ladestroms zu einer Lastschaltung (nicht gezeigt) einschließt, eine
Zeitkonstant-Schaltung 2 zum Ändern einer Zeitkonstante eines
Ladesignals, um so eine Übergangszeitperiode
des Ladesignals zu bestimmen, eine Steuerschaltung 18 zum
Erzeugen eines Steuersignals zum Steuern der Zeitkonstante der Zeitkonstant-Schaltung 2,
eine Rückkopplungsschaltung 30 (d.
h. eine Spannungserfassungsschaltung) zum Erfassen, dass eine Spannung,
die von der Zeitkonstant-Schaltung 2 ausgegeben wird, ein
vorbestimmtes Potenzial erreicht hat, und eine Verzögerungs-
und Inversionsschaltung zum Verzögern
und Invertieren eines logischen Pegels von einem Ladesteuersignal,
das in die Ladeschaltung 100 von einer externen Vorrichtung
eingegeben wird, ein.
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Wie
oben beschrieben, schließt
die Ladetreiberschaltung 10 den MOS-Transistor P1 vom P-Typ zum
Ausgeben eines Ladestroms und den MOS-Transistor P0 vom P-Typ (Ziehschaltung)
zum Hochziehen des MOS-Transistors P1 vom P-Typ ein. Eine Source
des MOS-Transistors
P1 vom P-Typ ist mit einer Energieversorgung VCC verbunden, und ein
Drain des MOS-Transistors P1 vom P-Typ ist mit einem Ausgangsknoten
VPR verbunden, der mit der Lastschaltung verbunden ist, zum Ausgeben
eines Ladestroms. Die Lastschaltung ist aufzuladen. Der MOS-Transistor
P1 vom P-Typ treibt die Lastschaltung direkt über den Ausgangsknoten VPR.
Ein Gate des MOS-Transistors P1 vom P-Typ ist mit einem Drain des
MOS-Transistors P0 vom P-Typ über
einen Knoten 7 verbunden. Eine Source des MOS-Transistors
P0 vom P-Typ ist mit der Energieversorgung VCC verbunden, und ein
Gate des MOS-Transistors P0 vom P-Typ ist mit einem Ausgangsende
der Verzögerungs- und Inversionsschaltung 1 verbunden. Somit
wird ein Verzöge rungssignal 8 in
das Gate des MOS-Transistors P0 vom P-Typ eingegeben.
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Die
Ladeschaltung 100 wird in einer Halbleiterspeichervorrichtung
verwendet, die komplementäre
Bitleitungen (eine Bitleitung BIT und eine Bitleitung /BIT, die
einen logischen Pegel aufweist, die von dem Pegel der Bitleitung
BIT invertiert ist; nicht in 1 gezeigt)
einschließt.
Ein Paar von Bitleitungen BIT und /BIT ist für jede Speicherzelle der Speichervorrichtung
bereitgestellt. Der Ausgangsknoten VPR ist mit den Bitleitungen
BIT und /BIT über
eine Entzerrerschaltung (nicht in 1 gezeigt)
verbunden. Die Entzerrerschaltung entzerrt die Bitleitungen BIT
und /BIT (d. h. lädt
die Bitleitungen BIT und /BIT auf ein gleiches Potenzial).
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Der
Ausgangsknoten VPR ist mit einem Drain eines MOS-Transistors N6
vom N-Typ verbunden. Eine Source des MOS-Transistors N6 vom N-Typ
ist mit Masse VSS verbunden. Ein Gate des MOS-Transistors N6 vom N-Typ ist mit einem
Ausgangsende eines Inverters INV0 verbunden. Somit empfängt das
Gate des MOS-Transistors N6 vom N-Typ ein Signal 3, das
durch ein Invertieren des logischen Pegels des Verzögerungssignals 8 durch den
Inverter INV0 erhalten wird. Das Signal 8 wird durch ein
Verzögern,
und durch ein Invertieren des logischen Pegels, eines Entzerrersignals
/EQ unter Verwendung der Verzögerungs-
und Inversionsschaltung 1 erhalten. Das Entzerrersignal
/EQ wird durch eine interne Zeitgebungs-Erzeugungsschaltung (nicht
gezeigt) der Halbleiterspeichervorrichtung erzeugt. Während das
Entzerrersignal /EQ auf einem HOHEN logischen Pegel ist, ist das
Signal 3 auch auf dem HOHEN logischen Pegel. Wenn ein Signal 3 mit einem
HOHEN logischen Pegel an dessen Gate empfangen wird, wird der MOS-Transistor
N6 vom N-Typ EINgeschaltet, und somit wird der Spannungspegel des
Ausgangsknotens VPR auf den Spannungspegel der Masse VSS herabzogen.
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Die
Verzögerungs-
und Inversionsschaltung 1 empfängt das Entzerrersignal /EQ
und erzeugt das Verzögerungssignal 8 auf
der Grundlage des Entzerrersignals /EQ. 2 zeigt eine bei spielhafte spezifische
Konfiguration der Verzögerungs-
und Inversionsschaltung 1.
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Wie
in 2 gezeigt, schließt die Verzögerungs-
und Inversionsschaltung 1 Inverter INV11, INV12 und INV13
in drei Stufen ein, die jeweils einen CMOS-Aufbau aufweisen. Der
Inverter INV11 schließt
einen MOS-Transistor P11 vom P-Typ und einen MOS-Transistor N11
vom N-Typ ein. Der Inverter INV12 schließt einen MOS-Transistor P12
vom P-Typ und einen MOS-Transistor N12 vom N-Typ ein. Der Inverter
INV13 schließt
einen MOS-Transistor P13
vom P-Typ und einen MOS-Transistor N13 vom N-Typ ein.
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Der
MOS-Transistor P11 vom P-Typ des Inverters INV11 der ersten Stufe
weist einen Gate-Bereich (oder Senkenbereich) auf, der eine Länge LP11 aufweist,
die ausreichend groß ist,
um eine ausreichende Verzögerungszeitperiode
bezüglich
einer fallenden Flanke eines Pulses des Entzerrersignals /EQ bereitzustellen.
Auf ähnliche
Weise weist der MOS-Transistor N12 vom N-Typ des Inverters INV12 der
zweiten Stufe einen Gate-Bereich auf, der eine Länge LN12 aufweist, die ausreichend
groß ist,
um eine ausreichende Verzögerungszeitperiode
bezüglich
einer ansteigenden Flanke eines Pulses eines Signals 19,
das aus dem Inverter INV11 der ersten Stufe ausgegeben wird, bereitzustellen.
Der Inverter INV13 der dritten Stufe formt die Wellenform eines Signals 20,
das aus dem Inverter INV12 der zweiten Stufe ausgegeben wird, derart,
dass das Verzögerungssignal 8 aus
dem Inverter INV13 der dritten Stufe ausgegeben wird. Der MOS-Transistor N11 vom N-Typ
des Inverters INV11 der ersten Stufe weist einen Gate-Bereich auf,
der eine Länge
LN11 aufweist. Der MOS-Transistor P12 vom P-Typ des Inverters INV12
der zweiten Stufe weist einen Gate-Bereich auf, der eine Länge LP12
aufweist. Der MOS-Transistor P13 vom P-Typ des Inverters INV13 der
dritten Stufe weist einen Gate-Bereich auf, der eine Länge LP13
aufweist. Der MOS-Transistor N13 vom N-Typ des Inverters INV13 der
dritten Stufe weist einen Gate-Bereich auf, der eine Länge LN13
aufweist. Die Längen
LN11, LP12, LP13 und LN13 sind kleiner als die Längen LP11 und LN12.
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Die
Verzögerungs-
und Inversionsschaltung 1 empfängt ein Entzerrersignal /EQ
eines HOHEN logischen Pegels und invertiert den logischen Pegel des
Entzerrersignals /EQ eines HOHEN logischen Pegels. Folglich gibt
die Verzögerungs-
und Inversionsschaltung 1 nach einer vorbestimmten Verzögerungszeitperiode
ein Verzögerungssignal 8 eines NIEDRIGEN
logischen Pegels aus. Das Verzögerungssignal 8 eines
NIEDRIGEN logischen Pegels wird in den Inverter INV0 (1) eingegeben, der dann
ein Signal 3 eines hohen logischen Pegels ausgibt. Das
Signal 3 eines HOHEN logischen Pegels schaltet den MOS-Transistor
N6 vom N-Typ EIN
und zieht somit den Spannungspegel des Ausgangsknotens VPR auf den
Spannungspegel der Masse VSS herab. Somit wirkt das Signal 3 als
ein Steuersignal für
den MOS-Transistor N6 vom N-Typ.
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Wie
in 1 gezeigt, ist das
Ausgangsende des Inverters INV0 mit einem Gate eines MOS-Transistors
N7 vom N-Typ verbunden. Ein Drain des MOS-Transistors N7 vom N-Typ
ist mit einem Knoten 4 verbunden, der mit einem Eingangsende
des Inverters INV1 und einem Ausgangsende der Zeitkonstant-Schaltung 2 verbunden
ist. Eine Source des MOS-Transistors N7 vom N-Typ ist mit der Masse VSS
verbunden. In einer derartigen Konfiguration wird, wenn das Signal 3 auf
einem HOHEN logischen Pegel ist, der MOS-Transistor N7 vom N-Typ
EINgeschaltet und zieht den Spannungspegel des Knotens 4 auf
den Spannungspegel der Masse VSS. Somit wirkt das Signal 3 auch
als ein Steuersignal für
den MOS-Transistor N7 vom N-Typ. Die Zeitkonstant-Schaltung 2 ist
mit beiden Drains der MOS-Transistoren N6 und N7 vom N-Typ verbunden. Die
Zeitkonstant-Schaltung wird mit einem Steuersignal CNTRL von einer
Steuerschaltung 18 zum Einstellen der Zeitkonstante der
Zeitkonstant-Schaltung 2 versehen.
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Folglich
wird, wenn das Entzerrersignal /EQ, das in die Verzögerungs-
und Inversionsschaltung 1 eingegeben wird, auf einem HOHEN
logischen Pegel ist, der Spannungspegel des Eingangsendes und des
Ausgangsendes der Zeitkonstant-Schaltung 2 auf den Spannungspegel
der Masse VSS herabgezogen. Somit kann der Spannungspegel des Knotens 4,
der mit dem Eingangsende des Inverters INV1 und dem Ausgangsende
der Zeitkonstant-Schaltung 2 verbunden ist, auf den Spannungspegel
der Masse VSS fixiert werden. Deswegen fließt kein überschüssiger Strom von dem Inverter
INV1, wie es der Fall ist, wenn der Knoten 4 auf einem
Zwischenpegel ist. Der Betrieb eines Herabziehens des Spannungspegels
des Knotens 4 auf den Spannungspegel der Masse VSS kann
ein Initialisierungsbetrieb zum Starten eines Ladebetriebs in dem
darauf folgenden Zyklus sein.
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Ein
Ausgangsende des Inverters INV1, der das Eingangsende mit dem Knoten 4 verbunden
aufweist, ist mit einem Eingangsende des Inverters INV2 verbunden.
Ein Signal 5 wird aus dem Ausgangsende des Inverters INV1
zu dem Eingangsende des Inverters INV2 ausgegeben. Ein Ausgangsende
des Inverters INV2 ist mit einem Eingangsende 6 eines Transfer-Gatters 25 verbunden.
Das Transfer-Gatter 25 schließt einen MOS-Transistor N5
vom N-Typ und einen MOS-Transistor P2 vom P-Typ ein. Die Sources
des MOS-Transistors N5 vom N-Typ und des MOS-Transistors P2 vom
P-Typ sind miteinander verbunden,
und die Drains des MOS-Transistors
N5 vom N-Typ und des MOS-Transistors P2 vom P-Typ sind miteinander
verbunden. Ein Ausgangsende des Transfer-Gatters 25 ist mit dem Knoten 7 verbunden, der
mit dem Gate des MOS-Transistors P1 vom P-Typ und dem Drain des
MOS-Transistors
P0 vom P-Typ verbunden ist. Ein Gate des MOS-Transistors N5 vom N-Typ ist mit der
Verzögerungs-
und Inversionsschaltung 1 verbunden, und ein Gate des MOS-Transistors
P2 vom P-Typ ist mit dem Ausgangsende des Inverters INV0 verbunden.
Somit wird das Verzögerungssignal 8 in
das Gate des MOS-Transistors N5 vom N-Typ eingegeben, und das Signal 3 wird
in das Gate des MOS-Transistors P2 vom P-Typ eingegeben. Der Knoten 7 ist
mit dem Drain des MOS-Transistors P0 vom P-Typ verbunden. Deswegen
wird, wenn ein Entzerrersignal /EQ auf einem HOHEN logischen Pegel
ist, ein Verzögerungssignal 8 eines
NIEDRIGEN logischen Pegels, das aus der Verzögerungs- und Inversionsschaltung 1 ausgegeben
wird, in das Gate des MOS-Transistors
P0 vom P-Typ eingegeben. Somit wird der MOS-Transistor P0 vom P-Typ EINgeschaltet,
und der Spannungspegel des Knotens 7 wird auf den Spannungspegel
der Energieversorgung VCC hochgezogen.
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Dank
einer derartigen Konfiguration wird, während das Entzerrsignal /EQ
auf einem HOHEN logischen Pegel ist und das Verzögerungssignal 8 auf einem
NIEDRIGEN logischen Pegel ist, der MOS-Transistor P0 vom P-Typ EINgeschaltet.
Somit wird der logische Pegel des Gates des MOS-Transistors P1 vom
P-Typ auf einen HOHEN logischen Pegel über den Knoten 7 angehoben,
und der MOS-Transistor P1 vom P-Typ wird ausgeschaltet. Deswegen
fließt
kein überschüssiger Strom
von dem Ausgangsknoten VPR zu der Lastschaltung. Eine geschlossene
Schaltung, die den MOS-Transistor
P1 vom P-Typ, den Ausgangsknoten VPR, die Zeitkonstant-Schaltung 2,
den Knoten 4, den Inverter INV1, den Inverter INV2, das
Transfer-Gatter 25 (Ausgabeabschnitt der Spannungserfassungsschaltung)
und den Knoten 7 einschließt, wirkt als die Rückkopplungsschaltung 30 zum
Zuführen
des Spannungspegels des Ausgangsknotens VPR zu dem Gatter des MOS-Transistors
P1 vom P-Typ. Die Rückkopplungsschaltung 30 weist
eine Funktion einer Stromerfassungsschaltung auf, wie oben beschrieben.
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Rück-Gates
der MOS-Transistoren N5, N6 und N7 vom N-Typ sind mit der Masse
VSS verbunden, und Rück-Gates
der MOS-Transistoren P0, P1 und P2 vom P-Typ sind mit der Energieversorgung VCC
verbunden.
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3 zeigt eine beispielhafte
spezifische Konfiguration der Zeitkonstant-Schaltung 2,
die in 1 gezeigt ist.
Wie in der 3 gezeigt,
schließt die
Zeitkonstant-Schaltung 2 eine Reihenschaltung ein, die
die Transfer-Gatter 26, 27 und 28 einschließt.
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Das
Transfer-Gatter 26 schließt einen MOS-Transistor N8
vom N-Typ und einen
MOS-Transistor P3 vom P-Typ ein. Die Sources des MOS-Transistors
N8 vom N-Typ und des MOS-Transistors P3 vom P-Typ sind miteinander verbunden. Die
Drains des MOS-Transistors N8 vom N-Typ und des MOS-Transistors
P3 vom P-Typ sind miteinander verbunden. Das Transfer-Gatter 26 empfängt ein
Signal über
die Sources (Eingangsende) und gibt ein Signal über die Drains (Ausgangsende)
aus.
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Auf ähnliche
Weise schließt
das Transfer-Gatter 27 einen MOS-Transistor N9 vom N-Typ und einen MOS-Transistor
P4 vom P-Typ ein. Die Sources des MOS-Transistors N9 vom N-Typ und des
MOS-Transistors
P4 vom P-Typ sind miteinander verbunden. Die Drains des MOS-Transistors
N9 vom N-Typ und des MOS-Transistors P4 vom P-Typ sind miteinander
verbunden. Das Transfer-Gatter 27 empfängt ein
Signal über
die Sources (Eingangsende) und gibt ein Signal über die Drains (Ausgangsende) aus.
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Das
Transfer-Gatter 28 schließt einen MOS-Transistor N10
vom N-Typ und einen MOS-Transistor P5 vom P-Typ ein. Die Sources
des MOS-Transistors N10 vom N-Typ und des MOS-Transistors P5 vom
P-Typ sind miteinander verbunden. Die Drains des MOS-Transistors N10 vom
N-Typ und des MOS-Transistors P5 vom P-Typ sind miteinander verbunden.
Das Transfer-Gatter 28 empfängt ein Signal über die
Sources (Eingangsende) und gibt ein Signal über die Drains (Ausgangsende)
aus.
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Das
Ausgangsende des Transfer-Gatters 26 ist mit dem Eingangsende
des Transfer-Gatters 27 verbunden, und das Ausgangsende
des Transfer-Gatters 27 ist mit dem Eingangsende des Transfer-Gatters 28 verbunden.
Das Eingangsende des Transfer-Gatters 26 wirkt als ein
Eingangs-(EIN-)Ende der Zeitkonstant-Schaltung 2, und das
Ausgangsende des Transfer-Gatters 28 wirkt als ein Ausgangs-(AUS-)Ende
der Zeitkonstant-Schaltung 2.
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Rück-Gates
der MOS-Transistoren P3, P4 und P5 vom P-Typ sind mit einer Energieversorgung 9 verbunden,
und Gates der MOS-Transistoren
P3, P4 und P5 vom P-Typ sind mit der Masse VSS verbunden. Deswegen
sind die MOS-Transistoren P3, P4 und P5 vom P-Typ immer in einem
EIN-Zustand (oder aktiven Zustand). Die Energieversorgung 9 kann
mit der Energieversorgung VCC (1)
verbunden werden. Alternativ kann in einer Halbleiterspeichervorrichtung,
die eine interne Spannungsabfallschaltung aufweist, die Energieversorgung 9 mit einem
Eingangsende der internen Spannungsabfallschaltung verbunden sein.
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Rück-Gates
der MOS-Transistoren N8, N9 und N10 vom N-Typ sind mit der Masse
VSS verbunden. Ein Gate des MOS-Transistors N8 vom N-Typ wird mit
einem Steuersignal CNTRL0 versorgt, das Gate des MOS-Transistors
N9 vom N-Typ wird mit einem Steuersignal CNTRL1 versorgt, und ein
Gate des MOS-Transistors N10 vom N-Typ wird mit einem Steuersignal
CNTRL3 versorgt. Die Steuersignale CNTRL0, CNTRL1 und CNTRL2 werden
von der Steuerschaltung 18 (1)
gesteuert, EIN oder AUS zu sein.
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Die
Zeitkonstant-Schaltung 2 arbeitet wie folgt. Wenn die MOS-Transistoren P3,
P4 und P5 vom P-Typ sämtlich
in einem EIN-Zustand
sind, wirkt der EIN-Widerstand des Gate-Bereichs jedes Transistors
(Kanalwiderstand) als eine Widerstandskomponente. Auf ähnliche
Weise wirkt, wenn die MOS-Transistoren N8, N9 und N10 vom N-Typ
sämtlich
in einem AUS-Zustand (oder inaktiven Zustand) sind, ein Diffusionsbereich,
der jeweils als ein Source-Bereich und ein Drain-Bereich jedes Transistors bereitgestellt
ist, als eine Kapazitätskomponente. Deswegen
weist die Zeitkonstant-Schaltung 2 eine Zeitkonstante auf,
die auf der Grundlage einer Widerstandskomponente in jedem der MOS-Transistoren P3,
P4 und P5 vom P-Typ und einer Kapazitätskomponente in jedem der MOS-Transistoren
N8, N9 und N10 vom N-Typ bestimmt ist. Die Zeitkonstante der Zeitkonstant-Schaltung 2 wirkt
als eine Zeitkonstante für
die Rückkopplungsschaltung 30.
Die Zeitkonstante kann durch die EIN/AUS-Steuerung, die von den Steuersignalen
CNTRL0 bis CNTRL2 durchgeführt wird,
die von der Steuerschaltung 18 ausgegeben werden, eingestellt
werden. Der Grund dafür
ist wie folgt.
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Wenn
zumindest einer der MOS-Transistoren N8, N9 und N10 vom N-Typ in
einem EIN-Zustand ist, schließt
der EIN-Widerstand des MOS-Transistors vom N-Typ, der in dem EIN-Zustand
ist, den EIN-Widerstand jedes der MOS-Transistoren P3, P4 und P5
vom P-Typ kurz,
um so die Zeitkonstante für
die Rückkopplungsschaltung 30 zu verringern.
Die Zeitkonstante für
die Rückkopplungsschaltung 30 wird
verringert, weil der EIN-Widerstand jedes der MOS-Transistoren N8,
N9 und N10 vom N-Typ ausgelegt ist, beträchtlich kleiner als der EIN-Widerstand
jedes der MOS-Transistoren P3, P4 und P5 vom P-Typ zu sein. Die
Zeitkonstant-Schaltung 2 ist derart ausgelegt, dass die
Zeitkonstante der Transfer-Gatter 26, 27 und 28,
die die MOS-Transistoren N8, N9 und N10 vom N-Typ und die MOS-Transistoren
P3, P4 und P5 vom P-Typ einschließt, an die Zeitkonstante der
Zustandsübergangszeitperiode
der Bitleitungen BIT und /BIT angepasst ist, die mit jeder Speicherzelle
verbunden sind.
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Eine
Bitleitung, die mit einer Speicherzelle verbunden ist, weist beispielsweise
einen Leitungswiderstand und eine Leitungskapazität des Materials, das
für die
Bitleitung verwendet wird, eine Diffusionskapazität der Speicherzelle,
die mit der Bitleitung verbunden ist, und eine EIN-Widerstands-
und eine Kapazitätskomponente
eines Schalttransistors zum Entzerren und Laden der Bitleitung auf.
Wenn beispielsweise 512 Wortleitungen vorhanden sind, weisen sämtliche
der Bitleitungen einen Gesamtwiderstand von ungefähr 4,6 kΩ und eine
Gesamtkapazität von
ungefähr
0,7 pF auf. Die Zeitkonstant-Schaltung 2 ist derart ausgelegt,
dass die Zeitkonstante im Wesentlichen an die Zeitkonstante der
Bitleitungen angepasst ist, die einen Gesamtwiderstand von ungefähr 4,6 kΩ und eine
Gesamtkapazität
von ungefähr 0,7
pF aufweisen.
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Die
Zeitkonstant-Schaltung 2 bestimmt die Treiberzeitperiode
des MOS-Transistors P1 vom P-Typ und bestimmt auch den Ladepegel,
der von dem MOS-Transistor P1 vom P-Typ bereitgestellt wird. Die
Zeitkonstant-Schaltung 2, die in 3 gezeigt ist, schließt die dreistufigen Transfer-Gatter 26, 27 und 28 ein.
Durch ein Ändern
der Anzahl von Stufen der Transfer-Gatter (Anzahl von Transfer-Gattern,
die in Reihe verbunden sind), kann der Ladepegel geändert werden.
Auch nachdem die Anzahl von Stufen der Transfer-Gatter bestimmt
ist, kann die Zeitkonstante der Zeitkonstant-Schaltung 2 eingestellt
werden, und somit kann der Ladepegel, der durch den MOS-Transistor
P1 vom P-Typ bereitgestellt wird, geändert werden. Die Zeitkonstante
der Zeitkonstant-Schaltung 2 wird durch ein Steuern der Gatter
der MOS-Transistoren vom N-Typ, die in Reihe verbunden sind, unter
Verwendung von Steuersignalen, die von der Steuerschaltung 18 ausgegeben werden,
gesteuert, EIN oder AUS zu sein. Eine derartige Einstellung in der
Zeitkonstante kann ohne ein Ändern
der Anzahl von Stufen der Transfer-Gatter ausgeführt werden. Auf diese Weise
kann der Ladepegel, der von dem MOS- Transistor P1 vom P-Typ bereitgestellt
wird, in zwei Stufen eingestellt werden, während die Ladeschaltung ausgelegt
wird. Dies erweitert den Freiheitsgrad einer Auslegung.
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In
diesem Beispiel schließt
die Zeitkonstant-Schaltung 2 die Transfer-Gatter 26, 27 und 28 ein,
die in Reihe verbunden sind, wie in 3 gezeigt.
Alternativ kann eine Zeitkonstant-Schaltung Hochwiderstandselemente
einschließen,
die aus Polysilicium gebildet sind. Polysilicium weist einen hohen
Widerstand auf und wird für
die Leitungen verwendet. Eine Schaltung, die eine Zeitkonstante
aufweist, arbeitet üblicherweise
wie folgt. Die Zeitperiode, in welcher der Spannungspegel des Signals
linear ansteigt, wird durch eine Widerstandskomponente (R) der Zeitkonstante
bestimmt. Die darauf folgende Zeitperiode, in welcher der Spannungspegel
des Signals nicht-linear zunimmt, wird durch eine Kapazitätskomponente
(C) der Zeitkonstante bestimmt. Eine Zeitkonstante ist durch eine
Widerstandskomponente (R) × eine
Kapazitätskomponente
(C) gegeben. Auch wenn die Widerstandskomponente (R) zunimmt, ändert sich
die Zeitkonstante nicht, wenn die Kapazitätskomponente (C) um den Pegel
einer Erhöhung
in der Widerstandskomponente (R) abnimmt. Die Ladezeitperiode und
der Ladepegel einer Lastschaltung, die zu laden ist, werden durch
die Zeitkonstante der Ladeschaltung bestimmt. Deswegen können, solange
die Zeitkonstante, die durch eine Widerstandskomponente (R) × eine Widerstandskomponente
(C) erhalten wird, im Wesentlichen an die Zeitkonstante der Zeitkonstant-Schaltung 2 angepasst werden
kann, jedwede Werte einer Widerstandskomponente (R) und einer Kapazitätskomponente
(C) frei kombiniert werden.
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Deswegen
wird, wenn Hochwiderstandselemente für die Zeitkonstant-Schaltung 2 verwendet werden,
eine gewünschte
Zeitkonstante auch erhalten, wenn die Kapazitätskomponente (C) der Hochwiderstandselemente
klein ist. Die Zeitkonstante der Zeitkonstant-Schaltung 2 kann
beispielsweise wie folgt eingestellt werden. Ein Hochwiderstandselement
wird in eine Mehrzahl von Teilen durch Niedrigwiderstands-Metallleitungen
geteilt; und das Hochwiderstandselement, dessen Widerstandswert
geteilt ist, wird mit den Metallleitungen kombiniert.
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4 zeigt eine teilweise Schaltungskonfiguration
einer Halbleiterspeichervorrichtung 1000, die die Ladeschaltung 100 gemäß der vorliegenden Erfindung
einschließt.
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Wie
in der 4 gezeigt, ist
der Ausgangsknoten VPR der Ladeschaltung 100 mit einer
Source von jeweils einem MOS-Transistor P8 vom P-Typ und einem MOS-Transistor
P9 vom P-Typ verbunden. Ein Drain des MOS-Transistors P8 vom P-Typ
ist mit einer Bitleitung BIT verbunden, und ein Drain des MOS-Transistor
P9 vom P-Typ ist mit einer Bitleitung /BIT verbunden. Die Bitleitung
/BIT weist einen logischen Pegel invertiert von dem logischen Pegel
der Bitleitung BIT auf. Ein MOS-Transistor PEQ vom P-Typ ist zwischen
den Bitleitungen BIT und /BIT verbunden. Detaillierter ist das Drain
des MOS-Transistors P8 vom P-Typ
mit einer Source des MOS-Transistor PEQ vom P-Typ verbunden, und
das Drain des MOS-Transistors P9 vom P-Typ ist mit einem Drain des
MOS-Transistors PEQ vom P-Typ verbunden. Der MOS-Transistor PEQ
vom P-Typ ist zum Entzerren der Bitleitungen BIT und /BIT bereitgestellt,
d. h. zum Laden der Bitleitungen BIT und /BIT auf ein gleiches Potenzial.
Ein Gate des MOS-Transistors
P8 vom P-Typ, ein Gate des MOS-Transistors P9 vom P-Typ und ein
Gate des MOS-Transistors PEQ vom P-Typ sind miteinander verbunden.
Jedes der Gates empfängt
ein Entzerrersignal /EQ. Eine Energieversorgung 13 ist
mit einer externen Energieversorgung oder einem Eingangsende einer
internen Spannungsabfallschaltung verbunden. Die Energieversorgung 13 ist
auch mit den Rück-Gates
der MOS-Transistoren P8, P9 und PEQ vom P-Typ verbunden.
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Die
Bitleitung BIT ist mit einem MOS-Transistor P6 vom P-Typ verbunden,
und die Bitleitung /BIT ist mit einem MOS-Transistor P7 vom P-Typ
verbunden. Eine Source jedes der MOS-Transistoren P6 und P7 vom
P-Typ ist mit einem Ausgangsende 21 der internen Spannungsabfallschaltung
verbunden, und ein Gate jedes der MOS-Transistoren P6 und P7 vom
P-Typ ist mit der Masse VSS verbunden. Ein Drain des MOS-Transistors
P6 vom P-Typ ist mit der Bitleitung BIT verbunden, und ein Drain
des MOS-Transistors P7 vom P-Typ ist mit der Bitleitung /BIT verbunden.
Da die Gates der MOS-Transistoren P6 und P7 vom P-Typ mit der Masse
VSS verbunden sind, sind die MOS-Transistoren P6 und P7 vom P-Typ
immer in einem EIN-Zustand und führen
somit den Bitleitungen BIT und /BIT konstant einen Strom zu. Dank
eines derartigen Aufbaus wird ein versehentliches Überschreiben
der Information, die in der Speicherzelle gespeichert ist, die mit
den Bitleitungen BIT und /BIT verbunden ist, vermieden, während die
Information von dem Speicher gelesen wird. Die MOS-Transistoren P6 und
P7 vom P-Typ sind nur zum Zuführen
eines Stroms zum Vermeiden des versehentlichen Überschreibens bereitgestellt
und somit ausgelegt, eine sehr geringe Treiberfähigkeit aufzuweisen.
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Die
Ladeschaltung 100 (1)
arbeitet wie folgt. Beispielsweise sind, wenn die Zeitkonstante der
Zeitkonstant-Schaltung 2 ein Maximum ist, die Steuersignale
CNTRL0 bis CNTRL2, die aus der Steuerschaltung 18 ausgegeben
werden, sämtlich auf
einem NIEDRIGEN logischen Pegel, und die MOS-Transistoren N8, N9
und N10 vom N-Typ sind sämtlich
in einem AUS-Zustand. In diesem Fall erhöht ein Ladebetrieb, der durch
den MOS-Transistor P1 vom P-Typ (1)
durchgeführt
wird, den Spannungspegel des Knotens 4 von dem Spannungspegel
der Masse VSS in einem Gradienten, der der Zeitkonstante der Zeitkonstant-Schaltung 2 entspricht. Ein
derartiger Anstieg ist an einen Anstieg in dem Spannungspegel der
mit dem Ausgangsknoten VPR verbundenen Bitleitungen BIT und /BIT
angepasst, der durch den Ladebetrieb herbeigeführt wird, der durch den MOS-Transistor
P1 vom P-Typ durchgeführt
wird. Deswegen ist zu der Zeit, wenn die Bitleitungen BIT und /BIT
auf einen Spannungspegel, der für
einen Lese- oder Schreibbetrieb ausreichend ist, geladen sind, der
Spannungspegel des Knotens 4 HOCH geworden, die logischen
Pegel der Ausgänge von
den Invertern INV1 und INV2 sind invertiert worden, der HOHE logische
Pegel, der aus dem Inverter INV2 ausgegeben wird, ist in das Gate
des MOS-Transistors P1 vom P-Typ eingegeben worden, der MOS-Transistor
P1 vom P-Typ ist AUSgeschaltet worden, und somit ist der Ladebetrieb
beendet worden. Deswegen werden die Bitleitungen BIT und /BIT auf
einen optimalen Pegel geladen.
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In
dem Fall, wo die Zeitkonstante der Zeitkonstant-Schaltung 2 ein
Maximum ist, ist die Ladezeitperiode zu der Lastschaltung ein Maximum.
Deswegen ist der Ladepegel der Bitleitungen BIT und /BIT auch ein
Maximum. Dies kann Transistoreigenschaften aufgrund einer Dispersion
während
des Produktionsprozesses der Halbleiterspeichervorrichtung ändern, was
dazu führt,
dass die Last der Bitleitungen beträchtlich leichter (niedriger)
als ausgelegt ist. In diesem Fall können die Bitleitungen auf unerwünschte Weise überladen
werden. Um dies zu vermeiden, steuert die Steuerschaltung 18 zumindest
eines der Steuersignale CNTRL0 bis CNTRL2, auf einem HOHEN logischen
Pegel zu sein. Dank einer derartigen Steuerung wird die Zeitkonstante
der Zeitkonstant-Schaltung 2 auf einem Pegel niedriger
als der Pegel aufrechterhalten, der dem maximalen Ladepegel entspricht,
und somit invertiert der Inverter INV1 den logischen Pegel des Signals
schneller. Folglich wird die Betriebszeitperiode des MOS-Transistors
P1 vom P-Typ verkürzt,
so dass die Bitleitungen BIT und /BIT nicht überladen werden.
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Um
den Ladepegel der Lastschaltung zu beschränken, NIEDRIG zu sein, kann
die Steuerschaltung 18 zumindest eines der Steuersignale
CNTRL0 bis CNTRL2 steuern, auf einem HOHEN logischen Pegel zu sein.
Folglich wird die Betriebszeitperiode (Ladezeitperiode) des MOS-Transistors
P1 vom P-Typ wieder verkürzt,
und somit wird der Ladepegel der Bitleitungen BIT und /BIT abgesenkt.
Wie aus Obigem erkannt werden kann, ist der Ladepegel der Bitleitungen
BIT und /BIT durch ein Steuern der Signale einstellbar. Deswegen
kann, auch nachdem die Halbleiterspeichervorrichtung hergestellt
ist, der Ladepegel in Übereinstimmung
mit den Eigenschaften des Halbleiterchips eingestellt werden.
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Die
oben beschriebene Art einer Steuerung ist hauptsächlich für den Zweck bereitgestellt,
zu verhindern, dass der Ladepegel der Bitleitungen BIT und /BIT
die Spannungsfestigkeit der Speicherzelle überschreitet. Ein Aufbau, um
den Ladepegel relativ hoch einzustellen, wird nicht eingesetzt.
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Die
Verzögerungs-
und Inversionsschaltung 1 (1)
schließt
eine ungerade Anzahl von Invertern ein, die in Reihe verbunden sind,
wobei jeder Inverter einen CMOS-Aufbau hat, wie in 2 gezeigt. Die Verzögerungs- und Inversionsschaltung 1 weist die
folgende Funktion in einer Halbleiterspeichervorrichtung in dem
Fall auf, wo die komplementären
Bitleitungen BIT und /BIT, wie in 4 gezeigt,
auf dem Spannungspegel gehalten werden, der von dem Ausgangsende 21 der
internen Spannungsabfallschaltung über die MOS-Transistoren P6
und P7 vom P-Typ zugeführt
wird, die eine kleine Treiberfähigkeit aufweisen,
und von der Ladeschaltung 100 geladen werden. Die Verzögerungs-
und Inversionsschaltung 1 stellt eine Entladezeitperiode
bereit, die eine Schwierigkeit vermindert, wo der Spannungspegel der
komplementären
Bitleitungen BIT und /BIT durch den Ladebetrieb, der durch die Ladeschaltung 100 durchgeführt wird,
auf einen Pegel höher
als den Pegel vor dem Ladebetrieb erhöht wird.
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Eine
derartige Ladezeitperiode wird in dem Fall bereitgestellt, wo die
Bitleitungen geladen und entzerrt werden, bevor eine Wortleitung
und eine Speicherzelle, die der Wortleitung entspricht, in einer Halbleiterspeichervorrichtung
ausgewählt
werden. Der Entladebetrieb wird nämlich durch ein EINschalten
der MOS-Transistoren N6 und N7 vom N-Typ (1) und ein Erden der komplementären Bitleitungen
BIT und /BIT, die mit dem Ausgangsknoten VPR und dem Knoten 4 verbunden
sind, während
der Zeitperiode, um welche die Verzögerungs- und Inversionsschaltung 1 den
Ausgang des Signals verzögert, bereitgestellt.
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5 ist ein Zeitgebungsdiagramm,
das Wellenformen verschiedener Signale veranschaulicht, die in den
in den 1 und 4 gezeigten Schaltungen verwendet
werden.
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Wenn
das Entzerrersignal /EQ (1)
auf einem HOHEN logischen Pegel ist, ist das Verzögerungssignal 8 auf
einem NIEDRIGEN logischen Pegel, und das Signal 3 ist auf
einem HOHEN logischen Pegel. Die komplementären Bitleitungen BIT und /BIT
(4) halten den Spannungspegel
aufrecht, der von den Quellen der MOS-Transistoren P6 und P7 vom
P-Typ zugeführt wird,
der von dem Ausgangsende 21 der internen Spannungsabfallschaltung
zugeführt
wird.
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Das
Signal 3 (1)
auf einem HOHEN logischen Pegel wird in die Gates der MOS-Transistoren N6
und N7 vom N-Typ eingegeben, und die MOS-Transistoren N6 und N7
vom N-Typ sind in einem EIN-Zustand. Deswegen werden der Ausgangsknoten
VPR und der Knoten 4 auf den Spannungspegel der Masse VSS
herabgezogen. Das Verzögerungssignal 8 auf
einem NIEDRIGEN logischen Pegel wird in das Gate des MOS-Transistors
P0 vom P-Typ eingegeben. Der MOS-Transistor P0 vom P-Typ ist in
einem EIN-Zustand, und der MOS-Transistor P2 vom P-Typ und der MOS-Transistor
N5 vom N-Typ sind in einem AUS-Zustand. Dementsprechend ist der
Knoten 7 auf einem HOHEN logischen Pegel, und der MOS-Transistor
P1 vom P-Typ ist in einem AUS-Zustand.
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Wenn
das Entzerrersignal /EQ auf einen NIEDRIGEN logischen Pegel fällt, werden
die MOS-Transistoren P8 und P9 (vom P-Typ) (4) in einen EIN-Zustand versetzt. Da
die MOS-Transistoren N6 und N7 vom N-Typ noch immer in einem EIN-Zustand
während
der Verzögerungszeitperiode, die
von der Verzögerungs- und Inversionsschaltung 1 (1) bereitgestellt wird,
sind, entladen die komplementären
Bitleitungen BIT und /BIT den Spannungspegel, der über die
MOS-Transistoren P6 und P7 vom P-Typ
gehalten wird, auf den Spannungspegel der Masse VSS über den
Ausgangsknoten VPR und die MOS-Transistoren N6 und N7 vom N-Typ.
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Nach
der Verzögerungszeitperiode
steigt das Verzögerungssignal 8 auf
einen HOHEN Pegel an. Dann fällt
das Signal 3 auf einen NIEDRIGEN Pegel. Somit werden die
MOS-Transistoren N6 und N7 vom N-Typ, die das Signal 3 über deren
Gates empfangen, und der MOS-Transistor P0 vom P-Typ, der das Signal 8 über dessen
Gatter empfängt,
ausgeschaltet. Der MOS-Transistor P2 vom P-Typ und der MOS-Transistor N5 vom N-Typ
des Transfer-Gatters 25 werden EINgeschaltet. Der MOS-Transistor
P1 vom P-Typ wird eingeschaltet. Somit werden die komplementären Bitleitungen
BIT und /BIT über
den Ausgangsknoten VPR geladen.
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Der
Ladestrom, der von dem MOS-Transistor P1 vom P-Typ zugeführt wird,
fließt
zu den komplementären
Bitleitungen BIT und /BIT und auch zu der Rückkopplungsschaltung 30,
die die Zeitkonstant-Schaltung 2 einschließt, über den
Ausgangsknoten VPR. Die Zeitkonstante der Zeitkonstant-Schaltung 2,
die von den Transfer-Gattern 26, 27 und 28 eingestellt
wird, die die MOS-Transistoren N8,
N9 und N10 vom N-Typ und die MOS-Transistoren P3, P4 und P5 vom
P-Typ einschließen,
ist im Voraus an die Zeitkonstante jeder der komplementären Bitleitungen
BIT und /BIT angepasst. Somit steigt der Spannungspegel des Knotens 4 mit
einer Verzerrung in der Wellenform äquivalent zu jener der Spannungen
der komplementären
Bitleitungen BIT und /BIT an, die mit der Speicherzelle über den
Ausgangsknoten VPR und eine Entzerrerschaltung EQ (4) verbunden sind. Die Entzerrerschaltung
EQ ist ein Teil einer Halbleiterspeichervorrichtung 1000,
die in 4 gezeigt ist,
ausschließlich
der Ladeschaltung 100.
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Wenn
der Spannungspegel des Knotens 4 fortfährt, anzusteigen und den Pegel
des Inverters INV1 (1) überschreitet,
wird das Signal 5, das aus dem Inverter INV1 ausgegeben
wird, von einem HOHEN Pegel auf einen NIEDRIGEN Pegel invertiert,
und das Signal, das von dem Inverter INV2 ausgegeben wird, wird
ein HOHER Pegel. Dieses Signal eines HOHEN Pegels wird an den Knoten 7 über das Transfer-Gatter 25 übermittelt.
Folglich geht der Knoten 7 von einem NIEDRIGEN Pegel auf
einen HOHEN Pegel, und deswegen wird das Gate des MOS-Transistors
P1 vom P-Typ ein HOHER Pegel, und der MOS-Transistor P1 vom P-Typ
wird AUSgeschaltet. Als Folge wird der Ladebetrieb der komplementären Bitleitungen
BIT und /BIT über
den Ausgangsknoten VPR beendet.
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Die
Beendigung des Ladebetriebs ist nicht auf das Ansteigen des Entzerrersignals
/EQ, das in 5 gezeigt
ist, bezogen. Deswegen wird der AUS-Zustand des MOS-Transistors
P1 vom P-Typ durch eine Erfassung des Ladepegels des Ausgangsknotens
VPR gesteuert. Folglich tritt ein Überladen aufgrund der Ausdehnung
der Pulsbreite des Entzerrersignals /EQ als ein Ladesteuersignal
nicht auf. Somit wird der Ladebetrieb gänzlich von den MOS-Transistoren
P0 und P1 vom P-Typ durchgeführt
und wird somit bei einer hohen Geschwindigkeit durchgeführt.
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Wenn
das Entzerrersignal /EQ auf einen HOHEN Pegel ansteigt, wird das
Gate jedes der MOS-Transistoren P8, P9 und PEQ vom P-Typ (4) ein HOHER Pegel, und die MOS-Transistoren
P8, P9 und PEQ vom P-Typ werden AUSgeschaltet. Somit wird der Ladebetrieb
der gesamten Schaltung, die in 4 gezeigt
ist, beendet. An diesem Punkt wird der Spannungspegel der Bitleitungen
BIT und /BIT durch die Zeitkonstante, die in der Zeitkonstant-Schaltung 2 eingestellt
ist, und die Treiberfähigkeit
des MOS-Transistors
P1 vom P-Typ bestimmt. Nach der Beendigung des Ladebetriebs steigt
der Spannungspegel der Bitleitungen BIT und /BIT auf den Spannungspegel
des Ausgangsendes 21 der internen Spannungsabfallschaltung
ein, der der Source jedes der MOS-Transistoren P6 und P7 vom P-Typ (4) zugeführt wird. Der Grund dafür ist, dass
die MOS-Transistoren P6 und P7 immer in einem EIN-Zustand sind.
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Zum
Laden einer Mehrzahl von Paaren von Bitleitungen BIT und /BIT werden
die Bitleitungen mit dem Ausgangsknoten VPR (1) über
Entzerrerschaltungen EQ verbunden. 6 zeigt
eine beispielhafte Schaltungskonfiguration in diesem Fall.
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Wie
in 6 gezeigt, ist ein
Ausgangsende der Ladeschaltung 100 mit dem Ausgangsknoten VPR
verbunden, der mit einer Mehrzahl von Entzerrerschaltungen 15, 16,
... 1x verbunden ist. Die Entzerrerschaltung 15 ist
mit einem Paar von Bitleitungen BIT0 und /BIT0 verbunden. Die Entzerrerschaltung 16 ist
mit einem Paar von Bitleitungen BIT1 und /BIT1 verbunden. Die Entzerrerschaltung 1x ist
mit einem Paar von Bitleitungen BITx und /BITx verbunden. Jedes
Paar von Bitleitungen ist mit einer jeweiligen Speicherzelle verbunden.
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Wie
oben beschrieben, entsprechen die Entzerrerschaltungen 15, 16,
... 1x jeweils der Entzerrerschaltung EQ, die in 4 gezeigt ist, nämlich dem Teil
der Halbleiterspeichervorrichtung, die in 4 gezeigt ist, ausschließlich der
Ladeschaltung 100. Die Anzahl der Entzerrerschaltungen,
die mit der La deschaltung 100 verbunden sind, ist nicht
beschränkt und
kann in Abwägung
beispielsweise des Ausgangsstroms oder anderer Parameter, die die
Treiberfähigkeit
des MOS-Transistors P1 vom P-Typ (1)
darstellen, bestimmt werden. Der Ladebetrieb in den Entzerrerschaltungen 15, 16,
... 1x kann auf im Wesentlichen die gleiche Weise wie jener durchgeführt werden,
der unter Bezugnahme auf die 1 bis 5 beschrieben ist. Deswegen
ist die vorliegende Erfindung ausreichend wirksam beim Laden einer
Halbleiterspeichervorrichtung, die eine Mehrzahl von komplementären Bitleitungen
einschließt, wie
in 6 gezeigt.
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Eine
Ladeschaltung gemäß der vorliegenden Erfindung
schließt
eine Ladetreiberschaltung zum Zuführen eines Ladesignals zu einer
Lastschaltung von einem Ausgangsende der Ladeschaltung; eine Zeitkonstant-Schaltung
zum Empfangen des Ladesignals, einem Ändern einer Zeitkonstante des
Ladesignals und einem Ausgeben eines Übergangssignals, das eine vorbestimmte Übergangszeitperiode
aufweist; eine Steuerschaltung zum Ausgeben eines Steuersignals
zum Einstellen einer Zeitkonstante der Zeitkonstant-Schaltung in Übereinstimmung
mit der Lastschaltung; eine Spannungserfassungsschaltung zum Erfassen,
dass das Übergangssignal,
das aus der Zeitkonstant-Schaltung ausgegeben wird, das vorbestimmte
Potenzial erreicht hat, und zum Ausgeben eines Erfassungssignals;
und eine Verzögerungs-
und Inversionsschaltung zum Verzögern
und Invertieren eines logischen Pegels eines extern eingegebenen
Ladesteuersignals und zum Ausgeben eines Verzögerungssignals ein. Die Ladetreiberschaltung
startet einen Ladebetrieb in Übereinstimmung
mit dem Verzögerungssignal,
das von der Verzögerungs-
und Inversionsschaltung ausgegeben wird, und beendet den Ladebetrieb
in Übereinstimmung
mit dem Erfassungssignal, das aus der Spannungserfassungsschaltung
ausgegeben wird. Dank des oben beschriebenen Aufbaus kann der Ladebetrieb
stabil, bei einer hohen Geschwindigkeit und ohne ein Verschlechtern
der Treibereigenschaften der darin eingeschlossenen MOS-Transistoren
ausgeführt
werden.
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Verschiedene
andere Modifikationen werden Durchschnittsfachleuten offensichtlich
sein und können
einfach ausgeführt
wer den, ohne von dem Umfang dieser Erfindung abzuweichen. Dementsprechend
ist es nicht beabsichtigt, dass der Umfang der hieran angehängten Ansprüche auf
die Beschreibung, wie sie hierin offenbart ist, beschränkt ist,
sondern dass die Ansprüche
vielmehr breit ausgelegt werden.