KR20030004069A - 충전회로 및 이를 이용한 반도체기억장치 - Google Patents

충전회로 및 이를 이용한 반도체기억장치 Download PDF

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KR20030004069A
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Abstract

충전회로는 충전구동회로, 시정수회로, 제어회로, 전압검출회로, 및 지연반전회로를 포함한다. 충전구동회로는 지연반전회로로부터 출력되는 지연신호에 따라 충전동작을 개시하고, 전압검출회로로부터 출력되는 검출신호에 따라 충전동작을 종료한다.

Description

충전회로 및 이를 이용한 반도체기억장치{CHARGING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 충전회로 및 상기 충전회로를 사용한 반도체기억장치에 관한 것으로, 보다 구체적으로는, 소정 전압레벨로 부하 회로를 충전하기 위한 충전회로, 및 상기 충전회로를 사용하여 비트선을 충전하기 위한 반도체기억장치에 관한 것이다.
반도체기억장치는 매트릭스 형태로 배치된 복수의 메모리셀들을 포함한다. 메모리셀들중 하나에 기억된 정보의 독출 또는 메모리셀들중 하나에 대한 정보의 기입 이전에, 메모리셀에 접속된 비트선을 충전시킬 필요가 있다. 비휘발성 반도체기억장치의 경우에는, 메모리셀로부터의 정보의 독출속도를 상승시키기 위해 충전 동작이 행해진다. 휘발성 반도체기억장치의 경우에는, 정보 독출시 메모리셀에 기억된 정보의 부적절한 오버라이트(overwrite)를 방지하기 위해 충전동작이 행해진다.
도7은 종래에 일반적으로 단일 비트 반도체기억장치에 사용되고 있는 예시적인 충전회로(700)를 도시한다. 상기 충전회로(700)는 3개의 N형 MOS 트랜지스터 N0, N1 및 N2를 포함한다. N형 MOS 트랜지스터 N1의 드레인은 저항 R1을 통해 전원 VCC에 접속되고, N형 MOS 트랜지스터 N1의 소스는 접지전위 VSS에 접속된다. N형 MOS 트랜지스터 N1의 게이트는 N형 MOS 트랜지스터 N2의 소스에 접속된다. N형 MOS 트랜지스터 N2의 게이트는 N형 MOS 트랜지스터 N1과 저항 R1 사이의 노드(23)에 접속된다. N형 MOS 트랜지스터 N2의 드레인은 전원 VCC에 접속된다. N형 MOS 트랜지스터 N2의 게이트는 N형 MOS 트랜지스터 N0의 게이트에 접속되고, N형 MOS 트랜지스터 N2의 소스는 N형 MOS 트랜지스터 N0의 소스에 접속된다. N형 MOS 트랜지스터 N0의 소스는 또한 충전회로(700)의 출력단자인 출력노드 VPR에 접속된다. N형 MOS트랜지스터 N0의 드레인은 저항 R0을 통해 전원 VCC에 접속된다. N형 MOS 트랜지스터 N0의 드레인과 저항 R0 사이의 노드(22)는 센스 앰플리파이어(도시 안함)에 접속된다.
충전회로(700)에서는, 충전될 부하회로(도시 안함)가 출력노드 VPR에 접속된다. N형 MOS 트랜지스터 N0의 드레인에 접속된 노드(22)는 출력노드 VPR로부터 출력되는 충전회로의 레벨 변화를 전압의 변화로서 센스 앰플리파이어로 전달한다. N형 MOS 트랜지스터 N1과 저항 R1을 포함한 인버터는, N형 MOS 트랜지스터 N1의 게이트로부터 출력노드 VPR의 전압레벨을 검출한다. 그 후, 인버터는 N형 MOS 트랜지스터 N1의 드레인에 접속된 노드(23)를 통해 출력노드 VPR의 전압레벨을 N형 MOS 트랜지스터 N2의 게이트와 N형 MOS 트랜지스터 N0의 게이트에 피드백한다. 이에 의해, 출력노드 VPR을 통해 행해지는 충전동작과 센스 앰플리파이어의 동작의 속도가 증가한다.
도8은 1쌍의 상보형 비트선들(비트선 BIT 및 비트선 BIT로부터 방전된 논리레벨을 갖는 비트선 ／BIT)을 포함하는 반도체기억장치에 사용되는 예시적인 충전회로를 도시한다. 도8에서는, 전원 VM은 전원 또는 내부강압회로의 출력단자이다.
충전회로(800)는 전원 VM과 비트선 BIT 사이의 N형 MOS 트랜지스터 N3 및 전원 VM과 비트선 ／BIT 사이의 N형 MOS 트랜지스터 N4를 포함한다. N형 MOS 트랜지스터 N3 및 N4는 부하 트랜지스터들이다. 비트선 등가용 N형 MOS 트랜지스터 NEQ가 비트선 BIT와 ／BIT 사이에 제공된다(즉, 비트선 BIT 및 ／BIT를 동전위로 충전시키기 위해). 비트선 BIT 및 ／BIT 에 접속된 메모리셀(도시 안함)의 내전압이 외부전원보다 낮은 경우에는, 내부강압회로의 출력단자는 전원 VM으로서 사용된다.
N형 MOS 트랜지스터 N3 및 N4의 드레인들은 전원 VM에 접속된다. N형 MOS 트랜지스터 N3의 소스는 비트선 BIT에 접속되고, N형 MOS 트랜지스터 N4의 소스는 비트선 /BIT에 접속된다. N형 MOS 트랜지스터 N3 및 N4의 게이트들은 서로 접속된다. N형 MOS 트랜지스터 NEQ의 드레인과 소스는 각각 N형 MOS 트랜지스터 N3의 소스와 N형 MOS 트랜지스터 N4의 소스에 접속된다. N형 MOS 트랜지스터 NEQ의 게이트는 N형 MOS 트랜지스터 N3 및 N4의 게이트들에 접속된다.
N형 MOS 트랜지스터 NEQ는 비트선 BIT와 /BIT를 이퀄라이즈(equalize)하기 위해 비트선 BIT와 /BIT에 접속된다. N형 MOS 트랜지스터 NEQ의 게이트는 이퀄라이즈 신호 EQ1을 수신한다. 상기 이퀄라이즈 신호 EQ1은 N형 MOS 트랜지스터 N3과 N4의 게이트들에도 입력된다.
이퀄라이즈 신호 EQ1이 HIGH 논리레벨이면, N형 MOS 트랜지스터 N3, N4 및 NEQ는 모두 ON 상태이다. N형 MOS 트랜지스터 N3의 소스와 드레인은 서로 도통되고, N형 MOS 트랜지스터 N4의 소스와 드레인은 서로 도통된다. 따라서, 전원 VM의 전압은 비트선 BIT와 /BIT에 인가된다. N형 MOS 트랜지스터 NEQ의 드레인과 소스도 서로 도통되기 때문에, 비트선 BIT와 /BIT를 동전위로 충전하기 위한 이퀄라이즈동작이 행해진다.
그 결과, 이퀄라이즈 신호 EQ1이 HIGH 논리레벨에 있는 동안, 전원 VM의 전압이 비트선 BIT와 /BIT에 접속된 메모리에 공급된다.
상기한 바와 같이, 충전회로(800)는 N형 MOS 트랜지스터들을 사용한다. N형MOS 트랜지스터들의 문턱강압 기능이 비트선 BIT와 /BIT을 1/2 VCC로 프리챠지하기 위해 사용된다. 이에 의해, 비트선 BIT와 /BIT를 충방전하는 동안 전력 소비와 노이즈를 감소시키는 효과가 제공된다.
종래의 단일 비트 반도체기억장치는, N형 MOS 트랜지스터들의 문턱전압 Vth에 대응하는 전압강하를 이용하여 비트선을 충전하도록 도7에 도시된 충전회로(700)를 사용한다. 동일칩내에 내부강압회로가 포함되는 반도체기억장치는 도8에 도시된 충전회로(800)를 사용한다. 모든 메모리셀들에 접속된 상보형 비트선 BIT와 /BIT는, N형 MOS 트랜지스터들의 전원 전압으로서 내부강압회로의 출력단자 VM의 전압을 사용하여, 충전된다.
상기 충전회로(700)는 다음과 같은 문제점을 갖는다. N형 MOS 트랜지스터들의 소스의 전위는 충전 동작시 증가하기 때문에, N형 MOS 트랜지스터의 게이트와 소스 사이의 전위차가 감소한다. 이는, 충전기간을 불가피하게 증가시키는 N형 MOS 트랜지스터들의 구동능력의 감소에 의해 달성된다.
상기 충전회로(800)는 다음과 같은 문제점을 갖는다. 충전 전압을 공급하기 위한 내부강압회로의 부하가 지나치게 높다. 따라서, 안정한 동작을 얻기 위해 매우 큰 출력 커패시티가 필요하다.
본 발명의 일 양태에 의하면, 소정의 부하회로를 소정의 전위로 충전하는 충전회로는: 부하회로에 접속되고, 상기 부하회로에 대하여 출력단자로부터 충전신호를 공급하는 충전구동회로; 상기 충전신호가 입력되고, 상기 충전신호의 시정수를변경하여 소정의 천이기간을 갖는 천이신호를 출력하는 시정수회로; 상기 소정 부하회로에 따라, 상기 시정수회로의 시정수를 설정하는 제어신호를 출력하는 제어회로; 상기 시정수회로로부터 출력되는 상기 천이신호가 소정의 전위에 도달하는 것을 검출하여, 검출신호를 출력하는 전압검출회로; 및 외부로부터 입력되는 충전제어신호의 논리레벨을 지연 및 논리반전시켜, 지연신호를 출력하는 지연반전회로를 포함한다. 상기 충전구동회로는, 상기 지연반전회로로부터 출력되는 상기 지연신호에 의해 충전동작을 개시하고, 상기 전압검출회로로부터 출력되는 검출신호에 의해 충전동작을 종료한다.
본 발명의 일 실시예에서, 상기 지연반전회로에 상기 충전제어신호가 입력되는 시간으로부터 상기 지연신호가 출력되는 시간까지의 지연기간동안, 상기 지연신호에 의해 상기 출력단자가 접지된다.
본 발명의 일 실시예에서, 상기 전압검출회로의 출력부는, 상기 지연신호가 활성화상태일 때 도통하는 전송게이트이다. 상기 전송게이트는 상기 충전구동회로의 P형 MOS 트랜지스터의 게이트에 접속된다. 상기 P형 MOS 트랜지스터의 게이트에는, 상기 지연신호가 비활성상태일 때 상기 P형 MOS 트랜지스터를 비도통으로 하는 풀업회로가 접속된다.
본 발명의 일 실시예에서, 상기 시정수회로는, 서로 직렬로 접속된 복수의 P형 MOS 트랜지스터, 및 각 P형 MOS 트랜지스터의 소스에 접속된 소스와 각 P형 MOS 트랜지스터의 드레인에 접속된 드레인을 갖는 복수의 N형 MOS 트랜지스터를 포함한다. 복수의 상기 P형 MOS 트랜지스터의 각 게이트는 접지전위에 접속된다. 각 게이트의 웰영역은 충전회로의 소정 내부전원에 접속된다. 복수의 상기 N형 MOS 트랜지스터의 각 게이트에는, 상기 제어회로로부터 출력되는 제어신호가 입력된다.
본 발명의 일 실시예에서, 복수의 N형 MOS 트랜지스터의 각각의 ON 저항은, 복수의 P형 MOS 트랜지스터의 각각의 ON 저항보다 작게 설정된다.
본 발명의 다른 양태에 의하면, 반도체기억장치는, 상기한 충전회로; 메모리셀과 접속되는 1쌍의 상보형 비트선; 및 충전제어신호로서 작용하는 이퀄라이즈 신호를 사용하여 1쌍의 상보형 비트선을 소정의 동전위로 이퀄라이즈하는 이퀄라이즈 회로를 포함한다. 충전회로의 충전구동회로의 출력단자는 상기 1쌍의 상보형 비트선에 접속되어 있다.
본 발명의 일 실시예에서, 적어도 1쌍 이상의 상보형 비트선들을 포함하고, 충전회로의 충전구동회로의 출력단자는 상보형 비트선 쌍들에 접속된다.
본 발명의 일 실시예에서, 상기 이퀄라이즈회로는, 상기 상보형 비트선 쌍을 소정의 전위로 충전하는 풀업회로를 포함한다.
본 발명의 일 실시예에서, 상기 이퀄라이즈 회로는 상기 상보형 비트선 쌍을 소정 전위로 충전하기 위한 풀업회로를 포함하고, 충전회로의 지연반전회로는, 풀업회로에 의해 소정 전위로 충전된 상기 상보형 비트선 쌍이 충전구동회로의 출력단자를 통해 방전되는 데 필요한 기간과 적어도 동등한 지연기간을 제공한다.
본 발명의 일 실시예에서, 충전회로의 지연반전회로는, 풀업회로에 의해 소정 전위로 충전된 상기 상보형 비트선 쌍이 충전구동회로의 출력단자를 통해 방전되는 데 필요한 기간과 적어도 동일한 지연기간을 제공한다.
이와 같이, 본 발명에 의해, MOS 트랜지스터의 구동 특성을 저하시키지 않고 고속으로 안정한 충전동작을 행하는 충전회로, 및 이를 이용한 반도체기억장치를 제공하는 이점이 가능하게 된다.
본 발명의 상기 및 다른 이점은 첨부도면을 참조한 다음의 상세한 설명을 이해한다면 당업자들에게 명백하게 될 것이다.
도1은 본 발명의 실시예에 의한 충전회로의 회로구성을 도시한다.
도2는 도1에 도시된 충전회로에 포함된 지연반전회로의 회로구성을 도시한다.
도3은 도1에 도시된 충전회로에 포함된 시정수회로의 회로구성을 도시한다.
도4는 도1에 도시된 충전회로에 포함된 본 발명에 의한 반도체기억장치의 부분적인 회로구성을 도시한다.
도5는 도1 및 도4에 도시된 회로들에 사용되는 각종 신호들을 나타내는 타이밍 다이어그램이다.
도6은 도1에 도시된 충전회로를 포함하는 본 발명에 의한 다른 반도체기억장치의 부분적인 회로구성을 도시한다.
도7은 종래의 충전회로의 회로구성을 도시한다.
도8은 다른 종래의 충전회로의 회로구성을 도시한다.
이하, 첨부 도면을 참조하여 실시예들에 의해 본 발명을 설명한다.
도1은 본 발명의 실시예에 따른 충전회로(100)의 회로구성을 도시한다. 상기 충전회로(100)는 충전전류를 부하회로(도시 안함)에 공급하기 위해 P형 MOS 트랜지스터 P0 및 P1을 포함하는 충전 구동회로(10), 충전신호의 천이 기간을 결정하기 위해 충전신호의 시정수를 변경하는 시정수회로(2), 상기 시정수회로(2)의 시정수를 제어하는 제어신호를 발생시키기 위한 제어회로(18), 시정수회로(2)로부터 출력되는 전압이 소정 전위에 도달했는 지를 검출하는 피드백회로(30)(즉, 전압검출회로), 및 외부장치로부터 충전회로(100)에 입력되는 충전제어신호의 논리레벨을 지연 및 반전시키는 지연반전회로(1)를 포함한다.
상기한 바와 같이, 상기 충전구동회로(10)는 충전전류를 출력하기 위한 P형 MOS 트랜지스터 P1 및 상기 P형 MOS 트랜지스터 P1을 풀업(pull-up)하기 위한 P형 MOS 트랜지스터 P0(풀업 회로)을 포함한다. P형 MOS 트랜지스터 P1의 소스는 전원 VCC에 접속되고, P형 MOS 트랜지스터 P1의 드레인은 충전회로를 출력하기 위해 부하회로에 접속된 출력노드 VPR에 접속된다. 상기 부하회로는 충전된다. P형 MOS 트랜지스터 P1은 출력노드 VPR을 통해 부하회로를 직접 구동한다. P형 MOS 트랜지스터 P1의 게이트는 노드(7)를 통해 P형 MOS 트랜지스터 P0의 드레인에 접속된다. P형 MOS 트랜지스터 P0의 소스는 전원 VCC에 접속되고, P형 MOS 트랜지스터 P0의 게이트는 지연반전회로(1)의 출력 단자에 접속된다. 따라서, 지연신호(8)는 P형 MOS 트랜지스터 P0의 게이트에 입력된다.
상기 충전회로(100)는 상보형 비트선들(비트선 BIT 및 비트선 BIT의 논리레벨로부터 반전된 논리레벨을 갖는 비트선 /BIT:도1에 도시 안함)을 포함하는 반도체기억장치에 사용된다. 1쌍의 비트선 BIT 및 /BIT는 기억장치의 각 메모리셀에 제공된다. 출력 노드 VPR은 이퀄라이즈 회로(도1에는 도시 안함)를 통해 비트선 BIT 및 /BIT에 접속된다. 상기 이퀄라이즈 회로는 비트선 BIT 및 /BIT를 이퀄라이즈한다(즉, 비트선 BIT 및 /BIT를 동전위로 충전한다).
출력노드 VPR은 N형 MOS 트랜지스터 N6의 드레인에 접속된다. N형 MOS 트랜지스터 N6의 소스는 접지전위 VSS에 접속된다. N형 MOS 트랜지스터 N6의 게이트는 인버터 INV0의 출력 단자에 접속된다. 이에 의해, N형 MOS 트랜지스터 N6의 게이트는, 인버터 INV0에 의해 지연신호(8)의 논리레벨을 반전시킴으로써 얻어지는 신호(3)를 수신한다. 상기 신호(8)는 지연반전회로(1)를 사용하여, 이퀄라이즈 신호 /EQ의 논리레벨을 지연 및 반전시킴으로써 얻어진다. 상기 이퀄라이즈 신호 /EQ는 반도체기억장치의 내부타이밍 생생신호(도시 안함)에 의해 발생된다. 이퀄라이즈 신호 /EQ가 HIGH 논리레벨인 동안, 상기 신호(3)도 HIGH 논리레벨이다. N형 MOS 트랜지스터 N6은 그 게이트에서 HIGH 논리레벨신호(3)를 수신할 때, ON으로 되기때문에 출력 노드 VPR의 전압레벨은 접지전위 VSS의 전압레벨로 풀다운(pull-down)된다.
상기 지연반전회로(1)는 이퀄라이즈 신호 /EQ를 수신하고, 상기 이퀄라이즈 신호 /EQ에 기초하여 지연신호를 생성한다. 도2는 지연반전회로(1)의 예시적인 소정 구성을 도시한다.
도2에 도시된 바와 같이, 지연반전회로(1)는 각각 CMOS 구조를 갖는 3단의 인버터 INV11, INV12, 및 INV13을 포함한다. 인버터 INV11은 P형 MOS 트랜지스터 P11 및 N형 MOS 트랜지스터 N11을 포함한다. 인버터 INV12는 P형 MOS 트랜지스터 P12 및 N형 MOS 트랜지스터 N12를 포함한다. 인버터 INV13은 P형 MOS 트랜지스터 P13 및 N형 MOS 트랜지스터 N13을 포함한다.
제1단 인버터 INV11의 P형 MOS 트랜지스터 P11은, 이퀄라이즈 신호 /EQ의 펄스의 하강 에지에 대해 충분한 지연기간을 제공할 만큼 충분히 큰, 길이가 LP11인 게이트 영역(또는 웰 영역)을 갖는다. 유사하게, 제2단 인버터 INV12의 N형 MOS 트랜지스터 N12는, 제1단 인버터 INV11로부터 출력되는 신호(19)의 상승 에지에 대해 충분한 지연기간을 제공할 만큼 충분히 큰, 길이 LP12를 갖는 게이트 영역을 갖는다. 제3단 인버터 INV13은, 상기 지연신호(8)가 제3단 인버터 INV13으로부터 출력되도록, 제2단 인버터 INV12로부터 출력되는 신호(20)의 파형을 형성한다. 제1단 인버터 INV11의 N형 MOS 트랜지스터 N11은 길이가 LN11인 게이트 영역을 갖는다. 제2단 인버터 INV12의 P형 MOS 트랜지스터 P12는 길이가 LP12인 게이트영역을 갖는다. 제3단 인버터 INV13의 P형 MOS 트랜지스터 P13은 길이가 LP13인 게이트영역을갖는다. 제3단 인버터 INV13의 N형 MOS 트랜지스터 N13은 길이가 LN13인 게이트영역을 갖는다. 길이 LN11, LP12, LP13, 및 LN13은 길이 LP11 및 LN12보다 작다.
지연반전회로(1)는 HIGH 논리레벨 이퀄라이즈 신호 /EQ를 수신하고, 그 HIGH 논리레벨 이퀄라이즈 신호 /EQ의 논리레벨을 반전한다. 그 결과, 소정 지연기간후에, 지연반전회로(1)는 LOW 논리레벨 지연신호(8)를 출력한다. 상기 LOW 논리레벨 지연신호(8)는 인버터 INV0에 입력되고, 그 후 인버터 INV0은 HIGH 논리레벨신호(3)를 출력한다. 상기 HIGH 논리레벨신호(3)는 N형 MOS 트랜지스터 N6을 ON시키기 때문에, 출력노드 VPR의 전압레벨을 접지전위 VSS의 전압레벨로 풀다운시킨다. 따라서, 상기 신호(3)는 N형 MOS 트랜지스터 N6에 대한 제어신호로서 작용한다.
도1에 도시된 바와 같이, 인버터 INV0의 출력 단자는 N형 MOS 트랜지스터 N7의 게이트에 접속된다. N형 MOS 트랜지스터 N7의 드레인은, 인버터 INV1의 입력 단자와 시정수회로(2)의 출력 단자에 접속되는 노드(4)에 접속된다. N형 MOS 트랜지스터 N7의 소스는 접지전위 VSS에 접속된다. 이러한 구성에서는, 상기 신호(3)가 HIGH 논리레벨이면, N형 MOS 트랜지스터 N7은 ON으로 되고 노드(4)의 전압레벨을 접지전위 VSS의 전압레벨로 풀다운시킨다. 상기 신호(3)는 또한 N형 MOS 트랜지스터 N7에 대한 제어신호로서 작용한다. 시정수회로(2)는 N형 MOS 트랜지스터 N6 및 N7의 드레인 모두에 접속된다. 시정수회로(2)에는 시정수회로(2)의 시정수를 조정하는 제어회로(18)로부터의 제어신호 CNTRL이 제공된다.
그 결과, 지연반전회로(1)로 입력되는 이퀄라이즈 신호 /EQ가 HIGH 논리레벨이면, 시정수회로(2)의 입력 단자와 출력 단자의 전압레벨은 접지전위 VSS의 전압레벨로 풀다운된다. 이에 의해, 인버터 INV1의 입력단자와 시정수회로(2)의 출력단자에 접속된 노드(4)의 전압레벨은 접지전위 VSS의 전압레벨로 고정될 수 있다. 따라서, 노드(4)가 중간 레벨인 경우와 동일하게, 인버터 INV1에 불필요한 소비전류가 흐르지 않는다. 노드(4)의 전압레벨을 접지전위 VSS의 전압레벨로 풀다운시키는 동작은 다음 사이클의 충전 동작을 개시하기 위한 초기화동작으로 될 수 있다.
노드(4)가 입력단자에 접속되어 있는 인버터 INV1의 출력단자는, 인버터 INV2의 입력단자에 접속된다. 인버터 INV1의 출력단자로부터 인버터 INV2의 입력단자로 신호(5)가 출력된다. 인버터 INV2의 출력단자는, 전송게이트(25)의 입력단자(6)에 접속된다. 전송게이트(25)는, N형 MOS 트랜지스터 N5 및 P형 MOS 트랜지스터 P2를 포함한다. N형 MOS 트랜지스터 N5와 P형 MOS 트랜지스터 P2의 소스들은 서로 접속되어 있고, N형 MOS 트랜지스터 N5와 P형 MOS 트랜지스터 P2의 드레인들은 서로 접속된다. 전송게이트(25)의 출력단자는, P형 MOS 트랜지스터 P1의 게이트와 P형 MOS 트랜지스터 P0의 드레인과 접속된 노드(7)에 접속된다. N형 MOS 트랜지스터 N5의 게이트는 지연반전회로(1)에 접속되고, P형 MOS 트랜지스터 P2의 게이트는, 인버터 INV0의 출력단자에 접속된다. 따라서, 지연신호(8)는 N형 MOS 트랜지스터 N5에 입력되고, 신호(3)는 P형 MOS 트랜지스터 P2의 게이트에 입력된다. 노드(7)는, P형 MOS 트랜지스터 P0의 드레인에 접속되어 있다. 따라서, 이퀄라이즈 신호 /EQ가 HIGH 논리레벨일 때, 지연반전회로(1)로부터 출력되는 LOW 논리레벨의 지연신호(8)가 P형 MOS 트랜지스터 P0의 게이트에 입력된다. 이에 의해, P형 MOS트랜지스터 P0이 ON 상태로 되고, 노드(7)의 전압레벨은 전원 VCC의 전압레벨로 풀업된다.
이에 의해, 이퀄라이즈 신호 /EQ가 HIGH 논리레벨이고, 지연신호(8)가 LOW 논리레벨인 동안에는, P형 MOS 트랜지스터 P0가 ON 상태로 되기 때문에, 노드(7)를 통해 P형 MOS 트랜지스터 P1의 게이트의 논리레벨이 HIGH 논리레벨로 상승하고, P형 MOS 트랜지스터 P1은 OFF 상태로 된다. 따라서, 출력노드 VPR로부터 부하회로로 불필요한 소비전류가 흐르지 않는다. P형 MOS 트랜지스터 P1, 출력노드 VPR, 시정수회로(2), 노드(4), 인버터 INV1, 인버터 INV2, 전송게이트(25)(전압검출회로의 출력부), 및 노드(7)를 포함하는 폐회로는, 출력노드 VPR의 전압레벨을 P형 MOS 트랜지스터 P1의 게이트에 공급하는 피드백회로(30)로서 작용한다. 상기 피드백회로(30)는, 상기한 바와 같이 전류검출회로로서의 기능을 갖고 있다.
N형 MOS 트랜지스터 N5, N6, N7의 백게이트는 접지전위 VSS에 접속되고, P형 MOS 트랜지스터 P0, P1, P2의 백게이트는 전원 VCC에 접속되어 있다.
도3은, 도1에 도시된 시정수회로(2)의 구체적인 구성을 도시하는 회로이다. 도3에 도시된 바와 같이, 시정수회로(2)는, 전송게이트(26,27,28)를 포함하는 직렬 회로로 구성되어 있다.
상기 전송게이트(26)는, N형 MOS 트랜지스터 N8 및 P형 MOS 트랜지스터 P3을 포함한다. N형 MOS 트랜지스터 N8 및 P형 MOS 트랜지스터 P3의 소스들은 서로 접속되어 있다. N형 MOS 트랜지스터 N8 및 P형 MOS 트랜지스터 P3의 드레인들은 서로 접속되어 있다. 전송 게이트(26)는 소스(입력단자)를 통해 신호를 수신하고드레인(출력단자)을 통해 신호를 출력한다.
유사하게, 상기 전송게이트(27)는, N형 MOS 트랜지스터 N9 및 P형 MOS 트랜지스터 P4를 포함한다. N형 MOS 트랜지스터 N9 및 P형 MOS 트랜지스터 P4의 소스들은 서로 접속되어 있다. N형 MOS 트랜지스터 N9 및 P형 MOS 트랜지스터 P4의 드레인들은 서로 접속되어 있다. 전송 게이트(27)는 소스(입력단자)를 통해 신호를 수신하고 드레인(출력단자)을 통해 신호를 출력한다.
상기 전송게이트(28)는, N형 MOS 트랜지스터 N10 및 P형 MOS 트랜지스터 P5를 포함한다. N형 MOS 트랜지스터 N10 및 P형 MOS 트랜지스터 P5의 소스들은 서로 접속되어 있다. N형 MOS 트랜지스터 N10 및 P형 MOS 트랜지스터 P5의 드레인들은 서로 접속되어 있다. 전송 게이트(28)는 소스(입력단자)를 통해 신호를 수신하고 드레인(출력단자)을 통해 신호를 출력한다.
전송게이트(26)의 출력단자는 전송게이트(27)의 입력단자에 접속되고, 전송게이트(27)의 출력단자는 전송게이트(28)의 입력단자에 접속된다. 전송게이트(26)의 입력단자는 시정수회로(2)의 입력(IN)단자로서 작용하고, 전송게이트(28)의 출력단자는 시정수회로(2)의 출력(OUT)단자로서 작용한다.
P형 MOS 트랜지스터 P3, P4, P5의 백게이트들은 전원(9)에 접속되고, P형 MOS 트랜지스터 P3, P4, P5의 게이트들은 접지레벨 VSS에 접속된다. 따라서, P형 MOS 트랜지스터 P3, P4, P5는 항상 ON 상태(즉 활성상태)이다. 전원(9)은 전원 VCC에 접속될 수 있다(도1). 또한, 내부강압회로를 갖는 반도체기억장치에서, 전원(9)은 내부전압 강하회로의 출력단자에 접속될 수 있다.
N형 MOS 트랜지스터 N8, N9, N10은, 각각의 백게이트가 접지전위 VSS에 접속된다. N형 MOS 트랜지스터 N8의 게이트에는, 제어신호 CNTRL0이 인가되고, N형 MOS 트랜지스터 N9의 게이트에는, 제어신호 CNTRL1이 인가되고, N형 MOS 트랜지스터 N10의 게이트에는, 제어신호 CNTRL2가 인가된다. 각각의 제어신호 CNTRL0, CNTRL1, CNTRL2는, 제어회로(18)에 의해, ON/OFF 제어된다(도1).
시정수회로(2)는 다음과 같이 동작한다. P형 MOS 트랜지스터 P3, P4, P5의 모두가 ON 상태이면, 각 트랜지스터의 게이트영역의 ON 저항(채널 저항)이 저항성분으로서 작용한다. 유사하게, N형 MOS 트랜지스터 N8, N9, N10의 모두가 OFF 상태이면, 각 트랜지스터의 각 소스영역 및 드레인영역을 구성하고 있는 확산영역이 커패시턴스 성분으로서 작용한다. 따라서, 시정수회로(2)는, 각 P형 MOS 트랜지스터 P3, P4, P5에 있어서의 저항 성분, 및, 각 N형 MOS 트랜지스터 N8, N9, N10에 있어서의 커패시턴스 성분에 기초하여 결정되는 시정수를 갖는다. 상기 시정수는, 상기 피드백회로(30)의 시정수로서 작용한다. 상기 시정수는, 제어회로(18)로부터 출력되는 제어신호 CNTRL0∼CNTRL2의 ON/OFF 제어에 의해 조정될 수 있다. 그 이유는 다음과 같다.
N형 MOS 트랜지스터 N8, N9, N10중 적어도 1개가 ON 상태인 경우에는, ON 상태인 N형 MOS 트랜지스터의 ON 저항에 의해, P형 MOS 트랜지스터 P3, P4, P5의 ON 저항이 단락되어, 피드백회로(30)의 시정수가 감소한다. 피드백회로(30)의 시정수가 감소하는 이유는, N형 MOS 트랜지스터 N8, N9, N10의 각각이 갖는 ON 저항이, P형 MOS 트랜지스터 P3, P4, P5의 각각이 갖는 ON 저항보다도 현저히 작게 되도록설계되어 있기 때문이다. 또한, N형 MOS 트랜지스터 N8, N9, N10 및 P형 MOS 트랜지스터 P3, P4, P5를 포함하는, 전송게이트(26,27,28)의 시정수가, 각 메모리셀에 접속되어 있는 비트선 BIT 및 /BIT의 상태천이기간의 시정수와 일치되도록 시정수회로(2)가 설계된다.
각 메모리셀에 접속되는 하나의 비트선은, 예컨대, 비트선에 사용되는 재료의 배선저항, 배선 커패시턴스, 비트선에 접속되는 메모리셀의 확산 커패시턴스, 및 비트선을 이퀄라이즈 및 충전하는 스위칭 트랜지스터의 ON저항과 커패시턴스 성분을 갖는다. 예컨대 워드선이 512개인 경우, 모든 비트선들은 약 4.6 kΩ의 총저항 및 약 0.7 pF의 총 커패시턴스를 갖는다. 시정수회로(2)는, 시정수가 약 4.6 kΩ의 총저항 및 약 0.7 pF의 총 커패시턴스를 갖는 시정수에 거의 일치되도록 설계된다.
상기 시정수회로(2)는, P형 MOS 트랜지스터 P1의 구동기간을 결정하고 또한 P형 MOS 트랜지스터 P1에 의해 제공되는 충전레벨도 결정한다. 도3에 도시된 시정수회로(2)는, 3단의 전송게이트(26,27,28)를 포함한다. 전송게이트의 단수(직렬접속된 전송게이트의 수)를 변경함으로써, 충전레벨을 바꿀 수 있다. 또한, 전송게이트의 단수의 결정후에 있어서도, 시정수회로(2)의 시정수를 조정할 수 있기 때문에 P형 MOS 트랜지스터 P1에 의해 제공되는 충전레벨을 변경할 수 있다. 시정수회로(2)의 시정수는 직렬접속된 N형 MOS 트랜지스터들의 게이트를, 제어회로(18)로부터 출력되는 제어신호를 사용하여 ON/OFF 제어함으로써, 조정할 수 있다. 시정수의 이러한 조정은 전송게이트의 단수를 변경하지 않고 행해질 수있다. 따라서, 충전회로의 설계단계에서, P형 MOS 트랜지스터 P1에 의해 제공되는 충전레벨이 2단계에서 조정될 수 있다. 이에 의해, 설계의 자유도가 확대된다.
본 실시예에서는, 도3에 도시된 바와 같이, 시정수회로(2)는 직렬접속된 전송게이트(26,27,28)를 포함한다. 또한, 시정수회로는 폴리실리콘으로 형성된 고저항소자를 포함할 수 있다. 폴리실리콘은 고저항을 가지며, 배선에 사용된다. 시정수를 갖는 회로는, 통상 다음과 같이 동작한다. 신호의 전압레벨이 선형으로 상승하는 기간은 시정수의 저항성분(R)에 의해 결정된다. 신호의 전압레벨이 비선형으로 증가하는 이후의 기간은 시정수의 커패시턴스 성분(C)에 의해 결정된다. 시정수는, 저항성분(R)×커패시턴스 성분(C)에 의해 주어진다. 저항성분(R)이 증가하더라도, 커패시턴스 성분(C)이 저항성분(R)의 증가레벨만큼 감소하면 시정수는 변화하지 않는다. 충전될 부하회로의 충전기간과 충전레벨은, 그 부하회로의 시정수에 의해 결정되기 때문에, 저항성분(R)×커패시턴스 성분(C)에 의해 얻어지는 시정수가 시정수회로(2)의 시정수와 거의 일치될 수 있다면, 저항성분(R)과 커패시턴스 성분(C)의 값은, 자유롭게 결정될 수 있다.
따라서, 고저항소자를 시정수회로(2)에 이용하는 경우, 고저항소자의 커패시턴스 성분(C)이 작더라도, 원하는 시정수가 얻어진다. 예컨대, 시정수회로(2)의 시정수는 다음과 같이 조정될 수 있다. 고저항소자를 저저항의 금속배선에 의해 복수 부분으로 분할하고, 고저항소자의 저항치의 구성을 세분화하여, 상기 금속배선들과 조합한다.
도4는 본 발명에 의한 충전회로(100)를 포함하는 반도체기억장치(1000)의 부분적인 회로구성을 도시한다.
도4에 도시된 바와 같이, 충전회로(100)의 출력노드 VPR는, P형 MOS 트랜지스터 P8 및 P형 MOS 트랜지스터 P9의 각 소스에 접속되어 있다. P형 MOS 트랜지스터 P8의 드레인에는, 비트선 BIT가 접속되고, P형 MOS 트랜지스터 P9에는, 비트선 /BIT가 접속되어 있다. 비트선 /BIT는 비트선 BIT의 논리레벨로부터 반전된 논리레벨을 갖는다. P형 MOS 트랜지스터 PEQ는 비트선 BIT와 /BIT 사이에 접속된다. 보다 구체적으로, P형 MOS 트랜지스터 P8의 드레인은, P형 MOS 트랜지스터 PEQ의 소스에 접속되고, P형 MOS 트랜지스터 P9의 드레인은, P형 MOS 트랜지스터 PEQ의 드레인에 접속된다. P형 MOS 트랜지스터 PEQ는 비트선 BIT와 /BIT를 이퀄라이즈하기 위해(비트선 BIT와 /BIT를 동전위로 충전하기 위해) 제공된다. P형 MOS 트랜지스터 P8, P형 MOS 트랜지스터 P9, P형 MOS 트랜지스터 PEQ의 게이트들은, 서로 접속되어 있다. 각 게이트들에는, 이퀄라이즈 신호 /EQ가 입력된다. 전원(13)은 외부전원 또는 내부강압회로의 출력단부에 접속된다. 또한, 전원(13)은 P형 M0S 트랜지스터 P8, P9, PEQ의 백게이트에 접속된다.
비트선 BIT는 P형 MOS 트랜지스터 P6에 접속되고, 비트선 /BIT는 P형 MOS 트랜지스터 P7에 접속된다. P형 MOS 트랜지스터 P6 및 P7의 각 소스는 내부강압회로의 출력단부(21)에 접속되고, P형 MOS 트랜지스터 P6 및 P7의 각 게이트는 접지전위 VSS에 접속된다. P형 MOS 트랜지스터 P6의 드레인은 비트선 BIT에 접속되고, P형 MOS 트랜지스터 P7의 드레인은 비트선 /BIT에 접속된다. P형 MOS 트랜지스터 P6 및 P7의 게이트들이 접지전위 VSS에 접속되기 때문에, P형 MOS 트랜지스터 P6 및P7은 항상 ON 상태이고, 비트선 BIT 및 /BIT에 정상적으로 전류를 공급한다. 이러한 구조에 의해, 정보가 메모리로부터 독출되는 동안 비트선 BIT 및 /BIT에 접속된 메모리셀에 기억되는 정보의 부적절한 오버라이트를 방지한다. 상기 P형 MOS 트랜지스터 P6 및 P7은, 단지 부적절한 오버라이트를 방지하기 위한 전류를 공급하기 위해 제공되기 때문에, 구동능력이 매우 작게 설계되어 있다.
충전회로(100)(도1)는 다음과 같이 동작한다. 예컨대, 시정수회로(2)의 시정수가 최대인 경우, 제어회로(18)로부터 출력되는 제어신호 CNTRL0∼CNTRL2가 모두 LOW 레벨로 되고, N형 MOS 트랜지스터 N8, N9, N10이 모두 OFF 상태이다. 이 경우, P형 MOS 트랜지스터 P1(도1)에 의해 행해지는 충전동작에 의해, 노드(4)의 전압레벨이 시정수회로(2)의 시정수에 대응하는 기울기로 상승한다. 이러한 상승은, P형 MOS 트랜지스터 P1에 의해 행해지는 충전동작에 의해 발생하는, 출력노드 VPR에 접속되어 있는 비트선 BlT, /BIT의 전압레벨의 상승과 일치된다. 따라서, 비트선 BIT, /BIT이 독출 또는 기입동작에 충분한 전압레벨까지 충전될 때까지, 노드(4)의 전압레벨은 HIGH 레벨로 되고, 인버터 INV1, INV2의 출력전압은 각각 반전하고, 인버터 INV2로부터의 HIGH 논리레벨 출력이 P형 MOS 트랜지스터 P1의 게이트에 입력되고, P형 MOS 트랜지스터 P1이 OFF 상태로 되어 충전동작이 정지된다. 이 결과, 비트선 BIT 및 /BIT는 최적 레벨로 충전된다.
또한, 시정수회로(2)의 시정수가 최대인 경우에는, 부하회로에의 충전기간이 최대이기 때문에, 비트선 BIT, /BIT의 충전레벨도 최대로 된다. 이에 의해, 반도체기억장치의 제조중에 발생하는 프로세스의 격차에 의한 트랜지스터의 특성의 변화가 발생하여, 설계시보다도 실질적으로 비트선의 부하가 가벼워진다(낮아진다). 이 경우에는, 비트선이 바람직하지 않게 과충전될 수 있다. 이를 방지하기 위해, 제어회로(18)가 제어신호 CNTRL0∼CNTRL2에 있어서, 적어도 1개를 HIGH 논리레벨로 하는 제어를 행한다. 이러한 제어에 의해, 시정수회로(2)의 시정수가 최대충전레벨에 대응하는 레벨보다 낮은 레벨로 유지되기 때문에, 인버터 INV1이 보다 신속하게 신호의 논리레벨을 반전한다. 그 결과, P형 MOS 트랜지스터 P1의 동작기간이 단축되어, 비트선 BIT, /BIT가 과충전되지 않는다.
부하회로의 충전레벨을 LOW로 제한하기 위해, 제어회로(18)는 제어신호 CNTRL0∼CNTRL2중 적어도 1개가 HIGH 논리레벨에 있도록 제어할 수 있다. 그 결과, 다시, P형 MOS 트랜지스터 P1의 동작기간(= 충전기간)이 단축되기 때문에, 비트선 BIT, /BIT의 충전레벨을 낮게 하는 것도 가능하다. 비트선 BIT, /BIT의 충전레벨은, 이와 같이 신호를 제어함으로써 조정가능하다. 따라서, 반도체기억장치의 제조후에 있어서도, 각 반도체칩의 특성에 따라 충전레벨의 설정이 가능해진다.
상기 방식의 제어는, 비트선 BIT, /BIT의 충전레벨이 메모리셀의 내전압을 초과하는 것을 방지할 목적으로 주로 제공된다. 충전레벨을 비교적 높게 설정하는 구성은 채용되지 않는다.
지연반전회로(1)(도1)는, 도2에 도시된 바와 같이 CMOS 구조의 인버터의 홀수단을 직렬접속한 지연회로이다. 지연반전회로(1)는, 반도체기억장치에 있어서, 도4에 도시된 바와 같은 상보형 비트선 BIT 및 /BIT가, 구동능력이 작은 P형 MOS 트랜지스터 P6, P7을 통해 내부강압회로의 출력전압(21)으로부터 공급되는 전압레벨로 유지되고, 충전회로(100)에 의해 충전되는 경우에, 상보형 비트선 BIT 및 /BIT의 전압레벨이 충전회로(100)로부터의 충전에 의해, 충전동작전의 레벨보다 높은 레벨로 상승하는 불량동작을 완화시키기 위한 방전기간을 제공한다.
이러한 방전기간은, 반도체기억장치에 있어서, 워드선 및 상기 워드선에 대응하는 메모리셀이 선택되기 전에, 비트선들이 충전 및 이퀄라이즈되는 경우에 제공된다. 즉, 지연반전회로(1)가 신호의 출력을 지연하는 기간동안, N형 MOS 트랜지스터 N6, N7(도1)이 ON 상태가 되고, 출력노드 VPR과 노드(4)에 접속되는 상보형 비트선 BIT, /BIT를 접지시키는 것에 의해 방전동작이 제공된다.
도5는, 도1 및 도4에 도시된 회로들에 사용되는 각종 신호들의 파형을 나타낸 타이밍 다이어그램이다.
이퀄라이즈 신호 /EQ(도5)가 HIGH 논리레벨인 경우, 지연신호(8)은 LOW 논리레벨이고 신호(3)는 HIGH 논리레벨로 된다. 상보형 비트선 BIT 및 /BIT(도4)는, P형 MOS 트랜지스터 P6, P7의 소스들로부터 공급되는 전압레벨을 유지하고 있다. 상기 P형 MOS 트랜지스터 P6, P7의 각 소스로부터 공급되는 전압레벨은, 내부강압회로의 출력전압(21)으로부터 공급되는 전압레벨이다.
상기 출력노드 VPR 및 노드(4)는, HIGH 레벨인 신호(3)(도1)가 N형 MOS 트랜지스터 N6, N7의 각 게이트에 입력되고, N형 MOS 트랜지스터 N6, N7이 ON 상태이기 때문에, 접지전위 VSS의 전압레벨로 풀다운된다. LOW 논리레벨인 지연신호(8)는 P형 MOS 트랜지스터 P0의 게이트에 입력되며, P형 MOS 트랜지스터 P0은 ON 상태이고, P형 MOS 트랜지스터 P2 및 N형 MOS 트랜지스터 N5는 OFF 상태이다. 따라서, 노드(7)는, HIGH 논리레벨로 되고, P형 MOS 트랜지스터 P1은 OFF 상태로 된다.
이퀄라이즈 신호 /EQ가 LOW 논리레벨로 하강하면, P형 MOS 트랜지스터 P8, P9(도4)가 ON 상태로 된다. 지연반전회로(1)(도1)에 의해 생성되는 지연기간동안, N형 MOS 트랜지스터 N6, N7이 ON 상태를 유지하고 있기 때문에, 상보형 비트선 BIT 및 /BIT은, P형 MOS 트랜지스터 P6, P7을 통해 유지되고 있는 전압레벨을, 출력노드 VPR과 N형 MOS 트랜지스터 N6, N7을 통해, 접지전위 VSS의 전압레벨로 방전한다.
지연기간후, 지연신호(8)는 HIGH 레벨로 상승한다. 그 후, 신호(3)는 LOW 레벨로 하강한다. 이에 의해, 신호(3)가 그 게이트에 입력되는 N형 MOS 트랜지스터 N6, N7 및 지연신호(8)가 그 게이트에 입력되는 P형 MOS 트랜지스터 P0은, OFF 상태로 된다. 전송게이트(25)의 P형 MOS 트랜지스터 P2 및 N형 MOS 트랜지스터 N5는, ON 상태로 된다. P형 MOS 트랜지스터 P1은 ON 상태로 되기 때문에, 출력노드 VPR를 통해 상보형 비트선 BIT 및 /BIT가 충전된다.
P형 MOS 트랜지스터 P1에 의해 공급되는 충전전류는, 출력노드 VPR를 통해, 상보형비트선 BIT 및 /BIT뿐만 아니라, 상기 시정수회로(2)를 포함하는 피드백회로(30)에도 유입한다. N형 MOS 트랜지스터 N8, N9, N10 및 P형 MOS 트랜지스터 P3, P4, P5로 이루어지는 전송게이트(26,27,28)에 의해 설정되는 시정수회로(2)의 시정수는, 미리 상보형 비트선 BIT 및 /BIT의 각 시정수와 매치된다. 이에 의해, 노드(4)의 전압레벨은, 출력노드 VPR과 이퀄라이즈 회로 EQ(도4)를 통해 메모리셀에 접속되어 있는 상보형 비트선 BIT 및 /BIT의 전압파형과 동등한파형의 왜곡을 갖고 상승한다. 이퀄라이즈 회로 EQ는, 도4에 있어서, 충전회로(100)를 제외한 반도체기억장치(1000)의 일부이다.
노드(4)의 전압레벨이, 인버터 INV1의 레벨을 초과하여 상승하면(도1), 인버터 INV1의 출력신호인 신호(5)가 HIGH 레벨로부터 LOW 레벨로 반전하고, 인버터 INV2의 출력신호가 HIGH 레벨로 된다. 이 HIGH 레벨신호가 전송게이트(25)를 통해, 노드(7)에 전달된다. 그 결과, 노드(7)가 LOW 레벨로부터 HIGH 레벨로 되기 때문에, P형 MOS 트랜지스터 P1의 게이트는 HIGH 레벨로 되고 P형 MOS 트랜지스터 P1은 OFF 상태로 된다. 이 결과, 출력노드 VPR를 통해 상보형 비트선 BIT 및 /BIT의 충전동작이 종료한다.
상기 충전동작의 완료는, 도5에 도시된 이퀄라이즈 신호 /EQ의 상승에 관계하지 않는다. 따라서, P형 MOS 트랜지스터 P1에 있어서의 OFF 상태가, 출력노드 VPR의 충전레벨을 검출함으로써 제어되기 때문에, 충전제어신로서의 이퀄라이즈 신호 /EQ의 펄스폭이 연장하는 것에 의한 과충전이 발생하지 않는다. 따라서, 충전동작이 전부 P형 MOS 트랜지스터 P0 및 P1에 의해 행해지기 때문에 고속으로 충전된다.
이퀄라이즈 신호 /EQ가 HIGH 레벨로 상승하면, P형 MOS 트랜지스터 P8, P9, PEQ(도4)의 각 게이트도 HIGH 레벨로 되고, P형 MOS 트랜지스터 P8, P9, PEQ는 OFF 상태로 된다. 이에 의해, 도4에 도시된 회로전체의 충전동작이 종료한다. 이 때, 비트선 BIT, /BIT의 전압레벨은, 시정수회로(2)에 있어서 설정된 시정수, 및, P형 MOS 트랜지스터 P1의 구동능력에 의해 결정된다. 이 충전동작의 종료후에 있어서,P형 MOS 트랜지스터 P6, P7이 항상 ON 상태이기 위해, 상보형 비트선 BIT 및 /BIT의 전압레벨은, P형 MOS 트랜지스터 P6, P7(도4)의 각 소스에 공급되는 내부강압회로의 출력전압(21)의 전압레벨을 향해 상승한다.
복수쌍의 비트선 BIT, /BIT를 충전하는 경우에는, 상기 이퀄라이즈 회로 EQ를 통해 출력노드 VPR(도1)에 비트선들이 접속된다. 이 경우의 예시적인 회로구성을 도6에 도시한다.
도6에 도시된 바와 같이, 충전회로(100)의 출력단자는, 복수의 이퀄라이즈 회로(15,16... 1x)가 접속되어 있는, 출력노드 VPR에 접속된다. 이퀄라이즈 회로(15)에는, 1쌍의 비트선 BIT0, /BIT0이 접속된다. 이퀄라이즈 회로(16)에는, 1쌍의 비트선 BIT1, /BIT1이 접속된다. 이퀄라이즈 회로(1x)에는, 1쌍의 비트선 BITx, /BITx가 접속된다. 각 쌍의 비트선들은 각 메모리셀에 접속되어 있다.
상기한 바와 같이, 이퀄라이즈 회로(15,16...1x)는, 도4에 도시된 이퀄라이즈 회로 EQ, 즉 충전회로(100)를 제외한 도4에 도시된 반도체기억장치의 일부에 각각 대응한다. 충전회로(100)에 접속되는 이퀄라이즈 회로의 수는, 특별히 제한되지 않고, P형 MOS 트랜지스터 P1(도1)의 구동능력을 나타내는 출력전류 또는 다른 파라미터를 고려하여 결정될 수 있다. 이퀄라이즈 회로(15,16...1x)에 있어서의 충전동작은, 도1 내지 도5를 참조하여 설명한 방식과 거의 동일하게 행해질 수 있다. 따라서, 본 발명은 도6에 도시된 바와 같이 복수의 상보형 비트선을 포함하는 반도체기억장치의 충전에 있어서 충분히 효과적이다.
본 발명에 의한 충전회로는, 부하회로에 대하여 충전회로의 출력단자로부터 충전신호를 공급하는 충전구동회로; 상기 충전신호가 입력되고, 상기 충전신호의 시정수를 변경하여 소정의 천이기간을 갖는 천이신호를 출력하는 시정수회로; 상기 소정 부하회로에 따라, 상기 시정수회로의 시정수를 설정하는 제어신호를 출력하는 제어회로; 상기 시정수회로로부터 출력되는 상기 천이신호가 소정의 전위에 도달하는 것을 검출하여, 검출신호를 출력하는 전압검출회로; 및 외부로부터 입력되는 충전제어신호의 논리레벨을 지연 및 논리반전시켜, 지연신호를 출력하는 지연반전회로를 포함한다. 상기 충전구동회로는, 상기 지연반전회로로부터 출력되는 상기 지연신호에 의해 충전동작을 개시하고, 상기 전압검출회로로부터 출력되는 검출신호에 의해 충전동작을 정지한다. 상기 구조에 의해, 충전회로에 포함된 MOS 트랜지스터의 구동 특성을 열화시키지 않고 안정하게 고속으로 충전동작을 행할 수 있다.
본 발명의 기술적 사상의 범주를 벗어나지 않으면서 당해 분야의 기술자에게 다양한 다른 변형은 명백하고 용이하게 만들어 질 수 있다. 따라서, 청구범위는 상기에 나타난 것과 같은 상세한 설명에 의해서 제한되지 않고 보다 넓게 해석되어야 할 것이다.

Claims (10)

  1. 소정의 부하회로를 소정의 전위로 충전하는 충전회로에 있어서,
    부하회로에 접속되고, 상기 부하회로에 대하여 출력단자로부터 충전신호를 공급하는 충전구동회로;
    상기 충전신호가 입력되고, 상기 충전신호의 시정수를 변경하여 소정의 천이기간을 갖는 천이신호를 출력하는 시정수회로;
    상기 소정 부하회로에 따라, 상기 시정수회로의 시정수를 설정하는 제어신호를 출력하는 제어회로;
    상기 시정수회로로부터 출력되는 상기 천이신호가 소정의 전위에 도달하는 것을 검출하여, 검출신호를 출력하는 전압검출회로; 및
    외부로부터 입력되는 충전제어신호의 논리레벨을 지연 및 논리반전시켜, 지연신호를 출력하는 지연반전회로를 포함하고,
    상기 충전구동회로는, 상기 지연반전회로로부터 출력되는 상기 지연신호에 의해 충전동작을 개시하고, 상기 전압검출회로로부터 출력되는 검출신호에 의해 충전동작을 정지하는, 충전회로.
  2. 제1항에 있어서, 상기 지연반전회로에 상기 충전제어신호가 입력되는 시간으로부터 상기 지연신호가 출력되는 시간까지의 지연기간동안, 상기 지연신호에 의해 상기 출력단자가 접지되는 충전회로.
  3. 제1항에 있어서, 상기 전압검출회로의 출력부는, 상기 지연신호가 활성화상태일 때 도통하는 전송게이트이고,
    상기 전송게이트는 상기 충전구동회로의 P형 MOS 트랜지스터의 게이트에 접속되며,
    상기 P형 MOS 트랜지스터의 게이트에는, 상기 지연신호가 비활성상태일 때 상기 P형 MOS 트랜지스터를 비도통으로 하는 풀업회로가 접속되어 있는, 충전회로.
  4. 제1항에 있어서, 상기 시정수회로는, 서로 직렬로 접속된 복수의 P형 MOS 트랜지스터, 및 각 P형 MOS 트랜지스터의 소스에 접속된 소스와 각 P형 MOS 트랜지스터의 드레인에 접속된 드레인을 갖는 복수의 N형 MOS 트랜지스터들을 포함하고,
    복수의 상기 P형 MOS 트랜지스터들의 각 게이트는 접지전위에 접속되고,
    각 게이트의 웰영역은 충전회로의 소정 내부전원에 접속되며,
    복수의 상기 N형 MOS 트랜지스터들의 각 게이트에는, 상기 제어회로로부터 출력되는 제어신호가 입력되는, 충전회로.
  5. 제4항에 있어서, 복수의 N형 MOS 트랜지스터의 각각의 ON 저항은, 복수의 P형 MOS 트랜지스터의 각각의 ON 저항보다 작게 설정되는 충전회로.
  6. 청구항 1에 기재된 충전회로;
    메모리셀과 접속되는 1쌍의 상보형 비트선; 및
    충전제어신호로서 작용하는 이퀄라이즈 신호를 사용하여, 1쌍의 상보형 비트선을 소정의 동전위로 이퀄라이즈하는 이퀄라이즈 회로를 포함하고,
    충전회로의 충전구동회로의 출력단자가 상기 1쌍의 상보형 비트선에 접속되어 있는, 반도체기억장치.
  7. 제6항에 있어서, 적어도 1쌍 이상의 상보형 비트선들을 포함하고, 충전회로의 충전구동회로의 출력단자가 상보형 비트선 쌍들에 접속되는, 반도체기억장치.
  8. 제6항에 있어서, 상기 이퀄라이즈 회로는, 상기 상보형 비트선 쌍을 소정의 전위로 충전하는 풀업회로를 포함하는, 반도체기억장치.
  9. 제6항에 있어서, 상기 이퀄라이즈 회로는 상기 상보형 비트선 쌍을 소정 전위로 충전하기 위한 풀업회로를 포함하고, 충전회로의 지연반전회로는, 풀업회로에 의해 소정 전위로 충전된 상기 상보형 비트선 쌍이 충전구동회로의 출력단자를 통해 방전되는 데 필요한 기간과 적어도 동등한 지연기간을 제공하는, 반도체기억장치.
  10. 제8항에 있어서, 충전회로의 지연반전회로는, 풀업회로에 의해 소정 전위로 충전된 상기 상보형 비트선 쌍이 충전구동회로의 출력단자를 통해 방전되는 데 필요한 기간과 적어도 동일한 지연기간을 제공하는, 반도체기억장치.
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