DE60026093T2

DE60026093T2 - Halbleitervorrichtung mit Makros und Prüfverfahren dafür

Info

Publication number: DE60026093T2
Application number: DE60026093T
Authority: DE
Inventors: Shigekazu Minato-ku Otsuka
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1999-06-04
Filing date: 2000-06-05
Publication date: 2006-10-19
Anticipated expiration: 2020-06-06
Also published as: JP2000346905A; CN1184488C; EP1061375B1; CN1276533A; DE60026093D1; EP1061375A1; US6463562B1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, wie beispielsweise einen Ein-Chip-Mikrocomputer, die eine Vielzahl von Schaltungsblöcken (Makros) enthält, und ein Verfahren zum Testen der Halbleitervorrichtung.
Beschreibung des zugehörigen Standes der Technik
In einem Ein-Chip-Mikrocomputer nach dem Stand der Technik sind Makros durch Verbindungen zwischen Eingangsanschlüssen und Ausgangsanschlüssen in Reihe geschaltet. Um die Verbindungen zu testen, ist ein Grenzabtastpfad vorgesehen. Es ist zu beachten, dass der Grenzabtastpfad auch zum Testen der Funktionen der Makros verwendet wird. Dies wird später detailliert erklärt werden.
Beim oben beschriebenen Ein-Chip-Mikrocomputer nach dem Stand der Technik ist jedoch dann, wenn die Anzahl von Makros sowie die Anzahl ihrer Verbindungen erhöht wird, ein Bereich für die Hardware des Grenzabtastpfads erforderlich. Somit würde die Integration reduziert werden. Weiterhin ist es unmöglich, die Verbindungen vollständig zu testen.
EP-A-0 454 052 offenbart eine Datenverarbeitungsvorrichtung mit einer Testschaltung, die eine Vielzahl von Makroblöcken, einen gemeinsamen Bus zum Transferieren der Ausgabe von einem das Makroblöcke zu den Makroblöcken, einen Tristate-Puffer, der in jeden Makroblock eingebaut ist, und eine Bussteuerschaltung zum Auswählen des Tristate-Puffers in einem normalen Betriebsmode, in welchem die Vorrichtung ihre normalen Funktionen durchführt, aufweist. Zusätzlich zur Bussteuerschaltung, die im normalen Betriebsmode verwendet wird, ist eine Auswahl-Steuerschaltung vorgesehen, die im Test-Betriebsmode verwendet wird, so dass die Effizienz der Testvektorerzeugung stark verbessert werden kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, die eine Vielzahl von Makros enthält, die die Integration erhöhen und ein vollständiges Testen der Verbindungen der Makros ermöglichen kann.
Eine weitere Aufgabe besteht im Bereitstellen eines Verfahrens zum Testen einer solchen Halbleitervorrichtung.
Gemäß der vorliegenden Erfindung wird eine Halbleitervorrichtung zur Verfügung gestellt, wie sie im Anspruch 1 definiert ist, und ein Verfahren zum Testen einer Halbleitervorrichtung, wie es im Anspruch 7 definiert ist.
Gemäß einem Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung einen gemeinsamen Bus und eine Vielzahl von Makros, die durch Verbindungen in Reihe geschaltet sind. Jedes der Makros ist durch eine interne Schaltung, eine zwischen einem Eingang der internen Schaltung und dem gemeinsamen Bus angeschlossenen Puffer, ein an den gemeinsamen Bus angeschlossenes Register und eine Logikschaltung zum Auswählen von einem eines Ausgangssignals der internen Schaltung und eines Ausgangssignals des Registers aufgebaut.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung wird aus der nachfolgend aufgezeigten Beschreibung im Vergleich mit dem Stand der Technik unter Bezugnahme auf die beigefügten Zeichnungen deutlicher verstanden werden, wobei:
1 ein Blockschaltbild ist, das einen Ein-Chip-Mikrocomputer nach dem Stand der Technik darstellt;
2 ein Blockschaltbild ist, das ein erstes Ausführungsbeispiel des Ein-Chip-Mikrocomputers gemäß der vorliegenden Erfindung darstellt;
3 ein detailliertes Schaltungsdiagramm der Makros der 2 ist;
4A, 4B und 4C Ablaufdiagramme sind, die den Betrieb der Testschaltung der 3 zeigen;
5 ein Blockschaltbild ist, das eine Modifikation der Schaltung der 2 darstellt;
6 ein Blockschaltbild ist, das ein zweites Ausführungsbeispiel des Ein-Chip-Mikrocomputers gemäß der vorliegenden Erfindung darstellt; und
7 ein detailliertes Schaltungsdiagramm der Makros der 6 ist.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Vor der Beschreibung der bevorzugten Ausführungsbeispiele wird ein Ein-Chip-Mikrocomputer nach dem Stand der Technik unter Bezugnahme auf 1 erklärt werden.
In 1 sind Makros 101, 102 und 103 zwischen Eingangsanschlüssen IN₀, IN₁, IN₂ und IN₃ und Ausgangsanschlüssen OUT₀, OUT₁, OUT₂ und OUT₃ in Reihe geschaltet. Die Makros 101, 102 und 103 werden durch eine Zentralverarbeitungseinheit (CPU) 104 gesteuert.
Um Verbindungen L₀₀ bis L₀₃ zwischen den Eingangsanschlüssen IN₀, IN₁, IN₂ und IN₃ und dem Makro 101, Verbindungen L₁₀ bis L₁₃ zwischen den Makros 101 und 102, Verbindungen L₂₀ bis L₂₃ zwischen den Makros 102 und 103 und Verbindungen L₃₀ bis L₃₃ zwischen dem Makro 103 und den Ausgangsanschlüssen OUT₀, OUT₁, OUT₂ und OUT₃ zu testen, ist ein Grenzabtastpfad vorgesehen. Es ist zu beachten, dass der Grenzabtastpfad auch zum Testen der Funktionen der Makros 101, 102 und 103 verwendet wird.
Der Grenzabtastpfad ist aufgebaut durch ein Vier-Bit-Schieberegister 105, das in der Nähe der Eingangsanschlüsse IN₀, IN₁, IN₂ und IN₃ angeschlossen ist, ein Vier-Bit-Schieberegister 106, das in der Nähe der Eingänge des Makros 101 angeschlossen ist, ein Vier-Bit-Schieberegister 107, das in der Nähe der Ausgänge des Makros 101 angeschlossen ist, ein Vier-Bit-Schieberegister 108, das in der Nähe der Eingänge des Makros 102 angeschlossen ist, ein Vier-Bit-Schieberegister 109, das in der Nähe der Ausgänge des Makros 102 angeschlossen ist, ein Vier-Bit- Schieberegister 110, das in der Nähe der Eingänge des Makros 103 angeschlossen ist, ein Vier-Bit-Schieberegister 111, das in der Nähe der Ausgänge des Makros 103 angeschlossen ist, und ein Vier-Bit-Schieberegister 112, das in der Nähe der Ausgangsanschlüsse OUT₀, OUT₁, OUT₂ und OUT₃ angeschlossen ist. Die Schieberegister 112, 111, 110, 109, 108, 107, 106 und 105 sind zwischen einem Dateneingangsanschluss TDI und einem Datenausgangsanschluss TDO in Reihe geschaltet.
Zusätzlich sind zum Steuern des Grenzabtastpfads eine Testzugriffsanschluss-(TAP-)Steuerschaltung 113, die an einen Taktanschluss TCK und einen Makro-Auswahlanschluss TMS angeschlossen ist, ein Anweisungsregister 114, das an den Eingangsdatenanschluss TDI angeschlossen ist, ein Bypass-Register bzw. Umgehungsregister 115, das an den Eingangsdatenanschluss TDI angeschlossen ist, ein Selektor 116 zum Auswählen von einem des Grenzabtastpfads und des Anweisungsregisters 114 und ein Selektor 117 zum Auswählen von einem des Grenzabtastpfads und des Umgehungsregisters 115 vorgesehen.
In einem normalen Mode werden alle Schieberegister 105 bis 112 durch die CPU 104 in einen Durchgangszustand versetzt. Als Ergebnis beeinflussen die Schieberegister 105 bis 112 den Betrieb der Makros 101, 102 und 103 nicht.
In einem Testmode zum Testen der Verbindungen L₀₀, L₀₁, ..., L₃₃ wird, nachdem alle Schieberegister 105 bis 112 gelöscht sind, (1, 1, 1, 1) in jedem der Schieberegister 105, 107, 109 und 111 eingestellt. Dann werden die Daten der Schieberegister 105, 107, 109 und 111 über die Verbindungen L₀₀, L₀₁, ..., L₃₃ in die Schieberegister 106, 108, 110 und 112 geschrieben. Schließlich werden alle Schieberegister 105 bis 112 in Reihe geschaltet, so dass die Daten von allen Schieberegistern 105 bis 112 aus dem Datenausgangsanschluss TDO ausgelesen werden. Somit werden die gelesenen Daten mit vorbestimmten Daten, die in diesem Fall (1, 1, ..., 1) sind, verglichen, um zu bestimmen, ob die Verbindungen L₀₀, L₀₁, ..., L₃₃ geschlossen oder getrennt sind.
Im Ein-Chip-Mikrocomputer der 1 werden jedoch dann, wenn die Anzahl von Makros sowie die Anzahl ihrer Verbindungen erhöht wird, Schieberegister bezüglich der Anzahl und bezüglich der Größe erhöht. Ebenso ist ein Bereich für den Grenzabtastpfad erforderlich. Somit würde die Integration reduziert werden. Weiterhin ist es unmöglich, die Verbindungen zwischen dem Makro, wie beispielsweise 102, und dem Schieberegister, wie beispielsweise 109, wie es in 1 durch X1 angezeigt ist, und die Verbindungen zwischen dem Schieberegister, wie beispielsweise 112, und den Anschlüssen, wie beispielsweise OUT₀, OUT₁, OUT₂ und OUT₃, wie es in 1 durch X2 angezeigt ist, zu testen.
In 2, die ein erstes Ausführungsbeispiel der vorliegenden Erfindung darstellt, sind Makros 1, 2 und 3 zwischen Eingangsanschlüssen IN₀, IN₁, IN₂ und IN₃ und Ausgangsanschlüssen OUT₀, OUT₁, OUT₂ und OUT₃ in Reihe geschaltet. Die Makros 1, 2 und 3 werden über einen gemeinsamen Bus 5 durch eine CPU 4 gesteuert.
Um die Verbindungen L₀₀ bis L₀₃ zwischen den Eingangsanschlüssen IN₀, IN₁, IN₂ und IN₃ und dem Makro 1, Verbindungen L₁₀ bis L₁₃ zwischen den Makros 1 und 2, Verbindungen L₂₀ bis L₂₃ zwischen den Makros 2 und 3 und Verbindungen L₃₀ bis L₃₃ zwischen den Ausgangsanschlüssen OUT₀, OUT₁, OUT₂ und OUT₃ zu testen, ist eine Testschaltung 6 an den gemeinsamen Bus 5 angeschlossen. Es ist zu beachten, dass die Testschaltung 6 auch zum Testen der Funktionen der Makros 1, 2 und 3 verwendet wird.
Somit kann die Testschaltung 6 die Makros 1, 2 und 3 ohne die CPU 4 testen.
Es ist zu beachten, dass die Testschaltung 6 Rücksetzsignale R1, R2 und R3 erzeugt und sie jeweils zu den Makros 1, 2 und 3 sendet und Auswahlsignale S1, S2 und S3 erzeugt und sie jeweils zu den Makros 1, 2 und 3 sendet.
In 3, die ein detailliertes Schaltungsdiagramm der Makros 1, 2 und 3 der 2 ist, ist das Makro 1 entsprechend dem Makro 101 der 1 aufgebaut durch eine interne Schaltung 11, die mit den Verbindungen L₀₀, L₀₁, L₀₂ und L₀₃ verbunden ist, einen Puffer 12, der zwischen den Verbindungen L₀₀, L₀₁, L₀₂ und L₀₃ und dem gemeinsamen Bus 5 angeschlossen ist, ein Register 13, das an den gemeinsamen Bus 5 angeschlossen ist, und eine ODER-Schaltung 14, die an die interne Schaltung 11, das Register 13 und die Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ angeschlossen ist. Die interne Schaltung 11 wird durch das Rücksetzsignal R1 von der Testschaltung 6 rückgesetzt, während das Register 13 durch das Auswahlsignal S1 von der Testschaltung 6 ausgewählt wird.
Ebenso ist das Makro 2 entsprechend dem Makro 102 der 1 aufgebaut durch eine interne Schaltung 21, die mit den Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ verbunden ist, einen Puffer 22, der zwischen den Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ und dem gemeinsamen Bus 5 angeschlossen ist, ein Register 23 das an den gemeinsamen Bus 5 angeschlossen ist, und eine ODER-Schaltung 24, die an die interne Schaltung 21, das Register 23 und die Verbindungen L₂₀, L₂₁, L₂₂ und L₂₃ angeschlossen ist. Die interne Schaltung 21 wird durch das Rücksetzsignal R2 von der Testschaltung 6 rückgesetzt, während das Register 23 durch das Auswahlsignal S2 von der Testschaltung 6 ausgewählt wird.
Weiterhin ist das Makro 3 entsprechend dem Makro 103 der 1 aufgebaut durch eine interne Schaltung 31, die mit den Verbindungen L₂₀, L₂₁, L₂₂ und L₂₃ verbunden ist, einen Puffer 32, der zwischen den Verbindungen L₂₀, L₂₁, L₂₂ und L₂₃ und dem gemeinsamen Bus 5 angeschlossen ist, ein Register 33, das an den gemeinsamen Bus 5 angeschlossen ist, und eine ODER-Schaltung 34, die an die interne Schaltung 31, das Register 33 und die Verbindungen L₃₀, L₃₁, L₃₂ und L₃₃ angeschlossen ist. Die interne Schaltung 33 wird durch das Rücksetzsignal R3 von der Testschaltung 6 rückgesetzt, während das Register 33 durch das Auswahlsignal S3 von der Testschaltung 6 ausgewählt wird.
Der Betrieb der Testschaltung 6 der 3 wird unter Bezugnahme auf die 4A, 4B und 4C erklärt. Es ist zu beachten, dass die Testschaltung 6 auch durch einen Mikrocomputer oder ähnliches aufgebaut ist, um Programme auszuführen, wie sie in den 4A, 4B und 4C dargestellt sind.
4A ist ein Ablaufdiagramm zum Testen der Verbindungen L₀₀, L₀₁, L₀₂ und Los der 3.
Zuerst werden unter Bezugnahme auf einen Schritt 401 Daten (1, 1, 1, 1) von außen zu den Eingangsanschlüssen IN₀, IN₁, IN₂ und IN₃ zugeführt.
Als Nächstes werden unter Bezugnahme auf einen Schritt 402 Daten D1 aus dem Puffer 12 über den gemeinsamen Bus 5 gelesen.
Als Nächstes wird unter Bezugnahme auf einen Schritt 403 bestimmt, ob die Daten D1 mit (1, 1, 1, 1) übereinstimmen. Als Ergebnis geht dann, wenn D1 = (1, 1, 1, 1), die Steuerung weiter zu einem Schritt 404. Sonst geht die Steuerung direkt zu einem Schritt 408 weiter, der bestimmt, dass einige der Verbindungen L₀₀, L₀₁, L₀₂ und L₀₃ anormal, d.h. getrennt, sind.
Sonst werden unter Bezugnahme auf den Schritt 404 Daten (0, 0, 0, 0) von außen zu den Eingangsanschlüssen IN₀, IN₁, IN₂ und IN₃ zugeführt.
Als Nächstes werden unter Bezugnahme auf einen Schritt 405 Daten D1 aus dem Puffer 12 über den gemeinsamen Bus 5 gelesen.
Als Nächstes wird unter Bezugnahme auf einen Schritt 406 bestimmt, ob die Daten D1 mit (0, 0, 0, 0) übereinstimmen. Als Ergebnis geht dann, wenn D1 = (0, 0, 0, 0), die Steuerung weiter zu einem Schritt 407, der bestimmt, dass die Verbindungen L₀₀, L₀₁, L₀₂ und L₀₃ normal sind. Sonst geht die Steuerung weiter zu einem Schritt 408, der bestimmt, dass einige der Verbindungen L₀₀, L₀₁, L₀₂ und L₀₃ anormal, d.h. getrennt, sind.
Somit wird der Testbetrieb der Verbindungen L₀₀, L₀₁, L₀₂ und L₀₃ beendet.
4B ist ein Ablaufdiagramm zum Testen der Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ der 3.
Zuerst erzeugt die Testschaltung 6 unter Bezugnahme auf einen Schritt 411 ein Rücksetzsignal R1 zum Rücksetzen der internen Schaltung 11. In diesem Fall wird die Ausgabe der internen Schaltung 11 "0".
Als Nächstes erzeugt die Testschaltung 6 unter Bezugnahme auf einen Schritt 412 ein Auswahlsignal S1 zum Auswählen des Registers 13 und schreibt Daten (1, 1, 1, 1) in das Register 13.
Als Nächstes werden unter Bezugnahme auf einen Schritt 413 Daten D2 über den gemeinsamen Bus 5 aus dem Puffer 22 gelesen.
Als Nächstes wird unter Bezugnahme auf einen Schritt 414 bestimmt, ob die Daten D2 mit (1, 1, 1, 1) übereinstimmen. Als Ergebnis geht die Steuerung dann, wenn D2 _ (1, 1, 1, 1), weiter zu einem Schritt 415. Sonst geht die Steuerung direkt weiter zu einem Schritt 419, der bestimmt, dass einige der Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ anormal, d.h. getrennt, sind.
Sonst erzeugt die Testschaltung 6 unter Bezugnahme auf einen Schritt 416 wieder ein Auswahlsignal S1, um das Register 13 auszuwählen, und schreibt Daten (0, 0, 0, 0) in das Register 13.
Als Nächstes werden unter Bezugnahme auf einen Schritt 416 Daten D2 über den gemeinsamen Bus 5 aus dem Puffer 22 gelesen.
Als Nächstes wird unter Bezugnahme auf einen Schritt 417 bestimmt, ob die Daten D2 mit (0, 0, 0, 0) übereinstimmen. Als Ergebnis geht die Steuerung dann, wenn D2 = (0, 0, 0, 0), weiter zu einem Schritt 418, der bestimmt, dass die Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ normal sind. Sonst geht die Steuerung weiter zu einem Schritt 419, der bestimmt, dass einige der Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ anormal, d.h. getrennt, sind.
Somit wird der Testbetrieb der Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ beendet.
Es ist zu beachten, dass die Verbindungen L₂₀, L₂₁, L₂₂ und L₂₃ auf dieselbe Weise wie die Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ getestet werden können, wie es in 4B dargestellt ist.
4C ist ein Ablaufdiagramm zum Testen der Verbindungen L₃₀, L₃₁, L₃₂ und L₃₃ der 3.
Zuerst erzeugt die Testschaltung 6 unter Bezugnahme auf einen Schritt 421 ein Rücksetzsignal R3 zum Rücksetzen der internen Schaltung 31. In diesem Fall wird die Ausgabe der internen Schaltung 31 "0".
Als Nächstes erzeugt die Testschaltung 6 unter Bezugnahme auf einen Schritt 422 ein Auswahlsignal S3 zum Auswählen des Registers 33 und schreibt Daten (1, 1, 1, 1) in das Register 33.
Als Nächstes werden unter Bezugnahme auf einen Schritt 423 an den Ausgangsanschlüssen OUT₀, OUT₁, OUT₂ und OUT₃ Daten von außen gelesen. Dann wird bestimmt, ob die Daten an den Ausgangsanschlüssen OUT₀, OUT₁, OUT₂ und OUT₃ mit (1, 1, 1, 1) übereinstimmen. Als Ergebnis geht die Steuerung dann, wenn (OUT₀, OUT₁, OUT₂, OUT₃) = (1, 1, 1, 1), weiter zu einem Schritt 424. Sonst geht die Steuerung direkt weiter zu einem Schritt 427, der bestimmt, dass einige der Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ anormal, d.h. getrennt, sind.
Andererseits erzeugt die Testschaltung 6 unter Bezugnahme auf einen Schritt 424 ein Auswahlsignal S3 zum Auswählen des Registers 33 und schreibt Daten (0, 0, 0, 0) in das Register 33.
Als Nächstes werden unter Bezugnahme auf einen Schritt 425 an den Ausgangsanschlüssen OUT₀, OUT₁, OUT₂ und OUT₃ Daten von außen gelesen. Dann wird bestimmt, ob die Daten an den Ausgangsanschlüssen OUT₀, OUT₁, OUT₂ und OUT₃ mit (0, 0, 0, 0) übereinstimmen. Als Ergebnis geht die Steuerung dann, wenn (OUT₀, OUT₁, OUT₂, OUT₃) = (0, 0, 0, 0), weiter zu einem Schritt 426, der bestimmt, dass die Verbindungen L₃₀, L₃₁, L₃₂ und L₃₃ normal sind. Sonst geht die Steuerung direkt weiter zu einem Schritt 427, der bestimmt, dass einige der Verbindungen L₁₀, L₁₁, L₁₂ und L₁₃ anormal, d.h. getrennt, sind.
Somit wird der Testbetrieb der Verbindungen L₃₀, L₃₁, L₃₂ und L₃₃ beendet.
In 5, die eine Modifikation der Makros 1, 2 und 3 der 3 dargestellt, sind UND-Schaltungen 14', 24' und 34' anstelle der ODER-Schaltungen 14, 24 und 34 der 3 vorgesehen. In diesem Fall werden dann, wenn die internen Schaltungen 11, 21 und 31 durch die Rücksetzsignale R1, R2 und R3 der Testschaltung 6 rückgesetzt werden, die Ausgaben der internen Schaltungen 11, 21 und 31 "1". Selbst in 5 arbeitet die Testschaltung 6 auf dieselbe Weise, wie es in den 4A, 4B und 4C dargestellt ist.
In 6, die ein zweites Ausführungsbeispiel der vorliegenden Erfindung darstellt, werden 4-Bit-Eingangs-Testdaten TDI1 durch die Testschaltung 6 zur internen Schaltung 11 des Makros 1 der 2 und 3 zugeführt, werden 4-Bit-Eingangs-Testdaten TDI2 durch die Testschaltung 6 zur internen Schaltung 21 des Makros 2 der 2 und 3 zugeführt und werden 4-Bit-Eingangs-Testdaten TDI3 durch die Testschaltung 6 zur internen Schaltung 31 des Makros 3 der 2 und 3 zugeführt. Ebenso werden Auswahlsignale S1', S2' und S3' durch die Testschaltung 6 jeweils zu den Makros 1, 2 und 3 zugeführt.
In 7, die ein detailliertes Schaltungsdiagramm der Makros 1, 2 und 3 der 6 ist, sind Selektoren 15, 25 und 35 jeweils zu den Makros 1, 2 und 3 der 3 hinzugefügt.
Beim Testen der Verbindungen L₀₀, L₀₁, ..., L₃₃ der 7 arbeitet die Testschaltung 6 auf dieselbe Weise, wie es in den 4A, 4B und 4C dargestellt ist.
Beim Testen der Funktion einer der internen Schaltungen 11, 12 und 13 erzeugt die Testschaltung 6 eines der Auswahlsignale S1', S2' und S3' zum Steuern des Selektors 15, 25 oder 35. Wenn beispielsweise das Auswahlsignal S1' durch die Testschaltung 6 erzeugt wird, wählt der Selektor 15 seinen Eingang der unteren Seite. In diesem Zustand erzeugt die Testschaltung 6 Eingangs-Testdaten TDI1, so dass die Testdaten TDI1 vom Selektor 15 zur internen Schaltung 11 zugeführt werden. Daher führt die interne Schaltung 11 auf die Testdaten TDI1 hin einen vorbestimmten Betrieb durch und erzeugt dann Ausgangs-Testdaten TDO1. Die Ausgangs-Testdaten TDO1 werden zur Testschaltung 6 zugeführt, um dadurch den Test der internen Schaltung 11 zu beenden.
Bei den oben beschriebenen Ausführungsbeispielen ist es, obwohl der Test der Verbindungen L₀₀, L₀₁, ..., L₃₃ durch die Testschaltung 6 ausgeführt wird, für die CPU 4 möglich, einen solchen Test auszuführen.
Wie es hierin oben erklärt ist, kann gemäß der vorliegenden Erfindung selbst dann, wenn die Anzahl von Makros sowie die Anzahl ihrer Verbindungen erhöht wird, da ein Bereich für einen Grenzabtastpfad nicht erforderlich ist, die Integration erhöht werden. Weiterhin ist es möglich, alle Verbindungen von den Eingangsanschlüssen über die Makros zu den Ausgangsanschlüssen vollständig zu testen.

Claims

Halbleitervorrichtung, die folgendes aufweist: einen gemeinsamen Bus (5); ein erstes Makro (1) mit einem Ausgangsanschluss, wobei das erste Makro eine erste interne Schaltung (11), die einen Ausgangsknoten mit dem Ausgangsanschluss verbunden hat, und ein Register (13), das zwischen dem gemeinsamen Bus und dem Ausgangsanschluss angeschlossen ist, enthält; ein zweites Makro (2) mit einem Eingangsanschluss, wobei das zweite Makro eine zweite interne Schaltung (21), die einen Eingangsknoten mit dem Eingangsanschluss verbunden hat, und einen Puffer (22), der zwischen dem Eingangsanschluss und dem gemeinsamen Bus angeschlossen ist, enthält; eine Verbindung (L₁₀ ~ L₁₃), die unterschiedlich von dem gemeinsamen Bus ist und die eine Verbindung zwischen dem Ausgangsanschluss des ersten Makros und dem Eingangsanschluss des zweiten Makros ist; und eine Testschaltung (6), die an dem gemeinsamen Bus angeschlossen ist und die dazu geeignet ist, erste Testdaten vom gemeinsamen Bus zum Register zuzuführen, um erste Daten vom Puffer über den gemeinsamen Bus zu lesen und die gelesenen ersten Daten mit den ersten Testdaten zu vergleichen.
Halbleitervorrichtung nach Anspruch 1, die weiterhin folgendes aufweist: einen ersten Test-Eingangsanschluss (TDI1); und einen ersten Selektor (15) mit einem ersten Eingang, der mit einem Eingangsanschluss des ersten Makros verbunden ist, einem zweiten Eingang, der mit dem ersten Test-Eingangsanschluss verbunden ist, und einem Ausgang, der mit dem Eingangsknoten der ersten internen Schaltung verbunden ist.
Halbleitervorrichtung nach Anspruch 2, die weiterhin einen ersten Test-Ausgangsanschluss (TDO1) aufweist, der mit dem Ausgangsanschluss des ersten Makros verbunden ist.
Halbleitervorrichtung nach Anspruch 1, die weiterhin eine Gatterschaltung (14, 14') aufweist, die einen ersten Eingang hat, der mit dem Ausgangsknoten der ersten internen Schaltung verbunden ist, einen zweiten Eingang, der mit dem Register verbunden ist, und einen Ausgang, der mit dem Ausgangsanschluss des ersten Makros verbunden ist.
Halbleitervorrichtung nach Anspruch 1, die weiterhin folgendes aufweist: einen zweiten Test-Eingangsanschluss (TDI2); und einen zweiten Selektor (25) mit einem ersten Eingang, der mit einem Eingangsanschluss des zweiten Makros verbunden ist, einem zweiten Eingang, der mit dem zweiten Test-Eingangsanschluss verbunden ist, und einem Ausgang, der mit dem Eingangsknoten der zweiten internen Schaltung verbunden ist.
Halbleitervorrichtung nach Anspruch 5, die weiterhin einen zweiten Test-Ausgangsanschluss (TDO2) aufweist, der mit einem Ausgangsanschluss des zweiten Makros verbunden ist.
Verfahren zum Testen einer Halbleitervorrichtung, die folgendes aufweist: einen gemeinsamen Bus (5); ein erstes Makro (1) mit einem Ausganganschluss, wobei das erste Makro eine erste interne Schaltung (11), die einen Ausgangsknoten hat, der mit dem Ausgangsanschluss verbunden ist, und ein Register (13), das zwischen dem gemeinsamen Bus und dem Ausgangsanschluss angeschlossen ist, enthält; ein zweites Makro (2) mit einem Eingangsanschluss, wobei das zweite Makro eine zweite interne Schaltung (21), die einen Eingangsknoten hat, der mit dem Eingangsanschluss verbunden ist, und einen Puffer (22), der zwischen dem Eingangsanschluss und dem gemeinsamen Bus angeschlossen ist, enthält; und eine Verbindung (L₁₀ ~ L₁₃), die unterschiedlich vom gemeinsamen Bus ist und die eine Verbindung zwischen dem Ausgangsanschluss des ersten Makros und dem Eingangsanschluss des zweiten Makros ist, wobei das Verfahren folgendes aufweist: Zuführen von ersten Testdaten vom gemeinsamen Bus zum Register; Lesen erster Daten aus dem Puffer über den gemeinsamen Bus; und Vergleichen der gelesenen ersten Daten mit den ersten Testdaten, um dadurch die Verbindung zu testen.
Verfahren nach Anspruch 7, wobei die Halbleitervorrichtung weiterhin folgendes aufweist: einen ersten Test-Eingangsanschluss (TDI1); einen ersten Selektor (15) mit einem ersten Eingang, der mit einem Eingangsanschluss des ersten Makros verbunden ist, einem zweiten Eingang, der mit dem ersten Test-Eingangsanschluss verbunden ist, und einem Ausgang, der mit dem Eingangsknoten der ersten internen Schaltung verbunden ist; und einen ersten Test-Ausgangsanschluss (TDO1), der mit dem Ausgangsanschluss des ersten Makros verbunden ist, wobei das Verfahren weiterhin folgendes aufweist: Zuführen von zweiten Testdaten vom gemeinsamen Bus über den ersten Test-Eingangsanschluss und den ersten Selektor zur ersten internen Schaltung; Lesen von zweiten Daten vom Ausgangsanschluss des ersten Makros über den gemeinsamen Bus; und Vergleichen der gelesenen zweiten Daten mit den zweiten Testdaten, um dadurch die erste interne Schaltung zu testen.
Verfahren nach Anspruch 7, wobei die Halbleitervorrichtung weiterhin folgendes aufweist: einen zweiten Test-Eingangsanschluss (TDI2); einen zweiten Selektor (25) mit einem ersten Eingang, der mit einem Eingangsanschluss des zweiten Makros verbunden ist, einem zweiten Eingang, der mit dem zweiten Test-Eingangsanschluss verbunden ist, und einem Ausgang der mit dem Eingangsknoten der zweiten internen Schaltung verbunden ist; und einen zweiten Test-Ausgangsanschluss (TDO2), der mit dem Ausgangsanschluss des zweiten Makros verbunden ist, wobei das Verfahren weiterhin folgendes aufweist: Zuführen von dritten Testdaten vom gemeinsamen Bus über den zweiten Testanschluss und den zweiten Selektor zur zweiten internen Schaltung; Lesen von zweiten Daten vom Ausgangsanschluss des zweiten Makros über den gemeinsamen Bus; und Vergleichen der gelesenen zweiten Daten mit den zweiten Testdaten, um dadurch die zweite interne Schaltung zu testen.