DE4230187A1 - Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit - Google Patents
Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheitInfo
- Publication number
- DE4230187A1 DE4230187A1 DE4230187A DE4230187A DE4230187A1 DE 4230187 A1 DE4230187 A1 DE 4230187A1 DE 4230187 A DE4230187 A DE 4230187A DE 4230187 A DE4230187 A DE 4230187A DE 4230187 A1 DE4230187 A1 DE 4230187A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor chip
- conductors
- insulating film
- chip
- inner conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004020 conductor Substances 0.000 title claims abstract description 101
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 229910000679 solder Inorganic materials 0.000 claims description 7
- 239000004593 Epoxy Substances 0.000 claims description 6
- 238000005476 soldering Methods 0.000 claims description 6
- XUCNUKMRBVNAPB-UHFFFAOYSA-N fluoroethene Chemical group FC=C XUCNUKMRBVNAPB-UHFFFAOYSA-N 0.000 claims description 4
- 238000009966 trimming Methods 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 238000009713 electroplating Methods 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000004382 potting Methods 0.000 claims 1
- 238000007493 shaping process Methods 0.000 claims 1
- 230000001965 increasing effect Effects 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000005266 casting Methods 0.000 description 11
- 230000001939 inductive effect Effects 0.000 description 6
- 229920000642 polymer Polymers 0.000 description 6
- 238000010276 construction Methods 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 5
- 229920006254 polymer film Polymers 0.000 description 5
- 229920006336 epoxy molding compound Polymers 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
Die Erfindung betrifft eine Baueinheit mit Speicher-IC und
ein Verfahren zum Herstellen einer solchen Baueinheit, spe
zieller eine Baueinheit mit Leitern auf dem Chip LOC = Lead
On Chip), wie sie bei der Kapselung eines Speicher-IC mit
16-MByte oder noch größer verwendet wird, sowie ein Verfah
ren zum Herstellen einer solchen Baueinheit.
Fig. 6 ist ein Querschnitt durch den Aufbau einer Baueinheit
für einen allgemeinen Speicher-IC. Andererseits ist Fig. 7
eine Draufsicht auf einen Leiterrahmen für den in Fig. 6
dargestellten Speicher-IC.
Zum Herstellen eines solchen Aufbaus einer Baueinheit wird
zunächst ein Leiterrahmen hergestellt, der so ausgebildet
ist, daß er einen Chip aufnehmen kann, der durch Zerteilen
eines Wafers erhalten wurde. Der Leiterrahmen ist in den
Fig. 6 und 7 mit dem Bezugszeichen 13 versehen. Wie in Fig.
7 dargestellt, weist der Leiterrahmen 13 einen paddelförmi
gen Teil auf, der im folgenden als Paddel 13a bezeichnet
wird, an dem ein Halbleiterchip 11 befestigt wird. Weiterhin
verfügt er über mehrere Innenleiter 13b, die elektrisch mit
dem Chip 11 innerhalb der Baueinheit verbunden sind, mehre
ren Außenleiter 13c, die elektrisch mit anderen Elementen
außerhalb der Baueinheit verbunden werden, ein Paar vonein
ander beabstandete Seitenschienen 13d, die so ausgebildet
sind, daß sie die Form des Leiterrahmens 13 aufrechterhal
ten, Stützstäbe 13e, die so ausgebildet sind, daß sie die
Außen- und Innenleiter 13b bzw. 13c so halten, daß diese
gleichförmig beabstandet zwischen den Seitenschienen 13d
liegen, ein Paar Haltestäbe 13f, die so ausgebildet sind,
daß sie das Paddel 13a zwischen den Seitenschienen 13d hal
ten, und mehrere Rastlöcher 13g.
Der Chip 11 wird durch Druckbonden am Paddel 13a des Leiter
rahmens 13 befestigt, was nach dem Herstellen des Leiterrah
mens 13 mit dem oben angegebenen Aufbau erfolgt. Anschlie
ßend erfolgt ein Drahtbonden, um Bondflecken 12 des Chips 11
elektrisch mit entsprechenden Innenleitern 13b über Drähte
14 zu verbinden. Die Bondflecken 12 sind auf der Oberfläche
des Chips 11 ausgebildet, um das angegebene Drahtbonden vor
nehmen zu können. Sie sind im Fall eines Dual-in-line-Gehäu
ses in doppelter Reihe vorhanden, während sie im Fall eines
Single-in-line-Gehäuses in einer einzigen Reihe vorhanden
sind. Der dargestellte Fall entspricht dem eines Dual-in
line-Gehäuses.
Der Leiterrahmen 13, der Druck- und Drahtbonden unterzogen
wurde, wird dann in einem Gießwerkzeug 15 mit einem Gieß
hohlraum angeordnet, der der gewünschten Form eines zu er
zeugenden Gehäuses entspricht. Anschließend wird eine Epo
xid-Gießverbindung (EMC = Epoxy Molding Compound) 16 in den
Gießhohlraum des Gießwerkzeugs 15 eingefüllt, bei welchem
Gießvorgang der Halbleiterchip 11 und die Innenleiter 13b
eingegossen werden.
Nach dem Gießen wird ein Beschneidvorgang vorgenommen, um
die Stäbe 13e vom Gußgehäuse zu entfernen. Anschließend wird
ein Biegeablauf vorgenommen, um die Außenleiter 13c in eine
gewünschte Form zu biegen. Auf diese Weise wird die Spei
cher-IC-Baueinheit mit dem in Fig. 6 dargestellten Aufbau
erhalten.
Neuere technische Entwicklungen bei der Herstellung von
Halbleiterelementen haben dazu geführt, daß Speicher-ICs
eine immer größere Kapazität aufweisen. Dieser Trend hat
auch zur Folge, daß die bloßen Chips in Halbleitergehäusen
immer größer werden. Infolgedessen ist die vom bloßen Chip
eingenommene Fläche unter der Gesamtfläche in einem Halblei
tergehäuse zunehmend, was zu zunehmender Gesamtgröße der
Baueinheit führt.
Eine solche Zunahme in dem vom bloßen Chip innerhalb der ge
samten Speicher-IC-Baueinheit eingenommenen Fläche verhin
dert es, daß genug Raum zur Verfügung steht, der genauere
Ausrichtung des Leiterrahmens innerhalb der Baueinheit si
cherstellt. Um diese Schwierigkeit zu lösen, wurde eine Kap
selungstechnik mit Leitern auf dem Chip (LOC = Lead On Chip)
bekannt, bei der Kapselung ausgehend von dem Zustand erzielt
wird, daß ein Leiterrahmen auf einen Chip gelegt wird.
Eine solche LOC-Kapselungstechnik wurde von IBM Corporation,
USA verwendet, um dynamische RAMs mit 1 MByte Speicherkapa
zität (1M DRAM) herzustellen, und anschließend von Hitachi,
Ltd., Japan um 4 M DRAMs herzustellen. Die LOC-Kapselungs
technik wird auch die neue Kapselungstechnik beim Herstellen
von 16 M DRAMs sein.
Fig. 8 ist ein Querschnitt eines Aufbaus einer herkömmlichen
LOC-Baueinheit. Wie in Fig. 8 dargestellt, weist diese LOC
Baueinheit einen Halbleiterchip 31 auf, der auf einem Paddel
34a eines Leiterrahmens befestigt ist und mit mehreren Bond
flecken 32 versehen ist, die in einer Linie im mittleren Be
reich der Oberfläche des Halbleiterchips 31 angeordnet sind.
Die Baueinheit verfügt weiterhin über einen isolierenden
Film 33, der auf der Oberfläche des Halbleiterchips 31 mit
Ausnahme des Oberflächenbereichs mit den Bondflecken 32 an
geordnet ist, d. h. über den beiden Seitenbereichen der
Oberfläche des Halbleiterchips 31, mehrere Innenleiter 34b,
die sich so erstrecken, daß ihr eines Ende über der Oberflä
che des mit dem Paddel 34a des Leiterrahmens befestigten
Halbleiterchips 31 angeordnet ist, wobei jeder Innenleiter
elektrisch mit dem jeweiligen Bondfleck 32 über einen Draht
35 verbunden ist, mehrere Außenleiter 34c, die sich jeweils
vom anderen Ende des zugehörigen Innenleiters 34b erstrecken
und J-förmig ausgebildet sind, wobei jeder Außenleiter elek
trisch mit einem äußeren Element verbunden ist, und einen
Gehäusekörper 36, der den Halbleiterchip 31, den isolieren
den Film 33 und die Innenleiter 34b umschließt.
Fig. 9 veranschaulicht einen Aufbau eines Leiterrahmens für
eine herkömmliche LOC-Baueinheit, wie sie in Fig. 8 darge
stellt ist. Ähnlich wie der Aufbau von Fig. 7 weist der in
Fig. 9 dargestellte Leiterrahmen ein Paddel 34a, mehrere In
nenleiter 34b, mehrere Außenleiter 34c, ein Paar Seiten
schienen 34d, Stützstäbe 34e, Haltestäbe 34f und Rastlöcher
34g auf. In diesem Fall weisen die Innenleiter 34b jedoch
eine so große Länge auf, daß ihr freies, anzuschließendes
Ende auf die Oberfläche des Halbleiterchips 31 aufgelegt
werden kann.
Nun wird ein Verfahren zum Herstellen einer LOC-Baueinheit
mit dem vorstehend genannten Aufbau beschrieben.
Zunächst wird ein Leiterrahmen 34 mit dem Aufbau gemäß Fig.
9 hergestellt. Danach wird ein Halbleiterchip 31, der zuvor
durch Zerteilen eines Wafers erzeugt wurde, durch Druckbon
den mit dem Paddel 34a des Leiterrahmens 34 verbunden. Als
Isolierfilm 33 wird dann eine Polyimidschicht vorgegebener
Dicke auf beide Seitenbereiche auf der Oberfläche des Halb
leiterchips 31 aufgetragen. Anschließend wird Drahtbonden
ausgeführt, um die Innenleiter 34b elektrisch mit dem zuge
hörigen Bondflecken des Chips 15 über Drähte 35 zu verbin
den.
Anschließend an das Drahtbonden wird ein Gießvorgang ausge
führt, um einen vorgegebenen Teil einschließlich des Halb
leiterchips 31, des Isolierfilms 33 und der Innenleiter 34b
mit einer Epoxid-Gießverbindung zu vergießen, d. h., daß der
den Chip 31 tragende Leiterrahmen 34 in einem (nicht darge
stellten) Gießwerkzeug positioniert wird. Dabei stehen die
Außenleiter 34c des Leiterrahmens 34 nach außen über die
Gießform über. Die Epoxid-Gießverbindung wird in einen Gieß
hohlraum der Gießform eingefüllt, wodurch ein vorgegebener
Teil vergossen wird, um den Gehäusekörper 36 zu bilden.
Anschließend wird ein Beschneidungsvorgang ausgeführt, um
die Stützstäbe 34d und die Haltestäbe 34f zu entfernen. An
schließend werden die Außenleiter 34c in J-Form gebogen. Da
durch wird eine Single-in-line-LOC-Baueinheit erhalten.
Eine derartige LOC-Baueinheit hat den Vorteil, daß die Flä
che vergrößert ist, die von den Innenleitern 34b innerhalb
des Gehäuses eingenommen wird, was dadurch erfolgt, daß die
Innenleiter 34b des Leiterrahmens 34 über einen aktiven Be
reich des Halbleiterchips 31 überstehen und elektrisch mit
diesem über die Drähte 35 verbunden sind.
Jedoch erfordert dieser Typ von LOC-Baueinheit die Verwen
dung eines Polymeren als nichtleitendem Material zum Isolie
ren des Halbleiterchips 31 von den Innenleitern 34b des Lei
terrahmens 34. Das Polymer ist zwischen dem Halbleiterchip
31 und den Innenleitern 34b des Leiterrahmens 34 vorhanden.
Die Verwendung des Polymeren führt zur Schwierigkeit, daß
die Bondkräfte zwischen dem Polymeren und dem Leiterrahmen
34 sowie zwischen dem Leiterrahmen 34 und dem Gehäusekörper
36 aus der Epoxid-Gießverbindung verringert werden. Eine
weitere Schwierigkeit besteht dahingehend, daß unerwünschte
parasitäre Kapazitäten zwischen jedem Innenleiter 34b des
Leiterrahmens 34 und einer Schaltung des Halbleiterchips 31
auftreten können, der unterhalb der Innenleiter 34b angeord
net ist.
Derartige parasitäre Kapazitäten, wie sie durch Drahtbonden
zwischen dem Halbleiterchip 31 und jedem Innenleiter 34b
des Leiterrahmens 34, die sich an der Oberfläche des Halb
leiterchips 31 erstrecken, erzeugt werden, können dadurch
verhindert werden, daß die Polymerschicht so dick ausgebil
det wird, daß der Halbleiterchip 31 perfekt von den Innen
leitern 34b isoliert wird. Ein Zunehmen der Dicke der Poly
merschicht bewirkt jedoch eine zunehmende Dicke der gesamten
Speicher-IC-Baueinheit. Infolgedessen ist es nicht möglich,
laminierte Baueinheiten zu erzeugen.
Der Erfindung liegt die Aufgabe zugrunde, eine LOC-Bauein
heit anzugeben, die dazu in der Lage ist, nicht nur zu ver
hindern, daß parasitäre Kapazitäten beim Verringern der
Dicke eines Isolierfilms ansteigen, sondern bei dem auch die
Verbindungskräfte zwischen dem isolierenden Film und dem
Leiterrahmen sowie zwischen dem isolierenden Film und dem
Gehäusekörper aus der Epoxid-Gießverbindung erhöht sind. Der
Erfindung liegt weiterhin die Aufgabe zugrunde, ein Verfah
ren zum Herstellen einer LOC-Baueinheit anzugeben.
Die erfindungsgemäße Baueinheit mit Leitern auf einem Chip
ist durch die Merkmale von Anspruch 1 gegeben. Das erfin
dungsgemäße Verfahren zum Herstellen einer Baueinheit mit
Leitern auf einem Chip ist durch die Merkmale von Anspruch 5
gegeben.
Die vorigen und weitere Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung werden aus der folgenden detaillier
ten Beschreibung in Zusammenhang mit den beigefügten Zeich
nungen noch besser verständlich. Die Zeichnungen stellen
folgendes dar:
Fig. 1 ist ein Querschnitt durch eine LOC-Baueinheit gemäß
einem ersten Ausführungsbeispiel der Erfindung;
Fig. 2A bis 2C sind teilweise vergrößerte Darstellungen
eines Bauteilbereichs, der dem Bereich "A" in Fig. 1 ent
spricht, und sie veranschaulichen verschiedene Beispiele für
die elektrische Verbindung zwischen dem Halbleiterchip und
den Innenleitern;
Fig. 3 ist eine Draufsicht auf einen Leiterrahmen für die
LOC-Baueinheit gemäß dem ersten Ausführungsbeispiel der Er
findung;
Fig. 4 ist eine Draufsicht zum Veranschaulichen eines Löt
prozesses bei einem erfindungsgemäßen Verfahren zum Herstel
len einer LOC-Baueinheit;
Fig. 5 ist ein Querschnitt durch eine LOC-Baueinheit gemäß
einem zweiten Ausführungsbeispiel der Erfindung;
Fig. 6 ist ein Querschnitt durch eine Baueinheit für einen
allgemeinen Speicher-IC;
Fig. 7 ist eine Draufsicht auf einen Leiterrahmen für die in
Fig. 6 dargestellte Speicher-IC-Baueinheit;
Fig. 8 ist ein Querschnitt durch eine herkömmliche LOC-Bau
einheit; und
Fig. 9 ist eine Draufsicht auf einen Leiterrahmen für die in
Fig. 8 dargestellte herkömmliche LOC-Baueinheit.
Unter Bezugnahme auf Fig. 1 wird nun eine LOC-Baueinheit
gemäß einem ersten Ausführungsbeispiel der Erfindung be
schrieben.
Wie in Fig. 1 dargestellt, weist die LOC-Baueinheit einen
Halbleiterchip 31 mit mehreren Bondflecken 52 auf, die in
einer Reihe im mittleren Bereich auf der Oberfläche des
Halbleiterchips 51 angeordnet sind. Ein isolierender Film 53
ist auf der Oberfläche des Halbleiterchips 51 mit Ausnahme
der Oberflächenbereiche aufgebracht, die den Bondflecken 52
entsprechen, d. h. in den beiden Seitenbereichen auf der
Oberfläche des Halbleiterchips 51. Die LOC-Baueinheit weist
auch einen Leiterrahmen 54 mit einem Paddel 54a, mehreren
Innenleitern 54b und mehreren Außenleitern 54c auf. Jeder
Bondfleck 52 des Halbleiterchips 51 ist an seiner Oberfläche
mit Lötmittel 55 versehen. Jeder Innenleiter 54b des Leiter
rahmens 54 erstreckt sich in solcher Weise bis über die
Oberfläche des Halbleiterchips 51, daß sein eines Ende über
dieser Oberfläche liegt und dieses Ende mit dem Halbleiter
chip 51 über das Lötmittel 55 auf jedem Bondfleck 52 elek
trisch verbunden ist. Ein Gehäusekörper 56, der unter Ver
wendung einer Epoxid-Gießverbindung angegossen ist, ist vor
handen, um den Halbleiterchip 51, die Innenleiter 54b des
Leiterrahmens 54 und den isolierenden Film 53 einzuschlie
ßen.
Gemäß der vorliegenden Erfindung sind mehrere winzige Vor
sprünge 57 an beiden seitenbereichen der Oberfläche des
Halbleiterchips 51 vorhanden. Andererseits weist der isolie
rende Film 53 an seiner Ober- und Unterseite gerändelte Flä
chen auf. Ähnlich ist jeder Innenleiter 54b an seiner Ober
und Unterseite mit gerändelten Oberflächen versehen.
Gemäß der vorliegenden Erfindung weist der isolierende Film
53, der zum Isolieren des Halbleiterchips 51 gegenüber den
Innenleitern 54b dient, einen Fluorethylenfilm mit einer
spezifischen induktiven Kapazität von 2,0 bis 2,2 auf, was
im Gegensatz zu herkömmlichen Fällen steht, die einen Poly
imidfilm mit einer spezifischen induktiven Kapazität von 3,5
verwenden. Durch Verwenden des Fluorethylenfilms mit der
niedrigeren spezifischen induktiven Kapazität kann der iso
lierende Film 53 um etwa 44% in der Dicke verringert wer
den, ohne daß die parasitären Kapazitäten größer werden, die
zwischen dem Halbleiterchip 51 und jedem der Innenleiter
54b auftreten. D. h., daß die erfindungsgemäße LOC-Bauein
heit einen isolierenden Fluorethylenfilm aufweist, dessen
Dicke um etwa 60 µm bis etwa 70 µm kleiner ist als die Dicke
von isolierenden Polyimidfilmen bei herkömmlichen Baueinhei
ten mit etwa 100 µm.
Obwohl ein derartiger Fluorethylenfilm einen Vorteil hin
sichtlich der Dickenverringerung des isolierenden Films 53
wegen seiner niedrigeren spezifischen induktiven Kapazität
mit sich bringt, hat er den Nachteil, daß seine Hafteigen
schaft sehr schlecht ist. Gemäß der vorliegenden Erfindung
wird dieses Problem durch die gerändelten Oberflächen ge
löst, die an der jeweiligen Ober- und Unterseite des isolie
renden Films 53 bzw. der Innenleiter 54b vorhanden sind.
Diese gerändelten Oberflächen verbessern die Haftkräfte zwi
schen dem Halbleiterchip 51 und jedem Innenleiter 54b sowie
zwischen jedem Innenleiter 54b und dem aus der Epoxid-Gieß
verbindung hergestellten Gehäusekörper 56. Die Kontaktfläche
zwischen den vorstehend genannten Teilen kann dadurch erhöht
werden, daß mehrere gleichmäßig beabstandete Löcher in jedem
Innenleiter 54b ausgebildet werden und jeder so perforierte
Innenleiter mit Epoxidharz eingegossen wird.
In Verbindung mit den Fig. 1 bis 4 wird nun ein Verfahren
zum Herstellen der LOC-Baueinheit mit dem vorstehend angege
benen Aufbau angegeben.
Gemäß diesem Verfahren wird zunächst ein Leiterrahmen 54 mit
dem in Fig. 3 dargestellten Aufbau hergestellt. Wie in Fig.
3 gezeigt, weist der Leiterrahmen 54 mehrere Innenleiter 54b
auf, die sich in Längsrichtung so erstrecken, daß ihr jewei
liges eines Ende auf der Oberfläche des Halbleiterchips 51
positioniert ist, in ähnlicher Weise wie beim Leiterrahmen
der herkömmlichen LOC-Baueinheit gemäß Fig. 9. Jedoch weist
jeder Innenleiter 54b des Leiterrahmens 54 für die LOC
Baueinheit einen Aufbau dahingehend auf, daß sein mit jedem
jeweiligen Bondfleck 52 des Halbleiterchips 51 zu verbinden
der Bereich weniger breit ist als der Bereich, der mit jedem
zugehörigen Außenleiter 54c zu verbinden ist.
Das Bezugszeichen 54d bezeichnet Stützstäbe, 54e Seiten
schienen, 54f Haltestäbe und 54g Rastlöcher.
Nach dem Herstellen des Leiterrahmens 54 wird ein Druckbond
vorgang ausgeführt, um den Halbleiterchip 51 am Paddel 54a
des Leiterrahmens 54 zu befestigen.
Anschließend werden mehrere winzige Vorsprünge 54 an der
Oberfläche des Halbleiterchips 51 ausgebildet, der mehrere
Bondflecken 52 entlang einer Linie aufweist. Das Ausbilden
der winzigen Vorsprünge 57 wird dadurch erzielt, daß eine
Schicht aus Si3N4 oder SiO2 über beiden Seitenbereichen der
Oberfläche des Halbleiterchips 51 mit Ausnahme der Bereiche
aufgebracht wird, in denen die Bondflecken 52 ausgebildet
sind. Das Aufbringen erfolgt mit Hilfe von HF-Sputtern bei
niedriger Temperatur, um eine Dicke von etwa 40 nm bis etwa
50 nm (400 A bis etwa 500 A) zu erzielen.
Über beiden Seitenbereichen der Oberfläche des Halbleiter
chips 51 mit den winzigen Vorsprüngen 57 wird ein isolieren
der Film 53 aufgetragen, der aus einem Fluorethylenfilm mit
gerändelten Oberflächen besteht. Die Ober- und die Unter
seite jedes Innenleiters 54b wird dann mit gerändelten Ober
flächen versehen, von denen eine in Kontakt mit der zuge
hörigen gerändelten Oberfläche des isolierenden Films 53
steht.
Das Ausbilden der gerändelten Oberflächen an den Innenlei
tern 54b des Leiterrahmens 54 kann dadurch erfolgen, daß die
Innenleiter 54b zwischen Walzen mit jeweils gerändelter
Außenfläche durchgezogen werden oder daß eine knöllchenför
mige oder dendritische Schicht auf die Oberflächen der In
nenleiter 54b durch Elektroplattieren mit einem Strom hoher
Dichte mit nicht weniger als 100 mA/cm2 aufgetragen wird.
Anschließend an die Ausbildung der gerändelten Oberflächen
an den Innenleitern 54b wird ein Lötmittel 55 auf jeden
Bondfleck 52 des Halbleiterchips 51 aufgetragen. Anschlie
ßend wird ein Lötprozeß ausgeführt, um jeden Innenleiter 54b
des Leiterrahmens 54 mit jedem zugehörigen Bondfleck 52 mit
tels des zugehörigen Lötmittels 55 zu verbinden, wodurch
eine elektrische Verbindung zwischen dem Halbleiterchip 51
und jedem Innenleiter 54b hergestellt wird.
Wie in Fig. 3 dargestellt, weist jeder Innnenleiter 54b des
Leiterrahmens 54 einen solchen Aufbau auf, daß sein mit je
dem jeweiligen Bondfleck 52 des Halbleiterchips 51 verbunde
ner Bereich eine kleinere Breite aufweist als sein Bereich,
der mit jedem zugehörigen Außenleiter 54c verbunden ist. Mit
diesem Aufbau sind die Innenleiter 54b alternierend nach dem
Löten mit den Lötmittelstellen 55 verbunden und dadurch
elektrisch an den Halbleiterchip 51 angeschlossen. Aufgrund
dieser Anordnung kann die Gesamtdicke der Baueinheit wir
kungsvoll verringert werden.
Die elektrische Verbindung zwischen dem Halbleiterchip 51
und den Innenleitern 54b kann dadurch erzielt werden, daß
ein Drahtbondverfahren mit allgemein verwendeten Drähten 58
eingesetzt wird, wie in Fig. 2a dargestellt. Zum Verringern
der Gesamtdicke der Baueinheit können die Innenleiter 54b
jedoch direkt mit den Bondflecken 52 unter Verwendung eines
automatischen Band-Bondverfahrens oder eines C-4-Bondverfah
rens verbunden werden, wie durch die Fig. 2b bzw. 2c veran
schaulicht.
Anschließend wird ein vorgegebener Teil der Baueinheit ein
schließlich des Halbleiterchips 51 und der Innenleiter 54b
mit einer Epoxid-Gießverbindung vergossen, um einen Gehäuse
körper 56 zu bilden. Die sich ergebende Baueinheit wird
einem Beschneidungsvorgang und einem Biegevorgang unterzo
gen. Dadurch wird eine Single-in-line-LOC-Baueinheit erhal
ten.
Fig. 5 veranschaulicht einen Aufbau einer LOC-Baueinheit
gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Die in Fig. 5 dargestellte LOC-Baueinheit weist denselben
Aufbau wie die LOC-Baueinheit von Fig. 1 auf, mit der Aus
nahme, daß ein Leiterrahmen mit Innenleitern 54b und Außen
leitern 54c vorhanden ist, die getrennt von den zugehörigen
Innenleitern 54b ausgebildet sind. In diesem Fall sind die
Innenleiter 54b mit den zugehörigen Außenleitern 54c über
ein Lötmittel verbunden.
Wie aus der vorstehenden Beschreibung ersichtlich ist, ver
wendet die vorliegende Erfindung einen Fluorethylenfilm mit
niedriger spezifischer induktiver Kapazität als Polymerfilm
zum Isolieren eines Halbleiterchips von den Innenleitern
eines Leiterrahmens, was im Gegensatz zu herkömmlichen Fäl
len steht, wo ein Polyimidfilm mit hoher spezifischer induk
tiver Kapazität verwendet wird. Demgemäß ist es möglich, die
Dicke des Polymerfilms zu verkleinern. Gemäß der vorliegen
den Erfindung werden gerändelte Oberflächen an den oberen
und unteren Verbindungsflächen des Polymerfilms und der In
nenleiter des Leiterrahmens ausgebildet, während eine Mehr
zahl winziger Vorsprünge an der oberen Verbindungsfläche des
Halbleiterchips ausgebildet wird. Durch diese gerändelten
Oberflächen und die winzigen Vorsprünge können Schwierig
keiten umgangen werden, die in bezug auf die Verbindungs
stärke zwischen den Innenleitern und dem Polymerfilm auf
grund der Verwendung des Fluorethylenfilms entstehen. Es ist
auch möglich, die Dicke des Polymerfilms zu verringern und
ein Erhöhen der parasitären Kapazitäten zu verhindern. Da
durch wird ein Laminieren von Baueinheiten unterstützt.
Claims (16)
1. Baueinheit mit Leitern auf einem Chip (LOC = Lead on
Chip) mit
- - einem Halbleiterchip (51) mit mehreren Bondflecken (52), die in einer Reihe im mittleren Bereich der Oberfläche des Halbleiterchips angeordnet sind;
- - einem isolierenden Film (53), der an beiden Seitenberei chen der Oberfläche des Halbleiterchips ausgebildet ist;
- - mehreren Innenleitern (54b), von denen jeder direkt mit jedem entsprechenden Bondfleck des Halbleiterchips elek trisch verbunden ist;
- - einem Gehäusekörper (56), der den Halbleiterchip, den iso lierenden Film und den Innenleiter umgibt; und
- - mehreren Außenleitern (54c), von denen sich jeder von einem zugehörigen Innenleiter aus erstreckt und zum Anschluß an ein äußeres Element außerhalb des Gehäusekörpers dient;
dadurch gekennzeichnet, daß
- - der Halbleiterchip (51) mehrere winzige Vorsprünge (57) aufweist, die in beiden Seitenbereichen auf seiner Oberflä che ausgebildet sind;
- - der isolierende Film (53) an seiner Ober- und Unterseite mit gerändelten Oberflächen ausgebildet ist; und
- - jeder der Innenleiter an seiner Ober- und Unterseite eine gerändelte Oberfläche aufweist.
2. Baueinheit nach Anspruch 1, dadurch gekennzeichnet, daß
der isolierende Film (53) ein Fluorethylenfilm ist.
3. Baueinheit nach einem der Ansprüche 1 oder 2, dadurch
gekennzeichnet, daß der isolierende Film (53) eine Dicke von
60 µm bis 70 µm aufweist.
4. Baueinheit nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß der Gehäusekörper (56) aus einer Epoxid
Gießverbindung besteht.
5. Verfahren zum Herstellen einer Baueinheit mit Leitern
auf einem Chip, mit folgenden Schritten:
- a) Herstellen eines Leiterrahmens mit einem Paddel, mehreren Innenleitern und mehreren Außenleitern, von denen sich jeder von einem zugehörigen Innenleiter aus erstreckt;
- b) Druckbonden eines Halbleiterchips auf das Paddel des Lei terrahmens, welcher Halbleiterchip mehrere Bondflecken auf weist, die in einer Linie im mittleren Bereich der Oberflä che des Halbleiterchips ausgebildet sind;
- c) Ausbilden eines isolierenden Films auf der Oberfläche des Halbleiterchips;
- d) Ausbilden von Lötstellen an jedem Bondfleck des Halblei terchips;
- e) Anlöten jedes Innenleiters an den jeweils zugehörigen Lötfleck, um die Innenleiter elektrisch mit dem Halbleiter chip zu verbinden;
- f) Vergießen eines vorgegebenen Teils einschließlich des Halbleiterchips, des isolierenden Films und der Innenleiter, um einen Gehäusekörper zu bilden; und
- g) Beschneiden des Leiterrahmens und Formen des Gehäusekör pers;
dadurch gekennzeichnet, daß
- - zwischen den Schritten b) und c) mehrere winzige Vorsprün ge in den beiden Seitenbereichen an den Oberflächen des Halbleiterchips mit Ausnahme des Bereichs mit den Bondflecken ausgebildet werden;
- - der isolierende Film an der Vorsprünge tragenden Oberflä che mit gerändelten Flächen an seiner Ober- und Unterseite ausgebildet wird; und
- - die Innenleiter mit gerändelten Oberflächen ausgebildet werden, wobei eine der gerändelten Oberflächen jedes Innen leiters in Berührung mit der oberen gerändelten Oberfläche des isolierenden Films steht.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß
die mehreren winzigen Vorsprünge durch ein HF-Sputterverfah
ren bei niedriger Temperatur erzeugt werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß
die winzigen Vorsprünge aus Si3N4 oder SiO2 hergestellt wer
den.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
die winzigen Vorsprünge mit einer Dicke von 40 nm bis 50 nm
(400 A bis 500 A) ausgebildet werden.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch ge
kennzeichnet, daß die Innenleiter einen solchen Aufbau auf
weisen, daß derjenige Bereich jedes Innenleiters, der mit
einem zugehörigen Bondflecken des Halbleiterchips verbunden
ist, eine kleinere Breite aufweist als derjenige Bereich,
der mit dem zugehörigen Außenleiter verbunden ist, wodurch
jeweilige Bondflecken alternierend angeschlossen sind.
10. Verfahren nach einem der Ansprüche 5 bis 9, dadurch ge
kennzeichnet, daß die gerändelten Oberflächen der Innenlei
ter unter Verwendung von Walzen mit gerändelter Außenfläche
erzeugt werden.
11. Verfahren nach einem der Ansprüche 5 bis 9, dadurch ge
kennzeichnet, daß die gerändelten Oberflächen der Innenlei
ter durch Elektroplattieren bei hoher Stromdichte oder durch
Beschichten mit einer knöllchenförmigen oder dendritischen
Schicht auf die Oberflächen jedes Innenleiters erzeugt wer
den.
12. Baueinheit nach einem der Ansprüche 1 bis 4, dadurch
gekennzeichnet, daß die Außenleiter (54c) getrennt von den
Innenleitern (54b) ausgebildet sind.
13. Baueinheit nach Anspruch 12, dadurch gekennzeichnet,
daß die Außenleiter (54c) mit einem jeweils zugehörigen
Innenleiter (54b) verlötet sind.
14. Verfahren nach einem der Ansprüche 5 bis 11, dadurch
gekennzeichnet, daß bei einem Leiterrahmen mit voneinander
getrennten Außen- und Innenleitern nach dem Schritt f)
ein Lötschritt ausgeführt wird, bei dem dasjenige Ende jedes
Innenleiters, das nicht mit einem Lötfleck auf den Halb
leiterchip verlötet ist, mit dem zugehörigen Außenleiter
verlötet wird, um jeden Innenleiter mit dem jeweils zuge
hörigen Außenleiter elektrisch zu verbinden.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR15863/91 | 1991-09-11 | ||
KR1019910015863A KR940006083B1 (ko) | 1991-09-11 | 1991-09-11 | Loc 패키지 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4230187A1 true DE4230187A1 (de) | 1993-03-18 |
DE4230187B4 DE4230187B4 (de) | 2007-02-01 |
Family
ID=19319826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4230187A Expired - Fee Related DE4230187B4 (de) | 1991-09-11 | 1992-09-09 | Baueinheit mit Speicher-IC, sowie Verfahren zum Herstellen einer solchen Baueinheit |
Country Status (5)
Country | Link |
---|---|
US (2) | US5742096A (de) |
JP (1) | JP3121450B2 (de) |
KR (1) | KR940006083B1 (de) |
DE (1) | DE4230187B4 (de) |
TW (1) | TW301045B (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19704351A1 (de) * | 1997-02-05 | 1998-08-06 | Siemens Ag | Leadframe und Montagevorbereitungsverfahren für ein Leadframe |
DE4421077B4 (de) * | 1993-06-23 | 2007-01-04 | Goldstar Electron Co., Ltd., Cheongju | Halbleitergehäuse und Verfahren zu dessen Herstellung |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW270213B (de) * | 1993-12-08 | 1996-02-11 | Matsushita Electric Ind Co Ltd | |
KR970002140B1 (ko) * | 1993-12-27 | 1997-02-24 | 엘지반도체 주식회사 | 반도체 소자, 패키지 방법, 및 리드테이프 |
US5554569A (en) * | 1994-06-06 | 1996-09-10 | Motorola, Inc. | Method and apparatus for improving interfacial adhesion between a polymer and a metal |
US5559366A (en) * | 1994-08-04 | 1996-09-24 | Micron Technology, Inc. | Lead finger tread for a semiconductor lead package system |
US5808354A (en) * | 1994-11-21 | 1998-09-15 | Samsung Electronics Co., Ltd. | Lead frame for a semiconductor device comprising inner leads having a locking means for preventing the movement of molding compound against the inner lead surface |
JP3205235B2 (ja) * | 1995-01-19 | 2001-09-04 | シャープ株式会社 | リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型 |
US5796158A (en) * | 1995-07-31 | 1998-08-18 | Micron Technology, Inc. | Lead frame coining for semiconductor devices |
US5785535A (en) * | 1996-01-17 | 1998-07-28 | International Business Machines Corporation | Computer system with surface mount socket |
JP3558459B2 (ja) * | 1996-02-08 | 2004-08-25 | 沖電気工業株式会社 | インナーリード接続方法 |
US5733800A (en) | 1996-05-21 | 1998-03-31 | Micron Technology, Inc. | Underfill coating for LOC package |
US6384333B1 (en) | 1996-05-21 | 2002-05-07 | Micron Technology, Inc. | Underfill coating for LOC package |
JP3261987B2 (ja) * | 1996-07-24 | 2002-03-04 | 日立電線株式会社 | Loc用リードフレームおよびそれを利用した半導体装置 |
JPH10199911A (ja) * | 1996-11-14 | 1998-07-31 | Nittetsu Semiconductor Kk | 半導体装置及びその製造方法 |
JPH10163400A (ja) * | 1996-11-28 | 1998-06-19 | Nitto Denko Corp | 半導体装置及びそれに用いる2層リードフレーム |
KR20040045045A (ko) | 1996-12-26 | 2004-05-31 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 |
US6692989B2 (en) * | 1999-10-20 | 2004-02-17 | Renesas Technology Corporation | Plastic molded type semiconductor device and fabrication process thereof |
CA2232843C (en) * | 1997-03-25 | 2002-03-12 | Koichi Haruta | Plastic package, semiconductor device, and method of manufacturing plastic package |
KR100230515B1 (ko) * | 1997-04-04 | 1999-11-15 | 윤종용 | 요철이 형성된 리드 프레임의 제조방법 |
US6117797A (en) | 1998-09-03 | 2000-09-12 | Micron Technology, Inc. | Attachment method for heat sinks and devices involving removal of misplaced encapsulant |
US6949822B2 (en) * | 2000-03-17 | 2005-09-27 | International Rectifier Corporation | Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance |
JP2002176130A (ja) | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 封止型半導体装置およびそれに用いられるリードフレーム |
US7264456B2 (en) * | 2001-10-10 | 2007-09-04 | Micron Technology, Inc. | Leadframe and method for reducing mold compound adhesion problems |
JP2003204027A (ja) * | 2002-01-09 | 2003-07-18 | Matsushita Electric Ind Co Ltd | リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法 |
JP3981089B2 (ja) * | 2004-02-18 | 2007-09-26 | 株式会社東芝 | 半導体装置とその製造方法 |
US20070290303A1 (en) * | 2006-06-07 | 2007-12-20 | Texas Instruments Deutschland Gmbh | Dual leadframe semiconductor device package |
CN102047404B (zh) * | 2008-12-16 | 2013-07-10 | 松下电器产业株式会社 | 半导体装置和倒装芯片安装方法及倒装芯片安装装置 |
US8643159B2 (en) | 2012-04-09 | 2014-02-04 | Freescale Semiconductor, Inc. | Lead frame with grooved lead finger |
US9978669B2 (en) * | 2016-06-30 | 2018-05-22 | Nxp Usa, Inc. | Packaged semiconductor device having a lead frame and inner and outer leads and method for forming |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0247775A2 (de) * | 1986-05-27 | 1987-12-02 | AT&T Corp. | Halbleiterpackung mit Eingang/Ausgang-Verbindungen hoher Dichte |
EP0329317A2 (de) * | 1988-02-12 | 1989-08-23 | Hitachi, Ltd. | Halbleiteranordnung mit einer isolierenden Folie |
US4881118A (en) * | 1988-02-22 | 1989-11-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
JPH02113544A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | キャリアテープ |
EP0400324A2 (de) * | 1989-05-30 | 1990-12-05 | International Business Machines Corporation | Halbleiterpackung |
JPH0456239A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
DE4030771A1 (de) * | 1990-09-28 | 1992-04-02 | Siemens Ag | Kunststoffgehaeuse fuer einen halbleiterchip |
US5126820A (en) * | 1985-02-01 | 1992-06-30 | Advanced Micro Devices, Inc. | Thermal expansion compensated metal lead frame for integrated circuit package |
EP0501830A2 (de) * | 1991-02-28 | 1992-09-02 | Texas Instruments Incorporated | Isolierter Leiterrahmen für eingekapselte Halbleiteranordnungen |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4003073A (en) * | 1970-06-29 | 1977-01-11 | Motorola, Inc. | Integrated circuit device employing metal frame means with preformed conductor means |
JPS52124865A (en) * | 1976-04-13 | 1977-10-20 | Sharp Corp | Semiconductor device |
JPS55140238A (en) * | 1979-04-20 | 1980-11-01 | Hitachi Ltd | Tape carrier type semiconductor device |
DE2929939A1 (de) * | 1979-07-24 | 1981-02-19 | Licentia Gmbh | Halbleiteranordnung und verfahren zu ihrer herstellung |
KR910006967B1 (ko) * | 1987-11-18 | 1991-09-14 | 가시오 게이상기 가부시기가이샤 | 반도체 장치의 범프 전극 구조 및 그 형성 방법 |
JPH0727764B2 (ja) * | 1988-03-16 | 1995-03-29 | 株式会社日立製作所 | マイクロ波イオン源 |
US5175060A (en) * | 1989-07-01 | 1992-12-29 | Ibiden Co., Ltd. | Leadframe semiconductor-mounting substrate having a roughened adhesive conductor circuit substrate and method of producing the same |
US5278429A (en) * | 1989-12-19 | 1994-01-11 | Fujitsu Limited | Semiconductor device having improved adhesive structure and method of producing same |
US5164815A (en) * | 1989-12-22 | 1992-11-17 | Texas Instruments Incorporated | Integrated circuit device and method to prevent cracking during surface mount |
JPH03241826A (ja) * | 1990-02-20 | 1991-10-29 | Mitsubishi Materials Corp | 半導体素子の製造方法およびこれに用いられる半導体基板 |
JPH03280532A (ja) * | 1990-03-29 | 1991-12-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
NL9001491A (nl) * | 1990-06-29 | 1992-01-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, en inrichting voor toepassing van de werkwijze. |
JPH04165624A (ja) * | 1990-10-30 | 1992-06-11 | Fujitsu Ltd | 絶縁膜上のめっき配線方法 |
US5086018A (en) * | 1991-05-02 | 1992-02-04 | International Business Machines Corporation | Method of making a planarized thin film covered wire bonded semiconductor package |
-
1991
- 1991-09-11 KR KR1019910015863A patent/KR940006083B1/ko not_active IP Right Cessation
-
1992
- 1992-08-31 TW TW081106880A patent/TW301045B/zh active
- 1992-09-09 DE DE4230187A patent/DE4230187B4/de not_active Expired - Fee Related
- 1992-09-11 JP JP04243295A patent/JP3121450B2/ja not_active Expired - Fee Related
- 1992-09-11 US US07/943,908 patent/US5742096A/en not_active Expired - Fee Related
-
1993
- 1993-10-22 US US08/141,455 patent/US5358906A/en not_active Expired - Lifetime
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5126820A (en) * | 1985-02-01 | 1992-06-30 | Advanced Micro Devices, Inc. | Thermal expansion compensated metal lead frame for integrated circuit package |
EP0247775A2 (de) * | 1986-05-27 | 1987-12-02 | AT&T Corp. | Halbleiterpackung mit Eingang/Ausgang-Verbindungen hoher Dichte |
EP0329317A2 (de) * | 1988-02-12 | 1989-08-23 | Hitachi, Ltd. | Halbleiteranordnung mit einer isolierenden Folie |
US4881118A (en) * | 1988-02-22 | 1989-11-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
JPH02113544A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | キャリアテープ |
EP0400324A2 (de) * | 1989-05-30 | 1990-12-05 | International Business Machines Corporation | Halbleiterpackung |
JPH0456239A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
DE4030771A1 (de) * | 1990-09-28 | 1992-04-02 | Siemens Ag | Kunststoffgehaeuse fuer einen halbleiterchip |
EP0501830A2 (de) * | 1991-02-28 | 1992-09-02 | Texas Instruments Incorporated | Isolierter Leiterrahmen für eingekapselte Halbleiteranordnungen |
Non-Patent Citations (2)
Title |
---|
Patents Abstracts of Japan & JP 02113544 A., E- 953, July 19,1990, Vol.14, No.336 * |
Patents Abstracts of Japan & JP 04056239 A., E-1214, June 10,1992, Vol.16, No.255 * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4421077B4 (de) * | 1993-06-23 | 2007-01-04 | Goldstar Electron Co., Ltd., Cheongju | Halbleitergehäuse und Verfahren zu dessen Herstellung |
DE19704351A1 (de) * | 1997-02-05 | 1998-08-06 | Siemens Ag | Leadframe und Montagevorbereitungsverfahren für ein Leadframe |
DE19704351B4 (de) * | 1997-02-05 | 2006-03-30 | Infineon Technologies Ag | Leiterrahmen und Montagevorbereitungsverfahren für einen Leiterrahmen |
Also Published As
Publication number | Publication date |
---|---|
KR930006867A (ko) | 1993-04-22 |
US5742096A (en) | 1998-04-21 |
TW301045B (de) | 1997-03-21 |
KR940006083B1 (ko) | 1994-07-06 |
JP3121450B2 (ja) | 2000-12-25 |
DE4230187B4 (de) | 2007-02-01 |
US5358906A (en) | 1994-10-25 |
JPH06169052A (ja) | 1994-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4230187A1 (de) | Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit | |
DE102009006826B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements | |
DE69621851T2 (de) | Mehrchipanlage und sandwich-typ verfahren zur herstellung durch verwendung von leitern | |
DE2554965C2 (de) | ||
DE69413602T2 (de) | Halbleiteranordnung und Herstellungsverfahren | |
DE69133497T2 (de) | Leiterrahmen für eine Halbleiteranordnung und dessen Herstellungsverfahren | |
DE3787671T2 (de) | Halbleiterpackung mit Eingang/Ausgang-Verbindungen hoher Dichte. | |
DE69737588T2 (de) | Halbleiteranordnung und Herstellungsverfahren dafür | |
DE69325749T2 (de) | Gestapelte Mehrchip-Module und Verfahren zur Herstellung | |
DE10009733B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen derselben | |
DE69735361T2 (de) | Harzverkapselte halbleiteranordnung und herstellungsverfahren dafür | |
DE69528960T2 (de) | Leiterrahmen mit mehreren leitenden schichten | |
DE69132819T2 (de) | Flexible Zwischenschaltungsstruktur hoher Dichte | |
DE69508835T2 (de) | Dreidimensionale Verbindung von Gehäusen elektronischer Bausteine wobei gedruckte Schaltungen angewendet werden | |
DE3814469C2 (de) | ||
DE69526543T2 (de) | Harzvergossenes Halbleiterbauteil und dessen Herstellungsverfahren | |
DE69331406T2 (de) | Herstellungsverfahren und vorrichtung einer dreidimensionalen verdrahtung von gehaeusen fuer elektronische komponenten | |
DE19640225A1 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE19708002A1 (de) | Halbleiterbauelement und Anschlußrahmen dafür | |
DE69534483T2 (de) | Leiterrahmen und Halbleiterbauelement | |
DE69315278T2 (de) | Anschlussflächen-Struktur einer integrierten Schaltung und Verfahren zu ihrer Herstellung | |
DE102004001829A1 (de) | Halbleitervorrichtung | |
DE4236625A1 (en) | Plastics encapsulated semiconductor device - has resin-filled space above element and under parallel plane in which internal wiring is arranged in proximity to surface electrode connections | |
DE69322477T2 (de) | 3D-Verbindungsverfahren für Gehäuse von elektronischen Bauteilen und resultierendes 3D-Bauteil | |
DE4337675A1 (de) | Halbleitergehäuse und Verfahren zu dessen Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OR8 | Request for search as to paragraph 43 lit. 1 sentence 1 patent law | ||
8105 | Search report available | ||
8110 | Request for examination paragraph 44 | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |